JPH09199555A - 半導体装置及びその試験方法 - Google Patents
半導体装置及びその試験方法Info
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- JPH09199555A JPH09199555A JP774696A JP774696A JPH09199555A JP H09199555 A JPH09199555 A JP H09199555A JP 774696 A JP774696 A JP 774696A JP 774696 A JP774696 A JP 774696A JP H09199555 A JPH09199555 A JP H09199555A
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Abstract
(57)【要約】
【課題】 集積度を低下させることなく、試験時の電圧
降下を抑制することができる半導体装置及びその試験方
法を提供する。 【解決手段】 複数のチップ領域が画定された表面を有
し、各チップ領域内に相互に等価な電子回路が形成さ
れ、チップ領域ごとに、当該チップ領域内に形成された
電子回路と外部装置との電気的接続をとるためのパッド
が２次元的に配置されている半導体基板を準備する工程
と、半導体基板の１つのチップ領域内の一部の複数のパ
ッドに、それぞれ触針を接触させて当該チップ領域内に
形成された電子回路の試験を行う工程であって、電源を
供給するための触針を、少なくとも当該チップ領域内に
配置された最外周のパッド以外のパッドに接触させて試
験を行う工程とを含む。
降下を抑制することができる半導体装置及びその試験方
法を提供する。 【解決手段】 複数のチップ領域が画定された表面を有
し、各チップ領域内に相互に等価な電子回路が形成さ
れ、チップ領域ごとに、当該チップ領域内に形成された
電子回路と外部装置との電気的接続をとるためのパッド
が２次元的に配置されている半導体基板を準備する工程
と、半導体基板の１つのチップ領域内の一部の複数のパ
ッドに、それぞれ触針を接触させて当該チップ領域内に
形成された電子回路の試験を行う工程であって、電源を
供給するための触針を、少なくとも当該チップ領域内に
配置された最外周のパッド以外のパッドに接触させて試
験を行う工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の試験方法に関する。
の試験方法に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化、大面積化に
伴い、外部との電気的接続を行うためのパッドがチップ
表面に２次元的に配列されるようになった。このような
半導体チップの電子回路の試験を行うための試験用パッ
ドが半導体チップの縁部に配列される。
伴い、外部との電気的接続を行うためのパッドがチップ
表面に２次元的に配列されるようになった。このような
半導体チップの電子回路の試験を行うための試験用パッ
ドが半導体チップの縁部に配列される。
【０００３】試験用パッドに触針を接触させて、試験用
パッドのうち電源供給用のパッドから電源を供給し、信
号送受信用のパッドを通して試験信号の送受を行って電
子回路の試験を行う。
パッドのうち電源供給用のパッドから電源を供給し、信
号送受信用のパッドを通して試験信号の送受を行って電
子回路の試験を行う。
【０００４】
【発明が解決しようとする課題】チップサイズを大型化
すると、最外周に配列された試験用パッドからチップの
中心までの距離が長くなる。また、パッドが２次元的に
配置される場合には、チップの内奥部からも電源を供給
できるため電源配線を低抵抗化する必要性に乏しく、電
源配線の積極的な低抵抗化が図られない場合がある。こ
のため、最外周の試験用パッドから電源を供給する場合
に、電源配線の抵抗による電圧降下が大きな問題にな
る。
すると、最外周に配列された試験用パッドからチップの
中心までの距離が長くなる。また、パッドが２次元的に
配置される場合には、チップの内奥部からも電源を供給
できるため電源配線を低抵抗化する必要性に乏しく、電
源配線の積極的な低抵抗化が図られない場合がある。こ
のため、最外周の試験用パッドから電源を供給する場合
に、電源配線の抵抗による電圧降下が大きな問題にな
る。
【０００５】電圧降下を低減するために電源配線の幅を
広げることは、高集積化の要請に反する。本発明の目的
は、集積度を低下させることなく、試験時の電圧降下を
低減することができる半導体装置及びその試験方法を提
供することである。
広げることは、高集積化の要請に反する。本発明の目的
は、集積度を低下させることなく、試験時の電圧降下を
低減することができる半導体装置及びその試験方法を提
供することである。
【０００６】
【課題を解決するための手段】本発明の一観点による
と、複数のチップ領域が画定された表面を有し、各チッ
プ領域内に相互に等価な電子回路が形成され、チップ領
域ごとに、当該チップ領域内に形成された電子回路と外
部装置との電気的接続をとるためのパッドが２次元的に
配置されている半導体基板を準備する工程と、前記半導
体基板の１つのチップ領域内の一部の複数のパッドに、
それぞれ触針を接触させて当該チップ領域内に形成され
た電子回路の試験を行う工程であって、電源を供給する
ための触針を、少なくとも当該チップ領域内に配置され
た最外周のパッド以外のパッドに接触させて試験を行う
工程とを含む半導体装置の試験方法が提供される。
と、複数のチップ領域が画定された表面を有し、各チッ
プ領域内に相互に等価な電子回路が形成され、チップ領
域ごとに、当該チップ領域内に形成された電子回路と外
部装置との電気的接続をとるためのパッドが２次元的に
配置されている半導体基板を準備する工程と、前記半導
体基板の１つのチップ領域内の一部の複数のパッドに、
それぞれ触針を接触させて当該チップ領域内に形成され
た電子回路の試験を行う工程であって、電源を供給する
ための触針を、少なくとも当該チップ領域内に配置され
た最外周のパッド以外のパッドに接触させて試験を行う
工程とを含む半導体装置の試験方法が提供される。
【０００７】チップの試験時に最外周のパッド以外のパ
ッドから電源を供給するため、電源供給用のパッドから
チップ領域内の各点までの距離を短縮できる。このた
め、電源配線の抵抗による電圧降下を低減することがで
きる。
ッドから電源を供給するため、電源供給用のパッドから
チップ領域内の各点までの距離を短縮できる。このた
め、電源配線の抵抗による電圧降下を低減することがで
きる。
【０００８】本発明の他の観点によると、内部に電子回
路が形成された半導体チップであって、前記半導体チッ
プの表面に露出し、表面内の仮想的な閉じた線に沿って
配列し、内部の電子回路の試験を行うときに、該電子回
路と外部装置との電気的接続を行う試験用パッドと、前
記半導体チップの表面に露出し、前記閉じた線の内部領
域及び外部領域に配置され、内部の電子回路と外部装置
との電気的接続を行う動作用パッドとを有する半導体装
置が提供される。
路が形成された半導体チップであって、前記半導体チッ
プの表面に露出し、表面内の仮想的な閉じた線に沿って
配列し、内部の電子回路の試験を行うときに、該電子回
路と外部装置との電気的接続を行う試験用パッドと、前
記半導体チップの表面に露出し、前記閉じた線の内部領
域及び外部領域に配置され、内部の電子回路と外部装置
との電気的接続を行う動作用パッドとを有する半導体装
置が提供される。
【０００９】最外周のパッド以外のパッドが試験用パッ
ドとされているため、チップの試験時に最外周以外のパ
ッドから電源を供給することができる。このため、電源
配線の長さを短縮でき、電源配線の抵抗による電圧降下
を低減することができる。
ドとされているため、チップの試験時に最外周以外のパ
ッドから電源を供給することができる。このため、電源
配線の長さを短縮でき、電源配線の抵抗による電圧降下
を低減することができる。
【００１０】
【発明の実施の形態】図１（Ａ）は、半導体ウエハの概
略平面図を示す。半導体ウエハ１の表面に、格子状に配
置された複数のチップ領域１０が画定されている。各チ
ップ領域１０には、半導体ウエハ１の表面に電子回路が
形成されている。
略平面図を示す。半導体ウエハ１の表面に、格子状に配
置された複数のチップ領域１０が画定されている。各チ
ップ領域１０には、半導体ウエハ１の表面に電子回路が
形成されている。
【００１１】図１（Ｂ）は、図１（Ａ）に示す半導体ウ
エハ１の１つのチップ領域１０の概略平面図を示す。チ
ップ領域１０の表面上に、電子回路と外部装置との電気
的接続をとるための動作用パッド１１及び試験用パッド
１２ａ、１２ｂ、１２ｃが形成されている。パッド以外
の領域は絶縁性の保護膜で覆われている。
エハ１の１つのチップ領域１０の概略平面図を示す。チ
ップ領域１０の表面上に、電子回路と外部装置との電気
的接続をとるための動作用パッド１１及び試験用パッド
１２ａ、１２ｂ、１２ｃが形成されている。パッド以外
の領域は絶縁性の保護膜で覆われている。
【００１２】試験用パッド１２ａ〜１２ｃは、チップ領
域１０の内部に画定される仮想的な正方形の外周１３に
沿って配列している。動作用パッド１１は、正方形の外
周１３の内部及び外部の双方の領域に配置されている。
域１０の内部に画定される仮想的な正方形の外周１３に
沿って配列している。動作用パッド１１は、正方形の外
周１３の内部及び外部の双方の領域に配置されている。
【００１３】試験用パッドのうち接地用のパッド１２ｃ
が、正方形の外周１３の頂点に配置され、電源電圧供給
用のパッド１２ｂが、接地用のパッド１２ｃに隣接して
配置されている。正方形の外周１３の各辺の中間領域に
試験信号用のパッド１２ａが配置されている。
が、正方形の外周１３の頂点に配置され、電源電圧供給
用のパッド１２ｂが、接地用のパッド１２ｃに隣接して
配置されている。正方形の外周１３の各辺の中間領域に
試験信号用のパッド１２ａが配置されている。
【００１４】チップの試験時には、プローブカードに取
り付けられた複数の触針の先端を、それぞれ試験用パッ
ド１２ａ〜１２ｃに接触させ、チップ内の電子回路と検
査装置とを電気的に接続する。接地用のパッド１２ｃに
接触する触針には検査装置から接地電位が与えられ、電
源電圧供給用のパッド１２ｂに接触する触針には電源電
圧が与えられる。試験信号用のパッド１２ａに接触する
触針を介して検査装置とチップ内の電子回路との間で試
験信号の送受が行われる。
り付けられた複数の触針の先端を、それぞれ試験用パッ
ド１２ａ〜１２ｃに接触させ、チップ内の電子回路と検
査装置とを電気的に接続する。接地用のパッド１２ｃに
接触する触針には検査装置から接地電位が与えられ、電
源電圧供給用のパッド１２ｂに接触する触針には電源電
圧が与えられる。試験信号用のパッド１２ａに接触する
触針を介して検査装置とチップ内の電子回路との間で試
験信号の送受が行われる。
【００１５】このように、本実施例においては、試験用
パッド１２ａ〜１２ｃをチップ領域の縁部ではなく内奥
部に配置する。ここで、縁部とは、２次元的に配置され
たパッドのうち最外周のパッドが配置されている領域の
ことを意味し、内奥部とは、最外周のパッド以外のパッ
ドが配置された領域を意味する。試験用パッド１２ａ〜
１２ｃを内奥部に配置しているため、電源電圧供給用及
び接地用のパッド１２ｂ及び１２ｃから、比較的短い配
線でチップ領域１０内の任意の点に電源を供給すること
ができる。このため、チップ試験時の電圧降下を低減す
ることができる。
パッド１２ａ〜１２ｃをチップ領域の縁部ではなく内奥
部に配置する。ここで、縁部とは、２次元的に配置され
たパッドのうち最外周のパッドが配置されている領域の
ことを意味し、内奥部とは、最外周のパッド以外のパッ
ドが配置された領域を意味する。試験用パッド１２ａ〜
１２ｃを内奥部に配置しているため、電源電圧供給用及
び接地用のパッド１２ｂ及び１２ｃから、比較的短い配
線でチップ領域１０内の任意の点に電源を供給すること
ができる。このため、チップ試験時の電圧降下を低減す
ることができる。
【００１６】なお、チップ領域の中心にのみ電源電圧供
給用及び接地用のパッドを配置すると、中心から縁部ま
での距離が長くなるため、中心からずらした位置に配置
することが好ましい。
給用及び接地用のパッドを配置すると、中心から縁部ま
での距離が長くなるため、中心からずらした位置に配置
することが好ましい。
【００１７】例えば、試験用パッド１２ａ〜１２ｃをチ
ップ領域の中心とその外周とを結ぶ線分の中点の位置に
配置し、頂点の試験用パッドを接地用とした場合、１つ
の接地用のパッド１２ｃから電源を供給すべき最遠部
は、それに対応するチップ領域の頂点になる。チップ領
域１０の一辺の長さが１６ｍｍである場合、この距離は
約５．６ｍｍになる。
ップ領域の中心とその外周とを結ぶ線分の中点の位置に
配置し、頂点の試験用パッドを接地用とした場合、１つ
の接地用のパッド１２ｃから電源を供給すべき最遠部
は、それに対応するチップ領域の頂点になる。チップ領
域１０の一辺の長さが１６ｍｍである場合、この距離は
約５．６ｍｍになる。
【００１８】従来のように、試験用パッド１２ａ〜１２
ｃをチップ領域の縁よりも約０．２ｍｍだけ内側に配置
する場合を考える。各辺の中点に位置するパッドを接地
用のパッドとする場合、１つの接地用のパッドから電源
を供給すべき最遠部は、チップ領域の中心になる。チッ
プ領域１０の一辺の長さが１６ｍｍである場合、この距
離は約７．８ｍｍになる。
ｃをチップ領域の縁よりも約０．２ｍｍだけ内側に配置
する場合を考える。各辺の中点に位置するパッドを接地
用のパッドとする場合、１つの接地用のパッドから電源
を供給すべき最遠部は、チップ領域の中心になる。チッ
プ領域１０の一辺の長さが１６ｍｍである場合、この距
離は約７．８ｍｍになる。
【００１９】上記２つの例を比較すると、試験用パッド
をチップ領域の内奥部に配置することにより、縁部に配
置する場合に比べて、パッドから電源を供給すべき最遠
部までの距離を約３０％短縮できることがわかる。この
短縮効果を高めるためには、図１（Ｂ）に示したよう
に、チップ領域の中心と縁とを結ぶ線分の中点の位置に
試験用パッドを配置することが好ましい。
をチップ領域の内奥部に配置することにより、縁部に配
置する場合に比べて、パッドから電源を供給すべき最遠
部までの距離を約３０％短縮できることがわかる。この
短縮効果を高めるためには、図１（Ｂ）に示したよう
に、チップ領域の中心と縁とを結ぶ線分の中点の位置に
試験用パッドを配置することが好ましい。
【００２０】図１（Ｂ）ではチップ領域が正方形の場合
を示したが、上記実施例は、チップ領域が正方形の場合
に限らず、例えば長方形、平行四辺形、その他任意の形
状の場合にも適用することができる。チップ領域が矩形
である場合には、試験用パッドも矩形パターンに沿って
配列する。この矩形パターンの頂点に位置するパッド及
びそれに隣接するパッドを接地用及び電源電圧供給用と
することにより、電源配線の短縮効果を高めることがで
きる。
を示したが、上記実施例は、チップ領域が正方形の場合
に限らず、例えば長方形、平行四辺形、その他任意の形
状の場合にも適用することができる。チップ領域が矩形
である場合には、試験用パッドも矩形パターンに沿って
配列する。この矩形パターンの頂点に位置するパッド及
びそれに隣接するパッドを接地用及び電源電圧供給用と
することにより、電源配線の短縮効果を高めることがで
きる。
【００２１】また、試験用パッドをチップ領域の内奥部
に配置することにより、試験用パッドの配置パターンを
チップサイズに依らず標準化することができる。例え
ば、一辺が８ｍｍの正方形よりも大きなチップであれ
ば、試験用パッドを一辺約８ｍｍの正方形の外周に沿っ
て配列することができる。チップサイズに依らず試験用
パッドの配列パターンを標準化することにより、同一の
プローブカードを用いて異なるサイズのチップの試験を
行うことができる。
に配置することにより、試験用パッドの配置パターンを
チップサイズに依らず標準化することができる。例え
ば、一辺が８ｍｍの正方形よりも大きなチップであれ
ば、試験用パッドを一辺約８ｍｍの正方形の外周に沿っ
て配列することができる。チップサイズに依らず試験用
パッドの配列パターンを標準化することにより、同一の
プローブカードを用いて異なるサイズのチップの試験を
行うことができる。
【００２２】図１（Ｂ）において、各パッド１１、１２
ａ〜１２ｃは、例えば１００μｍ×１００μｍ程度の大
きさであり、相互に隣接する試験用パッド１２ａ〜１２
ｃ間の間隔は５０μｍ以下である。また、各試験用パッ
ド１２ａ〜１２ｃと、当該パッドに最も近い動作用パッ
ド１１との間の間隔は１００μｍ程度である。このよう
に、試験用パッド同士の間隔は、試験用パッドとそれに
最も近い動作用パッドとの間隔よりも狭く、一般的には
約半分以下の間隔とされる。
ａ〜１２ｃは、例えば１００μｍ×１００μｍ程度の大
きさであり、相互に隣接する試験用パッド１２ａ〜１２
ｃ間の間隔は５０μｍ以下である。また、各試験用パッ
ド１２ａ〜１２ｃと、当該パッドに最も近い動作用パッ
ド１１との間の間隔は１００μｍ程度である。このよう
に、試験用パッド同士の間隔は、試験用パッドとそれに
最も近い動作用パッドとの間隔よりも狭く、一般的には
約半分以下の間隔とされる。
【００２３】また、図１（Ｂ）に示すように、動作用パ
ッド１１がチップ領域１０内に２次元的に配置される場
合には、一般的にチップは外部基板にフリップチップボ
ンディングされる。フリップチップボンディングするた
めに、動作用パッド１１は、配線層の表面上に鉛等の盛
り上がり部を形成したバンプパッドとされる。試験用パ
ッド１２ａ〜１２ｃは外部基板に接続されないため、チ
ップ最上層の配線層が露出した標準パッドである。
ッド１１がチップ領域１０内に２次元的に配置される場
合には、一般的にチップは外部基板にフリップチップボ
ンディングされる。フリップチップボンディングするた
めに、動作用パッド１１は、配線層の表面上に鉛等の盛
り上がり部を形成したバンプパッドとされる。試験用パ
ッド１２ａ〜１２ｃは外部基板に接続されないため、チ
ップ最上層の配線層が露出した標準パッドである。
【００２４】上記実施例では、試験用パッドをチップ領
域の内奥部に配置する場合を説明したが、試験用パッド
のうち接地用及び電源電圧供給用のパッドのみを内奥部
に配置してもよい。
域の内奥部に配置する場合を説明したが、試験用パッド
のうち接地用及び電源電圧供給用のパッドのみを内奥部
に配置してもよい。
【００２５】図２は、接地用及び電源電圧供給用のパッ
ドのみを内奥部に配置したチップの概略平面図を示す。
チップ領域１０の縁部に、各辺に平行に試験用パッド１
２ａ〜１２ｃが配列されている。チップ領域１０の中心
と各辺の中点とを結ぶ線分の中点近傍に電源電圧供給用
の試験用パッド１２ｂと接地用の試験用パッド１２ｃが
配置されている。その他の領域には、動作用パッド１１
が２次元的に分布するように配置されている。さらに、
各辺に平行に配列した試験用パッドのうち、両端のパッ
ドをそれぞれ電源電圧供給用のパッド１２ｂ及び接地用
のパッド１２ｃとしている。
ドのみを内奥部に配置したチップの概略平面図を示す。
チップ領域１０の縁部に、各辺に平行に試験用パッド１
２ａ〜１２ｃが配列されている。チップ領域１０の中心
と各辺の中点とを結ぶ線分の中点近傍に電源電圧供給用
の試験用パッド１２ｂと接地用の試験用パッド１２ｃが
配置されている。その他の領域には、動作用パッド１１
が２次元的に分布するように配置されている。さらに、
各辺に平行に配列した試験用パッドのうち、両端のパッ
ドをそれぞれ電源電圧供給用のパッド１２ｂ及び接地用
のパッド１２ｃとしている。
【００２６】図２に示すように、試験用パッド１２ａ〜
１２ｃの一部をチップ領域の縁部に配置し、試験用パッ
ドのうち接地用及び電源電圧供給用のパッドのみを内奥
部にも配置することにより、試験時の電源電圧降下を低
減することができる。
１２ｃの一部をチップ領域の縁部に配置し、試験用パッ
ドのうち接地用及び電源電圧供給用のパッドのみを内奥
部にも配置することにより、試験時の電源電圧降下を低
減することができる。
【００２７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
チップの試験時に電源を供給する配線の長さの増大を抑
制することができる。これにより、試験時の電源電圧降
下を低減することができる。
チップの試験時に電源を供給する配線の長さの増大を抑
制することができる。これにより、試験時の電源電圧降
下を低減することができる。
【図１】本発明の実施例による半導体ウエハ及びチップ
領域の概略を示す平面図である。
領域の概略を示す平面図である。
【図２】本発明の他の実施例によるチップ領域の概略を
示す平面図である。
示す平面図である。
１ 半導体ウエハ １０ チップ領域 １１ 動作用パッド １２ａ 試験信号用の試験用パッド １２ｂ 電源電圧供給用の試験用パッド １２ｃ 接地用の試験用パッド
Claims (3)
- 【請求項１】 複数のチップ領域が画定された表面を有
し、各チップ領域内に相互に等価な電子回路が形成さ
れ、チップ領域ごとに、当該チップ領域内に形成された
電子回路と外部装置との電気的接続をとるためのパッド
が２次元的に配置されている半導体基板を準備する工程
と、 前記半導体基板の１つのチップ領域内の一部の複数のパ
ッドに、それぞれ触針を接触させて当該チップ領域内に
形成された電子回路の試験を行う工程であって、電源を
供給するための触針を、少なくとも当該チップ領域内に
配置された最外周のパッド以外のパッドに接触させて試
験を行う工程とを含む半導体装置の試験方法。 - 【請求項２】 前記半導体基板の各チップ領域内に配置
された前記パッドが、各チップ領域内の仮想的な閉じた
線に沿って配列した試験用パッドと、前記閉じた線の内
部領域及び外部領域に配置された動作用パッドを含み、 前記試験を行う工程が、前記触針を前記試験用パッドに
のみ接触させて試験を行う請求項１に記載の半導体装置
の試験方法。 - 【請求項３】 内部に電子回路が形成された半導体チッ
プであって、 前記半導体チップの表面に露出し、表面内の仮想的な閉
じた線に沿って配列し、内部の電子回路の試験を行うと
きに、該電子回路と外部装置との電気的接続を行う試験
用パッドと、 前記半導体チップの表面に露出し、前記閉じた線の内部
領域及び外部領域に配置され、内部の電子回路と外部装
置との電気的接続を行う動作用パッドとを有する半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP774696A JPH09199555A (ja) | 1996-01-19 | 1996-01-19 | 半導体装置及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP774696A JPH09199555A (ja) | 1996-01-19 | 1996-01-19 | 半導体装置及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199555A true JPH09199555A (ja) | 1997-07-31 |
Family
ID=11674272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP774696A Withdrawn JPH09199555A (ja) | 1996-01-19 | 1996-01-19 | 半導体装置及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199555A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177733B1 (en) | 1998-04-27 | 2001-01-23 | Nec Corporation | Semiconductor device |
| US7141819B2 (en) | 2003-05-19 | 2006-11-28 | Oki Electric Industry Co., Ltd. | Semiconductor package |
-
1996
- 1996-01-19 JP JP774696A patent/JPH09199555A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177733B1 (en) | 1998-04-27 | 2001-01-23 | Nec Corporation | Semiconductor device |
| KR100327634B1 (ko) * | 1998-04-27 | 2002-03-08 | 가네꼬 히사시 | 반도체 장치 |
| US7141819B2 (en) | 2003-05-19 | 2006-11-28 | Oki Electric Industry Co., Ltd. | Semiconductor package |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |