KR102394796B1 - 멀티칩 구조의 반도체 장치 및 그를 이용한 반도체 모듈 - Google Patents

멀티칩 구조의 반도체 장치 및 그를 이용한 반도체 모듈 Download PDF

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Abstract

본 발명은 멀티칩 구조의 반도체 장치 및 그를 이용한 반도체 모듈을 개시하며, 소스 드라이버와 같은 단위칩들을 멀티칩 구조로 반도체 장치에 구성함으로써 단위칩들의 실장 밀도를 높이며, 단위칩들의 입력패드들과 출력패드들의 구조가 동일하거나 다른 구조를 가짐으로써 다양한 옵션으로 실장 밀도를 높일 수 있다.

Description

멀티칩 구조의 반도체 장치 및 그를 이용한 반도체 모듈{SEMICONDUCTOR DEVICE WITH MULTI-CHIP STRUCTURE AND SEMICONDUCTOR MODULE USING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 실장 밀도를 개선할 수 있는 멀티칩 구조의 반도체 장치 및 그를 이용한 반도체 모듈에 관한 것이다.
디스플레이 장치는 OLED, LED 또는 LCD로 픽셀이 구현된 디스플레이 패널, 화면의 픽셀들을 구동하기 위한 드라이버들 및 드라이버들의 동작을 제어하는 타이밍 컨트롤러 등을 포함하여 구성된다. 대개 드라이버는 데이터에 대응하는 소스 구동 신호를 디스플레이 패널의 픽셀에 제공하는 소스 드라이버와 화면의 라인 단위로 게이트 신호를 제공하는 게이트 드라이버로 구분될 수 있다.
이 중, 소스 드라이버는 화면의 크기 및 해상도에 따라서 디스플레이 패널의 한 변에 복수 개 이격 배치될 수 있다.
예시적으로, 칩-온-글래스(Chip-on-glass, 이하 “COG”라 함) 방식의 경우, 소스 드라이버는 디스플레이 패널의 글래스 상에 본딩(Bonding)된다.
COG 방식의 경우, 소스 드라이버는 웨이퍼(Wafer)를 소잉(sawing)하여 반도체 칩으로 제작되고 패키징을 위한 수지(Epoxy)의 몰딩(Molding)이나 인캡슐레이션(Encapsulation)없이 반도체 칩 자체로 글래스 상에 본딩된다.
또한, 소스 드라이버는 디스플레이 패널의 종류에 따라 칩-온-필름(Chip-on-Film, 이하, “COF”라 함) 등 다양한 방식으로 실장될 수 있다.
디스플레이 패널이 화면의 면적이 작아지고 해상도가 높아지는 경우, 디스플레이 패널의 한 변에 배치되는 소스드라이버들의 밀도는 점차 높아진다.
COG 방식의 경우, 소스 드라이버는 본딩 툴(Bondign Tool)을 이용하여 글래스 상에 본딩된다. 본딩 툴은 일렬로 배치된 다수의 본딩 패드들을 구비한다. 본딩 툴은 본딩 패드 별로 하나의 소스 드라이버를 픽업하고 본딩 패드들에 픽업된 소스 드라이버들을 글래스의 정해진 위치에 정렬하며 소스 드라이버를 글래스에 밀착한 후 본딩한다.
상기한 COG 방식의 경우, 실장된 소스 드라이버들의 이격 간격은 본딩 툴의 본딩 패드들의 이격 간격에 의해 결정된다. 일반적으로, 소스 드라이버는 대개 장방형상을 가지며 웨이퍼의 스크라이브 레인으로 구분된 칩 영역 별로 개별화된 패키지로 구성된다. 상기한 소스 드라이버들은 장축 방향으로 일렬로 배열된 후 글래스에 본딩된다.
상기와 같이 개별화된 소스 드라이버들을 본딩하는 경우, 본딩 툴은 칩 간 최소 이격 간격을 예시적으로 5,000um 이상 요구한다. 그러므로, 장변의 길이가 16,500um인 4 개의 소스 드라이버를 본딩하는 경우, 4 개의 소스 드라이버의 본딩을 위한 길이는 4개의 소스 드라이버의 장변의 길이들과 3 개의 본딩 패드들의 이격 간격들의 합(=4*16,500um + 3*5,000um)한 만큼 필요하다.
이와 같이, 본딩 툴이 요구하는 칩간 최소 이격 간격을 만족시키면서 개별화된 소스 드라이버들을 본딩하는 경우, 칩간 최소 이격 간격을 충족시키면서 소스 드라이버들의 실장 밀도를 향상하는데 제한이 있다.
소스 드라이버는 개선된 실장 밀도뿐만 아니라 개선된 배선 밀도를 갖도록 요구된다. 또한, 소스 드라이버는 실장을 위한 다양한 옵션을 갖도록 요구된다.
본 발명의 목적은 소스 드라이버와 같은 단위칩들의 실장 밀도를 높이기 위하여 멀티칩 구조의 반도체 장치 및 그를 이용한 반도체 모듈을 제공함에 있다.
본 발명의 다른 목적은 단위칩들의 실장 밀도를 높이기 위하여 스크라이브 레인(Scribe Lane)을 중심으로 인접한 두 개의 단위칩을 하나의 반도체 기판에 포함하는 반도체 장치 및 그를 이용한 반도체 모듈을 제공함에 있다.
본 발명의 또다른 목적은 동일하거나 다른 두 개의 단위칩을 반도체 공정에서 하나의 반도체 기판에 제조하고, 스크라이브 레인에 의해 이어지는 두 개의 단위칩을 웨이퍼 레벨에서 쏘잉하여 반도체 패키지로 구현한 멀티칩 구조의 반도체 장치 및 그를 이용한 반도체 모듈을 제공함에 있다.
본 발명의 또다른 목적은 하나의 반도체 기판에 형성되어서 반도체 장치에 포함되는 두 개의 단위칩에 대해 배선을 공유하거나 배선을 다층으로 형성함으로써 배선 밀도를 개선할 수 있는 반도체 모듈을 제공함에 있다.
본 발명의 또다른 목적은 하나의 반도체 기판에 형성되는 두 개의 단위칩이 같거나 서로 다른 구조를 가짐으로써 다양한 옵션으로 실장 밀도를 높일 수 있는 멀티칩 구조의 반도체 장치 및 그를 이용한 반도체 모듈을 제공함에 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 멀티칩 구조의 반도체 장치는, 제1 입력패드들 및 제1 출력 패드들이 형성되는 제1 단위칩; 제2 입력패드들 및 제2 출력패드들이 형성되는 제2 단위칩; 및 상기 제1단위칩과 상기 제2 단위칩 사이의 스크라이브 레인;을 포함하고, 상기 제1 단위칩, 상기 스크라이브 레인 및 상기 제2 단위칩이 동일한 반도체 기판에 상기 제1 단위칩의 장변의 길이 방향으로 이어지는 반도체 패키지로 구성됨을 특징으로 한다.
한편, 본 발명의 멀티칩 구조의 반도체 장치를 이용하는 반도체 모듈은, 장방형상을 가지며, 제1 단위칩, 스크라이브 레인 및 제2 단위칩이 동일한 반도체 기판에 장변의 길이 방향으로 형성되는 반도체 장치; 및 상기 반도체 장치를 본딩영역에 실장하고, 제1 단부의 입력단자들과 상기 본딩영역을 연결하는 입력라인들, 제1 단부의 반대쪽의 제2 단부의 출력단자들과 상기 본딩영역을 연결하는 출력라인들이 형성된 연성회로기판;을 포함하며, 상기 제1 단위칩에 형성되어 상기 본딩영역과 접하는 제1 입력패드들과 상기 제2 단위칩에 형성되어 상기 본딩영역과 접하는 제2 입력패드들이 상기 본딩영역으로 연장된 상기 입력라인들의 단부들과 전기적으로 접속되고, 상기 제1 단위칩에 형성되어 상기 본딩 영역과 접하는 제1 출력패드들과 상기 제2 단위칩에 형성되어 상기 본딩 영역과 접하는 제2 출력패드들이 상기 본딩영역으로 연장된 상기 출력라인들의 단부들과 전기적으로 접속됨을 특징으로 한다.
본 발명은 소스 드라이버와 같은 2 개의 단위칩이 하나의 반도체 기판에 형성된 멀티칩 구조로 반도체 장치에 포함됨으로써 단위칩들의 실장 밀도를 높일 수 있는 효과가 있다.
또한, 본 발명은 동일하거나 다른 두 개의 단위칩을 반도체 공정에서 하나의 반도체 기판에 제조하고, 스크라이브 레인에 의해 이어지는 두 개의 단위칩을 반도체 패키지로 구현함으로써 단위칩들의 실장 밀도를 높일 수 있는 효과가 있다.
또한, 본 발명은 하나의 반도체 기판에 형성되는 두 개의 단위칩에 대해 배선을 공유하거나 배선을 다층으로 형성함으로써 반도체 모듈의 배선 밀도를 개선할 수 있는 효과가 있다.
또한, 본 발명은 하나의 반도체 기판에 형성되는 두 개의 단위칩이 같거나 서로 다른 구조를 가짐으로써 다양한 옵션으로 단위칩들의 실장 밀도를 높일 수 있는 효과가 있다.
또한, 본 발명은 반도체 장치와 반도체 모듈에 대한 실장 밀도를 개선함으로써 반도체 장치와 반도체 모듈을 구비하는 장치의 설계에 이점을 제공할 수 있는 효과가 있다.
도 1은 본 발명의 멀티칩 구조의 반도체 장치의 바람직한 실시예를 나타내는 평면도.
도 2는 도 1의 반도체 장치의 제조 방법을 설명하는 반도체 기판의 평면도.
도 3은 도 1의 반도체 장치를 이용한 반도체 모듈의 바람직한 실시예를 나타내는 평면도.
도 4는 본딩 툴을 이용하여 반도체 장치를 본딩하는 방법을 설명하는 도면.
도 5는 본 발명의 멀티칩 구조의 반도체 장치의 다른 실시예를 나타내는 평면도.
도 6은 도 5의 반도체 장치를 이용한 반도체 모듈의 바람직한 실시예를 나타내는 평면도.
도 7은 본 발명의 멀티칩 구조의 반도체 장치의 또다른 실시예를 나타내는 평면도.
도 8은 도 7의 제2 단위칩(CH2)의 출력라인 연결 상태를 예시한 단면도.
도 9는 도 7의 제1 단위칩(CH1)의 출력라인 연결 상태를 예시한 단면도.
도 10은 본 발명의 멀티칩 구조의 반도체 장치의 또다른 실시예를 나타내는 평면도.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
본 발명에서 단위칩은 웨이퍼가 가로 방향과 세로 방향의 스크라이브 레인들에 의해 장방형으로 분할되는 단위 영역에 형성된 반도체 회로의 집합체로 정의할 수 있다. 웨이퍼는 가로와 세로 방향으로 복수의 열을 이루는 단위칩들을 포함한다.
본 발명에서 반도체 장치는 멀티칩 구조를 가지며, 하나의 반도체 기판에 스크라이브 레인을 통하여 이어지는 두 개의 단위칩이 멀티칩에 해당된다. 즉, 본 발명이 멀티칩 구조의 반도체 장치는 하나의 반도체 기판에 스크라이브 레인을 통하여 수평으로 이어지는 두 개의 단위칩을 포함한다.
본 발명에서 웨이퍼는 쏘잉되기 전 복수의 열을 이루는 단위칩들이 형성된 것을 의미하며, 반도체 기판은 웨이퍼가 쏘잉됨에 반도체 장치로 개별화된 것을 의미한다.
반도체 모듈은 반도체 장치와 기판을 포함하는 것을 의미하며, 기판은 반도체장치의 본딩이 가능한 연성회로기판(Flexible Printed Circuit Board)이 이용될 수 있다.
본 발명이 디스플레이 장치에 적용되는 경우, 단위칩은 소스 드라이버나 타이밍 컨트롤러 중 하나가 적용되는 것으로 이해될 수 있고, 반도체 장치는 두 개의 소스 드라이버가 두 개의 단위칩으로 포함되거나 하나의 소스 드라이버와 하나의 타이밍 컨트롤러가 두 개의 단위칩으로 포함될 수 있다. 상기한 경우는 후술하는 실시예 별로 대응하여 설명한다. 이때, 반도체 모듈은 COG 방식에 의해 디스플레이 패널의 글래스에 본딩되거나 COF 방식에 의해 연성회로기판에 본딩될 수 있다.
그리고, 본 발명이 디스플레이 장치에 적용되는 경우, 반도체 모듈은 반도체 장치가 연성회로기판에 본딩된 COF 모듈로 이해될 수 있다.
이하, 도면을 참조하여 본 발명의 실시예들에 대해 구체적으로 설명한다.
도 1은 본 발명의 멀티칩 구조의 반도체 장치의 바람직한 실시예를 나타내는 평면도이다.
도 1의 반도체 장치(PKG)는 장방형의 제1 단위칩(CH1), 스크라이브 레인(SL) 및 장방형의 제2 단위칩(CH2)이 하나의 반도체 기판에 형성되면서 수평의 길이 방향으로 이어지는 반도체 패키지로 구성된다. 도 1의 반도체 장치(PKG)는 장방형을 갖도록 구성된다.
제1 단위칩(CH1)은 본딩 방향에 장방형의 제1 면을 가지며, 제1 면에 제1 입력패드들(IP1) 및 제1 출력패드들(OP1)이 형성된다.
제2 단위칩(CH2)은 본딩 방향에 장방형의 제2 면을 가지며, 제2 면에 제2 입력패드들(IP2) 및 제2 출력패드들(OP2)이 형성된다.
그리고, 스크라이브 레인(SL)은 제1 단위칩(CH1)과 제2 단위칩(CH2) 사이에 형성된다.
상기한 바에서, 본딩 방향은 연성회로기판과 마주하는 방향을 의미한다. 즉, 제1 단위칩(CH1)의 제1 면과 제2 단위칩(CH2)의 제2 면은 연성회로기판과 마주하는 면이다.
그리고, 제1 면은 COG 방식에 의해 글래스의 본딩 영역에 본딩되거나 COF 방식에 의해 연성회로기판의 본딩 영역에 본딩되는 제1 단위칩(CH1)의 본딩 방향의 전체 면으로 이해될 수 있다. 그리고, 제2 면도 COG 방식에 의해 글래스의 본딩 영역에 본딩되거나 COF 방식에 의해 연성회로기판의 본딩 영역에 본딩되는 제2 단위칩(CH2)의 본딩 방향의 전체 면으로 이해될 수 있다.
또한, 제1 단위칩(CH1)과 제2 단위칩(CH2)에서, 제1 입력패드들(IP1)과 제2 입력패드들(IP2)은 일렬로 구성될 수 있고, 제1 출력패드들(OP1)과 제2 출력패드들(OP2)은 복수 열로 구성될 수 있다. 제1 입력패드들(IP1)과 제2 입력패드들(IP2)의 수와 열 및 제1 출력패드들(OP1)과 제2 출력패드들(OP2)의 수와 열은 입력신호들과 출력신호들의 수에 의해 결정될 수 있다.
반도체 패키지로 구성되는 반도체 장치(PKG)는 제1 단위칩(CH1), 스크라이브 레인(SL) 및 제2 단위칩(CH2)의 길이들의 합과 동일한 스케일을 갖도록 구성될 수 있다.
그리고, 제2 단위칩(CH2)의 제2 입력패드들(IP2)과 제2 출력패드들(OP2)은 제1 단위칩(CH1)의 제1 입력패드들(IP1) 및 제1 출력패드들이 동일한 배치 구조를 가질 수 있다. 예시적으로, 도 1의 제1 입력패드들(IP1)과 제2 입력패드들(IP2)의 각 패드들의 배치 순서는 상기한 배치 구조에 의해서 “A, B, C …”의 순으로 동일하게 형성됨을 알 수 있다.
도 1의 반도체 장치(PKG)는 도 2의 웨이퍼를 이용하여 제조될 수 있다.
도 2를 참조하면, 웨이퍼는 세로 방향과 가로 방향으로 형성된 스크라이브 레인(SL)들에 의해 구분되며 열화 행을 이루며 배치되는 단위칩들을 포함한다.
각 단위칩들은 마주하는 한 쌍의 장변과 마주하는 한 쌍의 단변이 형성되는 장방형상을 갖는다. 각 단위칩들의 장변의 길이는 예시적으로 16,500um로 가정할 수 있다.
단위칩들을 구분하는 스크라이브 레인(SL)은 소잉을 위하여 웨이퍼 상에 확보된 공간을 의미하며 80um의 폭을 갖는 것으로 가정할 수 있다.
일부의 스크라이브 레인(SL)에 쏘잉 라인(SA)들이 정의된다. 쏘잉 라인(SA)은 세로 방향의 각 스크라이브 레인(SL)에 모두 대응하여 정의되고 가로 방향의 두 개의 스크라이브 레인(SL)마다 정의된다.
쏘잉 라인(SA)에 둘러싸인 두 개의 단위칩들이 반도체 장치를 형성하는 쏘잉 단위이다. 보다 구체적으로, 각 쏘잉 단위의 영역에는 제1 단위칩(CH1), 스크라이브 레인(SL) 및 제2 단위칩(CH2)이 포함된다.
쏘잉을 진행하면, 서로 다른 반도체 장치(PKG)를 형성되는 경계 영역의 스크라이브 레인(SL)은 제거된다. 즉, 반도체 장치(PKG)는 제1 단위칩(CH1) 및 제2 단위칩(CH2)를 포함하는 두 개의 단위칩과 하나의 스크라이브 레인을 포함하는 구조를 가지며, 쏘잉된 상태로 본딩되거나 별도의 구조물을 갖는다.
즉, 반도체 장치(PKG)의 길이(PKG_S)는 제1 단위칩(CH1)의 장변의 길이(CH1_S)와 제2 단위칩(CH2)의 장변의 길이(CH2_s) 및 스크라이브 레인(SL)의 폭의 합이 된다. 상기에서 예시한 수치를 대입하면, 반도체 칩(PKG)의 길이는 33,080um(=2*16,500um+80um)이다.
도 1 및 도 2의 반도체 장치(PKG)는 COG 방식에 의해 글래스의 본딩 영역에 본딩되거나 도 3의 반도체 모듈의 연성회로기판(FL)에 본딩될 수 있다. 반도체 장치(PKG)는 도 4의 본딩 툴(BT)를 이용하여 본딩될 수 있다.
본딩 툴(BT)은 두 개의 본딩 패드(PD1, PD2)를 갖는다. 각 본딩 패드(PD1, PD2)의 저면에는 픽업된 각각 반도체 장치(PKG)가 도시된다.
4 개의 소스 드라이버가 COG 방식으로 디스플레이 패널의 글래스에 일렬로 본딩되는 경우, 본 발명의 실시예의 효과는 종래의 경우와 대비하여 아래와 같이 이해될 수 있다.
본 발명의 실시예는 각각 제1 단위칩(CH1) 및 제2 단위칩(CH2)을 포함하는 개별화된 두 개의 반도체 장치(PKG)가 필요하다.
본딩 툴(BT)은 두 개의 반도체 장치(PKG)를 각 본딩 패드들(PD1, PD2)에 분산픽업하여 글래스에 밀착한 후 본딩한다.
본 발명에 의해 두 개의 단위칩을 포함하도록 개별화된 각 반도체 장치(PKG)는 하나의 스크라이브 레인의 폭과 두 개의 단위칩의 장축의 길이들을 합한 33,080um(=2*16,500um+80um)의 길이를 갖는다.
반도체 장치(PKG)의 상기한 길이는 본딩 툴(BT)의 각 본딩 패드들(PD1, PD2)의 본딩 가능한 칩 사이즈(PS1, PS2)와 요구되는 본딩 패드들(PD1, PD2)에 픽업되는 칩들 간 최소 스페이스(CS) 예시적으로 5,000um를 충족시킬 수 있다.
본 발명의 실시예에 의한 전체 본딩 길이는 두 개의 반도체 장치(PKG)의 길이 66,180um(=2*33,080um)와 본딩 패드들(PD1, PD2) 간의 최소 이격 거리 5,000um의 합 71,180 um(=66,180um + 5,000um)이 필요하다.
그러나, 종래의 경우, 소스 드라이버가 각 단위칩 별로 개별화된다. 그러므로, 4 개의 소스 드라이버를 각각 디스플레이 패널의 글래스에 일렬로 본딩하는 경우, 전체 본딩 길이는 네 개의 소스 드라이버의 길이의 합 66,000um (=4*16,500um)과 네 개의 본딩 패드들 간의 칩들 간 최소 스페이스(CS)의 합 15,000um(=3* 5,000um)을 합한 길이 81,000 um(=66,000um + 15,000um)가 필요하다.
본 발명의 실시예는 종래와 대비하여 전체 본딩 길이가 줄어듦을 알 수 있다. 그러므로 본 발명의 실시예에 의하면 소스 드라이버와 같은 단위칩들을 높은 밀도로 본딩할 수 있는 효과를 얻을 수 있다.
본 발명의 실시예는 반도체 장치(PKG)를 도 3의 반도체 모듈에 적용함으로써 높은 밀도로 단위칩들을 본딩할 수 있다.
도 3을 참조하면, 반도체 모듈은 연성회로기판(FL)의 미리 설정된 본딩 영역에 반도체 장치(PKG)가 본딩된다. 연성회로기판(FL)에서 본딩 영역은 본딩에 의해 반도체 장치(PKG)가 커버한 면으로 이해될 수 있으며 대체로 연성회로기판(FL)의 중심 영역에 설정될 수 있다.
연성회로기판(FL)은 상측의 제1 단부의 입력단자들(IT), 입력단자들(IT)과 본딩영역을 연결하는 입력라인들(IL), 제1 단부의 반대쪽 즉 하부의 제2 단부의 출력단자들(OT) 및 출력단자들(OT)과 본딩영역을 연결하는 출력라인들(OL)이 일면에 형성되는 구조를 갖는다. 여기에서, 입력단자들(IT)은 반도체 장치(PKG)의 제1 단위칩(CH1) 및 제2 단위칩(CH2)의 제1 및 제2 입력패드들(IP1, IP2)의 합에 대응하는 수로 구성될 수 있고, 출력단자들(OT)은 반도체 장치(PKG)의 제1 단위칩(CH1) 및 제2 단위칩(CH2)의 제1 및 제2 출력패드들(OP1, OP2)의 합에 대응하는 수로 구성될 수 있다. 그리고, 입력라인들(IL)과 출력라인들(OL)은 본딩 영역에서 입력단자들(IT) 또는 출력단자들(OT)로 진행하면서 넓은 면적으로 분산되는 패턴을 갖도록 형성될 수 있다.
4 개의 소스 드라이버가 COF 방식으로 도 3의 연성회로기판(FL)에 본딩되는 경우에 대응하여, 본 발명의 실시예의 효과는 종래의 경우와 대비하여 아래와 같이 이해될 수 있다.
본 발명의 실시예는 각각 제1 단위칩(CH1) 및 제2 단위칩(CH2)을 포함하는 두 개의 반도체 장치(PKG)가 하나의 연성회로기판(FL)에 본딩된다. 그러므로, 4 개의 소스 드라이버의 본딩을 위해서 두 개의 연성회로기판(FL)이 필요하다.
그러나, 종래와 같이 소스 드라이버가 각 연성회로기판(FL)에 하나씩 본딩되는 경우, 4 개의 소스 드라이버의 본딩을 위해서 4 개의 연성회로기판(FL)이 필요하다. 즉, 종래의 방법은 2 개의 연성회로기판(FL)에 필요한 길이가 더 필요함을 알 수 있다.
그러므로, 본 발명의 실시예는 도 3과 같이 COF 방식의 본딩에서도 소스 드라이버와 같은 단위칩들을 높은 밀도로 본딩할 수 있는 효과를 얻을 수 있다.
그리고, 본 발명의 실시예는 실장 밀도가 개선된 만큼 반도체 장치(PKG), 반도체 모듈 및 반도체 모듈을 이용하는 장치에 대한 설계 및 디자인의 편이성을 확보할 수 있다.
한편, 하나의 반도체 장치(PKG)에 포함되는 제1 단위칩(CH1) 및 제2 단위칩(CH2)은 동일한 구조 및 동일한 기능을 갖는 것으로 구성되거나 상이한 구조 및 상이한 기능을 갖는 것으로 구성될 수 있다.
예시적으로, 제1 단위칩(CH1)과 제2 단위칩(CH2)은 소스 드라이버로 설계될 수 있다. 또한, 제1 단위칩(CH1)은 소스 드라이버로 설계되고, 제2 단위칩(CH2)은 타이밍 컨트롤러로 설계될 수 있다. 상기한 설계 변경에 따라 다양한 용도로 부품들의 본딩 밀도를 증가시킬 수 있다.
또한, 본 발명의 실시예는 하나의 반도체 장치(PKG)에 포함되는 제1 단위칩(CH1)의 제1 입력패드들(IP1) 및 제1 출력패드들(OP1)과 제2 단위칩(CH2)의 제2 입력패드들(IP2) 및 제2 출력패드들(OP2)의 배치 구조를 다양하게 변경함으로써 부품들의 본딩 밀도를 증가하고 또는 배선 밀도를 경감하기 위한 다양한 옵션을 제공할 수 있다.
먼저, 도 5와 같이, 반도체 장치(PKG)는 제2 단위칩(CH2)의 제2 입력패드들(IP2) 및 제2 출력패드들(OP2)이 제1 단위칩(CH1)의 제1 입력패드들(IP1) 및 제1 출력패드들(OP1)과 스크라이브 레인(SL)을 기준으로 좌우 대칭되는 배치 구조를 갖도록 구성될 수 있다.
예시적으로, 도 5의 제1 입력패드들(IP1)과 제2 입력패드들(IP2)의 각 패드들의 배치 순서는 스크라이브 레인(SL)을 기준으로 “A, B, C …”의 순으로 대칭됨을 알 수 있다.
도 5의 실시예와 같이 반도체 장치(PKG)가 구성되는 경우, 반도체 모듈의 연성회로기판(FL)은 도 6과 같이 제1 입력패드(IP1)들 중 스크라이브 레인(SL)에 가장 가까운 제1 입력패드(IP1 : A)와 제2 입력패드들(IP2) 중 스크라이브 레인(SL)에 가장 가까운 제2 입력패드(IP2 : A)에 공유되는 제1 입력라인(SIL)이 구성될 수 있다.
도 6의 실시예는 하나의 입력 라인(SIL)을 공유하는 것을 예시한 것에 불과하며, 복수 개의 입력라인(IL)이 도 6과 같은 개념으로 제1 단위칩(CH1)과 제2 단위칩(CH2)의 대칭되는 입력패드들을 공유함으로써 배선 밀도를 경감할 수 있다.
도 5 및 도 6에서 도 1 및 도 3과 대비하여 동일한 부품은 동일 부호로 표시하며 중복된 설명은 생략한다.
또한, 도 7과 같이, 반도체 장치(PKG)는 제2 단위칩(CH2)의 제2 입력패드들(IP2)과 제2 출력패드들(OP2)은 제1 단위칩(CH1)이 중심을 기준으로 180도 회전한 경우의 제1 입력패드들(IP1) 및 제1 출력패드들(OP1)과 동일한 배치 구조를 갖도록 구성될 수 있다.
예시적으로, 제1 단위칩(CH1)의 제1 입력패드들(IP1)은 상부의 장변에 인접하게 배치되고 제2 단위칩(CH2)의 제2 입력패드들(IP2)은 하부의 장변에 인접하게 배치된다. 즉, 제1 단위칩(CH1)의 제1 입력패드들(IP1)과 제2 단위칩(CH2)의 제2 입력패드들(IP2)은 제1 단위칩(CH1), 스크라이브 레인(SL) 및 제2 단위칩(CH2)이 이어지는 길이 방향으로 교차된 위치에 배치된다.
그리고, 제1 단위칩(CH1)의 제1 출력패드들(OP1)은 하부의 장변에 인접하게 배치되고 제2 단위칩(CH2)의 제2 출력패드들(OP2)은 상부의 장변에 인접하게 배치된다. 즉, 제1 단위칩(CH1)의 제1 출력패드들(OP1)과 제2 단위칩(CH2)의 제2 출력패드들(OP2)은 제1 단위칩(CH1), 스크라이브 레인(SL) 및 제2 단위칩(CH2)이 이어지는 길이 방향으로 교차된 위치에 배치된다.
그리고, 도 7의 반도체 장치(PKG)는 부가적으로 스크라이브 레인(SL)을 기준으로 제1 단위칩(CH1)의 제1 입력패드들(IP1) 및 제1 출력패드들(OP1)과 제2 단위칩(CH2)의 제2 입력패드들(IP2) 및 제2 출력패드들(OP2)이 대칭되는 구조를 갖는다.
예시적으로, 도 7의 제1 입력패드들(IP1)과 제2 입력패드들(IP2)의 각 패드들의 배치 순서는 스크라이브 레인(SL)을 기준으로 “A, B, C …”의 순으로 대칭됨을 알 수 있다.
상술한 도 7의 경우, 제1 단위칩(CH1)의 제1 출력패드들(OP1)이 출력단자들(OT1)에 가까운 장변에 인접하게 형성되고, 제2 단위칩(CH2)의 제2 출력패드들(OP2)이 출력단자들(OT2)에 먼 장변에 인접하게 형성된다.
그러므로, 제1 단위칩(CH1)은 도 8과 같은 구조로 제1 출력라인(OL1)을 형성할 수 있고, 제2 단위칩(CH2)은 도 9와 같은 구조로 제2 출력라인(OL2)을 형성할 수 있다.
도 8 및 도 9의 설명을 위하여, 연성회로기판(FL)의 상부는 제1 층이라 하고 하부는 제2 층이라 한다. 그리고, 제1 단위칩(CH1)에 대응하는 제1 층의 출력단자들(OT)은 대표적으로 “제1 출력단자(OT1)”로 표기하고, 제1 단위칩(CH1)에 대응하는 제1 층의 출력라인들(OL)은 대표적으로 “제1 출력라인(OL1)”으로 표기한다. 그리고, 제2 단위칩(CH2)에 대응하는 제1 층의 출력단자들(OT)은 대표적으로 “제2 출력단자(OT2)”로 표기하고, 제2 단위칩(CH2)에 대응하는 제2 층의 출력 라인들(OL)은 대표적으로 “제2 출력라인(OL2)”로 표기한다.
먼저, 도 8을 살펴보면, 연성회로기판(FL)의 제1 층에, 제1 단위칩(CH1)에 대응하는 제1 출력단자(OT1)와 제1 출력라인(OL1)이 형성되고, 제1 단위칩(CH1) 및 제2 단위칩(CH2)이 본딩된다.
제1 출력라인들(OL1)의 양단은 제1 층에서 길이 방향 연장에 의하여 제1 단위칩(CH1)의 제1 출력패드(OP1) 및 제1 출력단자(OT1)에 연결된다.
그리고, 도 9를 살펴보면, 연성회로기판(FL)의 제2 층에 제2 단위칩(CH2)에 대응하는 제2 출력라인(OL2)이 형성된다.
제2 출력라인(OL)의 양단은 연성회로기판(FL)의 비아홀들(BH1, BH2)을 통하여 제1 층에 본딩되는 제1 단위칩(CH1)의 제2 출력패드(OP2) 및 제1 층의 제2 출력단자(OT2)에 연결된다.
도 9에서, 미설명 부호 “IB” 및 “OB”는 전기적 접속을 위한 제2 단위칩(CH2)의 제2 출력패드(OP2) 및 제2 입력패드(IP2)의 연장으로 이해될 수 있다.
상술한 도 7 내지 도 9와 같이, 제1 단위칩(CH1)과 제2 단위칩(CH2)이 출력단자들(OT)에 대응하여 서로 다른 위치에 제1 출력패드(OP1) 및 제2 출력패드(OP2)가 배치된 경우에도, 배선 밀도를 경감시키면서 원활히 출력라인들(OL)을 형성할 수 있다.
또한, 도 10과 같이, 반도체 장치(PKG)는 제1 단위칩(CH1)의 제1 입력패드들(IP1) 및 제1 출력패드들(OP1)과 제2 단위칩(CH2)의 제2 입력패드들(IP2) 및 제2 출력패드들(OP2)이 길이 방향으로 교차되는 배치 구조를 가질 수 있다.
예시적으로, 도 10의 제1 입력패드들(IP1)과 제2 입력패드들(IP2)의 각 패드들의 배치 순서는 상기한 배치 구조에 의해서 “…, C, B, A”의 순으로 동일하게 형성됨을 알 수 있다.
도 10의 반도체 장치(PKG)에서, 제1 단위칩(CH1) 및 제2 단위칩(CH2)도 출력단자들(OT)의 위치에 따라 도 8 및 도 9와 같은 구조로 배선 밀도를 경감시키면서 원활히 출력라인들(Ol)을 형성할 수 있다.

Claims (12)

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  7. 장방형상을 가지며, 제1 단위칩, 스크라이브 레인 및 제2 단위칩이 동일한 반도체 기판에 장변의 길이 방향으로 형성되는 반도체 장치; 및
    상기 반도체 장치를 본딩영역에 실장하고, 제1 단부의 입력단자들과 상기 본딩영역을 연결하는 입력라인들, 제1 단부의 반대쪽의 제2 단부의 출력단자들과 상기 본딩영역을 연결하는 출력라인들이 형성된 연성회로기판;을 포함하며,
    상기 제1 단위칩에 형성되어 상기 본딩영역과 접하는 제1 입력패드들과 상기 제2 단위칩에 형성되어 상기 본딩영역과 접하는 제2 입력패드들이 상기 본딩영역으로 연장된 상기 입력라인들의 단부들과 전기적으로 접속되고,
    상기 제1 단위칩에 형성되어 상기 본딩 영역과 접하는 제1 출력패드들과 상기 제2 단위칩에 형성되어 상기 본딩 영역과 접하는 제2 출력패드들이 상기 본딩영역으로 연장된 상기 출력라인들의 단부들과 전기적으로 접속되며,
    상기 연성회로기판의 제1 층에 상기 출력라인들 중 상기 제1 단위칩에 대응하는 제1 출력라인들이 형성되고,
    상기 연성회로기판의 제2 층에 상기 출력라인들 중 상기 제2 단위칩에 대응하는 제2 출력라인들이 형성되며,
    상기 제1 출력라인들의 양단은 연장에 의하여 상기 제1층의 상기 제1 단위칩의 상기 제1 출력패드와 상기 출력단자들에 연결되며,
    상기 제2 출력라인들의 양단은 상기 연성회로기판의 비아홀들을 통하여 상기 제1 층의 상기 제2 단위칩의 상기 제2 출력패드와 상기 출력단자들에 연결됨을 특징으로 하는 멀티칩 구조의 반도체 장치를 이용한 반도체 모듈.
  8. 제7 항에 있어서,
    상기 제2 단위칩의 상기 제2 입력패드들과 상기 제2 출력패드들이 상기 제1 단위칩은 상기 제1 입력패드들 및 상기 제1 출력패드들과 동일한 배치 구조를 갖는 멀티칩 구조의 반도체 장치를 이용한 반도체 모듈.
  9. 제7 항에 있어서,
    상기 상기 제2 단위칩의 상기 제2 입력패드들 및 상기 제2 출력패드들은 상기 제1 단위칩의 상기 제1 입력패드들 및 상기 제1 출력패드들과 상기 스크라이브 레인을 기준으로 좌우 대칭되는 배치 구조를 갖는 멀티칩 구조의 반도체 장치를 이용한 반도체 모듈.
  10. 제9 항에 있어서,
    상기 입력라인은 상기 제1 입력패드들 중 상기 스크라이브 레인에 가장 가까운 상기 제1 입력패드와 상기 제2 입력패드들 중 상기 스크라이브 레인에 가장 가까운 상기 제2 입력패드에 공유되는 제1 입력라인을 포함하는 멀티칩 구조의 반도체 장치를 이용한 반도체 모듈.
  11. 제7 항에 있어서,
    상기 제2 단위칩의 상기 제2 입력패드들과 상기 제2 출력패드들은 제1 단위칩이 중심을 기준으로 180도 회전한 경우의 상기 제1 입력패드들 및 상기 제1 출력패드들과 동일한 배치 구조를 갖는 멀티칩 구조의 반도체 장치를 이용한 반도체 모듈.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3837220B2 (ja) * 1997-11-19 2006-10-25 シャープ株式会社 集積回路装置
JP3985016B2 (ja) * 1997-10-31 2007-10-03 沖電気工業株式会社 半導体装置
JP2009260373A (ja) * 2009-07-27 2009-11-05 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法及び半導体基板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5737272A (en) * 1992-09-08 1998-04-07 Seiko Epson Corporation Liquid crystal display apparatus, structure for mounting semiconductor device, method of mounting semiconductor device, electronic optical apparatus and electronic printing apparatus
JP2002043499A (ja) * 2000-07-25 2002-02-08 Nec Kansai Ltd 半導体装置および電子装置
JP2004312008A (ja) * 2003-04-08 2004-11-04 Samsung Electronics Co Ltd 半導体マルチチップパッケージ及びその製造方法
JP4264640B2 (ja) * 2003-08-19 2009-05-20 ソニー株式会社 半導体装置の製造方法
KR101633103B1 (ko) * 2009-08-07 2016-06-24 엘지디스플레이 주식회사 액정표시장치
KR20110133771A (ko) * 2010-06-07 2011-12-14 주식회사 하이닉스반도체 멀티 칩 패키지
CN202196778U (zh) * 2011-07-18 2012-04-18 微创高科有限公司 一种包括多芯片的芯片块和基底构件的电子设备和组件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3985016B2 (ja) * 1997-10-31 2007-10-03 沖電気工業株式会社 半導体装置
JP3837220B2 (ja) * 1997-11-19 2006-10-25 シャープ株式会社 集積回路装置
JP2009260373A (ja) * 2009-07-27 2009-11-05 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法及び半導体基板

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