KR20190112504A - 엘이디 픽셀 유닛 및 이를 포함하는 엘이디 디스플레이 패널 - Google Patents

엘이디 픽셀 유닛 및 이를 포함하는 엘이디 디스플레이 패널 Download PDF

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KR20190112504A
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김민표
신지유
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주식회사 루멘스
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Abstract

엘이디 디스플레이 패널이 개시된다. 이 엘이디 디스플레이 패널은, 하나 이상의 엘이디 픽셀 유닛; 및 상기 엘이디 픽셀 유닛이 배치되는 마운트 기판을 포함하며, 상기 엘이디 픽셀 유닛은 제1 버티컬 엘이디 칩, 제2 버티컬 엘이디 칩 및 제3 버티컬 엘이디 칩과, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부 전극들에 공통적으로 연결되는 공통 전극과, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 하부 전극들에 각각 개별적으로 연결되는 제1 접속부, 제2 접속부 및 제3 접속부와, 상기 공통 전극의 하부에 연결되는 제4 접속부를 포함하고, 상기 마운트 기판은 제1 배선부, 제2 배선부, 제3 배선부 및 제4 배선부를 포함하고, 상기 제1 배선부, 상기 제2 배선부, 상기 제3 배선부 및 상기 제4 배선부는, 상기 제1 버티컬 에이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩을 개별 구동시키는 전원 입/출력단들이 형성되도록, 상기 제1 접속부, 상기 제2 접속부, 상기 제3 접속부 및 상기 제4 접속부 각각에 개별 연결된다.

Description

엘이디 픽셀 유닛 및 이를 포함하는 엘이디 디스플레이 패널{LED pixel unit and LED display panel comprising the same}
본 발명은 엘이디 픽셀 유닛 및 이를 포함하는 엘이디 디스플레이 패널에 관한 것으로서, 더 상세하게는, 엘이디 픽셀 유닛을 구성하는 수 내지 수백 마이크로미터 크기의 버티컬 엘이디 칩들이 개별 구동 가능하게 연결된 엘이디 디스플레이 패널에 관한 것이다.
통상적인 풀-컬러 엘이디 디스플레이 장치에 있어서, 각 픽셀은 적색 엘이디, 녹색 엘이디 및 청색 엘이디로 구성된다. 근래 들어서는, 적색 엘이디, 녹색 엘이디, 청색 엘이디 및 백색 엘이디로 각 픽셀을 구성하는 엘이디 디스플레이 장치도 제안된 바 있다.
엘이디 디스플레이 패널 제작을 위해 RGB를 구현하기 위한 기술로 엘이디 패키지를 마운트 기판에 실장하는 기술과 엘이디 칩을 마운트 기판에 실장하는 기술이 있다. 전자의 경우, 청색 엘이디 패키지, 녹색 엘이디 패키지 및 적색 엘이디 패키지를 마운트 기판에 실장하여 이를 엘이디 디스플레이 패널에 적용하는 것으로서, 작은 크기의 디스플레이 패널에 이용되기 어렵고 디스플레이 패널의 해상도를 높이는데 어려움이 있다. 후자의 경우, 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩을 패키지에 넣지 않고 직접 마운트 기판에 실장하는 기술로, 전자에 비하여, 상대적으로 작은 크기로 구현 가능하여 디스플레이 장치의 해상도 및 색 재현성을 향상시키는데 유리하다.
그러나, 종래에는 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩으로 이용되는 엘이디 칩 구조가 상부 또는 하부에 모두 전극이 필요한 래터럴 칩(lateral chip) 구조이거나 플립 칩(flip chip) 구조이어서, 소형화에 여전히 한계가 있다. 특히, 래터럴 칩 구조를 포함하는 엘이디 칩을 이용하는 경우, 본딩 와이어가 추가로 더 필요하다는 단점이 있다.
본 발명이 해결하고자 하는 과제는 수 내지 수백 마이크로미터 크기의 제1, 제2 및 제3 버티컬 엘이디 칩들이 본딩와이어 없이 개별 구동 가능하게 구성된 엘이디 픽셀 유닛 및 이를 포함하는 엘이디 디스플레이 패널을 제공하는 것이다.
본 발명의 일측면에 따른 엘이디 디스플레이 패널은, 제 1 배선부, 제 2 배선부, 제 3 배선부 및 제 4 배선부를 포함하는 마운트 기판; 및 상기 마운트 기판에 배치되는 하나 이상의 엘이디 픽셀 유닛;을 포함하며, 상기 엘이디 픽셀 유닛은 제1 버티컬 엘이디 칩, 제2 버티컬 엘이디 칩 및 제3 버티컬 엘이디 칩과, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부 전극들에 공통적으로 연결되는 공통 전극과, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 하부 전극들에 각각 개별적으로 연결되는 제1 접속부, 제2 접속부 및 제3 접속부와, 상기 공통 전극의 하부에 연결되는 제4 접속부를 포함하고, 상기 제1 배선부, 상기 제2 배선부, 상기 제3 배선부 및 상기 제4 배선부는, 상기 제1 버티컬 에이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩이 개별 구동되도록, 상기 제1 접속부, 상기 제2 접속부, 상기 제3 접속부 및 상기 제4 접속부 각각에 개별 연결된다.
일 실시예에 따라, 상기 제1 접속부, 상기 제2 접속부, 상기 제3 접속부 및 상기 제4 접속부는 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 및 상기 공통 전극이 지지되는 지지 기판에 형성된다.
일 실시예에 따라, 상기 제1 접속부, 상기 제2 접속부, 상기 제3 접속부 및 상기 제4 접속부는 상기 지지 기판을 관통하는 제1 비아 홀, 상기 제2 비아 홀, 제3 비아 홀 및 상기 제4 비아 홀에 각각 형성되는 제1 비아, 제2 비아, 제3 비아 및 제4 비아를 각각 포함한다.
일 실시예에 따라, 상기 엘이디 디스플레이 패널은 상기 제1 접속부, 상기 제2 접속부, 상기 제3 접속부 및 상기 제4 접속부는, 상기 제1 비아, 상기 제2 비아, 상기 제3 비아 및 상기 제4 비아의 상부와 각각 접촉하도록, 상기 지지 기판 상에 분리되어 형성되는 제1 전극막, 제2 전극막, 제3 전극막 및 제4 전극막을 더 포함하다.
일 실시예에 따라, 상기 제1 비아, 상기 제2 비아, 상기 제3 비아 및 상기 제4 비아 각각은 중공을 포함한다.
일 실시예에 따라, 솔더들이 상기 제1 배선부의 상단과 상기 제1 비아의 사이, 상기 제2 배선부의 상단과 상기 제2 비아의 사이, 상기 제3 배선부의 상단과 상기 제3 비아의 사이의 사이, 상기 제4 배선부의 상단과 상기 제4 비아의 사이를 연결한다.
일 실시예에 따라, 솔더들이 상기 제1 배선부의 상단과 상기 제1 비아의 사이, 상기 제2 배선부의 상단과 상기 제2 비아의 사이, 상기 제3 배선부의 상단과 상기 제3 비아의 사이의 사이, 상기 제4 배선부의 상단과 상기 제4 비아의 사이를 연결하되, 상기 솔더들 각각은 상기 제1 비아, 상기 제2 비아, 상기 제3 비아 및 상기 제4 비아의 중공 각각에 부분적으로 유입된다.
일 실시예에 따라, 상기 제1 전극막과 상기 제1 버티컬 엘이디 칩의 하부 전극 사이, 상기 제2 전극막과 상기 제2 버티컬 엘이디 칩의 하부 전극 사이, 상기 제3 전극막과 상기 제3 버티컬 엘이디 칩의 하부 전극 사이, 및 상기 공통 전극의 하부와 상기 제4 전극막의 사이 각각이 범프볼들에 의해 연결된다.
일 실시예에 따라, 상기 범프볼들은 상기 제1 비아, 상기 제2 비아, 상기 제3 비아 또는 상기 제4 비아의 주변을 따라 형성된다.
일 실시예에 따라, 상기 지지 기판은 전기 절연성 기판일 수 있다.
일 실시예에 따라, 상기 제1 비아, 상기 제2 비아, 상기 제3 비아, 상기 제4 비아는 상기 제1 비아 홀, 상기 제2 비아홀, 상기 제3 비아 홀 및 상기 제4 비아 홀의 내부면에 증착된 금속 재료에 의해 형성된다.
일 실시예에 따라, 상기 제1 전극막, 상기 제2 전극막, 상기 제3 전극막 및 상기 제4 전극막은 전극 분리선들에 의해 한정되며, 상기 분리선들은 상기 지지 기판에 적층된 금속층이 식각되어 형성된다.
일 실시예에 따라, 상기 금속층은 접착제에 의해 상기 지지 기판에 접합된 구리 포일일 수 있다.
일 실시예에 따라, 상기 엘이디 픽셀 유닛은 복수개이고, 상기 제1 배선부는 상기 복수개의 엘이디 픽셀 유닛들의 제1 접속부들에 공통적으로 연결되고, 상기 제2 배선부는 상기 복수개의 엘이디 픽셀 유닛들의 제2 접속부들에 공통적으로 연결되고, 상기 제3 배선부는 상기 복수개의 엘이디 픽셀 유닛들의 제3 접속부들에 공통적으로 연결되고, 상기 제4 배선부는 상기 복수개의 엘이디 픽셀 유닛들의 제4 접속부들에 공통적으로 연결된다.
일 실시예에 따라, 상기 엘이디 픽셀 유닛은 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩, 상기 제3 버티컬 엘이디 칩 및 상기 공통 전극의 측면들과 접하도록 형성되고 전기 절연성을 갖는 지지층을 더 포함한다.
일 실시예에 따라, 상기 지지층에 의해 지지된 패턴 배선층에 의해 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부 전극들과 상기 공통 전극의 상부면이 연결된다.
일 실시예에 따라, 상기 지지층은 상기 패턴 배선층을 지지하는 플랫한 상부면과, 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이, 상기 제2 버티컬 엘이디 칩과 상기 제3 버티컬 엘이디 칩 사이, 상기 제1 또는 제3 버티컬 엘이디 칩과 상기 공통 전극 사이에 오목부를 포함하는 하부면을 포함한다.
일 실시예에 따라, 상기 지지층은, 상기 기판 상에 배치되기 전에, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩, 상기 제3 버티컬 엘이디 칩 및 상기 공통 전극과 일체화된 것이다.
일 실시예예 따라, 상기 지지층은 광 흡수 또는 광 반사성 물질이 포함된 수지 재료로 형성된다.
본 발명의 다른 측면에 따라 마운트 기판 상에 배치되는 엘이디 픽셀 유닛이 제공된다. 상기 엘이디 엘이디 픽셀 유닛은, 제1 버티컬 엘이디 칩; 제2 버티컬 엘이디 칩; 제3 버티컬 엘이디 칩; 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부 전극들에 공통적으로 연결되는 공통 전극; 및 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩들의 하부 전극들에 연결되는 제1 접속부, 제2 접속부 및 제3 접속부와, 상기 공통 전극의 하부에 연결되는 제4 접속부가 형성되는 지지 기판을 포함하며, 상기 상기 제1 버티컬 에이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩을 개별 구동시키는 전원 입/출력단들이 형성되도록, 상기 제1 접속부, 상기 제2 접속부, 상기 제3 접속부 및 상기 제4 접속부 각각이 상기 마운트 기판의 제1 배선부, 제2 배선부, 제3 배선부 및 제4 배선부에 개별 연결되다.
본 발명에 따르면, 수 내지 수백 마이크로미터 크기의 버티컬 엘이디 칩들이 본딩와이어 없이 개별 구동 가능하게 연결된 엘이디 픽셀 유닛들이 마운트 기판 상에 어레이된 엘이디 디스플레이 패널이 구현된다. 또한, 본 발명은 버티컬 엘이디 칩들의 크기를 더욱 더 줄이는 것이 가능하다. 이는 본 발명에 따른 엘이디 픽셀 유닛이 디스플레이 패널에 적용될 때 엘이디 디스플레이 패널의 영상 품질을 향상시키는데 크게 기여할 수 있다.
본 발명은 예컨대 TSV(Through Silicone Via) 또는 TGV(Through Glass Via) 공법 또는 그와 유사한 공법을 적용한 증착에 의해 제1, 제2, 제3 버티컬 엘이디 칩의 상단면에 배선 패턴층을 형성할 수 있고, 이를 통해, 배선 패턴층이 마이크로미터 단위의 버티컬 엘이디들의 상부 전극들을 정밀하게 연결할 수 있다.
통상 마이크로미터 단위의 버티컬 엘이디 칩들을 포함하는 패키지 구조의 엘이디 픽셀 유닛을 PCB에 바로 연결시 RGB 전체 병렬로 구동되어 VF 편차 및 전류 구동의 편차가 생기지만, 본 발명에 따라 전술한 것과 같이 제작된 엘이디 픽셀 유닛은 개별 전류 구동 제어가 가능하다.
또한, 본 발명에 따르면, 마이크로미터 단위의 버티컬 엘이디 칩들을 범프볼들로 접속부들이 형성된 지지 기판에 접합한 후, 그 접속부들과 마운트 기판의 배선부들을 각각 솔더로 연결하므로, 제작시에 리멜팅이 발생 문제를 보완할 수 있다. 버티컬 엘이디 칩들의 상면은 수 마이크로미터 단위의 배선 연결을 위한 증착 포이트가 취약하여 운반시 증착 부분이 손상되거나 분리될 수 있는데, 본 발명에 따르면, 엘이디 픽셀 유닛 내 버티컬 엘이디 칩들을 모두 지지하는 지지층 상에 증착된 배선 패턴층이 적용되므로, 버티컬 엘이디 칩들 사이의 원치 않는 움직임을 막을 수 있어, 배선 패턴층의 손상을 막을 수 있다.
도 1은, 본 발명에 따른 엘이디 디스플레이 패널을 설명하기 위한 단면도로서, 도시의 편의를 위해 버티컬 엘이디 칩들과 공통 전극이 일렬로 나란한 상태가 되도록 도시한 도면이다.
도 2는 엘이디 디스플레이 패널의 일 실시예를 설명하기 위한 평면도이다.
도 3은 엘이디 픽셀 유닛의 일 실시예를 설명하기 위한 평면도이다.
도 4는 엘이디 픽셀 유닛의 다른 실시예를 설명하기 위한 평면도이다.
도 5는 엘이디 픽셀 유닛의 또 다른 실시예를 설명하기 위한 평면도이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은, 본 발명에 따른 엘이디 디스플레이 패널을 설명하기 위한 단면도로서, 도시의 편의를 위해 버티컬 엘이디 칩들과 공통 전극이 일렬로 나란한 상태가 되도록 도시한 도면이다.
도 1을 참조하면, 엘이디 디스플레이 패널은, 복수개의 엘이디 픽셀 유닛(2)들과, 상기 엘이디 픽셀 유닛(2)들이 배치되는 마운트 기판(100)을 포함한다. 상기 마운트 기판(100)은 직사각형 또는 정사각형의 형태로 형성되고, 상기 복수개의 엘이디 픽셀 유닛(2)들은 상기 마운트 기판(100) 상에 행렬 배열로 배열된다.
상기 복수개의 엘이디 픽셀 유닛(2)들 각각은, 전류 인가에 의해 적색광을 발하는 제1 버티컬 엘이디 칩(200), 전류 인가에 의해 녹색광을 발하는 제2 버티컬 엘이디 칩(300) 및 전류 인가에 의해 청색광을 발하는 제3 버티컬 엘이디 칩(400)을 포함한다. 또한, 상기 복수개의 엘이디 픽셀 유닛(2)들 각각은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상부 전극들에 공통적으로 연결되는 공통 전극(600)을 포함한다.
또한, 상기 복수개의 엘이디 픽셀 유닛(2)들 각각은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 하부 전극들에 각각 개별적으로 연결되는 제1 접속부(510), 제2 접속부(520) 및 제3 접속부(530)와, 상기 공통 전극(600)의 하부에 연결되는 제4 접속부(540)를 포함한다.
도 1에서 구체적인 도시를 생략하였지만, 상부 전극의 위치는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)의 상단으로 정해지고, 하부 전극의 위치는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)의 하단에 구비되어 있다. 그리고, 상기 상부 전극과 상기 하부전극은 다른 전기적 극성을 갖는다.
한편, 상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540)는 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)이 지지되는 지지 기판(501)에 형성된다.
상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540)는 상기 지지 기판(501)을 관통하는 제1 비아 홀, 상기 제2 비아 홀, 제3 비아 홀 및 상기 제4 비아 홀에 각각 형성되는 제1 비아(512), 제2 비아(522), 제3 비아(532) 및 제4 비아(542)를 각각 포함한다. 이때, 상기 지지 기판(501)은 유리 또는 실리콘 기판과 같은 전기 절연성 기판이며, 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532), 및 상기 제4 비아(542)는 상기 제1 비아 홀, 상기 제2 비아홀, 상기 제3 비아 홀 및 상기 제4 비아 홀의 내부면에 증착된 금속 재료, 바람직하게는, Au에 의해 형성될 수 있다. 상기 금속 재료의 증착량 제어를 통해 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 및 상기 제4 비아(542)는 내부에 중공(V)을 갖도록 형성되며, 이 중공(V)는 이하 설명되는 솔더 일부의 유입을 허용하여 더욱 더 안정적인 본딩을 가능하게 한다.
또한. 상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540)는, 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 및 상기 제4 비아(542)의 상부와 각각 접촉하도록, 상기 지지 기판(501) 상에 분리되어 형성되는 제1 전극막(513), 제2 전극막(523), 제3 전극막(533) 및 제4 전극막(543)을 더 포함한다.
한편, 상기 엘이디 픽셀 유닛(2)은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면들과 접하도록 형성되고 전기 절연성을 갖는 지지층(800)을 더 포함한다. 상기 지지층(800)에 의해 지지된 패턴 배선층(700)에 의해 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상부 전극들과 상기 공통 전극(600)의 상부면이 연결된다.
상기 지지층(800)은 상기 패턴 배선층(700)을 지지하는 플랫한 상부면과, 상기 제1 버티컬 엘이디 칩(200)과 상기 제2 버티컬 엘이디(300) 칩 사이, 상기 제2 버티컬 엘이디 칩(300)과 상기 제3 버티컬 엘이디 칩(400) 사이, 상기 제1 또는 제3 버티컬 엘이디 칩(200 또는 400)과 상기 공통 전극(600) 사이에 오목부(810)를 포함하는 하부면을 포함한다.
이때, 상기 지지층(800)은, 상기 마운트 기판 상에 배치되기 전에, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)과 일체로 패키지화된 것이다. 이때, 상기 지지층(800)은 광 흡수 또는 광 반사성 물질이 포함된 수지 재료로 형성된다. 상기 지지층(800)의 저면이 오목한 면들을 포함하는 것과 달리 상기 지지층(800)의 상면은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면과 상기 공통 전극(600)의 상면과 동일 평면을 이루는 플랫한 면인 것이 바람직하다. 또한, 상기 지지 기판(501)과 지지층(800) 사이에는 지기 기판(501)에 대한 신뢰성 있는 결합과 버티컬 엘이디칩들을 보호하기 위해 위해 수지 재료를 채워 형성한 언더필층(1100)이 형성된다.
한편, 상기 제1 전극막(513)과 상기 제1 버티컬 엘이디 칩(200)의 하부 전극 사이, 상기 제2 전극막(523)과 상기 제2 버티컬 엘이디 칩(300)의 하부 전극 사이, 상기 제3 전극막(533)과 상기 제3 버티컬 엘이디 칩(400)의 하부 전극 사이, 및 상기 공통 전극(600)의 하부와 상기 제4 전극막(543)의 사이 각각은 범프볼(bump ball; 180)들에 의해 연결된다. 이때, 상기 범프볼(180)들은 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 또는 상기 제4 비아(542)의 주변을 따라 형성된다. 다시 말해, 복수개의 범프볼(180)들, 더 바람직하게는, 3개 이상의 범프볼(180)들이 하나의 비아(512, 522 또는 532)의 중심에 대하여 일정한 거리를 유지한 채 일정한 간격으로 형성되는 것이 바람직하다.
상기 제1 전극막(512), 상기 제2 전극막(522), 상기 제3 전극막(532) 및 상기 제4 전극막(542)은 전극 분리선(L)들에 의해 한정되며, 상기 전극 분리선(L)들은 상기 지지 기판(501)에 적층된 금속층이 식각되어 형성된다. 상기 금속층은 접착제, 더 구체적으로는 UV 경화성 접착제(502)에 의해 상기 지지 기판(501)에 접합된 구리 포일(foil)일 수 있다.
본 실시예에 따르면, 유리 또는 실리콘 기판과 같은 지지 기판(501)과 구리 포일을 UV 경화성 접착층(502)에 의해 접합한 후, 구리 포일을 식각하여 상기 제1 전극막(512), 상기 제2 전극막(522), 상기 제3 전극막(532) 및 상기 제4 전극막(542)을 형성한 후, 지지 기판(501)과 구리 포일을 접합한 접합체에 제1, 제2 및 제3 비아홀을 형성하고, 그 제1, 제2, 제3 및 제4 비아홀에 Au를 증착함으로써, 상기 제1, 제2, 제3 및 제4 전극막(512, 522, 532 및 542)과 각각 접해 있는 제1, 제2, 제3 및 제4 비아(512, 512, 532, 542)를 형성할 수 있다.
도 1에서는 버티컬 엘이디 칩들(200, 300, 400)과 공통 전극(600)이 하나의 단면을 따라 일렬로 배열된 것처럼 도시되고 패턴 배선층(500)이 그 일렬을 따라 직선 형태인 것으로 도시되어 있지만, 이는 도시의 편의를 위한 것이며, 가장 바람직하게는, 3개의 버티컬 엘이디 칩들(200, 300, 400)과 하나의 공통 전극(600)이 사각형으로 배열될 수 있다(도 2 참조). 패턴 배선층(700)에 의해 버티컬 엘이디 칩들(200, 300, 400)이 가려지는 영역이 최소로 될 수 있도록, 패턴 배선층(700)은 매우 작은 선폭을 갖는 선형으로 형성되는 것이 바람직하다.
한편, 위와 같은 구조를 갖는 복수개의 엘이디 픽셀 유닛(2)들이 마운트 기판(100) 상에 실장된다.
한편, 상기 마운트 기판(100)은 제1 배선부(110), 제2 배선부(120), 제3 배선부(130) 및 제4 배선부(140)를 포함한다. 그리고, 상기 제1 배선부(110), 상기 제2 배선부(120), 상기 제3 배선부(130) 및 상기 제4 배선부(140)는, 상기 제1 버티컬 에이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)을 개별 구동시키는 전원 입/출력단들이 형성되도록, 상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540) 각각에 개별 연결된다. 앞에서 언급한 바와 같이, 상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540)은 제1 비아(512), 제2 비아(522), 제3 비아(532) 및 제4 비아(542)를 포함한다. 그리고, 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 및 상기 제4 비아(542)의 하단은 지지 기판(501)의 저면에서 노출된 채 마운트 기판(100)의 상면과 마주한다.
한편, 솔더(190)들이 상기 제1 배선부(110)의 상단과 상기 제1 비아(512)의 사이, 상기 제2 배선부(120)의 상단과 상기 제2 비아(522)의 사이, 상기 제3 배선부(130)의 상단과 상기 제3 비아(532)의 사이, 상기 제4 배선부(140)의 상단과 상기 제4 비아(542)의 사이를 연결한다. 이때, 상기 솔더(190)들 각각은 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 및 상기 제4 비아(542)의 중공(V) 각각에 부분적으로 유입될 수 있다. 솔더(190)들이 상기 비아들(512, 522, 532, 542)의 중공(V)에 유입된 후 굳어져 엘이디 픽셀 유닛(2)들을 고정하므로, 보다 더 신뢰성 있는 결합이 가능하다.
앞에서 언급한 바와 같이, 상기 엘이디 픽셀 유닛(2)은 복수개이다. 상기 제1 배선부(110)는 상기 복수개의 엘이디 픽셀 유닛(2)들의 제1 접속부(510)들에 공통적으로 연결되고, 상기 제2 배선부(120)는 상기 복수개의 엘이디 픽셀 유닛(2)들의 제2 접속부(520)들에 공통적으로 연결되고, 상기 제3 배선부(130)는 상기 복수개의 엘이디 픽셀 유닛(2)들의 제3 접속부(530)들에 공통적으로 연결되고, 상기 제4 배선부(140)는 상기 복수개의 엘이디 픽셀 유닛(2)들의 제4 접속부(540)들에 공통적으로 연결된다.
여기에서, 상기 제1 배선부(110)는, 제1 절연층(101) 상에 형성된 제1 배선 패턴(111)과, 하단에서 상기 제1 배선 패턴(111)과 연결되고 상단에서 솔더(190)에 의해 제1 비아(512)와 연결되는 제1 배선 비아(112)를 포함한다. 또한, 상기 제2 배선부(120)는, 제2 절연층(102) 상에 형성된 제2 배선 패턴(121)과, 하단에서 상기 제2 배선 패턴(121)과 연결되고 상단에서 솔더(190)에 의해 상기 제2 비아(522)와 연결되는 제2 배선 비아(122)를 포함한다. 상기 제3 배선부(130)는, 제2 절연층(102) 저면에 형성된 제3 배선 패턴(131)과, 하단에서 상기 제3 배선 패턴(131)과 연결되고 상단에서 솔더(190)에 의해 제3 비아(532)와 연결되는 제3 배선 비아(132)를 포함한다. 상기 제4 배선부(140)은 제4 배선 패턴(141)과, 하단에서 상기 제4 배선 패턴(141)과 연결되고 상단에서 솔더(190)에 의해 제4 비아(542)와 연결되는 제4 배선 비아(142)를 포함한다.
도 1은, 엘이디 픽셀 유닛(2) 내 버티컬 엘이디 칩(200, 300, 400)들과 엘이디 픽셀 유닛(2) 내 접속부들(510, 520, 530, 540) 사이의 연결 관계와, 엘이디 픽셀 유닛(2) 내 접속부들(510, 520, 530, 540)과 마운트 기판(100)의 배선부들(110, 120, 130, 140) 사이의 연결 관계를 모두 보이도록 하기 위해, 실제로는 하나의 단면으로 표시될 수 없는 부분들을 하나의 단면으로 표시한 도면임에 유의한다.
도 2, 도 3, 도 4 및 도 5를 보면, 엘이디 디스플레이 패널 평면 및 엘이디 픽셀 유닛 평면의 여러 다양한 실시예를 볼 수 있다. 이때, 도 2, 도 3, 도 4 및 도 5는, 설명하고자 하는 여러 구성들 및 연결관계들을 한 단면에서 모두 보여주기 위해 쓰인 도 1과 일치되지 않는 부분이 있음에 유의해야 할 것이다.
도 2를 참조하면, 바람직한 실시예의 엘이디 디스플레이 패널(1000)에 있어서, 마운트 기판(100)의 형상(즉, 평면 형상)이 정사각형 또는 직사각형으로 되어 있고, 다수의 엘이디 픽셀 유닛(2)들은 상기 마운트 기판(100) 상에 행렬 배열로 배열됨을 알 수 있다.
도 3을 참조하면, 각 엘이디 픽셀 유닛(2) 내에서, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)은 지지 기판(501) 상에 사각형으로 배열되며, 상기 지지 기판(501)은, 제1 버티컬 엘이디 칩(200)의 하부전극, 제2 버티컬 엘이디 칩(300)의 하부전극 및 제3 버티컬 엘이디 칩(400)의 하부전극 및 공통 전극(600)의 하부면에 전기적으로 연결되는 제1 접속부(510; 도 1 참조), 제2 접속부(520; 도 1 참조) 및 제3 접속부(530; 도 1 참조)와, 상기 공통 전극(600)의 하부에 연결되는 제4 접속부(540; 도 1 참조)가 형성된 것이다. 이때, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 하부 전극들은 제1 내지 제3 접속부(510, 520, 530; 도 1 참조)를 통해 마운트 기판(100)에 개별 구동 가능하게 연결되고, 상기 공통 전극(600)의 하부는 제4 접속부(540; 도 1 참조)를 통해 마운트 기판(100; 도 1 참조)에 접지될 수 있다.
이때, 상기 마운트 기판은 도 1에 도시된 구조의 기판이거나 또는 다른 구조를 갖는 TFT(Thin Film Transistor) 기판 또는 PCB(Printed Circuit Board)일 수 있다.
상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600) 각각의 상면 폭은 100㎛ 이하 가장 바람직하게는 30~70㎛ 크기를 갖는다.
또한, 상기 엘이디 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200)의 상부, 제2 버티컬 엘이디 칩(300)의 상부 및 제3 버티컬 엘이디 칩(400)의 상부와 상기 공통 전극(600)의 상부를 전기적으로 연결하는 패턴 배선층(700)을 포함한다. 또한, 상기 엘이디 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면들과 접하도록 형성된 채 상기 패턴 배선층(700)을 지지하는 지지층(800)을 포함한다.
상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각은, 적색 엘이디 칩(200), 녹색 엘이디 칩(300) 및 청색 엘이디 칩(400)으로서, 정육면체 또는 직육면체 형태를 갖는다. 또한, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각은 제1 도전형 반도체층 및 제2 도전형 반도체층과 이들 사이에 개재된 활성층을 포함한다. 그리고, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)과 상기 공통 전극(600)은 대략 정사각형 배열된다.
상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 상면들에는 전술한 패턴 배선층(700)이 연결되는 연결 영역들, 즉, 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 및 제4 연결 영역(601)이 제공된다. 또한, 상기 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 및 제4 연결 영역(601)은 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 상면에서 서로간에 가장 인접하는 코너들에 위치한다.
상기 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 각각에는 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 각각의 상부 전극이 제공될 수 있으며, 상부 전극은 상기 패턴 배선층(700) 형성 전에 형성될 수도 있고, 상기 패턴 배선층(700)의 형성시 상기 패턴 배선층(700)의 일부로서 형성될 수도 있다.
한편, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 각각의 하부에는 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400)의 개별 구동을 위해 상기 마운트 기판(100)의 배선들과 개별 접속되는 하부 전극들이 형성된다.
상기 지지층(800)은, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면들과 접하도록 그리고 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)과 일체화되도록, 에폭시, 실리콘, EMC(Epoxy Molding Compound), 폴리이미드 등과 같은 절연성 수지재료에 의해 형성된다. 상기 지지층(800)은, 전술한 패턴 배선층(700)을 아래에서 지지하는 역할을 하여, 패턴 배선층(700)의 형성을 가능하게 한다. 또한, 상기 지지층(800)은 패턴 배선층(700)을 지지하는 역할 외에도, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)을 고정, 유지하는 역할을 할 수 있으며, 더 나아가, 상기 지지층(800)은, 광을 흡수하는 블랙 컬러 등의 광 흡수성 재료 또는 광을 반사하는 광 반사성 재료에 의해 형성될 때, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)으로부터 발생한 광들이 원치 않게 간섭되는 것을 막는 역할을 하고, 더 나아가, 외부에서 유입된 광을 반사시키지 않고 흡수하는 역할을 할 수 있다.
상기 지지층(800)의 상면은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면들과 동일 평면을 이루는 것이 바람직하다. 여기에서, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면들은 에피 구조물의 상면이거나 또는 에피 구조물의 상면에 형성된 상부 전극의 상면일 수 있다.
상기 패턴 배선층(700)은 상기 지지층(800) 상에 지지되도록 형성되어 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)을 연결한다. 이때, 상기 배선 배턴층(700)은 상기 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상면을 가리는 것을 최소화할 수 있도록, 상기 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 코너 일부 영역들, 즉, 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 및 제4 연결 영역(601)에만 연결된다.
본 실시예에서, 상기 패턴 배선층(700)은 대략 "ㄷ"형태로 형성되며, 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 제1 직선 패턴부(701)와, 상기 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)에서 상기 제1 직선 패턴부(701)의 단부와 연결되고 상기 제2 연결 영역(301)과 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 제2 직선 패턴부(702)와, 상기 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)에서 상기 제2 직선 패턴부(702)의 단부와 연결되고 상기 제3 연결 영역(401)과 상기 공통 전극(600)의 제4 연결 영역(601)을 연결하는 직선형 제3 직선 패턴부(703)으로 이루어진다.
한편, 상기 지지층(800)은, 상기 제1 버티컬 엘이디 칩(200)의 측면과, 상기 제2 버티컬 엘이디 칩(300)의 측면, 상기 제3 버티컬 엘이디 칩(400)의 측면을 모두 덮도록 형성되되, 상면은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면과 동일 평면을 이루는 플랫한 면인 것이 바람직하고, 저면은 이웃한 버티컬 엘이디 칩들 사이의 또는 공통 전극과 그와 이웃하는 버티컬 엘이디 칩 사이가 오목한 면으로 형성된다.
도 4는 본 발명의 다른 실시예를 보여주며, 도 4를 참조하면, 패턴 배선층(700')은 공통 전극(600)의 제4 연결 영역(601)과 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)을 연결하는 제1 직선 패턴부(701')와, 공통 전극(600)의 제4 연결 영역(601)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 제2 직선 패턴부(702'), 공통 전극(600)의 제4 연결 영역(601)과 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 제3 직선 패턴부(703')를 포함하며, 상기 제1 직선 배선부(701')와 상기 제2 직선 패턴부(702')와 상기 제3 직선 패턴부(703')는 상기 제4 연결 영역(601)에서 연결되어 있다. 본 실시예에서 있어서도, 패턴 배선층(700')은 하부의 지지층(800)에 접하여 지지된다.
도 5는 본 발명의 또 다른 실시예를 보여주며, 도 5를 참조하면, 패턴 배선층(700")은 대략 "ㅁ"형태로 형성되며, 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 제1 직선 패턴부(701")와, 상기 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)에서 상기 제1 직선 패턴부(701")의 단부와 연결되고 상기 제2 연결 영역(301)과 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 직선형 제2 직선 패턴부(702")와, 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)에서 상기 제2 직선 패턴부(701")의 단부와 연결되고 상기 제3 연결 영역(401)과 상기 공통 전극(600)의 제4 연결 영역(601)을 연결하는 제3 직선 패턴부(703")와, 상기 제4 연결 영역(601)에서 상기 제3 직선 패턴부(703")의 단부와 연결되며 상기 제4 연결 영역(601)과 상기 제1 연결 영역(201)을 연결하는 제4 직선 패턴부(704")를 포함한다.
패턴 배선층(700, 700'또는 700")이 도 3, 도 4 또는 도 5에 도시된 것과 같이 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 코너 영역들에 연결되어 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 코너를 제외한 나머지 영역들을 가리지 않도록 형성됨으로써, 발광 효율을 보다 더 높일 수 있다.
100.......................................마운트 기판
200.......................................제1 버티컬 엘이디 칩
300.......................................제2 버티컬 엘이디 칩
400.......................................제3 버티컬 엘이디 칩
600.......................................공통 전극
700.......................................패턴 배선층
800.......................................지지층

Claims (20)

  1. 제 1 배선부, 제 2 배선부, 제 3 배선부 및 제 4 배선부를 포함하는 마운트 기판; 및
    상기 마운트 기판에 배치되는 하나 이상의 엘이디 픽셀 유닛;을 포함하며,
    상기 엘이디 픽셀 유닛은 제1 버티컬 엘이디 칩, 제2 버티컬 엘이디 칩 및 제3 버티컬 엘이디 칩과, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부 전극들에 공통적으로 연결되는 공통 전극과, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 하부 전극들에 각각 개별적으로 연결되는 제1 접속부, 제2 접속부 및 제3 접속부와, 상기 공통 전극의 하부에 연결되는 제4 접속부를 포함하고,
    상기 제1 배선부, 상기 제2 배선부, 상기 제3 배선부 및 상기 제4 배선부는, 상기 제1 버티컬 에이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩이 개별 구동되도록, 상기 제1 접속부, 상기 제2 접속부, 상기 제3 접속부 및 상기 제4 접속부 각각에 개별 연결되는 것을 특징으로 하는 엘이디 디스플레이 패널.
  2. 청구항 1에 있어서, 상기 제1 접속부, 상기 제2 접속부, 상기 제3 접속부 및 상기 제4 접속부는 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 및 상기 공통 전극이 지지되는 지지 기판에 형성되는 특징으로 하는 엘이디 디스플레이 패널.
  3. 청구항 2에 있어서, 상기 제1 접속부, 상기 제2 접속부, 상기 제3 접속부 및 상기 제4 접속부는 상기 지지 기판을 관통하는 제1 비아 홀, 상기 제2 비아 홀, 제3 비아 홀 및 상기 제4 비아 홀에 각각 형성되는 제1 비아, 제2 비아, 제3 비아 및 제4 비아를 각각 포함하는 것을 특징으로 하는 엘이디 디스플레이 패널.
  4. 청구항 3에 있어서, 상기 제1 접속부, 상기 제2 접속부, 상기 제3 접속부 및 상기 제4 접속부는, 상기 제1 비아, 상기 제2 비아, 상기 제3 비아 및 상기 제4 비아의 상부와 각각 접촉하도록, 상기 지지 기판 상에 분리되어 형성되는 제1 전극막, 제2 전극막, 제3 전극막 및 제4 전극막을 더 포함하는 것을 특징으로 하는 엘이디 디스플레이 패널.
  5. 청구항 3에 있어서, 상기 제1 비아, 상기 제2 비아, 상기 제3 비아 및 상기 제4 비아 각각은 중공을 포함하는 것을 특징으로 하는 엘이디 디스플레이 패널.
  6. 청구항 1에 있어서, 솔더들이 상기 제1 배선부의 상단과 상기 제1 비아의 사이, 상기 제2 배선부의 상단과 상기 제2 비아의 사이, 상기 제3 배선부의 상단과 상기 제3 비아의 사이의 사이, 상기 제4 배선부의 상단과 상기 제4 비아의 사이를 연결하는 것을 특징으로 하는 엘이디 디스플레이 패널.
  7. 청구항 3에 있어서, 솔더들이 상기 제1 배선부의 상단과 상기 제1 비아의 사이, 상기 제2 배선부의 상단과 상기 제2 비아의 사이, 상기 제3 배선부의 상단과 상기 제3 비아의 사이의 사이, 상기 제4 배선부의 상단과 상기 제4 비아의 사이를 연결하되, 상기 솔더들 각각은 상기 제1 비아, 상기 제2 비아, 상기 제3 비아 및 상기 제4 비아의 중공 각각에 부분적으로 유입된 것을 특징으로 하는 엘이디 디스플레이 패널.
  8. 청구항 4에 있어서, 상기 제1 전극막과 상기 제1 버티컬 엘이디 칩의 하부 전극 사이, 상기 제2 전극막과 상기 제2 버티컬 엘이디 칩의 하부 전극 사이, 상기 제3 전극막과 상기 제3 버티컬 엘이디 칩의 하부 전극 사이, 및 상기 공통 전극의 하부와 상기 제4 전극막의 사이 각각이 범프볼들에 의해 연결되는 것을 특징으로 하는 엘이디 디스플레이 패널.
  9. 청구항 8에 있어서, 상기 범프볼들은 상기 제1 비아, 상기 제2 비아, 상기 제3 비아 또는 상기 제4 비아의 주변을 따라 형성된 것을 특징으로 하는 엘이디 디스플레이 패널.
  10. 청구항 2에 있어서, 상기 지지 기판은 전기 절연성 기판인 것을 특징으로 하는 엘이디 디스플레이 패널.
  11. 청구항 3에 있어서, 상기 제1 비아, 상기 제2 비아, 상기 제3 비아, 상기 제4 비아는 상기 제1 비아 홀, 상기 제2 비아홀, 상기 제3 비아 홀 및 상기 제4 비아 홀의 내부면에 증착된 금속 재료에 의해 형성된 것을 특징으로 하는 엘이디 디스플레이 패널.
  12. 청구항 4에 있어서, 상기 제1 전극막, 상기 제2 전극막, 상기 제3 전극막 및 상기 제4 전극막은 전극 분리선들에 의해 한정되며, 상기 분리선들은 상기 지지 기판에 적층된 금속층이 식각되어 형성된 것임을 특징으로 하는 엘이디 디스플레이 패널.
  13. 청구항 12에 있어서, 상기 금속층은 접착제에 의해 상기 지지 기판에 접합된 구리 포일인 것을 특징으로 하는 엘이디 디스플레이 패널.
  14. 청구항 1에 있어서, 상기 엘이디 픽셀 유닛은 복수개이고, 상기 제1 배선부는 상기 복수개의 엘이디 픽셀 유닛들의 제1 접속부들에 공통적으로 연결되고, 상기 제2 배선부는 상기 복수개의 엘이디 픽셀 유닛들의 제2 접속부들에 공통적으로 연결되고, 상기 제3 배선부는 상기 복수개의 엘이디 픽셀 유닛들의 제3 접속부들에 공통적으로 연결되고, 상기 제4 배선부는 상기 복수개의 엘이디 픽셀 유닛들의 제4 접속부들에 공통적으로 연결되는 것을 특징으로 하는 엘이디 디스플레이 패널.
  15. 청구항 1에 있어서, 상기 엘이디 픽셀 유닛은 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩, 상기 제3 버티컬 엘이디 칩 및 상기 공통 전극의 측면들과 접하도록 형성되고 전기 절연성을 갖는 지지층을 더 포함하는 것을 특징으로 하는 엘이디 디스플레이 패널.
  16. 청구항 15에 있어서, 상기 지지층에 의해 지지된 패턴 배선층에 의해 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부 전극들과 상기 공통 전극의 상부면이 연결되는 것을 특징으로 하는 엘이디 디스플레이 패널.
  17. 청구항 16에 있어서, 상기 지지층은 상기 패턴 배선층을 지지하는 플랫한 상부면과, 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이, 상기 제2 버티컬 엘이디 칩과 상기 제3 버티컬 엘이디 칩 사이, 상기 제1 또는 제3 버티컬 엘이디 칩과 상기 공통 전극 사이에 오목부를 포함하는 하부면을 포함하는 것을 특징으로 하는 엘이디 디스플레이 패널.
  18. 청구항 15에 있어서, 상기 지지층은, 상기 기판 상에 배치되기 전에, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩, 상기 제3 버티컬 엘이디 칩 및 상기 공통 전극과 일체화된 것임을 특징으로 하는 엘이디 디스플레이 패널.
  19. 청구항 15에 있어서, 상기 지지층은 광 흡수 또는 광 반사성 물질이 포함된 수지 재료로 형성된 것을 특징으로 하는 마이크로 엘이디 디스플레이 패널.
  20. 청구항 14에 있어서, 상기 제1 배선부, 상기 제2 배선부, 상기 제3 배선부 및 상기 제4 배선부는 서로 다른 높이에 있는 제1 배선 패턴, 제2 배선 패턴, 제3 배선 패턴 및 제4 배선 패턴과, 하단에서 상기 제1 배선 패턴과 공통적으로 연결되고 상단에서 상기 제1 접속부들과 연결되는 제1 배선 비아들과, 하단에서 상기 제2 배선 패턴과 공통적으로 연결되고 상단에서 상기 제2 접속부들과 연결되는 제2 배선 비아들과, 하단에서 상기 제3 배선 패턴과 공통적으로 연결되고 상단에서 상기 제3 접속부들과 연결되는 제3 배선 비아들과, 하단에서 상기 제4 배선 패턴과 공통적으로 연결되고 상단에서 상기 제3 접속부들과 연결되는 제4 배선 비아들을 포함하는 것을 특징으로 하는 마이크로 엘이디 디스플레이 패널.
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