KR20110133771A - 멀티 칩 패키지 - Google Patents

멀티 칩 패키지 Download PDF

Info

Publication number
KR20110133771A
KR20110133771A KR1020100053359A KR20100053359A KR20110133771A KR 20110133771 A KR20110133771 A KR 20110133771A KR 1020100053359 A KR1020100053359 A KR 1020100053359A KR 20100053359 A KR20100053359 A KR 20100053359A KR 20110133771 A KR20110133771 A KR 20110133771A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
substrate
bonding pads
pad
pads
Prior art date
Application number
KR1020100053359A
Other languages
English (en)
Inventor
현성호
이웅선
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100053359A priority Critical patent/KR20110133771A/ko
Publication of KR20110133771A publication Critical patent/KR20110133771A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14183—On contiguous sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16137—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17183—On contiguous sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

멀티 칩 패키지가 개시되어 있다. 개시된 멀티 칩 패키지는, 접속 패드들이 형성된 기판과, 상기 기판 상에 수평 실장되며 상기 기판과 대응하는 일면, 상기 일면과 대향하는 타면, 상기 일면 및 타면을 연결하는 측면을 가지며 상기 측면에 제1본딩 패드들이 형성된 반도체 칩들과, 상기 반도체 칩들 각각의 상기 제1본딩 패드들에 각각 부착되는 다수의 금속 바(metal bar)들을 포함하며, 상기 반도체 칩들은 상기 다수의 금속 바들에 의해 연결되는 것을 특징으로 한다.

Description

멀티 칩 패키지{MULTI-CHIP PACKAGE}
본 발명은 멀티 칩 패키지에 관한 것이다.
반도체 산업에서 반도체 패키지란, 일반적으로 미세회로가 설계된 반도체 칩을 외부환경으로부터 보호하고 전자 기기에 실장하여 사용할 수 있도록 몰드 수지나 세라믹 등으로 밀봉한 형태를 말한다. 최근에는 반도체 칩을 감싸 보호하거나 단순히 전자기기에 실장하기 위한 목적으로 반도체 칩을 패키징하기보다는 전자기기의 소형화, 박형화 및 다기능화를 통해 전자기기의 성능 및 품질을 향상시키기 위한 목적으로 반도체 칩을 패키징하고 있다. 따라서, 반도체 패키지의 중요성이 커지고 있다.
이러한, 전자기기의 소형화, 박형화 및 다기능화의 요구에 따라 반도체 패키지의 크기가 반도체 칩의 약 100% 내지 120%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 소자의 용량 및 처리 속도를 배가시키기 위해서 기판상에 복수개의 반도체 칩들을 수평 실장한 후 패키징한 새로운 형태의 반도체 패키지들이 개발되고 있다.
그러나, 종래 기술에 의한 수평 실장형 반도체 패키지에서는 복수개의 반도체 칩들이 기판에 각각 독립적으로 연결되기 때문에 반도체 칩들과의 연결에 필요한 기판의 회로 패턴 개수가 많아 기판 설계 및 제작이 어려운 문제점이 있었다.
본 발명의 목적은, 기판 구조를 단순화시키기에 적합한 멀티 칩 패키지를 제공하는데, 있다.
본 발명의 일 견지에 따른 멀티 칩 패키지는, 접속 패드들이 형성된 기판과,상기 기판 상에 수평 실장되며 상기 기판과 대응하는 일면, 상기 일면과 대향하는 타면, 상기 일면 및 타면을 연결하는 측면을 가지며 상기 측면에 제1본딩 패드들이 형성된 반도체 칩들과, 상기 반도체 칩들 각각의 상기 제1본딩 패드들에 각각 부착되는 다수의 금속 바(metal bar)들을 포함하며, 상기 반도체 칩들은 상기 다수의 금속 바들에 의해 연결되는 것을 특징으로 한다.
상기 반도체 칩들 중 일부는 상기 기판의 접속패드와 연결되는 제2본딩 패드를 더 포함하고, 나머지는 상기 제2본딩 패드를 포함하지 않는 것을 특징으로 한다.
상기 제2본딩 패드와 상기 기판의 접속패드를 연결하는 연결부재를 더 포함하는 것을 특징으로 한다.
상기 반도체 칩들은 각각 상기 기판의 접속패드와 연결되는 제2본딩 패드들을 더 포함하는 것을 특징으로 한다.
상기 제2본딩 패드들은 데이터 신호 입출력을 위한 데이터 패드 및 컨트롤 신호 입출력을 위한 컨트롤 패드를 포함하는 것을 특징으로 한다.
상기 반도체 칩들 중 일부는 컨트롤 패드 및 데이터 패드를 포함하고, 나머지는 데이터 패드를 포함하고 컨트롤 패드를 포함하지 않는 것을 특징으로 한다.
상기 반도체 칩들의 제2본딩 패드와 상기 기판의 접속패드를 연결하는 연결부재를 더 포함하는 것을 특징으로 한다.
본 발명에 따르면, 반도체 칩 측면에 형성된 금속 바를 통해 반도체 칩들간 신호 전달이 이루어지게 되어 반도체 칩이 기판에 직접 연결되지 않아도 되므로 기판의 회로패턴 구조가 간소화된다. 따라서, 기판 설계 및 제작이 용이해지는 효과가 있다.
도 1은 본 발명의 제 1 실시예에 의한 멀티 칩 패키지를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 3은 본 발명의 제 2 실시예에 의한 멀티 칩 패키지를 도시한 평명도이다.
도 4는 도 3의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 5는 본 발명의 제 3 실시예에 의한 멀티 칩 패키지를 도시한 단면도이다.
도 6은 본 발명의 제 4 실시예에 의한 멀티 칩 패키지를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
-제 1 실시예-
도 1은 본 발명의 제1실시예에 의한 멀티 칩 패키지를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제 1 실시예에 의한 멀티 칩 패키지는, 기판(100), 제1,제2반도체 칩(200,300) 및 금속 바(metal bar, 400)들을 포함한다. 그 외에, 연결부재(500) 및 외부접속단자(600)를 더 포함한다.
기판(100)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 본 실시예에서, 기판(100)은 플레이트(plate) 형상을 갖는다. 플레이트 형상을 갖는 가판(100)은 상면(11) 및 하면(12)을 갖는다.
기판(100) 상면(11)에는 접속 패드(110)들이 형성되고, 하면(12)에는 볼랜드(120)들이 형성된다. 기판(100)은 내부에 복수개의 층들로 이루어진 회로 배선들 및 서로 다른 층에 배치된 회로 배선들을 연결하는 비아(via)를 포함한다. 접속 패드(110)들 및 볼랜드(120)들은 기판(100) 내부에 형성된 회로 배선들 및 비아(미도시) 등을 통해 상호 연결된다.
제1반도체 칩(200) 및 제2반도체 칩(300)은 기판(100) 상면(11)에 수평 실장된다.
제1반도체 칩(200)은, 예를 들어, 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 제1반도체 칩(200)은 기판(100)과 대향하는 일면(21), 일면(21)과 대향하는 타면(22), 일면(21) 및 타면(22)을 연결하는 4개의 측면(23)들을 갖는다.
제1반도체 칩(200) 타면(22)은 제1접착부재(700)를 매개로 기판(100) 상면(11)에 부착되고, 제1반도체 칩(200) 측면(23)에는 다수개의 제1본딩 패드(210)들이 형성된다. 본 실시예에서, 제1본딩 패드(210)들은 제2반도체 칩(300)과 마주하는 제1반도체 칩(200) 측면(23)에 형성된다.
그리고, 제1반도체 칩(200) 일면(21)에는 제2본딩 패드(220)들이 형성된다.
제2본딩 패드(220)들은 데이터 신호 입출력을 위한 데이터 패드(221) 및 컨트롤 신호 입출력을 위한 컨트롤 패드(222)를 포함한다.
연결부재(500)는 기판(100)의 접속패드(110)와 제1반도체 칩(200)의 제2본딩 패드(220)를 연결한다. 본 실시예에서, 연결부재(500)는 본딩 와이어로 형성된다.
제2반도체 칩(300)은 기판(100) 상면(11)에 제1반도체 칩(200)과 이격되어 형성된다.
제2반도체 칩(300)은, 예를 들어, 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 제2반도체 칩(300)은 기판(100)과 대향하는 일면(31), 일면(31)과 대향하는 타면(32), 일면(31) 및 타면(32)을 연결하는 4개의 측면(33)들을 갖는다.
제2반도체 칩(300) 타면(32)은 제2접착부재(800)를 매개로 기판(100) 상면(11)에 부착되고, 제2반도체 칩(300) 측면(33)에는 다수개의 제3본딩 패드(310)들이 형성된다. 본 실시예에서, 제3본딩 패드(310)들은 제1반도체 칩(200)의 제1본딩 패드(210) 형성면과 마주하는 제2반도체 칩(300) 측면(330)에 형성된다.
제2반도체 칩(300)의 제3본딩 패드(310)들은 각각 제1반도체 칩(200)의 제1본딩 패드(210)들에 대응된다.
금속 바(400)들은 제1반도체 칩(200)의 제1본딩 패드(210)들 및 제2반도체 칩(300)의 제3본딩 패드(310)들에 각각 부착된다. 금속 바(400)들은 알루미늄, 구리, 텅스텐, 몰리브덴 및 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 중 적어도 어느 하나를 포함한다. 금속 바(400)들은 점 용점(spot welding) 공정에 의하여 제1, 제3본딩 패드(210, 310)에 부착될 수 있다.
그리고, 제1반도체 칩(200)의 제1본딩 패드(210)에 부착된 금속 바(400)들과 제2반도체 칩(300)의 제3본딩 패드(310)에 부착된 금속 바(400)들은 상호 연결된다. 즉, 제1반도체 칩(200) 및 제2반도체 칩(300)은 금속 바(400)들에 의해 전기적으로 연결되며, 기판(100)으로부터/으로의 컨트롤 신호 및 데이터 신호는 제1반도체 칩(200) 및 금속 바(400)를 통해 제2반도체 칩(300)에 입력/출력된다.
그리고, 기판(100) 하면(12)에 형성된 볼랜드(120)에는 솔더볼과 같은 외부접속단자(600)가 장착(attach)된다.
-제 2 실시예-
도 3은 본 발명의 제 2 실시예에 의한 멀티 칩 패키지를 나타낸 평면도이고, 도 4는 도 3의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 제 2 실시예에 의한 멀티 칩 패키지는, 기판(100), 제1,제2반도체 칩(200,300) 및 금속 바(400)들을 포함한다. 그 외에, 제1, 제2연결부재(510, 520) 및 외부접속단자(600)를 더 포함한다.
기판(100)은 인쇄회로기판(PCB)일 수 있다. 본 실시예에서, 기판(100)은 플레이트 형상을 갖는다. 플레이트 형상을 갖는 가판(100)은 상면(11) 및 하면(12)을 갖는다.
기판(100) 상면(11)에는 접속 패드(110)들이 형성되고, 하면(12)에는 볼랜드(120)들이 형성된다. 기판(100)은 내부에 복수개의 층들로 이루어진 회로 패턴들 및 서로 다른 층에 배치된 회로 패턴들을 연결하는 비아(via)를 포함한다. 접속 패드(110)와 볼랜드(120)는 기판(100) 내부에 형성된 회로 패턴들 및 비아(미도시) 등을 통해 전기적으로 연결된다.
제1반도체 칩(200) 및 제2반도체 칩(300)은 기판(100) 상면(11) 상에 수평 실장된다.
제1반도체 칩(200)은, 예를 들어, 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 제1반도체 칩(200)은 기판(100)과 대향하는 일면(21), 일면(21)과 대향하는 타면(22), 일면(21) 및 타면(22)을 연결하는 4개의 측면(23)들을 갖는다.
제1반도체 칩(200) 타면(22)은 기판(100) 상면(11)에 제1접착부재(700)를 매개로 부착되고, 제1반도체 칩(200) 측면(23)에는 다수개의 제1본딩 패드(210)들이 형성된다. 본 실시예에서, 제1본딩 패드(210)들은 제2반도체 칩(300)과 마주하는 제1반도체 칩(200) 측면(23)에 형성된다.
그리고, 제1반도체 칩(200) 일면(21)에는 제2본딩 패드(220)들이 형성된다. 제1반도체 칩(200)의 제2본딩 패드(220)들은 데이터 신호 입출력을 위한 제1데이터 패드(221)들 및 컨트롤 신호 입출력을 위한 컨트롤 패드(222)들을 포함한다.
제2반도체 칩(300)은 기판(100) 상면(11)에 제1반도체 칩(200)과 이격되어 형성된다.
제2반도체 칩(300)은, 예를 들어, 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 제2반도체 칩(300)은 기판(100)과 대향하는 일면(31), 일면(31)과 대향하는 타면(32), 일면(31) 및 타면(32)을 연결하는 4개의 측면(33)들을 갖는다.
제2반도체 칩(300) 타면(32)은 기판(100) 상면(11)에 제2접착부재(800)를 매개로 부착되고, 제2반도체 칩(300) 측면(33)에는 다수개의 제3본딩 패드(310)들이 형성된다. 본 실시예에서, 제3본딩 패드(310)들은 제1반도체 칩(200)의 제1본딩 패드(210) 형성면과 마주하는 제2반도체 칩(300) 측면(330)에 형성된다.
제2반도체 칩(300)의 제3본딩 패드(310)들은 각각 제1반도체 칩(200)의 제1본딩 패드(210)들에 대응된다.
그리고, 제2반도체 칩(300) 일면(31)에는 제4본딩 패드(320)들이 형성된다. 제2반도체 칩(300)의 제4본딩 패드(320)들은 데이터 신호 입출력은 위한 데이터 패드들을 포함하고 컨트롤 신호 입출력을 위한 컨트롤 패드를 포함하지 않는다.
금속 바(400)들은 제1반도체 칩(200)의 제1본딩 패드(210)들 및 제2반도체 칩(300)의 제3본딩 패드(310)들에 각각 부착된다. 금속 바(400)는 알루미늄, 구리, 텅스텐, 몰리브덴 및 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 중 적어도 어느 하나를 포함한다. 금속 바(400)들은 점 용점(spot welding) 공정에 의하여 제1, 제3본딩 패드(210, 310)에 부착될 수 있다.
제1반도체 칩(200)의 제1본딩 패드(210)에 부착된 금속 바(400)들과 제2반도체 칩(300)의 제3본딩 패드(310)에 부착된 금속 바(400)들은 상호 연결된다. 즉, 제1반도체 칩(200) 및 제2반도체 칩(300)은 금속 바(400)들에 의해 전기적으로 연결되며, 기판(100)으로부터/으로의 컨트롤 신호는 제1반도체 칩(200) 및 금속 바(400)를 통해 제2반도체 칩(300)에 입력/출력된다.
제1연결부재(510)는 제1반도체 칩(200)의 제2본딩 패드(220)들과 기판(100)의 접속 패드(110)들을 연결하고, 제2연결부재(520)는 제2반도체 칩(200)의 제4본딩 패드(220)들과 기판(100)의 접속 패드(110)들을 연결한다.본 실시예에서, 제1,제2연결부재(510,520)는 본딩 와이어로 형성된다.
그리고, 기판(100) 하면(12)에 형성된 볼랜드(120)에는 솔더볼과 같은 외부접속단자(600)가 장착(attach)된다.
-제 3 실시예-
도 5는 본 발명의 제 3 실시예에 의한 멀티 칩 패키지를 나타낸 단면도이다.
도 5를 참조하면, 본 발명의 제 3 실시예에 의한 멀티 칩 패키지는, 기판(100), 제1,제2반도체 칩(200,300) 및 금속 바(400)들을 포함한다. 그 외에, 연결부재(500), 더미 연결부재(530) 및 외부접속단자(600)를 더 포함한다.
기판(100)은 인쇄회로기판(PCB)일 수 있다. 본 실시예에서, 기판(100)은 플레이트 형상을 갖는다. 플레이트 형상을 갖는 가판(100)은 상면(11) 및 하면(12)을 갖는다.
기판(100) 상면(11)에는 접속 패드(110)들이 형성되고, 하면(12)에는 볼랜드(120)들이 형성된다. 기판(100)은 내부에 복수개의 층들로 이루어진 회로 배선들 및 서로 다른 층에 배치된 회로 배선들을 연결하는 비아(via)를 포함한다. 접속 패드(110)들 및 볼랜드(120)들은 기판(100) 내부에 형성된 회로 배선들 및 비아(미도시) 등을 통해 상호 연결된다.
제1 반도체 칩(200) 및 제2반도체 칩(300)은 기판(100) 상면(11)에 수평 실장된다.
제1반도체 칩(200)은, 예를 들어, 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 제1반도체 칩(200)은 기판(100)과 대향하는 일면(21), 일면(21)과 대향하는 타면(22), 일면(21) 및 타면(22)을 연결하는 4개의 측면(23)들을 갖는다.
제1반도체 칩(200) 측면(23)에는 다수개의 제1본딩 패드(210)들이 형성된다. 본 실시예에서, 제1본딩 패드(210)들은 제2반도체 칩(300)과 마주하는 제1반도체 칩(200) 측면(23)에 형성된다.
그리고, 제1반도체 칩(200) 타면(22)에는 제2본딩 패드(220)들이 형성된다.
제2본딩 패드(220)들은 데이터 신호 입출력을 위한 데이터 패드(221)들 및 컨트롤 신호 입출력을 위한 컨트롤 패드(222)들을 포함한다.
연결부재(500)는 제1반도체 칩(200)과 기판(100) 사이에 형성되어, 제1반도체 칩(200)의 제2본딩 패드(220)와 기판(100)의 접속 패드(110)를 연결한다. 본 실시예에서, 연결부재(500)로 범프가 사용된다. 그 외에, 연결부재(500)로 솔더볼이 사용될 수도 있다.
제2반도체 칩(300)은 기판(100) 상면(11)에 제1반도체 칩(200)과 이격되어 형성된다.
제2반도체 칩(300)은, 예를 들어, 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 제2반도체 칩(300)은 기판(100)과 대향하는 일면(31), 일면(31)과 대향하는 타면(32), 일면(31) 및 타면(32)을 연결하는 4개의 측면(33)들을 갖는다.
제2반도체 칩(300) 측면(33)에는 다수개의 제3본딩 패드(310)들이 형성된다. 본 실시예에서, 제3본딩 패드(310)들은 제1반도체 칩(200)의 제1본딩 패드(210) 형성면과 마주하는 제2반도체 칩(300) 측면(330)에 형성된다. 제2반도체 칩(300)의 제3본딩 패드(310)들은 각각 제1반도체 칩(200)의 제1본딩 패드(210)들에 대응된다.
제1반도체 칩(200)과 기판(100) 사이에 형성된 연결부재(500)로 인한 제1반도체 칩(200)과 제2반도체 칩(300)간 높이 차이를 보상하기 위하여, 제2반도체 칩(200)과 기판(100) 사이에는 더미 연결부재(530)가 형성된다. 더미 연결부재(530)는 제2반도체 칩(200)과 기판(100)을 전기적으로 연결하지 않는다.
더미 연결부재(530)는 연결부재(500)와 동일한 사이즈 및 형태를 갖는다. 본 실시예에서, 더미 연결부재(530)는 연결부재(500)와 동일한 물질로 형성된다. 이와 다르게, 더미 연결부재(510)는 연결부재(500)와 상이한 물질로 형성될 수도 있다.
금속 바(400)들은 제1반도체 칩(200)의 제1본딩 패드(210)들 및 제2반도체 칩(300)의 제3본딩 패드(310)들에 각각 부착된다. 금속 바(400)들은 알루미늄, 구리, 텅스텐, 몰리브덴 및 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 중 적어도 어느 하나를 포함한다. 금속 바(400)들은 점 용점 공정에 의하여 제1, 제3본딩 패드(210, 310)에 부착될 수 있다.
그리고, 제1반도체 칩(200)의 제1본딩 패드(210)에 부착된 금속 바(400)들과 제2반도체 칩(300)의 제3본딩 패드(310)에 부착된 금속 바(400)들은 상호 연결된다.
즉, 제1반도체 칩(200) 및 제2반도체 칩(300)은 금속 바(400)들에 의해 전기적으로 연결되며, 기판(100)으로부터/으로의 컨트롤 신호 및 데이터 신호는 제1반도체 칩(200) 및 금속 바(400)를 통해 제2반도체 칩(300)에 입력/출력된다.
그리고, 기판(100) 하면(12)에 형성된 볼랜드(120)에는 솔더볼과 같은 외부접속단자(600)가 장착(attach)된다.
-제 4 실시예-
도 6은 본 발명의 제 4 실시예에 의한 멀티 칩 패키지를 나타낸 단면도이다.
도 6을 참조하면, 본 발명의 제 4 실시예에 의한 멀티 칩 패키지는, 기판(100), 제1,제2반도체 칩(200,300) 및 금속 바(400)들을 포함한다. 그 외에, 제1,제2연결부재(510,520), 더미 연결부재(530) 및 외부접속단자(600)를 더 포함한다.
기판(100)은 인쇄회로기판(PCB)일 수 있다. 본 실시예에서, 기판(100)은 플레이트 형상을 갖는다. 플레이트 형상을 갖는 가판(100)은 상면(11) 및 하면(12)을 갖는다.
기판(100) 상면(11)에는 접속 패드(110)들이 형성되고, 하면(12)에는 볼랜드(120)들이 형성된다. 기판(100)은 내부에 복수개의 층들로 이루어진 회로 배선들 및 서로 다른 층에 배치된 회로 배선들을 연결하는 비아(via)를 포함한다. 접속 패드(110)들 및 볼랜드(120)들은 기판(100) 내부에 형성된 회로 배선들 및 비아(미도시) 등을 통해 상호 연결된다.
제1반도체 칩(200) 및 제2반도체 칩(300)은 기판(100) 상면(11)에 수평 실장된다.
제1반도체 칩(200)은, 예를 들어, 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 제1반도체 칩(200)은 기판(100)과 대향하는 일면(21), 일면(21)과 대향하는 타면(22), 일면(21) 및 타면(22)을 연결하는 4개의 측면(23)들을 갖는다.
제1반도체 칩(200) 측면(23)에는 다수개의 제1본딩 패드(210)들이 형성된다. 본 실시예에서, 제1본딩 패드(210)들은 제2반도체 칩(300)과 마주하는 제1반도체 칩(200) 측면(23)에 형성된다.
그리고, 제1반도체 칩(200) 타면(22)에는 제2본딩 패드(220)들이 형성된다.
제2본딩 패드(220)들은 데이터 신호 입출력을 위한 데이터 패드(221)들 및 컨트롤 신호 입출력을 위한 컨트롤 패드(222)들을 포함한다.
연결부재(500)는 제1반도체 칩(200)과 기판(100) 사이에 형성되며 제1반도체 칩(200)의 제2본딩 패드(220)와 기판(100)의 접속 패드(110)를 연결한다. 본 실시예에서, 연결부재(500)로 범프가 사용된다. 이와 다르게, 연결부재(500)로 또는 솔더볼이 사용될 수도 있다.
제2반도체 칩(300)은 기판(100) 상면(11)에 제1반도체 칩(200)과 이격되어 형성된다.
제2반도체 칩(300)은, 예를 들어, 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 제2반도체 칩(300)은 기판(100)과 대향하는 일면(31), 일면(31)과 대향하는 타면(32), 일면(31) 및 타면(32)을 연결하는 4개의 측면(33)들을 갖는다.
제2반도체 칩(300) 측면(33)에는 다수개의 제3본딩 패드(310)들이 형성된다. 본 실시예에서, 제2반도체 칩(300)의 제3본딩 패드(310)들은 제1반도체 칩(200)의 제1본딩 패드(210) 형성면과 마주하는 제2반도체 칩(300) 측면(330)에 형성된다. 제2반도체 칩(300)의 제3본딩 패드(310)들은 각각 제1반도체 칩(200)의 제1본딩 패드(210)들에 대응된다.
그리고, 제2반도체 칩(300) 타면(32)에는 제4본딩 패드(320)들이 형성된다. 제2반도체 칩(300)의 제4본딩 패드(320)들은 데이터 신호 입출력을 위한 데이터 패드들을 포함하고, 컨트롤 신호 입출력을 위한 컨트롤 패드를 포함하지 않는다.
제2연결부재(520)는 제2반도체 칩(300)과 기판(100) 사이에 형성되며 제2반도체 칩(300)의 제4본딩 패드(320)와 기판(100)의 접속 패드(110)를 연결한다.
더미 연결부재(530)는 제2반도체 칩(300)과 기판(100) 사이에 형성되며 제2반도체 칩(300)과 기판(100)을 전기적으로 연결하지 않는다. 더미 연결부재(530)는 제1, 제2연결부재(510, 520)와 동일한 사이즈 및 형태를 갖는다. 본 실시예에서, 더미 연결부재(530)는 제1,제2연결부재(510,520)와 동일한 물질로 형성된다. 이와 다르게, 더미 연결부재(550)는 제1,제2연결부재(510,520)와 상이한 물질로 형성될 수도 있다.
금속 바(400)들은 제1반도체 칩(200)의 제1본딩 패드(210)들 및 제2반도체 칩(300)의 제3본딩 패드(310)들에 각각 부착된다. 금속 바(400)들은 알루미늄, 구리, 텅스텐, 몰리브덴 및 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 중 적어도 어느 하나를 포함한다. 금속 바(400)들은 점 용점 공정에 의하여 제1, 제3본딩 패드(210, 310)에 부착될 수 있다.
제1반도체 칩(200)의 제1본딩 패드(210)에 부착된 금속 바(400)들과 제2반도체 칩(300)의 제3본딩 패드(310)에 부착된 금속 바(400)들은 상호 연결된다. 즉, 제1반도체 칩(200) 및 제2반도체 칩(300)은 금속 바(400)들에 의해 전기적으로 연결되며, 기판(100)으로부터/으로의 컨트롤 신호는 제1반도체 칩(200) 및 금속 바(400)를 통해 제2반도체 칩(300)에 입력/출력된다.
그리고, 기판(100) 하면(12)에 형성된 볼랜드(120)에는 솔더볼과 같은 외부접속단자(600)가 장착(attach)된다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩 측면에 형성된 금속 바를 통해 반도체 칩들간 신호 전달이 이루어지게 되어, 반도체 칩이 기판에 직접 연결되지 않아도 되므로 기판의 회로패턴 구조가 간소화된다. 따라서, 기판 설계 및 제작이 용이해지는 효과가 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판
200,300 : 제1,제2반도체 칩
400 : 금속 바

Claims (7)

  1. 접속 패드들이 형성된 기판;
    상기 기판 상에 수평 실장되며 상기 기판과 대응하는 일면, 상기 일면과 대향하는 타면, 상기 일면 및 타면을 연결하는 측면을 가지며 상기 측면에 제1본딩 패드들이 형성된 반도체 칩들;및
    상기 반도체 칩들 각각의 상기 제1본딩 패드들에 각각 부착되는 다수의 금속 바(metal bar)들을 포함하며,
    상기 반도체 칩들은 상기 다수의 금속 바들에 의해 연결되는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1항에 있어서,
    상기 반도체 칩들 중 일부는 상기 기판의 접속패드와 연결되는 제2본딩 패드를 더 포함하고, 나머지는 상기 제2본딩 패드를 포함하지 않는 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 2항에 있어서,
    상기 제2본딩 패드와 상기 기판의 접속패드를 연결하는 연결부재를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 1항에 있어서,
    상기 반도체 칩들은 각각 상기 기판의 접속패드와 연결되는 제2본딩 패드들을 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  5. 제 4항에 있어서,
    상기 제2본딩 패드들은 데이터 신호 입출력을 위한 데이터 패드 및 컨트롤 신호 입출력을 위한 컨트롤 패드를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  6. 제 5항에 있어서,
    상기 반도체 칩들 중 일부는 컨트롤 패드 및 데이터 패드를 포함하고, 나머지는 데이터 패드를 포함하고 컨트롤 패드를 포함하지 않는 것을 특징으로 하는 멀티 칩 패키지.
  7. 제 4항에 있어서,
    상기 반도체 칩들의 제2본딩 패드와 상기 기판의 접속패드를 연결하는 연결부재를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
KR1020100053359A 2010-06-07 2010-06-07 멀티 칩 패키지 KR20110133771A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100053359A KR20110133771A (ko) 2010-06-07 2010-06-07 멀티 칩 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100053359A KR20110133771A (ko) 2010-06-07 2010-06-07 멀티 칩 패키지

Publications (1)

Publication Number Publication Date
KR20110133771A true KR20110133771A (ko) 2011-12-14

Family

ID=45501282

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100053359A KR20110133771A (ko) 2010-06-07 2010-06-07 멀티 칩 패키지

Country Status (1)

Country Link
KR (1) KR20110133771A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180337116A1 (en) * 2017-05-17 2018-11-22 Nanya Technology Corporation Semiconductor structure having bump on tilting upper corner surface
CN109906507A (zh) * 2016-10-26 2019-06-18 硅工厂股份有限公司 多芯片结构的半导体器件及使用其的半导体模块

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109906507A (zh) * 2016-10-26 2019-06-18 硅工厂股份有限公司 多芯片结构的半导体器件及使用其的半导体模块
CN109906507B (zh) * 2016-10-26 2023-09-05 硅工厂股份有限公司 多芯片结构的半导体器件及使用其的半导体模块
US20180337116A1 (en) * 2017-05-17 2018-11-22 Nanya Technology Corporation Semiconductor structure having bump on tilting upper corner surface
US10290512B2 (en) * 2017-05-17 2019-05-14 Nanya Technology Corporation Semiconductor structure having bump on tilting upper corner surface
US10607858B2 (en) 2017-05-17 2020-03-31 Nanya Technology Corporation Semiconductor method for forming semiconductor structure having bump on tilting upper corner surface

Similar Documents

Publication Publication Date Title
US10103128B2 (en) Semiconductor package incorporating redistribution layer interposer
US20160260693A1 (en) Semiconductor package assembly
JP2007251145A (ja) 積層パッケージ
US8288849B2 (en) Method for attaching wide bus memory and serial memory to a processor within a chip scale package footprint
US10825774B2 (en) Semiconductor package
US10354974B2 (en) Structure and formation method of chip package structure
EP3217429A1 (en) Semiconductor package assembly
KR100891537B1 (ko) 반도체 패키지용 기판 및 이를 갖는 반도체 패키지
KR20110105159A (ko) 적층 반도체 패키지 및 그 형성방법
TWI642163B (zh) 半導體封裝結構
KR20120096754A (ko) 인터포저를 이용한 웨이퍼 칩의 3차원 스택 구조
TWI636537B (zh) 扇出型多晶片堆疊封裝之電子裝置及形成該裝置之方法
KR20110133771A (ko) 멀티 칩 패키지
TW202412216A (zh) 半導體封裝以及包括其之層疊式封裝
KR20090080701A (ko) 반도체 패키지 및 이를 이용한 적층 패키지
US20220415777A1 (en) Semiconductor package
TW202335199A (zh) 半導體封裝
KR101185858B1 (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
US20050023659A1 (en) Semiconductor chip package and stacked module having a functional part and packaging part arranged on a common plane
US20210143091A1 (en) Redistribution layer structure and semiconductor package
KR20080067891A (ko) 멀티 칩 패키지
KR20210020640A (ko) 반도체 패키지
TWI781863B (zh) 平面式多晶片裝置
CN113497022B (zh) 电子系统、晶粒组件及元件晶粒
TWI805164B (zh) 垂直式多晶片裝置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid