KR101837877B1 - 대면적 질화물 반도체 디바이스들을 위한 장애 허용 설계 - Google Patents
대면적 질화물 반도체 디바이스들을 위한 장애 허용 설계 Download PDFInfo
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Abstract
결함 영역들의 테스팅 및 분리를 용이하게 하는 대면적 질화물 반도체 디바이스들을 위한 장애 허용 설계가 제공된다. 트랜지스터는 복수의 아일랜드들의 어레이를 포함하고, 각각의 아일랜드는 활성 영역, 소스 및 드레인 전극들, 및 게이트 전극을 포함한다. 각각의 아일랜드의 전극들은 인접 아일랜드들의 전극들로부터 어레이의 적어도 하나의 방향으로 전기적으로 분리된다. 소스, 드레인 및 게이트 컨택트 패드들은 각각의 아일랜드의 전기 테스팅을 가능하게 하기 위해 제공된다. 결함 아일랜드들을 식별하는 아일랜드들의 전기 테스팅 후에, 위에 놓인 전기 연결부들은 소스 전극들을 병렬로 상호연결하고, 드레인 전극들을 병렬로 상호연결하고, 게이트 전극들을 상호연결하여 큰 게이트 폭(Wg)의 공통 게이트 전극을 형성하기 위해 형성된다. 상호연결부들은 결함 아일랜드들을 전기적으로 분리하면서, 양호 아일랜드들에 선택적으로 제공된다. 이러한 접근법은 하이브리드 디바이스들을 포함하는 대면적 GaN 디바이스들을 제작하는 것을 경제적으로 실현가능하게 한다.
Description
관련 출원들에 대한 상호 참조
본 출원은 발명의 명칭이 "Fault Tolerant Design for Large Area Nitride Semiconductor Devices"이고, 2013년 10월 29일에 출원된 미국 가특허 출원 번호 61/896,871로부터 우선권을 주장하며, 미국 가특허는 본원에 전체적으로 참조로 포함된다.
본 출원은 2010년 8월 4일에 출원되고, 미국을 지정하는 PCT 국제 출원 번호 PCT/CA2010/001202의 국내 진입이고, 2009년 8년 4일에 출원된 미국 가특허 출원 번호 61/231,139로부터 우선권을 주장하는 발명의 명칭이 "Island matrixed gallium nitride microwave and power switching transistors"인 미국 특허 출원 번호 13/388,694; 2011년 4월 13일에 출원되고, 미국을 지정하는 PCT 국제 출원 번호 PCT/CA2011/000396의 국내 진입이고, 2010년 4월 13일에 출원된 미국 가특허 출원 번호 61/323,470으로부터 우선권을 주장하는 발명의 명칭이 "High density gallium nitride devices using island topology"인 미국 특허 출원 번호 13/641,003; 및 미국 가특허 출원 번호들 61/231,139 및 61/323,470으로부터 우선권을 주장하는 미국 특허 출원 번호들 13/388,694 및 13/641,003의 일부 계속 출원인 발명의 명칭이 "Gallium nitride power devices using island topography"이고 2011년 2월 3일에 출원된 미국 특허 출원 번호 13/020,712에 관한 것이다. 모든 이러한 출원들은 본원에 전체적으로 참조로 포함된다.
기술분야
본 발명은 전자 전력 변환 회로들을 위한 반도체 디바이스들 및 시스템들에 관한 것으로, 특히 질화 갈륨 고전자 이동도 트랜지스터들(gallium nitride high electron mobility transistors)(GaN HEMTs)과 같은 고성능 전력 트랜지스터들을 사용하는 디바이스들 및 시스템들에 관한 것이다.
상기 참조된 관련 특허 출원들은 아일랜드 전극 토폴로지를 사용하는 질화 갈륨(GaN) 반도체 전력 디바이스들과 같은 반도체 디바이스들을 개시한다.
예를 들어, 발명의 명칭이 "Gallium nitride power devices using island topography"인 상기 참조된 공동 계류중인 미국 특허 출원 번호 13/020,712에 개시된 바와 같이, 극저 온저항(ultra-low on-resistance)을 갖는 GaN 트랜지스터들은 아일랜드 토폴로지™을 사용하여 생산될 수 있다. 이러한 특정 아일랜드 전극 토폴로지는 단위 면적 당 우수한 전류 처리를 사용하여, 유사한 디바이스 크기의 종래의 멀티핑거 설계의 2배 초과의 게이트 폭을 소형 구조체에 제공한다. 1200V를 초과하는 파괴 전압이 달성될 수 있다.
장애들 또는 결함 영역들은 예를 들어 반도체 층에서의 장애들에 의해 야기되며, 예를 들어 상이한 결정 구조체를 갖는 실리콘 기판 상의 질화 갈륨의 성장에서의 장애들에 의해 야기될 수 있다. GaN이 일부 기판들, 예를 들어 SiC 상에 더 낮은 결함 밀도들로 성장될 수 있지만, 단위 면적 당 더 높은 결함 밀도를 갖는 것으로 공지되어 있는 더 비싼 GaN-온-실리콘 기판들을 사용할 수 있는 것이 바람직하다.
도 1b에 도시된 것과 같은 종래의 큰 게이트 폭, 멀티핑거 GaN 트랜지스터 설계의 활성 채널 영역에서의 장애는 전체 디바이스의 고장을 야기할 수 있다. 디바이스 영역이 증가함에 따라, 및 활성 영역들 of the GaN 반도체 층의 활성 영역들 내의 결함 밀도에 따라, 하나 이상의 장애들 또는 결함들의 확률이 증가한다.
미국 특허 출원 번호 13/020,712에 개시된 바와 같이, 도 2a 및 도 2b에 예시된 것과 같은 아일랜드 토폴로지™을 사용하는 GaN 트랜지스터에서, 결함 영역들을 격리하는 것, 즉 결함 영역 내의 게이트 전극 소자로부터 게이트 스트랩을 분리하는 것이 가능하다. 요구되면, 분리된 게이트 소자는 또한 소스 전극에 접지될 수 있다. 범프 연결들이 소스 및/또는 드레인 전극들에 사용되는 경우에, 개별 소스 또는 드레인 아일랜드 전극들은 결함 영역들에서 개별 범프 연결들을 제거함으로써 전기적으로 분리될 수 있다. 따라서, 아일랜드 전극 토폴로지는 장애들 또는 결함 영역들을 분리하는 능력을 제공한다. 그럼에도 불구하고, 단위 면적 당 특정 결함 밀도를 갖는 반도체 층에 대해, 디바이스 영역이 증가함에 따라, 디바이스 영역에서 결함을 발견할 확률이 적절히 증가한다. 도 3은 도 1에 도시된 것과 같은 큰 게이트 폭(Wg)을 갖는 GaN 반도체 트랜지스터의 종래의 설계에 대한 다이 수율 대 디바이스 크기의 일 예를 예시하는 그래프를 도시한다.
아래에 더 상세히 설명되는 바와 같이, 이러한 구조체 내의 게이트 전극들의 상호연결의 정도, 및 게이트 연결 당 게이트 폭을 고려하면, 단 하나의 게이트 컨택트의 분리는 디바이스의 전체 게이트 폭(Wg)을 상당히 감소시킨다. 예를 들어, 결함 중간 게이트 연결에 대해, 그것의 제거 또는 분리는 7 인접 세트들의 소스/드레인 및 게이트 연결부들을 효과적으로 비활성화시킨다. 그러한 배열에서, GaN-온-실리콘 웨이퍼 상에 제작되는 멀티아일랜드 디바이스에 대해, 허용가능 게이트 폭(Wg)을 갖는 디바이스들의 수율은 기판 웨이퍼의 단위 면적 당 결함 밀도에 따라 낮아질 수 있다.
더욱이, 다수의 아일랜드 전극들을 사용하는 큰 게이트 폭 트랜지스터들에 대해, 반도체 층의 결함 소자들 또는 결함 영역들을 발견하기 위해, 각각의 소자를 개별적으로 전기 테스팅하는 것, 즉 각각의 소스 아일랜드, 드레인 아일랜드 및 게이트 전극 조합을 전기 테스팅하는 것이 복잡하고 시간 소비적이라는 점은 분명할 것이다.
따라서, 개선된 장애 허용을 제공하고/하거나 결함 검출 및 완화를 위한 전기 테스팅을 용이하게 하는 시스템들 및 디바이스들을 아일랜드 토폴로지에 기초하여 제공하는 것이 바람직할 것이다.
본 발명은 아일랜드 토폴로지를 사용하여 이러한 공지된 시스템들 및 디바이스들의 상기 언급된 제한들 중 하나 이상을 극복하거나, 완화하거나, 대안을 적어도 제공하도록 시도한다.
따라서, 본 발명의 양태들은 개선된 장애 허용을 제공하고/하거나 전기 테스팅 및 결함 분리를 용이하게 하는 아일랜드 토폴로지에 기초하여 시스템들 및 디바이스들을 제공한다.
본 발명의 양태들은 분리된 아일랜드 토폴로지™에 기초하여 GaN 트랜지스터들 및 다이오드들을 포함하는 질화물 반도체 디바이스들을 제공한다.
본 발명의 일 양태는 기판의 디바이스 영역 상에 형성되고 멀티아일랜드 트랜지스터의 아일랜드들의 어레이에 대한 복수의 활성 영역들을 정의하는 질화물 반도체 층을 갖는 기판을 포함하는 질화물 반도체 트랜지스터를 위한 디바이스 구조체를 제공하고,
아일랜드들의 어레이는 디바이스 영역 위에서 제1 및 제2 방향들로 연장되고, 상기 활성 영역들 각각은 디바이스 영역의 개재 비활성 영역에 의해 인접 활성 영역들로부터 분리되는 2차원 전자 가스(two dimensional electron gas)(2DEG) 영역을 포함하고;
각각의 아일랜드는 아일랜드의 각각의 활성 영역 상에 형성되는 소스 전극, 드레인 전극 및 게이트 전극을 갖고, 각각의 소스 전극은 복수의 소스 페닌슐라들을 갖고, 각각의 드레인 전극은 복수의 드레인 페닌슐라들을 갖고, 소스 및 드레인 페닌슐라들은 채널 영역을 그들 사이에 정의하기 위해 아일랜드의 활성 영역 위에 인터리빙되고 이격되고, 게이트 전극은 채널 영역 위에서 질화물 반도체 층 상에 형성되고, 게이트 전극은 아일랜드에 걸쳐 소스 및 드레인 페닌슐라들 사이에 이어지고;
각각의 아일랜드의 소스, 드레인 및 게이트 전극들은 각각 소스 컨택트 영역, 드레인 컨택트 영역 및 게이트 컨택트 영역을 각기 갖고;
아일랜드들의 어레이의 각각의 아일랜드의 소스, 드레인 및 게이트 전극들은 각각의 아일랜드의 적어도 일부 전극들이 인접 아일랜드들의 전극들로부터 상기 제1 및 제2 방향들 중 적어도 하나로 전기적으로 분리되도록 배열된다. 개별 아일랜드들의 소스, 드레인 및 게이트 전극들 컨택트 영역들은 결함 아일랜드들을 식별하기 위해 전기 프로빙 및 테스팅을 위해 요구되는 적어도 최소 크기를 갖는 컨택트 패드를 각각 포함한다.
아일랜드들의 어레이는 아일랜드들의 n 행들 및 m 열들의 n x m 매트릭스를 포함할 수 있다. 하나의 배열에서, 아일랜드들의 n번째 및 n-1번째 행들의 소스 컨택트 영역들 및 게이트 컨택트 영역들은 아일랜드들의 n-1번째 및 n번째 행들 사이의 디바이스 영역의 비활성 영역들 위에 위치되고; 아일랜드들의 n번째 및 n+1번째 행들의 드레인 컨택트 영역들은 아일랜드들의 n번째 및 n+1번째 행들 사이의 디바이스 영역의 비활성 영역들 위에 위치된다.
일부 실시예들에서, 각각의 아일랜드에 대해, 각각의 아일랜드의 모든 전극들(즉, 소스, 드레인 및 게이트 전극들)은 인접 아일랜드들의 모든 전극들로부터, 어레이의 양 방향들(즉, 행 방향 및 열 방향)로 개별적으로 정의되고, 전기적으로 분리된다. 각각의 아일랜드의 소스, 드레인 및 게이트 전극들 각각의 전기 분리는 트랜지스터의 제작 동안에 결함 아일랜드들의 테스팅 및 분리를 용이하게 한다.
질화물 반도체 헤테로 구조체의 2DEG 영역에 의해 정의되는 각각의 아일랜드의 활성 영역 또는 영역은 또한 인접 아일랜드들의 활성 영역들로부터 분리될 수 있다. 예를 들어, 질화 갈륨/질화 알루미늄 갈륨(GaN/AlGaN) 헤테로 구조체에 대해, GaN 층은 전체 디바이스 영역 위에 연장될 수 있는 반면에, AlGaN 층은 어레이의 각각의 아일랜드 상에 2DEG 영역을 포함하는 직사각형 활성 영역을 정의하기 위해 패턴화된다. 개재되는 영역들에서, GaN 층(위에 놓인 AlGaN 층을 갖지 않음)만은 인접 아일랜드들 사이에 다른 레벨의 분리를 제공하는 2DEG 영역 없이 반도체 층의 비활성 영역을 제공한다.
일부 실시예들에서, 2DEG 영역을 포함하는 활성 구역/영역은 행 및/또는 열 방향으로 한 그룹 또는 세트의 인접 아일랜드들, 예를 들어 아일랜드들의 행 또는 아일랜드들의 열, 또는 한 그룹의 인접 아일랜드들을 통해 측방으로 연장될 수 있다.
다른 실시예들에서, 일부 전극들만이 인접 아일랜드들의 그것들로부터 전기적으로 분리되고, 및 일부 전극들이 전기적으로 연결될 수 있다. 예를 들어, 일부 실시예들에서, 하나 이상의 인접 아일랜드들은 공통 소스 전극을 공유한다. 일부 실시예들에서, 한 세트의 인접 아일랜드들의 전극들은 어레이의 일 방향, 예를 들어 아일랜드들의 어레이의 행 방향으로 상호연결되는 반면에, 각각의 아일랜드의 전극들은 어레이의 제2 방향, 즉 열 방향으로 전기적으로 분리된다.
트랜지스터를 위한 디바이스 구조체는 하나 이상의 유전체(절연) 층들 및 금속화 층들을 포함하는 위에 놓인 상호연결 구조체를 더 포함하며, 위에 놓인 상호연결 구조체는 다수의 인접 아일랜드들의 소스 전극들을 병렬로 상호연결하는 소스 상호연결부(예를 들어, 하나 이상의 소스 스트랩들);
다수의 인접 드레인 전극들을 병렬로 상호연결하는 드레인 상호연결부(예를 들어, 하나 이상의 드레인 스트랩들); 및
다수의 아일랜드들의 게이트 전극들을 상호연결하여 큰 게이트 폭(Wg)을 갖는 공통 게이트를 형성하는 게이트 상호연결부(예를 들어, 하나 이상의 게이트 스트랩들)를 제공한다.
유리하게, 소스, 드레인 및 게이트 상호연결부들은 수율 향상을 가능하게 하기 위해, 임의의 결함 아일랜드들의 소스, 드레인 및 게이트 전극들 중 하나 이상에 대한 전기 분리를 제공하도록 구성된다.
예를 들어, 결함 아일랜드에 대해, 전기 분리는 각각의 위에 놓인 소스, 드레인 및 게이트 스트랩들로부터 결함 아일랜드의 소스, 드레인 및 게이트 컨택트들을 분리하는 전기 절연 재료 층을 포함한다.
다른 실시예들에서, 결함 아일랜드들의 소스, 드레인 및 게이트 컨택트들은 위에 놓인 게이트, 소스 및 드레인 상호연결부들로부터 전기적으로 분리될 수 있다.
본 발명의 다른 양태는 이하를 포함하는 질화물 반도체 다이오드를 위한 디바이스 구조체를 제공한다: 기판은 기판 상에 디바이스 영역의 활성 영역들을 정의하는 질화물 반도체 층을 갖고, 상기 활성 영역들은 2DEG 영역들을 포함하고; 디바이스 영역은 디바이스 영역 위에서 제1 및 제2 방향들로 연장되는 아일랜드들의 어레이를 포함하고; 각각의 아일랜드는 아일랜드의 활성 영역 상에 형성되고, 채널 영역을 그들 사이에 정의하기 위해 아일랜드의 활성 영역 위에서 이격되는 애노드 전극 및 캐소드 전극을 갖고; 각각의 애노드 전극은 애노드 컨택트 영역을 갖고, 각각의 캐소드 전극은 캐소드 컨택트 영역을 갖고; 아일랜드들의 어레이의 각각의 아일랜드의 적어도 일부 애노드 및 캐소드 전극들은 인접 아일랜드들의 애노드 및 캐소드 전극들로부터 상기 제1 및 제2 방향들 중 적어도 하나로 분리되도록 배열된다.
일부 실시예들에 따른 다이오드들에서, 모든 애노드 및 캐소드 전극들은 인접 아일랜드들의 애노드 및 캐소드 전극들로부터 양 방향들로 전기적으로 분리된다. 다이오드를 위한 디바이스 구조체는 하나 이상의 유전체(절연) 층들 및 금속화 층들을 포함하는 위에 놓인 상호연결 구조체를 더 포함하며, 금속화 층들은 애노드 전극들을 병렬로 상호연결하는 애노드 상호연결부; 캐소드 전극들을 병렬로 상호연결하는 캐소드 상호연결부를 제공한다.
유리하게, 애노드 및 캐소드 상호연결부들은 결함 아일랜드들의 애노드 및 캐소드 전극들의 전기 분리를 제공하도록 구성된다.
본 발명의 다른 양태는 테스팅 및 분리 방법, 즉 트랜지스터를 위한 디바이스 구조체의 테스팅 및 제작 방법을 제공하며, 방법은 상기 설명된 바와 같은 디바이스 구조체를 제공하는 단계, 아일랜드들의 어레이의 각각의 아일랜드의 전극들을 프로빙하고 전기적으로 테스팅하는 단계, 결함 아일랜드들을 식별 및/또는 매핑하는 단계; 및 소스, 드레인 및 게이트 전기 상호연결들을 상기 결함 아일랜드들 이외의 아일랜드들의 각각의 소스, 드레인 및 게이트 전극들에만 선택적으로 제공하는 것에 의해, 트랜지스터의 결함 아일랜드들을 전기적으로 분리하는 단계를 포함한다.
본 발명의 또 다른 양태는 GaN-온-실리콘 기판, 기판의 영역 상에 형성되는 적어도 하나의 대면적 GaN 분리된 아일랜드 토폴로지 트랜지스터, GaN 트랜지스터에 인접한 기판 상에 실장되고, 캐스코드 구성으로 직접 상호연결되는 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor)(MOSFET) 드라이버를 포함하는 하이브리드 디바이스/시스템/어셈블리를 제공한다.
따라서, 디바이스 구조체들, 디바이스들 및 시스템들은 분리된 아일랜드 토폴로지에 기초하여 제공되며, 질화물 반도체 층은 기판 상에 디바이스 영역의 활성 영역들을 정의하고, 상기 활성 영역들은 복수의 아일랜드들의 어레이 또는 매트릭스에 대해 2DEG 영역들을 포함한다. 각각의 트랜지스터 아일랜드는 각각의 소스 전극, 드레인 전극 및 게이트 전극을 갖는다. 각각의 다이오드 아일랜드는 각각의 애노드 및 캐소드 전극을 갖는다. 각각의 아일랜드의 적어도 일부 전극들은 인접 아일랜드들의 대응하는 전극들로부터 적어도 하나의 방향으로 전기적으로 분리된다.
일부 실시예들의 큰 게이트 폭 트랜지스터에서, 예를 들어, 아일랜드들의 분리는 인접 아일랜드들의 소스 드레인 및 게이트 전극들로부터 측방의 일 또는 양 방향들로 각각의 아일랜드의 소스, 드레인 및 게이트 전극들의 일부 또는 전부의 선택적 분리를 포함한다. 부가적으로, 2DEG 영역들을 포함하는 활성 영역의 패턴화는 반도체 층의 비활성 영역들을 아일랜드들 사이에서 또는 아일랜드들의 세트들 사이에서 적어도 하나의 방향으로 허용할 수 있다. 결함 아일랜드들을 식별하는 전기 테스팅 후에, 위에 놓인 상호연결 구조체는 이때 결함 아일랜드들이 전기적으로 분리되는 동안에, 소스, 드레인 및 게이트 상호연결부들을 모든 양호 아일랜드들에 제공하기 위해 형성된다.
이러한 배열에서, 각각의 아일랜드의 모든 전극들은 인접 아일랜드들의 전극들에 관계없이 개별적으로 전기 테스팅될 수 있다. 따라서, 디바이스, 또는 전체 웨이퍼의 전체 영역에 걸친 양호 아일랜드들 및 결함 아일랜드들의 맵이 생성될 수 있다. 더욱이, 어레이의 각각의 아일랜드가 분리되기 때문에, 아일랜드들이 멀티아일랜드 트랜지스터 또는 다이오드를 형성하기 위해 사용연결될 때, 결함 아일랜드들의 전극들은 연결되지 않으며, 따라서 결함 아일랜드들을 분리한다. 예를 들어, 대면적 트랜지스터에 있어서, 각각의 결함 아일랜드에서, 소스, 드레인 및 게이트 전극들 각각은 인접 양호 아일랜드들의 소스, 드레인 및 게이트 전극들에의 연결들에 대한 최소 중단으로 분리될 수 있다. 아일랜드에 대한 모든 연결 소자들, 즉 소스, 드레인, 및 게이트 연결부들 각각의 제거는 임의의 잔여 커패시턴스들, 전기 쇼트들, 또는 다른 문제들을 감소시키는데 유리할 수 있다.
따라서, 본 발명의 다른 양태는 기판의 디바이스 영역 상에 형성되고 멀티아일랜드 트랜지스터의 아일랜드들의 어레이에 대한 복수의 활성 영역들을 정의하는 질화물 반도체 층을 갖는 기판을 포함하는 질화물 반도체 디바이스를 제공하고, 아일랜드들의 어레이는 디바이스 영역 위에서 제1 및 제2 방향들로 연장되고;
상기 활성 영역들 각각은 디바이스 영역의 개재 비활성 영역에 의해 인접 활성 영역들로부터 분리되는 2차원 전자 가스(2DEG) 영역을 포함하고;
각각의 아일랜드는 아일랜드의 각각의 활성 영역 상에 형성되는 소스 전극, 드레인 전극 및 게이트 전극을 갖고, 각각의 소스 전극은 복수의 소스 페닌슐라들을 갖고, 각각의 드레인 전극은 복수의 드레인 페닌슐라들을 갖고, 소스 및 드레인 페닌슐라들은 채널 영역을 그들 사이에 정의하기 위해 아일랜드의 활성 영역 위에 인터리빙되고 이격되고, 게이트 전극은 채널 영역 위에서 질화물 반도체 층 상에 형성되고, 게이트 전극은 아일랜드에 걸쳐 소스 및 드레인 페닌슐라들 사이에 이어지고;
각각의 소스 전극은 소스 컨택트 영역을 갖고, 각각의 드레인 전극은 드레인 컨택트 영역을 갖고, 각각의 게이트 전극은 게이트 컨택트 영역을 갖고;
아일랜드들의 어레이의 각각의 아일랜드의 소스, 드레인 및 게이트 전극들은 각각의 아일랜드가 인접 아일랜드들로부터 상기 제1 및 제2 방향들 중 적어도 하나로 전기적으로 분리되도록 배열되고;
위에 놓인 분리 층은 결함 아일랜드들의 컨택트 영역들을 분리하면서 컨택트 개구부들을 비결함 아일랜드들의 컨택트 영역들에만 제공하고;
소스 상호연결부는 소스 전극들을 병렬로 상호연결하고; 드레인 상호연결부는 소스 전극들을 병렬로 상호연결하고; 게이트 상호연결부는 게이트 전극들을 상호연결하고;
상기 소스, 드레인 및 게이트 상호연결부들은 그것에 의해 비결함 아일랜드들을 선택적으로 연결하고 결함 아일랜드들의 전기 분리를 제공한다.
본 발명의 다른 양태는 기판의 디바이스 영역 상에 형성되고 멀티아일랜드 다이오드의 아일랜드들의 어레이에 대한 복수의 활성 영역들을 정의하는 질화물 반도체 층을 갖는 기판을 포함하는 질화물 반도체 디바이스를 제공하고, 아일랜드들의 어레이는 디바이스 영역 위에서 제1 및 제2 방향들로 연장되고;
상기 활성 영역들 각각은 디바이스 영역의 개재 비활성 영역에 의해 인접 활성 영역들로부터 분리되는 2차원 전자 가스(2DEG) 영역을 포함하고;
각각의 아일랜드는 아일랜드의 각각의 활성 영역 상에 형성되고, 채널 영역을 그들 사이에 정의하기 위해 아일랜드의 활성 영역 위에서 이격되는 애노드 전극 및 캐소드 전극을 갖고;
각각의 애노드 전극은 애노드 컨택트 영역을 갖고, 각각의 캐소드 전극은 캐소드 컨택트 영역을 갖고;
아일랜드들의 어레이의 각각의 아일랜드의 애노드 및 캐소드 전극들은 각각의 아일랜드가 인접 아일랜드들로부터 상기 제1 및 제2 방향들 중 적어도 하나로 전기적으로 분리되도록 배열되고;
위에 놓인 분리 층은 컨택트 개구부들을 비결함 아일랜드들의 컨택트 영역들에만 제공하고 결함 아일랜드들의 컨택트 영역들을 분리하고;
애노드 상호연결부는 애노드 아일랜드 전극들을 병렬로 상호연결하고;
캐소드 상호연결부는 캐소드 아일랜드 전극들을 병렬로 상호연결하고;
상기 애노드 및 캐소드 상호연결부들은 그것에 의해 비결함 아일랜드들을 선택적으로 연결하고 결함 아일랜드들의 전기 분리를 제공한다.
분명해지는 바와 같이, 이러한 분리된 아일랜드 구조체는 또한 비결함 아일랜드들의 선택적 상호연결에 의해 유사한 멀티아일랜드 토폴로지를 사용하는 멀티아일랜드 다이오드들에 적용가능하다. 이러한 기술은 단위 면적 당 더 높은 결함 밀도들을 갖는 기판들 상에서 대면적 디바이스들을 제작할 때 수율을 증가시키는 것에 특히 적용가능하다. 예를 들어, 테스트 방법 및 상호연결 방식은 저비용 실리콘 기판들 상에 형성되는 GaN 헤테로 구조체를 포함하는 것들과 같은 질화물 반도체들에 특히 적용가능하다.
일 실시예에서, 반도체 디바이스 구조체는 아일랜드 전극들의 어레이를 포함하고, 어레이는 복수의 아일랜드들로 배열되고, 각각의 아일랜드는 게이트 전극이 각각의 쌍의 아일랜드 전극들 사이에 연장되는 상태에서 소스 및 드레인 전극들의 역할을 각각 하는 적어도 하나의 쌍의 아일랜드 전극들, 및 각각의 소스, 드레인 및 게이트 전극에 대한 각각의 컨택트들을 포함하고, 각각의 아일랜드는 그것의 이웃들로부터 완전히 전기적으로 분리된다. 따라서, 어레이의 양호 및 불량(비결함 및 결함) 아일랜드들의 식별 및 매핑을 위해, 각각의 개별 아일랜드의 전기 테스팅을 용이하게 하는 멀티아일랜드 디바이스 구조체가 제공된다.
양호 및 불량 아일랜드들의 테스팅, 및 식별 후에, 어레이의 아일랜드들 사이의 전기 연결부에는 결함 아일랜드들의 분리가 선택적으로 제공된다. 예를 들어, 결함이 있거나 전기적 사양들을 충족시키지 못하는 불량 아일랜드들은 유전체 절연 코팅을 결함 아일랜드의 게이트, 소스, 및 드레인 컨택트(테스트) 패드들 중 하나 이상에 제공함으로써 테스팅 후에 분리될 수 있다. 대안적으로, 유전체 절연 층은 전체 어레이 위에 제공될 수 있고, 그 다음에 컨택트 개구부들은 요구되는 바와 같이, 모든 양호 아일랜드들의 소스, 드레인 및 게이트 전극들에 선택적으로 개방되는 반면에, 결함 아일랜드들은 그들의 컨택트들 위에서 절연 층에 의해 분리된다. 절연 층은 예를 들어 전기적으로 상호연결되는 각각의 컨택트 영역 위에 개구부들을 정의하기 위해 패턴화될 수 있는 적절한 폴리이미드 유전체 층을 포함할 수 있다. 폴리이미드의 퇴적은 3D 인쇄 기술들 또는 재료들을 포함할 수 있다. 예를 들어, 결함 셀들의 전기 테스팅 및 매핑 후에, 감광성 네거티브 톤 폴리이미드 유전체 층의 패턴화는 결함 셀들의 컨택트 영역들을 선택적으로 노출하고 폐쇄하기 위해 컨택트 패드 영역과 유사한 직경의 광 빔을 생성할 수 있는 컴퓨터 수치 제어(computer numerical controlled)(CNC) 2축 머신과 같은 광학 시스템을 사용하는 선택적 광 노출 전에, 종래의 마스크 기반 노출들의 조합에 의해 달성될 수 있다.
임의의 적절한 상호연결 금속화 기술은 양호 아일랜드들의 상호연결을 위해 사용될 수 있다. 일 실시예에서, 전기 상호연결부(즉, 양호 아일랜드 상호연결부들)는 구리 재분배 층(redistribution layer)(RDL)을 포함한다. 폐기된 다이 영역이 상호연결 기술, 즉 상호연결 패드 크기에 의해 제한되지만, RDL은 더 작은 상호연결부들의 사용을 허용한다. GaN 전력 트랜지스터들을 포함하는 시스템들에 대한 실시예들은 소스, 드레인 및 게이트 연결들을 위한 상호연결 금속화의 다양한 패턴들, 예를 들어 하나 이상의 멀티아일랜드 디바이스들에 의해 정의되는 GaN-온-실리콘 기판을 포함할 수 있다. 다른 대안에서, 직접 기록 전자빔 방법은 모든 양호 아일랜드들을 상호연결하기 위해 금속 트랙들을 정의하는데 사용될 수 있다.
일부 실시예들에서, 컨택트들은 인접 아일랜드들의 쌍들 또는 그룹들의 동시 테스팅을 용이하게 하기 위해 배열될 수 있고, 그 다음에 한 쌍 또는 그룹이 그룹 테스트를 실패하면, 이러한 그룹 내의 개별 아일랜드들은 하나 이상의 결함 아일랜드들을 분리하기 위해 개별적으로 테스팅될 수 있다. 예를 들어, 아일랜드들의 그룹 또는 행이 테스트를 통과하면, 추가 서브테스팅이 요구되지 않으며, 따라서 상당한 양의 테스트 시간을 절약한다.
유리하게, 아일랜드 전극들의 큰 어레이를 갖는 대면적 반도체 디바이스, 예를 들어 10mm x 10mm 디바이스 내의 결함 아일랜드들의 식별 및 매핑은 각각의 반도체 디바이스가 총 게이트 폭(Wg) 또는 다른 파라미터들과 같은 사양들에 기초하여 비닝(binned)될 수 있게 한다. 따라서, 방법은 상이한 사양들에 기초하여 비닝되는 디바이스들의 100%에 가까운 수율을 획득할 가능성을 제공한다.
이러한 테스팅 방법은 상당히 감소된 테스트 시간에 큰 다이들의 결함 검출 및 매핑을 위한 테스팅에 실제 접근법들을 용이하게 하는 동안, 반도체 디바이스들이 실제로 큰 다이들 상에 생산되는 것을 허용한다. 그 다음, 훨씬 더 높은 수율을 갖는 대면적 디바이스들을 제작하는 것이 실현가능해진다.
시스템들은 기판 상에 실장되고 직접 상호연결되는 하나 이상의 각각의 MOSFET 드라이버 회로들을 더 포함할 수 있다. 일 예로서, 스위칭 트랜지스터들과 같은 GaN 전력 디바이스들에 대해, GaN 디바이스는 5mm x 7mm 다이와 같은 대면적 다이 상에 제작되며, 대면적 다이는 노멀리 오프(normally-off) 디바이스를 제공하기 위해, 5mm x 5mm GaN 트랜지스터 및 드라이버 MOSFET 디바이스가 실장되고 캐스코드 구성으로 직접 전기적으로 연결되는 인접 다이 영역을 포함한다. 예를 들어, 드라이버 MOSFET에는 GaN 트랜지스터의 소스 연결부와 직접 접촉하는 후면 측/기판 드레인 컨택트가 제공될 수 있다. 이것은 2개의 디바이스들 사이에 매우 낮은 인덕턴스 상호연결을 갖는 실리콘-온-GaN-온-실리콘 디바이스 구조체를 제공한다.
유리하게, 디바이스들 및 시스템들의 실시예들은 개선된 장애 허용, 디바이스 테스팅 및 결함 분리 중 적어도 하나를 허용하는 구조체들을 제공한다.
본 발명의 이전 및 다른 목적들, 특징들, 양태들 및 장점들은 설명이 단지 예로서인 본 발명의 바람직한 실시예들의 첨부 도면들과 함께 해석되는 이하의 상세한 설명으로부터 더 분명해질 것이다.
도면들에서, 상이한 도면들 내의 동일한 또는 대응하는 요소들은 동일한 참조 숫자를 갖거나, 대응하는 요소들은 연속 도면들에서 100만큼 증가되는 참조 숫자들을 갖는다.
도 1a(종래 기술)는 간략한 GaN 트랜지스터를 나타내는 개략 단면도를 도시한다.
도 1b(종래 기술)는 소스, 드레인 및 게이트 전극들의 종래의 배열을 예시하기 위해 대면적 GaN 트랜지스터의 개략 평면도를 도시하며, 소스 및 드레인 전극들은 복수의 상호 맞물린(interdigitated) 핑거들을 각각 포함하고 게이트 전극은 전력 트랜지스터에 큰 게이트 폭(Wg)을 제공하기 위해 핑거들 사이에 이어진다.
도 1c(종래 기술)는 도 1b의 부분의 확대도를 도시한다.
도 2a(종래 기술)는 성곽형상 아일랜드 전극들을 갖는 아일랜드 토폴로지를 사용하여 GaN 전력 트랜지스터 구조체의 평면도를 개략적으로 예시한다.
도 2b(종래 기술)는 장애 분리를 예시하는 성곽형상 아일랜드 전극들을 갖는 아일랜드 토폴로지를 사용하여 GaN 전력 트랜지스터 구조체의 평면도를 개략적으로 예시한다.
도 3(종래 기술)은 도 1b에 도시된 것과 같은 큰 게이트 폭(Wg) GaN 트랜지스터에 대한 다이 수율 대 디바이스 크기를 예시하는 그래프를 도시한다.
도 4a는 본 발명의 제1 실시예에 따른 복수의 분리된 아일랜드들의 멀티아일랜드 어레이를 포함하는 트랜지스터를 위한 반도체 디바이스를 개략적으로 예시한다.
도 4b는 복수의 전기적으로 분리된 아일랜드들의 멀티아일랜드 어레이(행들 및 열들의 n x m 매트릭스)를 포함하는 본 발명의 제1 실시예에 따른 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 개략적으로 예시하며, 각각의 아일랜드는 소스 전극, 드레인 전극, 및 게이트 전극, 및 각각의 소스, 드레인 및 게이트 컨택트 패드들을 포함하고, 대시 윤곽은 4개의 아일랜드들의 하나의 빌딩 블록을 표시한다.
도 4c는 제1 실시예의 4개의 전기적으로 분리된 아일랜드들의 빌딩 블록의 확대 평면도를 개략적으로 예시한다.
도 4d는 도 4b에 도시된 구조체의 기본 GaN 반도체 층의 활성 2DEG 영역들의 도면을 개략적으로 예시한다.
도 5a는 도 4b에 도시된 것과 유사한 GaN 트랜지스터의 부분의 평면도를 개략적으로 도시하며 x(행) 방향 및 y(열) 방향으로 4개의 아일랜드들의 빌딩 블록들의 길이들은 도 4b에 도시된 것들과 상이하다.
도 5b는 도 5a에 도시된 것과 유사한 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 개략적으로 예시하며 x(행) 방향 및 y(열) 방향의 4개의 아일랜드들의 빌딩 블록들의 길이들은 도 5a에 도시된 것들과 상이하다.
도 6a는 결함 아일랜드에 대한 장애 분리를 예시하는 도 4a 및 도 4b에 도시된 것과 유사한 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 도시한다.
도 6b는 결함 아일랜드의 드레인 컨택트의 장애 분리를 예시하는 도 6a에 도시된 대면적 GaN 트랜지스터 구조체의 라인 B-B를 통한 단면도를 도시한다.
도 6c는 결함 아일랜드의 소스 및 게이트 컨택트들의 장애 분리를 예시하는 도 6a에 도시된 대면적 GaN 트랜지스터 구조체의 라인 C-C를 통한 단면도를 도시한다.
도 7a는 제1 실시예에 따른 다수의 아일랜드들의 소스 전극들, 드레인 전극들 및 게이트 전극들 각각을 상호연결하는 소스 스트랩들, 드레인 스트랩들 및 게이트 스트랩들을 형성하는 위에 놓인 금속화 층의 형성 후에, 도 6a에 도시된 것과 유사한 제1 실시예에 따른 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 도시한다.
도 7b는 유전체 층들의 패턴화를 위한 제1 대안을 도시하는 도 7a에 도시된 대면적 GaN 트랜지스터 구조체의 라인 B-B를 통한 단면도를 도시한다.
도 7c는 유전체 층들의 패턴화를 위한 다른 대안을 도시하는 도 7a에 도시된 대면적 GaN 트랜지스터 구조체의 라인 C-C를 통한 단면도를 도시한다.
도 8a는 소스, 드레인 및 게이트 컨택트들의 인접 쌍들을 상호연결하는 대면적 소스, 드레인 및 게이트 컨택트 패드들을 형성하는 금속화를 포함한다는 점에서, 도 6a에 도시된 것과 유사하지만, 도 7a와 상이한 분리된 아일랜드 구조체를 갖는 제2 실시예의 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 도시한다.
도 8b는 도 8a에 도시된 대면적 GaN 트랜지스터 구조체의 라인 B-B를 통한 단면도를 도시한다.
도 8c는 후속 처리 단계의 구리 전도성 층들을 포함하는 제2 실시예에 따른 금속화 층들을 추가하는 추가 처리 단계들 후에 도 8b에 도시된 구조체의 단면도를 도시한다.
도 9a는 복수의 전기적으로 분리된 아일랜드들의 멀티아일랜드 어레이(매트릭스)를 포함하는 다른 실시예에 따른 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 개략적으로 예시하며, 각각의 아일랜드는 각각의 소스, 드레인 및 게이트 컨택트 패드들뿐만 아니라, 공유된 공통 소스 전극, 드레인 전극, 및 게이트 전극을 포함하고, 대시 윤곽은 4개의 아일랜드들의 하나의 빌딩 블록을 표시한다.
도 9b는 도 9a에 도시된 4개의 전기적으로 분리된 아일랜드들의 빌딩 블록의 확대 평면도를 개략적으로 예시한다.
도 9c는 도 9b에 도시된 구조체의 기본 GaN 반도체 층의 활성 2DEG 영역들의 도면을 개략적으로 예시한다.
도 10a는 복수의 전기적으로 분리된 아일랜드들의 멀티아일랜드 어레이(매트릭스)를 포함하는 또 다른 실시예에 따른 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 개략적으로 예시하며, 각각의 아일랜드는 공유 공통 소스 전극, 드레인 전극, 및 게이트 전극, 및 각각의 소스, 드레인 및 게이트 컨택트 패드들을 포함하고, 대시 윤곽은 2개의 아일랜드들의 하나의 빌딩 블록을 표시한다.
도 10b 및 도 10c는 소스 전극을 포함하는 제1 금속화 층; 및 게이트 전극을 포함하는 제2 금속화 층을 포함하는 도 10a의 부분들의 확대도를 각각 도시한다.
도 10d는 도 10a에 도시된 2개의 전기적으로 분리된 아일랜드들의 빌딩 블록의 확대 평면도를 개략적으로 예시한다.
도 10e는 도 10d에 도시된 구조체의 기본 GaN 반도체 층의 활성 2DEG 영역들의 도면을 개략적으로 예시한다.
도 11은 본 발명의 일 실시예에 따른 GaN HEMT를 포함하는 칩의 개략 사시도를 도시한다.
도 12는 본 발명의 일 실시예에 따른 GaN HEMT의 캐스코드 배열을 포함하는 칩 및 동일한 기판 상에 실장되는 한 쌍의 MOSFET 드라이버 칩들의 개략 사시도이다.
도 1a(종래 기술)는 간략한 GaN 트랜지스터를 나타내는 개략 단면도를 도시한다.
도 1b(종래 기술)는 소스, 드레인 및 게이트 전극들의 종래의 배열을 예시하기 위해 대면적 GaN 트랜지스터의 개략 평면도를 도시하며, 소스 및 드레인 전극들은 복수의 상호 맞물린(interdigitated) 핑거들을 각각 포함하고 게이트 전극은 전력 트랜지스터에 큰 게이트 폭(Wg)을 제공하기 위해 핑거들 사이에 이어진다.
도 1c(종래 기술)는 도 1b의 부분의 확대도를 도시한다.
도 2a(종래 기술)는 성곽형상 아일랜드 전극들을 갖는 아일랜드 토폴로지를 사용하여 GaN 전력 트랜지스터 구조체의 평면도를 개략적으로 예시한다.
도 2b(종래 기술)는 장애 분리를 예시하는 성곽형상 아일랜드 전극들을 갖는 아일랜드 토폴로지를 사용하여 GaN 전력 트랜지스터 구조체의 평면도를 개략적으로 예시한다.
도 3(종래 기술)은 도 1b에 도시된 것과 같은 큰 게이트 폭(Wg) GaN 트랜지스터에 대한 다이 수율 대 디바이스 크기를 예시하는 그래프를 도시한다.
도 4a는 본 발명의 제1 실시예에 따른 복수의 분리된 아일랜드들의 멀티아일랜드 어레이를 포함하는 트랜지스터를 위한 반도체 디바이스를 개략적으로 예시한다.
도 4b는 복수의 전기적으로 분리된 아일랜드들의 멀티아일랜드 어레이(행들 및 열들의 n x m 매트릭스)를 포함하는 본 발명의 제1 실시예에 따른 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 개략적으로 예시하며, 각각의 아일랜드는 소스 전극, 드레인 전극, 및 게이트 전극, 및 각각의 소스, 드레인 및 게이트 컨택트 패드들을 포함하고, 대시 윤곽은 4개의 아일랜드들의 하나의 빌딩 블록을 표시한다.
도 4c는 제1 실시예의 4개의 전기적으로 분리된 아일랜드들의 빌딩 블록의 확대 평면도를 개략적으로 예시한다.
도 4d는 도 4b에 도시된 구조체의 기본 GaN 반도체 층의 활성 2DEG 영역들의 도면을 개략적으로 예시한다.
도 5a는 도 4b에 도시된 것과 유사한 GaN 트랜지스터의 부분의 평면도를 개략적으로 도시하며 x(행) 방향 및 y(열) 방향으로 4개의 아일랜드들의 빌딩 블록들의 길이들은 도 4b에 도시된 것들과 상이하다.
도 5b는 도 5a에 도시된 것과 유사한 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 개략적으로 예시하며 x(행) 방향 및 y(열) 방향의 4개의 아일랜드들의 빌딩 블록들의 길이들은 도 5a에 도시된 것들과 상이하다.
도 6a는 결함 아일랜드에 대한 장애 분리를 예시하는 도 4a 및 도 4b에 도시된 것과 유사한 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 도시한다.
도 6b는 결함 아일랜드의 드레인 컨택트의 장애 분리를 예시하는 도 6a에 도시된 대면적 GaN 트랜지스터 구조체의 라인 B-B를 통한 단면도를 도시한다.
도 6c는 결함 아일랜드의 소스 및 게이트 컨택트들의 장애 분리를 예시하는 도 6a에 도시된 대면적 GaN 트랜지스터 구조체의 라인 C-C를 통한 단면도를 도시한다.
도 7a는 제1 실시예에 따른 다수의 아일랜드들의 소스 전극들, 드레인 전극들 및 게이트 전극들 각각을 상호연결하는 소스 스트랩들, 드레인 스트랩들 및 게이트 스트랩들을 형성하는 위에 놓인 금속화 층의 형성 후에, 도 6a에 도시된 것과 유사한 제1 실시예에 따른 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 도시한다.
도 7b는 유전체 층들의 패턴화를 위한 제1 대안을 도시하는 도 7a에 도시된 대면적 GaN 트랜지스터 구조체의 라인 B-B를 통한 단면도를 도시한다.
도 7c는 유전체 층들의 패턴화를 위한 다른 대안을 도시하는 도 7a에 도시된 대면적 GaN 트랜지스터 구조체의 라인 C-C를 통한 단면도를 도시한다.
도 8a는 소스, 드레인 및 게이트 컨택트들의 인접 쌍들을 상호연결하는 대면적 소스, 드레인 및 게이트 컨택트 패드들을 형성하는 금속화를 포함한다는 점에서, 도 6a에 도시된 것과 유사하지만, 도 7a와 상이한 분리된 아일랜드 구조체를 갖는 제2 실시예의 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 도시한다.
도 8b는 도 8a에 도시된 대면적 GaN 트랜지스터 구조체의 라인 B-B를 통한 단면도를 도시한다.
도 8c는 후속 처리 단계의 구리 전도성 층들을 포함하는 제2 실시예에 따른 금속화 층들을 추가하는 추가 처리 단계들 후에 도 8b에 도시된 구조체의 단면도를 도시한다.
도 9a는 복수의 전기적으로 분리된 아일랜드들의 멀티아일랜드 어레이(매트릭스)를 포함하는 다른 실시예에 따른 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 개략적으로 예시하며, 각각의 아일랜드는 각각의 소스, 드레인 및 게이트 컨택트 패드들뿐만 아니라, 공유된 공통 소스 전극, 드레인 전극, 및 게이트 전극을 포함하고, 대시 윤곽은 4개의 아일랜드들의 하나의 빌딩 블록을 표시한다.
도 9b는 도 9a에 도시된 4개의 전기적으로 분리된 아일랜드들의 빌딩 블록의 확대 평면도를 개략적으로 예시한다.
도 9c는 도 9b에 도시된 구조체의 기본 GaN 반도체 층의 활성 2DEG 영역들의 도면을 개략적으로 예시한다.
도 10a는 복수의 전기적으로 분리된 아일랜드들의 멀티아일랜드 어레이(매트릭스)를 포함하는 또 다른 실시예에 따른 대면적 GaN 트랜지스터 구조체의 부분의 평면도를 개략적으로 예시하며, 각각의 아일랜드는 공유 공통 소스 전극, 드레인 전극, 및 게이트 전극, 및 각각의 소스, 드레인 및 게이트 컨택트 패드들을 포함하고, 대시 윤곽은 2개의 아일랜드들의 하나의 빌딩 블록을 표시한다.
도 10b 및 도 10c는 소스 전극을 포함하는 제1 금속화 층; 및 게이트 전극을 포함하는 제2 금속화 층을 포함하는 도 10a의 부분들의 확대도를 각각 도시한다.
도 10d는 도 10a에 도시된 2개의 전기적으로 분리된 아일랜드들의 빌딩 블록의 확대 평면도를 개략적으로 예시한다.
도 10e는 도 10d에 도시된 구조체의 기본 GaN 반도체 층의 활성 2DEG 영역들의 도면을 개략적으로 예시한다.
도 11은 본 발명의 일 실시예에 따른 GaN HEMT를 포함하는 칩의 개략 사시도를 도시한다.
도 12는 본 발명의 일 실시예에 따른 GaN HEMT의 캐스코드 배열을 포함하는 칩 및 동일한 기판 상에 실장되는 한 쌍의 MOSFET 드라이버 칩들의 개략 사시도이다.
도 1a는 간단한 GaN 트랜지스터(10)의 개략도를 도시한다. GaN 전력 트랜지스터(10)는 활성 GaN 반도체 층(14)이 형성되는 기판(12), 예를 들어 실리콘 또는 실리콘 카바이드 웨이퍼를 포함한다. GaN 반도체 층(14)은 예를 들어 2차원 전자 가스(2DEG)를 포함하는 활성 영역을 형성하기 위해 GaN/AlGaN 헤테로 구조체 층, 즉 GaN 층(16) 및 위에 놓인 AlGaN 층(18)을 포함한다. 소스 전극(20) 및 드레인 전극(22)은 소스 및 드레인 전극들 사이의 반도체 층에 채널 영역(24)을 정의하기 위해 활성 GaN 반도체 층(14) 상에 제공되고, 게이트 전극(26)은 채널 영역 위에 제공된다. 후속 도면들에서, 각각의 연속 도면에서 100만큼 증가되는 유사한 참조 숫자들은 각각의 GaN 트랜지스터의 이러한 소자들을 언급하기 위해 사용될 것이다.
실제로, 대면적 GaN 전력 트랜지스터에 큰 게이트 폭(Wg)을 제공하기 위해, 예를 들어 고전압 및 고전류 인가들에서의 사용을 위해, 도 1b에 도시된 것과 같은 디바이스 구조체(100)가 통상적으로 사용된다. 소스 및 드레인 전극들(120 및 122) 각각은 복수의 핑거들(130 및 132) 각각을 각각 포함한다. 핑거들(130 및 132)은 기판의 길이(L)를 따라 상호 맞물려진다. 도 1c의 확대 개략도에 더 분명히 도시된 바와 같이, 게이트 전극(126)은 디바이스에 다이의 단위 면적 당 큰 게이트 폭(Wg)을 제공하기 위해, 게이트 컨택트(146)로부터, 소스 및 드레인 핑거들(130 및 132) 각각 사이에 이어진다. 일 예로서, 대략 12mm2의 면적을 갖는 이러한 구조체의 650 볼트 디바이스는 300mm의 게이트 폭을 제공할 수 있다. 그러나, 활성 2DEG 채널 영역 내의 임의의 위치에서 반도체 기판의 활성 영역 내의 장애는 전체 디바이스의 고장을 야기하므로, 웨이퍼 당 다이 수율을 상당히 감소시키는 것은 분명할 것이다.
디바이스 영역이 증가함에 따라, 반도체 층 내의 주어진 결함 밀도에 대해, 하나 이상의 장애들 또는 결함들의 확률은 증가한다.
성곽형상 아일랜드 전극들을 갖는 아일랜드 전극 토폴로지에 기초하여 GaN 전력 트랜지스터(200 A)를 도시하는 개략도는 도 2a에 도시된다. 이러한 구조체는 상기 참조된 관련 미국 특허 출원 번호 13/020,712에 개시된 것과 유사하다. 이러한 구조체는 활성 채널 영역을 제공하기 위해 GaN 반도체 층이 형성된 기판, 즉 실리콘 또는 실리콘 카바이드 기판을 포함한다. GaN 반도체 층은 기판의 활성 디바이스 영역 위에 연장되는 2DEG 영역을 포함하는 활성 채널 영역을 제공하는 GaN/AlGaN 헤테로 구조체 층을 포함하는 것이 바람직하다. 교대 소스 아일랜드 전극들(220) 및 드레인 아일랜드 전극들(222)의 어레이(매트릭스)는 GaN 반도체 층 상에 제공되며, 각각의 소스 및 드레인 아일랜드 전극은 채널 영역(224)을 그들 사이에 정의하기 위해 이격되어 있다. 즉, 이러한 아일랜드 전극 토폴로지에서, 어레이는 소스 아일랜드 전극들(220) 및 드레인 아일랜드 전극들(222)의 교대 배열을 2개의 축 방향들로 포함한다.
소스 아일랜드 전극들(220) 각각은 채널 영역 위에서 소스 아일랜드 전극들(220)의 측면들로부터 연장되는 복수의 소스 페닌슐라들(230)을 포함한다. 유사하게, 드레인 아일랜드 전극들(222) 각각은 채널 영역 위에서 드레인 아일랜드 전극들(222)의 측면들로부터 연장되는 복수의 드레인 페닌슐라들(232)을 포함한다. 소스 및 드레인 전극들(220 및 222)은 각각의 소스 및 드레인 페닌슐라들(230 및 232) 각각이 활성 채널 영역들(224) 위에 인터리빙되도록 배열된다. 어레이의 에지들 근방의 아일랜드들을 제외하고, 소스 및 드레인 페닌슐라들(230 및 232) 각각은 각각의 개별 소스 및 드레인 아일랜드의 4개의 측면들로부터 연장된다. 복수의 상호연결된 게이트 전극들(226)은 각각의 소스 및 드레인 전극 페닌슐라(230 및 232) 사이에 각각 연장되는 채널 영역들(224)에 이어지는 반도체 표면 상에 형성된다. 상호연결된 게이트 전극들(226)은 공통 게이트 패드(246)에 연결된다. 이러한 상호연결 토폴로지는 기판의 단위 면적 당 매우 큰 게이트 폭(Wg)을 제공한다. 예를 들어, 도 2a에 도시된 구조체는 도 1b에 도시된 것보다 수배 더 큰 단위 면적 당 게이트 폭(Wg)을 제공할 수 있다. 일 예에서, 5mm x 5mm 칩은 1.2m보다 큰 게이트 폭(Wg)을 제공한다.
상기 참조된 관련 특허 출원들에 개시된 바와 같이, 유리하게, 아일랜드 전극 토폴로지는 복수의 저인덕턴스 소스 및 드레인 아일랜드 연결부들이 디바이스 구조체의 활성 영역 위에 분배되는 것을 허용하여, 동작 시에, 전류는 디바이스 영역 위에 분배된다. 또한, 개시된 바와 같이, 게이트 연결부들, 및 소스 및/또는 드레인 연결부들의 선택적 연결 또는 분리는 장애들이 격리되는 것을 허용한다.
그럼에도 불구하고, 도 2b를 참조하면, 장애(250)는 중간 아일랜드 전극들 중 하나 근방의 채널 영역(224)에 발생하면, 장애를 격리하기 위해 게이트 전극들 및 소스 및/또는 드레인 아일랜드 전극들의 분리는 7개 채널 영역들(256)의 동작에 영향을 미치는 2개의 아일랜드들(252)의 격리를 필요로 하는 것은 분명하다. 즉, 장애 채널 영역 플러스 6개 인접 채널 영역들은 비활성화된다. 5 x 5 아일랜드 어레이 또는 매트릭스를 갖는 예시된 예에 대해, 채널 영역 당 게이트 폭이 wg인 경우, 디바이스의 전체 게이트 폭은 Wg ~ 38 x wg이다. 도 2b에 도시된 바와 같이 7 채널 영역들을 디스에이블하는 것은 7/38만큼 또는 >18%만큼 디바이스의 전체 Wg를 감소시킨다.
도 2a 및 도 2b에 도시된 구조체에서, 모든 아일랜드들은 전기적으로 상호연결된다. 따라서, 도 2a 및 도 2b에 도시된 구조체를 갖는 다른 도전은 장애들을 로케이팅(locate)하기 위해 아일랜드 어레이의 테스팅이 모든 장애 채널 영역들을 로케이팅하기 위해 각각의 가능한 소스/드레인 아일랜드 쌍의 테스팅을 필요로 한다는 것이다.
본 발명의 일 실시예에 따른 GaN 전력 트랜지스터를 포함하는 반도체 디바이스 구조체(300)의 간략한 도면은 도 4a, 도 4b, 도 4c 및 도 4d에 개략적으로 도시된다. 도 4a는 기판, 또는 디바이스 영역(303)을 갖는 칩(312)을 포함하는 디바이스 구조체(300)를 도시한다. 예시된 바와 같이, 디바이스 영역(303)은 제1 및 제2 방향들, 즉 x 및 y로 디바이스 영역(303) 위에 연장되는 복수의 아일랜드들(304)의 어레이(301), 예를 들어 아일랜드들의 n x n 어레이 또는 매트릭스를 포함한다. 기판(312)은 예를 들어 도 1에 예시된 것과 유사하게 질화물 반도체 구조체가 형성된 실리콘 또는 실리콘 카바이드 웨이퍼를 포함한다. 즉, 질화물 반도체 구조체는 GaN 헤테로 구조체, 예를 들어 GaN/AlGaN 헤테로 층(16/18)을 포함한다. AlGaN 층은 기판의 디바이스 영역(303)의 2DEG 영역들을 포함하는 복수의 활성 영역들(372)을 정의하기 위해 패턴화된다. 아일랜드들의 어레이(301)의 일부의 확대도를 도시하는 도 4b에 도시된 바와 같이, 각각의 아일랜드(304)는 소스 전극(320), 드레인 전극(322), 및 게이트 전극(326)을 포함한다. 어레이의 아일랜드들은 도 4b에 대시 윤곽으로 표시되는 4개의 아일랜드들(304)을 포함하는 빌딩 블록(302)에 기초한 반복 패턴으로, 행들(x 방향) 및 열들(y 방향)에 배열된다.
4개의 분리된 아일랜드들(304-1, 304-2, 304-3, 및 304-4)을 포함하는 어레이의 하나의 빌딩 블록(반복 셀)(302)의 추가 확대도는 도 4c에 개략적으로 도시된다. 소스 전극들(320)은 복수의 소스 페닌슐라들(330)을 각각 포함하고 드레인 전극들(322)은 복수의 드레인 페닌슐라들(332)을 각각 포함한다. 각각의 아일랜드에 관하여, 소스 및 드레인 페닌슐라들(330 및 332) 각각은 아일랜드의 활성 영역(372) 위에 인터리빙된다. 게이트 전극(326)은 반도체 표면(318) 상에 형성되고 소스 및 드레인 페닌슐라들 사이의 채널 영역(324)에 이어지며, 멀티아일랜드 트랜지스터의 하나의 소자를 형성한다. 이러한 실시예에서, 각각의 아일랜드의 모든 각각의 전극들(소스, 드레인 및 게이트 전극들)은 아일랜드들의 어레이의 양 방향들로, 인접 아일랜드들의 전극들로부터 분리되고 전기적으로 분리된다. 도 4d에 개략적으로 예시된 바와 같이, GaN 층(316) 및 위에 놓인 AlGaN 층(318)을 포함하는 GaN 헤테로 구조체 층은 기본 반도체 기판의 디바이스 영역 상에 형성된다. AlGaN 층(318)은 소스 및 드레인 페닌슐라들(330 및 332) 각각이 페닌슐라들 사이에 이어지는 채널 영역(324)을 정의하기 위해 연장되는 각각의 아일랜드(304-1, 304-2, 304-3, 및 304-4) 위에 연장되는 활성 영역(372)을 형성하기 위해 패턴화된다. 게이트 전극(326)은 각각의 개별 채널 영역(324) 상에 형성된다.
이러한 매트릭스 구조체에 있어서, 어레이 또는 매트릭스의 각각의 "열"(어레이의 에지들을 제외함)에서, 각각의 소스 전극은 인접 아일랜드의 소스 전극에 인접하고, 각각의 드레인 전극은 인접 아일랜드의 드레인 전극에 인접하여, 분리 또는 비활성 영역들(370)을 인접 아일랜드들 사이에 x(행) 방향으로 제공한다. 따라서, 도 4c에 예시된 바와 같이, 각각의 아일랜드에 관하여, 소스 전극 페닌슐라들(330) 및 드레인 전극 페닌슐라들(332)은 그들 사이에 채널 영역(324)을 형성하기 위해 활성 영역(372) 상에 인터리빙되고 이격되고, 게이트 전극(326)은 게이트 폭(wg)을 갖는 분리된 아일랜드 트랜지스터 소자를 형성하기 위해 페닌슐라들 사이에 이어진다. 각각의 분리된 아일랜드(304-1 내지 304-4)에 대해, 각각의 컨택트 영역들(또는 컨택트 패드들)(340 및 342)은 소스 및 드레인 전극들(320 및 322)의 전기 연결을 제공하고 게이트 전극(326)은 게이트 컨택트 영역(346)에 연결된다.
어레이 또는 매트릭스의 각각의 "행"에 있어서, 아일랜드들의 에지들에서, 소스 전극들의 에지 페닌슐라들은 인접 소스 전극들의 에지 페닌슐라들 다음에 배치되고, 드레인 전극들의 에지 페닌슐라들은 인접 드레인 전극의 에지 페닌슐라들 다음에 배치된다. 이러한 배열은 분리 또는 비활성 영역들(370)을 아일랜드들 사이에 y(열) 방향으로 제공한다. 이러한 비활성 영역들(370)은 아일랜드들 사이에서 x 및 y 방향들 각각으로 연장된다.
따라서, 최종 멀티아일랜드 구조체에서, 어레이의 각각의 아일랜드의 전극들은 인접 아일랜드들의 전극들로부터 전기적으로 분리된다. 부가적으로, 기판의 비활성 영역들(370)은 각각의 아일랜드의 2DEG 영역들을 포함하는 활성 영역들(372)을 분리한다.
각각의 아일랜드 상의 전극 배열은 유사한 구조체를 갖지만, 그것의 배향은 특정 대칭 동작(열 방향 또는 행 방향 축 주위에서의 반사 또는 회전)에 의해 인접 아일랜드의 것과 관련되며, 즉 인접 아일랜드들은 그들 사이에 y(열) 축의 방향에 대한 미러 대칭을 갖고 각각의 인접 아일랜드는 그들 사이에 x(행) 축의 방향에 대한 180도 회전 대칭을 갖는다는 것은 분명할 것이다. 빌딩 블록들은 타일들과 같이, 타일 어레이로서의 반복 패턴 또는 벽지 유사 패턴으로 배열된다. 따라서, 각각의 빌딩 블록(또는 "원시 셀", 그룹 이론 표기법을 사용함)은 IUC 표기법을 사용하는 p2mg, 또는 오비폴드 표기법(Orbifold notation)을 사용하는 22*의 라인 그룹 대칭으로 배열되는 4 아일랜드들을 포함한다.
GaN/AlGaN 헤테로 구조체의 AlGaN 층은 소스 및 드레인 페닌슐라들(320 및 330)의 원형 단부들 각각에 가까운, 인터리빙된 소스 및 드레인 페닌슐라들 아래에 연장되는 각각의 아일랜드(304-1, 304-2, 304-3, 및 304-4)의 활성 영역들(324)을 정의하기 위해 패턴화된다. 소스, 드레인 및 게이트 컨택트들(340, 342 및 346) 각각은 비활성 영역들(370) 위에 연장되는 소스, 드레인 및 게이트 전극들의 일부들 상에 배열된다.
이러한 배열에서, 각각의 드레인 전극은 다른 드레인 전극으로부터 이격되어 인접하고, 각각의 소스 전극은 다른 소스 전극으로부터 이격되고 인접한다. 바람직하게는, 게이트 컨택트들(346)은 고전압 드레인 전극 컨택트들(342)에서 떨어져서 위치된다. 따라서, 도 4b 및 도 4c에 예시된 바와 같이, 게이트 컨택트들(346)은 소스 컨택트들(340)의 부근에 위치된다.
전극들은 각각의 전극의 전기 프로빙 및 테스팅을 허용하는 종래의 본드 패드들을 위해 충분한 컨택트 영역을 제공하도록 형상화된다. 즉, 컨택트 영역들은 전기 프로빙을 위해, 적절한 최소 크기, 예를 들어 80㎛ 직경을 가져야 한다. 열 방향에서, 드레인 전극들이 다른 드레인 전극 다음에 배치되는 경우에, 인접 드레인 전극들(322)은 드레인 컨택트 영역(342)을 위해 프로몬토리(promontory)(341)를 테이퍼링하고 제공하도록 형상화되고, 프로몬토리들은 아일랜드 전극들의 더 밀집한 패킹을 제공하기 위해 연동 방식으로 배열된다. 유사하게, 열 방향으로 인접 소스 전극들이 있는 경우에, 각각의 소스 전극(320)은 소스 컨택트(340)를 위해 충분한 영역을 제공하기 위해 프로몬토리(321)를 갖는다. 충분한 크기의 드레인 컨택트 영역들(342)은 소스 전극들 사이의 최종 공간들에 배열된다. 프로몬토리들은 요구되는 컨택트 영역 및 사용되는 컨택트 기술에 따라 크기 및 형상이 변할 수 있다.
따라서, 컨택트 영역들에 대한 프로몬토리들을 제외하고, 도 4a 내지 도 4d에 도시된 각각의 빌딩 블록(302)은 x 및 y(열 및 열) 방향들로 각각의 아일랜드의 유사한 치수들을 가진 거의 직사각형 또는 사각형 형상을 갖는다. 그러나, 이러한 치수들은 변화될 수 있다. 예를 들어, 도 5a에 도시된 배열(400 A)에서, 각각의 빌딩 블록(402 A)은 y(열) 방향으로보다 x(행) 방향으로 더 좁아지며, 즉 Lx<Ly이다. 도 5b에 도시된 배열(400 B)에서, 각각의 빌딩 블록(402 B)은 x(행) 방향으로 더 넓어진다. 아일랜드들 및 빌딩 블록들의 상대 치수들은 다양한 설계 파라미터들, 결함 밀도에 기초하여, 및 요구된 사양들, 예를 들어 전류 및 전압 처리 능력들을 충족시키기 위해 조정되고 최적화된다. 최적 레이아웃을 결정하는 하나의 파라미터는 이용가능 상호연결 기술들에 의해 요구되는 최소 컨택트 패드 크기이고, 전기 프로빙 및 테스팅을 가능하게 한다. 상기 언급된 바와 같이, 전형적으로, 현재 이용가능 기술은 대략 80㎛ 직경의 최소 패드 크기(컨택트 영역), 또는 80㎛ x 80㎛ 직사각형 패드를 필요로 한다. 최소 패드 크기는 예를 들어 와이어 본딩될 수 있는 상호연결의 타입, 또는 플립칩 타입 볼/범프, 또는 비아 타입 상호연결, 또는 전도성 포스트들에 의존한다. 더 최근에, 패드 크기가 대략 25㎛ 직경으로 감소되는 것을 제공하는 상호연결 및 테스트 기술이 이용가능졌다. 장래에, 더 작은 패드 크기들이 실현가능할 수 있다. 레이아웃 설계에서의 고려를 위한 다른 파라미터들 및 치수들은 아일랜드 당 결함 밀도, 및 요구된 Wg를 포함한다.
도 6a, 도 6b 및 도 6c를 참조하면, 장애 검출 및 분리를 위한 분리된 아일랜드 토폴로지의 장점들이 이제 더 상세히 설명될 것이다. 도 6a는 도 4b에 도시된 것과 유사한 분리된 아일랜드 어레이(500)의 부분을 개략적으로 도시한다. 즉, 인터리빙된 소스 및 드레인 전극들(520/522)의 각각의 페닌슐라들(530/532) 사이의 채널 영역(524)에 이어지는 소스 전극(520), 드레인 전극(522) 및 게이트 전극(526)을 각각 갖는 복수의 아일랜드들이 있다. 일 예로서, 장애(550)는 결함 또는 장애 아일랜드(IF), 즉 도 6a에 도시되는 매트릭스/어레이의 그러한 부분의 행 2 및 열 3의 아일랜드의 채널 영역에 개략적으로 도시된다.
각각의 아일랜드가 전기적으로 분리되므로, 장애들을 로케이팅하는 테스팅은 아일랜드마다, 즉 각각의 아일랜드에 대한 소스 전극, 드레인 전극, 및 게이트 전극을 차례로 전기적으로 프로빙함으로써 수행될 수 있다. 장애, 예를 들어 도 6a에 도시된 각각의 아일랜드(IF) 내의 장애(550)가 검출되면, 절연 층은 소스 전극(520-F), 드레인 전극(522-F) 및 게이트 전극(526-F)에 대한 컨택트 패드들(540-F, 542-F, 및 546-F) 각각 상에 제공된다. 도 6a의 라인 B-B를 통한 단면인 도 6b에 도시된 바와 같이, 아일랜드들 사이의 분리 행 방향 영역들(570)을 통해, GaN 층(516)은 실리콘 기판(12) 상에 형성되고, 드레인 패드들(542)은 x 방향의 행 방향으로 배열된다. 절연 층(560)은 예를 들어 장애 아일랜드(IF)의 드레인 컨택트를 절연하기 위해 도포되는 인쇄 절연재(printed insulation)의 스폿(spot)을 포함한다. 유사하게, 도 6c는 인쇄 절연재의 스폿을 사용하여, 소스 컨택트(540-F) 및 게이트 전극 컨택트(546-F)의 유사한 분리를 도시하는 도 6a의 라인 C-C를 통한 단면을 도시한다. 그 후에, 위에 놓인 상호연결 금속화 층들이 컨택트들을 각각의 다른 소스, 드레인 및 게이트 컨택트 패드(540, 542 및 546)에 형성하기 위해 제공될 때(도 7a, 도 7b 및 도 7c 참조), 장애 아일랜드(IF)는 전기적 분리를 유지하는 반면에, 모든 양호 아일랜드들은 전류를 병렬로 소스 전극들 및 드레인 전극들에 분배하고 모든 게이트 전극들을 공통 게이트 패드에 상호연결하기 위해 전기적으로 연결되는 것에 의해, 큰 Wg 트랜지스터를 제공할 것이다.
도 7a 및 도 7b는 각각의 소스 스트랩 및 드레인 스트랩 연결부들을 양호 아일랜드들에 대한 각각의 소스 전극 및 드레인 전극에 제공하고, 게이트 상호연결부들을 각각의 양호 아일랜드에 대한 게이트 전극들에 제공하는 상호연결 구조체의 상호연결 금속화 층들(690, 692 및 696)을 포함하는 제1 실시예의 구조체(602)를 개략적으로 예시한다. 도 7a는 각각의 기본 소스 컨택트 영역들(640), 드레인 컨택트 영역들(642), 및 게이트 컨택트 영역들(646)에 전기적으로 상호연결되는 소스 스트랩(690), 드레인 스트랩(692) 및 게이트 스트랩(696)을 도시한다. 도 6b와 유사한 도 7b에 단면으로 예시된 바와 같이, 구조체는 실리콘 기판(612) 상에 제공되는 GaN/AlGaN 헤테로층(514), 및 드레인 컨택트 영역들(642)을 포함한다. 인쇄 절연재의 스폿(660)을 전기 테스팅하여 그것을 임의의 결함 셀들의 컨택트 영역들에 적용(apply)한 후에, 절연 층(680), 예를 들어 폴리이미드 층이 도 7b에 예시된 바와 같이 구조체 상에 선택적으로 제공된다. 예를 들어, 폴리이미드 층은 모두 위에 퇴적되고, 비아들은 폴리이미드 층을 통해 각각의 소스, 드레인, 및 게이트 컨택트 영역들(컨택트 패드들)(640, 642, 및 646) 각각에 개방된다. 인쇄 절연 층(660)은 결함 셀의 컨택트들이 전기적으로 분리되게 한다. 그 다음, 하나 이상의 금속화 층들은 소스 전극 스트랩(690), 드레인 전극 스트랩(692) 및 게이트 전극 스트랩(696)을 정의하기 위해 선택적으로 제공된다. 예를 들어, 컨택트 비아들을 개방하기 위해 유전체/절연 층(680)을 패턴화한 후에, 상호연결 층, 예를 들어 구리 또는 다른 금속화는 각각의 드레인 패드(642)를 상호연결하는 드레인 스트랩(692)을 형성하기 위해 선택적으로 퇴적된다. 분명해지는 바와 같이, 금속화는 또한 소스 스트랩 및 게이트 스트랩을 정의하기 위해 선택적으로 퇴적된다. 금속화 층 또는 층들의 선택적 패드는 예를 들어 마스크를 패턴화하고 구리 층을 퇴적하거나 도금함으로써, 또는 전도성 금속화 층을 전체적으로 퇴적하고, 그 다음에 금속화 층을 후속 마스킹하고 에칭하여 각각의 소스, 드레인 및 게이트 스트랩을 정의함으로써, 임의의 적절한 공지된 공정에 의해 제공될 수 있다. 유사하게, 폴리이미드 또는 다른 절연 재료의 절연 층은 전체적으로 퇴적되고, 그 다음에 마스킹되고 에칭될 수 있거나, 마스크는 요구될 때에만 절연 재료의 선택적 패드를 위해 제공될 수 있다. 즉, 어레이의 모든 아일랜드들의 소스, 드레인 및 게이트 전극들이 어레이의 양 방향들로 분리되지만, 소스, 드레인 및 게이트 상호연결부들은 위에 놓인 상호연결 구조체에 의해 제공되며, 위에 놓인 상호연결 구조체는 한 세트의 다수의 아일랜드들의 각각의 소스, 드레인 및 게이트 전극들, 예를 들어 아일랜드들의 행들을 상호연결하는 소스, 게이트 및 드레인 스트랩들을 형성하는 하나 이상의 유전체(절연) 층들 및 금속화 층들을 포함한다.
이러한 실시예의 일 변형에서, 도 7c에 예시된 바와 같이, 적절한 유전체 층(680)의 패시베이션 층은 전체적으로 퇴적되고, 그 다음에 선택적으로 제거되어 각각의 소스 컨택트 패드(640), 드레인 컨택트 패드(642) 및 게이트 컨택트 패드(646)에 대한 비아 컨택트 개구부들을 정의한다. 그 후에, 아일랜드들은 결함 아일랜드들을 식별하기 위해 전기적으로 프로빙되고 테스팅된다. 인쇄 절연 재료의 스폿(660)과 같은 절연재는 위에 놓인 상호연결 금속화 층들(652)이 제작되기 전에 결함 아일랜드들의 컨택트 영역들을 분리하기 위해 절연재의 스폿 또는 플러그를 제공하도록 결함 아일랜드들의 비아 컨택트 개구부들 내에 도포된다.
도 8a, 도 8b 및 도 8c는 전형적으로 인쇄 회로 보드(Printed Circuit Board)(PCB) 제작을 위해 사용되는 바와 같이, 칩(또는 다이) 내장 기술을 사용하여 다른 실시예에 따른 상호연결 배열(702)을 도시한다. 이것은 PCB 스케일 제작 공정에 대한 칩 스케일로부터 구조체를 취한다. 이러한 실시예에서, 각각의 아일랜드에 대한 소스, 드레인 및 게이트 전극들을 포함하는 트랜지스터에 대한 멀티아일랜드 어레이를 형성한 후에, 절연 층(780)(도 8b)은 그 위에 퇴적되고 패턴화되어 각각의 드레인, 소스 또는 게이트 패드, 즉, 도 8a에 예시된 각각의 드레인 패드(742), 소스 패드(740) 및 게이트 패드(746)에 대한 컨택트 개구부들을 개방한다. 장애 아일랜드들을 로케이팅하는 테스팅 후에, 장애 아일랜드들은 인쇄 절연재(760)(도 8b에 예시된 바와 같음)를 장애 아일랜드의 각각의 소스, 드레인 및 게이트 패드들 상에 도포함으로써 분리된다. 이전 단계들은 도 7b 또는 도 7c를 참조하여 설명된 바와 같다. 그 후에, 제1 금속화 층, 예를 들어 구리는 각각의 쌍의 소스 컨택트 패드들(740) 위에 연장되는 대면적 소스 컨택트 패드들(750)(슈퍼 패드들), 각각의 쌍의 드레인 컨택트 패드들(742) 위에 연장되는 대면적 드레인 컨택트 패드들(752), 및 각각의 쌍의 게이트 컨택트 패드들(746) 위에 연장되는 대면적 게이트 컨택트 패드들(756)을 제공하기 위해 퇴적된다.
따라서, 도 8c에 예시된 바와 같이, 구리는 각각의 쌍의 드레인 패드들(742)과 접촉하기 위해 구리 드레인 컨택트 패드들(752)에 충분한 영역을 제공하도록 퇴적된다. 예를 들어, 각각의 드레인 패드가 80㎛ 직경이면, 구리 슈퍼 패드는 대략 160㎛ x 80㎛일 것이다. 종래의 PCB 두꺼운 유전체 층, 예를 들어 FR4 유전체(764)는 그 위에 제공되고 패턴화되어 대략 150㎛인 종래의 PCB 비아 치수들을 사용하여 구리 비아들(768)에 대한 개구부들(767)을 정의한다. 그 다음, 구리는 구리 비아들(768)을 형성하기 위해 퇴적된다. 드레인 스트랩의 역할을 하는 위에 놓인 구리 층(792)은 개별 구리 비아들(768)을 더 큰 패드들(752)을 통해 각각의 쌍의 드레인 컨택트들(742)에 상호연결하는 구리 비아들(768)과 접촉한다.
실제로, 결함 셀들의 분리를 위해, 도 7c에 예시되는 접근법이 바람직할 수 있다. 즉, 절연 재료 층은 웨이퍼 위에 퇴적되고, 패턴화되어 모든 소스, 드레인 및 게이트 컨택트 영역들에 대한 컨택트 개구부들을 제공한다. 그 다음, 결함 셀들은 절연 재료의 스폿 또는 플러그를 선택적으로 결함 셀들의 컨택트 개구부들에 제공함으로써 분리된다. 이해되는 바와 같이, 대안적으로, 절연 재료(760)가 절연 층(780) 전에 도포되면, 도 7b에 예시된 바와 같이, 절연 층(780), 예를 들어 폴리이미드 유전체는 절연 재료(760), 예를 들어 인쇄 절연재를 제거하며, 장애 또는 결함 아일랜드들의 컨택트 패드들을 분리하는 것 없이, 게이트, 소스 및 드레인 패드들 각각에 대한 컨택트들을 개방하기 위해 선택적으로 패턴화될 수 있는 것이 필요하다.
일 실시예에서, 표준 공정 흐름과의 통합을 용이하게 하기 위해, 이하의 공정 단계들은 단일 유전체 층을 사용하여, 결함 셀들의 선택적 분리를 위해 사용될 수 있다. 소스, 드레인 및 게이트 컨택트들을 형성한 후에, 웨이퍼가 프로빙되고 전기 테스팅이 수행되어 각각의 다이에서 결함 셀들을 식별하고, 분리될 소스, 드레인, 및 게이트 컨택트 영역들의 컨택트 영역들의 좌표들을 정의하는 데이터를 획득하며, 즉 각각의 다이에서 양호 및 불량 셀들을 매핑한다. 적절한 유전체 층은 웨이퍼 상에 퇴적되며, 예를 들어 감광성 네거티브 톤 폴리이미드 유전체는 전체 웨이퍼 위에 스펀 온(spun on)된다. 표준 포토레지스트 마스크 기반 노출은 유전체를 패턴화하기 위해, 즉 폴리이미드 층이 제공되는 영역들을 노출하기 위해, 및 모든 소스, 드레인 및 게이트 컨택트 패드들이 개방(비노출)되게 하기 위해 이루어진다. 모든 컨택트 영역들로부터 비노출된 폴리이미드를 제거하기 위해 종래의 공정 단계들이 수행되기 전에, 부가 단계가 수행된다. 부가 단계는 분리될 결함 셀들의 컨택트 패드들을 선택적으로 식별하고 노출(폐쇄)할 수 있는 광학 시스템을 사용한다. 결함 셀들은 다이에서 다이까지 상이하므로, 각각의 다이에 대한 유전체 층은 개별적으로 패턴화된다. 광학 시스템은 분리될 컨택트 패드의 직경, 또는 컨택트 패드보다 아주 조금 더 큰 직경의 광 빔을 생성할 수 있는 컴퓨터 수치 제어(CNC) 2축 머신을 포함할 수 있다. 장애 셀들의 컨택트 영역들의 위치 또는 좌표들을 식별하는 전기 테스팅으로부터의 데이터를 사용하면, 맵은 각각의 컨택트 영역 또는 패드가 폐쇄되도록 정의된다. 그 다음, 웨이퍼는 장애 또는 결함 셀들의 컨택트 영역들을 선택적으로 노출(폐쇄)하기 위해 광 빔을 제어하도록, 결함 아일랜드들의 맵 또는 좌표들을 사용하여, CNC 머신으로 광학적으로 스캐닝된다. 결함 셀들의 컨택트 영역들을 노출하고 폐쇄하는 CNC 노출, 또는 "터치 업(touch-up)" 후에, 웨이퍼는 정기적 프로세스 흐름으로 복귀된다. 최종 폴리이미드 유전체 층은 양호하게 테스팅한 셀들에만 소스, 드레인 및 게이트 컨택트 개구부들을 제공하고, 결함 셀들에 대한 컨택트 영역들은 유전체로 커버되어, 그들은 위에 놓인 상호연결 금속화로부터 분리된다.
후자의 공정의 일 변형에서, 폴리이미드 층에 모든 컨택트 영역들을 우선 정의하기 위해 표준 마스크를 사용하는 대신에, CNC 머신은 양호 셀들에 대한 소스, 드레인 및 게이트 컨택트 영역들이 개방되게 하는 동안에, 결함 셀들의 컨택트 영역들/패드들을 선택적으로 폐쇄하는 것을 포함하여, 요구된 대로 유전체 절연 층을 제공하기 위해, 각각의 다이에 대한 폴리이미드 층을 개별적으로 패턴화하도록 폴리이미드 층을 광학적으로 스캐닝하거나 "페인팅"하는데 사용될 수 있다.
도 9a, 도 9b 및 도 9c에 도시된 바와 같이, 또 다른 실시예의 분리된 아일랜드 전극 구조체(800)를 포함하는 GaN 전력 트랜지스터는 도 4 내지 도 8의 이전 세트들에 도시된 것들과 유사한 복수의 분리된 아일랜드들을 포함한다. 따라서, 도 9a에 예시된 바와 같이, 구조체(800)는 활성 영역들(872), 비활성 영역들(870), 소스 전극들(820), 드레인 전극들(822), 게이트 전극들(826), 소스 컨택트 패드들(840), 드레인 컨택트 패드들(842), 및 게이트 컨택트 패드들(846)을 갖는 빌딩 블록(802)을 포함한다. 도 9a에 도시된 배열은 매트릭스의 반복 패턴의 빌딩 블록(802)(또는 원시 셀)이 이전에 설명된 배열과 동일한 p2mg(IUC 표기법) 또는 22*(오비폴드 표기법) 대칭으로 배열되는 4 아일랜드들을 포함한다는 점에서, 상기 설명된 실시예들과 도시된 것과 유사하다. 그러나, 이러한 실시예에서, 게이트 연결부들은 각각의 인접 아일랜드 사이에 행 방향으로 센터링된다. 4개의 아일랜드(804-1, 804-2, 804-3 및 804-4)를 포함하는 하나의 빌딩 블록(802)은 도 8b에 확대 도시된다. 이러한 중심 공급 게이트 배열(즉, "포크형 게이트(forked gate)" 또는 "이분기 중심 게이트(bi-furcated centered gate)" 배열)은 각각의 게이트 전극의 게이트 연결 길이를 2등분한다. 이러한 구조체는 공통/공유 소스 연결부를 갖는다. 또한, 예시된 바와 같이, y 축을 따라 열 방향으로 공유 소스 페닌슐라가 있다. 이러한 구조체에서, 이전에 설명된 실시예들과 달리, GaN/AlGaN 헤테로 접합 구조체를 포함하는 활성 2DEG 영역(872)은 도 9c에 도시된 바와 같이, 각각의 아일랜드 사이에서 행 방향을 따라 y 방향으로 연장된다. 그러나, GaN 층(816)만을 포함하는 비활성 영역(870)은 아일랜드들의 각각의 행 사이에서 x 방향으로 연장된다. 이러한 실시예의 구조체는 밀도 및 효율의 개선을 제공하며, 즉 아일랜드들 사이에서 각각의 행을 따라 y 방향으로 연장되는 영역들(872)은 또한 활성 2DEG 영역들이다.
결함 아일랜드를 분리하기 위해, 장애/결함 아일랜드의 드레인 및 게이트를 분리/격리하는 것만이 필요하다. 장애 아일랜드의 소스가 분리되지 않으므로, 나머지 소스 연결부가 일부 부유 커패시턴스를 도입한다는 점에서, 공통 소스 연결 연결부를 가질 시에 불이익이 있다. 그럼에도 불구하고, 이러한 불이익은 디바이스의 큰 크기의 전체 커패시턴스와 비교할 때 작다. 도 9c는 GaN 층(816) 및 위에 놓인 AlGaN 층(818)을 포함하는 GaN/AlGaN 헤테로 구조체 층들에 의해 정의되는 활성 영역들이 이러한 실시예에 대해 어떻게 패턴화되는지를 예시한다. 즉, 각각의 빌딩 블록 내에서, 및 빌딩 블록들 사이에서, 4개의 아일랜드들은 x 방향으로 아일랜드들의 행들 사이에서 연장되는 영역들(870)에 의해 분리되지만, 활성 영역(872)은 y 방향으로 아일랜드들의 열들 사이에서 연장된다. 소스, 드레인 및 게이트 컨택트들은 각각의 아일랜드가 적절히 독립적으로 프로빙, 테스팅 및 분리될 수 있게 하기 위해 제공된다.
각각의 아일랜드가 장애들을 로케이팅하기 위해 전기적으로 개별 테스팅될 수 있지만, 테스팅에 대한 다른 더 효율적인 접근법은 행이 양호 또는 불량인지를 판단하기 위해, 아일랜드들의 각각의 행을 전체로서 연결하고 테스팅하는 것이다. 예를 들어, 아일랜드들의 2% 내지 3%만이 장애를 갖는 반면에, 대부분의 아일랜드들 및 아일랜드들의 행들이 양호인 것으로 예상될 수 있다. 불량 행이 검출되는 경우, 그러한 행 내의 개별 아일랜드들, 또는 아일랜드들의 세트들은 이때 장애를 갖는 임의의 아일랜드(들)를 로케이팅하기 위해 테스팅된다. 따라서, 장애 아일랜드들은 더 빠르게 로케이팅, 매핑, 및/또는 분리될 수 있다.
상기 설명된 실시예들에서, 장애 아일랜드들은 절연재를 적절히 결함 아일랜드들의 소스, 드레인 및/또는 게이트 패드들 중 하나 이상 위에 배치함으로써, 즉 금속 상호연결 층들이 나중에 형성될 때 전기 연결들을 차단하기 위해 분리될 수 있다. 그러나, 다른 접근법은 모든 소스, 드레인 및 게이트 패드들에 전기적 컨택트들을 구성하는 것 및 그 다음에 테스팅에 의해 생성되는 양호 및 불량 아일랜드들의 맵에 기초하여, 양호 아일랜드들에만 연결하기 위해 소스, 드레인, 및 게이트 스트랩들을 패턴화함으로써, 상호연결 금속화의 맞춤형 패턴화, 즉 다음 레벨의 상호연결에 의해 양호 아일랜드들만을 선택적으로 연결하는 것으로 진행하는 것이다.
하나 이상의 금속화 층들의 선택적 형성의 임의의 공지된 방법이 사용될 수 있다. 직접 기록 전자빔 방법은 모든 양호 아일랜드들을 연결하기 위해 상호연결 금속을 정의하는데 사용될 수 있다.
또 다른 실시예는 도 10a 내지 도 10e에 도시된다. 도 10a에 예시된 바와 같이, 각각의 아일랜드는 도 9에 도시된 것들과 유사하게, 성곽형상 소스 전극(920) 및 드레인 전극(922)을 가지며, 게이트 전극(926)은 채널 영역들 위에서 각각 인터리빙된 소스 및 드레인 페닌슐라들(930 및 932) 사이에 이어진다. 아일랜드들의 인접 쌍들은 공통 소스 전극(920)을 공유한다. 이러한 구조체는 최적화된 게이트 레이아웃 및 더 낮은 게이트 저항을 제공하기 위해 멀티레벨 금속이 전극 금속화에 어떻게 이용되는지의 일 예를 예시한다. 1레벨의 금속화는 드레인 페닌슐라들(932)을 포함하는 각각의 드레인 전극(922)뿐만 아니라, 소스 페닌슐라들(930)을 포함하는 각각의 소스 전극(920)을 정의한다. 소스 컨택트 영역들(940)은 소스 전극(920) 상에 제공되고 드레인 컨택트 영역들(942)은 드레인 전극들(922) 상에 제공된다. 이들의 부분들은 도 10b에 도시된 확대 개략도로 더 상세히 예시된다. 도 10c에 확대 개략도로 예시된 바와 같이, 각각의 게이트 전극(926), 게이트 패드(946) 및 게이트 필드 플레이트(985)는 다른 금속화 층에 의해 제공된다. 2개 이상의 금속화 층들을 사용함으로써 소스 및 게이트 금속 층들은 하나가 다른 하나 위에 적층되며, 즉 적절한 절연 층에 의해 분리될 수 있다. 예를 들어, 도시된 바와 같이, 소스 전극의 부분은 게이트 컨택트(946)로 연장되는 게이트(926)의 부분을 넘는다. 도 10d는 2개의 아일랜드들(904-1 및 904-2)을 포함하는 어레이의 하나의 빌딩 블록의 도면을 도시한다. 다른 실시예들에 대해 설명되는 바와 같이, 이러한 빌딩 블록은 더 큰 어레이를 생성하기 위해 반복 패턴으로 배열될 수 있다. 도 10e는 2DEG 영역들을 포함하는 활성 영역들(972), 및 도 9c에 도시된 것들과 유사하게 패턴화되는 아일랜드들의 행들 사이의 분리 영역들(비활성 영역들)(970)을 개략적으로 도시한다.
요약하면, 테스팅 및 장애 분리를 용이하게 하는 분리된 아일랜드 토폴로지에 기초하여 대면적, 큰 게이트 폭 GaN 전력 트랜지스터를 제공하는 본 발명의 실시예들이 설명된다. 이해되는 바와 같이, 유사한 분리된 아일랜드 토폴로지는 또한 GaN 다이오드들에 적용가능하다.
상기 설명된 바와 같이, 본 발명의 특정 실시예들에 따른 GaN 전력 트랜지스터 구조체들이 설명되며, GaN 반도체 층은 2DEG 채널 영역을 제공하기 위해, 실리콘 카바이드 또는 실리콘 기판 상에 형성되는 GaN/AlGaN 헤테로 구조체 층을 포함한다. 이러한 구조체들은 예로서, 노멀리 온(normally-on) 질화물 반도체 트랜지스터들로 설명되지만, 분리된 아일랜드 구조체는 또한 노멀리 오프 질화물 반도체 트랜지스터들을 위해 사용될 수 있다.
컨택트 구조체, 즉 예를 들어 볼/범프 또는 비아 컨택트 기술이 사용되는지에 따라, 기판은 도전성일 수 있거나 도전성이 아닐 수 있고, 실리콘 카바이드, 또는 실리콘, 또는 다른 적절한 재료를 포함할 수 있다. 버퍼 층은 에피택셜 층들의 형성이 상기 설명된 GaN/AlGaN 헤테로 층과 같은 질화물 반도체 헤테로 접합 구조체를 형성할 수 있게 하기 위해, 필요하다면 기판 상에 제공될 수 있다. 에피택셜 층들은 각각의 아일랜드에 대한 디바이스 구조체의 2DEG 영역을 포함하는 활성 영역을 정의하도록 적절한 공지된 공정에 의해 패턴화된다.
상기 설명된 구조체들은 새로운 테스팅 및 장애 분리 방법, 즉 디바이스 구조체를 테스팅/제작하는 방법을 허용하며, 방법은 각각의 아일랜드를 순차적으로 테스팅하는 단계; 결함 아일랜드들을 식별하고 매핑하는 단계; 양호 아일랜드들을 선택적으로 상호연결하는 단계 및 불량 아일랜드들을 분리하는 단계를 포함한다. 테스팅 순서는 각각의 아일랜드를 개별적으로 테스팅하는 것을 수반할 수 있다. 대안적으로, 아일랜드들의 세트들, 예를 들어 아일랜드들의 전체 행이 테스팅될 수 있다. 그 다음, 장애 세트들은 장애 아일랜드들을 식별하기 위해 아일랜드들 또는 개별 아일랜드들의 서브세트들에서 더 테스팅될 수 있다.
제작 및 테스팅 순서들은 상이한 방식들로 구현될 수 있다. 예를 들어, 테스팅은 패시베이션 후에 및 전기 프로빙 및 테스팅을 허용하기 위해 충분한 크기의 컨택트 패드들의 형태로 각각의 아일랜드에 대한 전기 컨택트들을 형성한 후에 행해질 수 있다. 그 다음, 테스팅 후에, 위에 놓인 상호연결 구조체는 상이한 시설에서 완성될 것이다. 대안적으로, 가능하면, 전기 테스팅은 웨이퍼 제작 시설에서의 위에 놓인 상호연결 구조체의 완성 전에, 웨이퍼 제작 동안에 행해질 수 있다.
본 발명의 일 실시예에 따른 GaN 고전자 이동도 트랜지스터(GaN HEMT)를 포함하는 칩(1000)은 도 11에 도시된다. 그것은 상기 설명된 것과 유사하게, 복수의 아일랜드 영역들의 어레이를 정의하기 위해 패턴화되는 GaN 반도체 층, 즉 GaN/AlGaN 헤테로 구조체가 형성되는 실리콘 기판과 같은 기판(1012)을 포함한다. 그 다음, 소스, 드레인, 및 게이트 전극들은 분리된 아일랜드들의 어레이, 즉 4 x 4 빌딩 블록들을 형성하기 위해 도 9에 예시된 바와 같이 정의된다. 그 다음, 금속화 층들은 소스 스트랩(1090), 드레인 스트랩(1092) 및 게이트 스트랩들(1096)을 정의하기 위해 패턴화된다.
도 12는 실리콘 기판, 도 11에 도시된 것과 유사하고, 소스 스트랩(1190), 드레인 스트랩(1192) 및 게이트 스트랩들(1196)을 정의하기 위해 패턴화되는 금속화 층들을 포함하는, 기판의 제1 영역 상에 형성되는 대면적, 노멀리 온, GaN 분리된 아일랜드 토폴로지 트랜지스터, 및 MOSFET 드라이버들이 캐스코드 구성으로 GaN 트랜지스터에 직접 상호연결되도록 기판의 인접 영역 상에 실장되는 한 쌍의 MOSFET 드라이버 회로들(1182)을 포함하는 또 다른 실시예에 따른 하이브리드 디바이스/시스템/어셈블리(1100)를 도시한다. 따라서, 이러한 어셈블리는 실리콘-온-GaN-온-실리콘 하이브리드 구조체를 제공한다. 예시되지 않은 일부 대안 실시예들에서, 3 또는 4개의 큰 Wg 트랜지스터들은 하나의 기판 상에 제공될 수 있다.
따라서, 질화물 반도체 디바이스 구조체들, 디바이스들 및 시스템들은 분리된 아일랜드 토폴로지에 기초하여 제공된다. 이러한 배열에서, 각각의 아일랜드는 그것의 이웃들과 관계없이 개별적으로 전기 테스팅될 수 있다. 따라서, 디바이스 또는 웨이퍼의 전체 영역에 걸친 양호 아일랜드들 및 결함 아일랜드들의 맵이 생성될 수 있다. 더욱이, 어레이의 각각의 아일랜드가 분리되기 때문에, 양호 아일랜드들이 멀티아일랜드 디바이스를 형성하기 위해 상호연결될 때, 결함 아일랜드들이 연결되지 않고 따라서 분리된다. 예를 들어, 대면적 트랜지스터에 있어서, 각각의 결함 아일랜드에서, 소스, 드레인 및 게이트 전극들 각각은 인접 양호 아일랜드들의 소스, 드레인 및 게이트 전극들에의 연결들에 대한 최소 중단으로 분리될 수 있다. 아일랜드에 대한 모든 연결 소자들, 즉 소스, 드레인 및 게이트 연결부들의 제거는 임의의 잔여 커패시턴스들, 전기 쇼트들, 또는 다른 문제들을 감소시키는데 유리할 수 있다.
분명해지는 바와 같이, 이러한 분리된 아일랜드 구조체는 또한 유사한 멀티아일랜드 토폴로지를 사용하여 멀티아일랜드 다이오드들에 적용가능하다. 이러한 기술은 단위 면적 당 더 높은 결함 밀도들을 갖는 기판들 상에 대면적 디바이스들을 제작할 때 수율을 증가시키는데 특히 적용가능하다. 예를 들어, 테스트 방법 및 상호연결 방식은 저비용 실리콘 기판 상에 형성되는 GaN 헤테로 구조체를 포함하는 것들과 같은 질화물 반도체들에 특히 적용가능하다.
각각의 개별 아일랜드의 전기 테스팅, 및 어레이의 양호 및 불량(결함) 아일랜드들의 식별 및 매핑을 용이하게 하는 GaN 전력 트랜지스터들 또는 다이오드들에 대한 멀티아일랜드 디바이스 구조체가 제공된다.
양호 및 불량(결함) 아일랜드들의 테스팅, 및 식별 후에, 어레이의 아일랜드들 사이의 전기 연결부들에는 결함 아일랜드들의 분리가 선택적으로 제공된다. 예를 들어, 결함이 있거나 전기적 사양들을 충족시키지 못하는 불량 아일랜드들은 유전체 절연 코팅을 결함 아일랜드의 게이트, 소스, 및/또는 드레인 컨택트(테스트) 패드들 중 하나 이상에 제공함으로써 테스팅 후에 분리될 수 있다. 대안적으로, 유전체 절연 층은 전체 어레이 위에 제공될 수 있고, 그 다음에 컨택트 개구부들은 요구되는 바와 같이, 모든 양호 아일랜드들의 소스/드레인 및 게이트 전극들에 선택적으로 개방되는 반면에, 결함 아일랜드들은 그들의 컨택트들 위에서 절연 층에 의해 분리된다.
요약하면, 일 또는 양 방향들로 아일랜드들 사이의 분리는 각각의 아일랜드의 소스, 드레인 및 게이트 전극들의 적절한 레이아웃 및 배치에 의해, 및/또는 디바이스 영역 위에 아일랜드들의 어레이의 활성 2DEG 영역들의 적절한 패턴화에 의해 제공될 수 있다. 따라서, 본원에 설명되는 실시예들에서, 활성 영역은 드레인 전극 또는 드레인 페닌슐라로부터 적절히 이격되는 소스 전극 또는 소스 페닌슐라, 개재되는 게이트 전극, 및 기본 GaN/AlGaN 2DEG 영역(즉, 2DEG에 관한 S-G-D)을 필요로 한다.
GaN/AlGaN 헤테로 층이 인접 소스 및 드레인 영역들 사이, 또는 인접 아일랜드들 사이의 채널 영역에 존재하지 않으면, 이때 영역은 활성이 아니고 임의의 추가 분리 수단이 요구되는 것없이 아일랜드들 사이의 전기 분리를 제공할 것이다.
2개의 S-S 또는 2개의 D-D 영역들 및 무 게이트(no gate) 사이에 2DEG 영역이 있으면, 이때 그러한 2개의 영역은 전기적으로 연결되며, 실제로 2DEG 영역에 의해 함께 쇼트될 것이다. 게이트는 2DEG 채널을 턴 온 또는 오프하기 위해 존재한다. 일부 실시예들에서, 인접 아일랜드들이 공통 소스를 공유하는 경우에, 게이트는 아일랜드들 사이의 영역에 요구되지 않는다.
일부 실시예들에서, 컨택트들은 인접 아일랜드들의 쌍들 또는 그룹들의 동시 테스팅을 용이하게 하기 위해 배열될 수 있고, 그 다음에, 한 쌍 또는 그룹이 그룹 테스트를 실패하면, 이러한 그룹 내의 개별 아일랜드들은 하나 이상의 결함 아일랜드들을 분리하기 위해 개별적으로 테스팅될 수 있다.
유리하게, 아일랜드 전극들의 큰 어레이를 갖는 대면적 반도체 디바이스, 가능하다면 10mm x 10mm 디바이스 내의 결함 아일랜드들의 식별 및 매핑은 각각의 반도체 디바이스가 총 게이트 폭(Wg) 또는 다른 파라미터들과 같은 사양들에 기초하여 비닝될 수 있게 한다. 따라서, 방법은 상이한 사양들에 기초하여 비닝되는 디바이스들의 100%에 가까운 수율을 획득할 가능성을 제공한다.
이러한 테스팅 및 장애 분리 방법은 상당히 감소된 테스트 시간에 큰 다이들의 결함 검출 및 매핑을 위한 테스팅에 실제 접근법들을 용이하게 하는 동안, 반도체 디바이스들이 큰 다이들 상에 생산되는 것을 허용한다. 그 다음, 훨씬 더 높은 수율을 갖는 대면적 디바이스들을 제작하는 것이 실현가능해진다.
대면적 다이들 내의 장애 검출에 대한 이러한 접근법은 또한 공통 기판 상에 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 갖는 GaN 디바이스들의 하이브리드 집적을 고려하는 것을 실제로 실현가능하게 한다. 일 예로서, 스위칭 트랜지스터들과 같은 GaN 전력 디바이스들에 대해, 이것은 GaN 디바이스가 5mm x 7mm 다이와 같은 대면적 다이 상에 제작되는 것을 허용하며, 대면적 다이는 노멀리 온 디바이스를 제공하기 위해, 5mm x 5mm GaN 트랜지스터 및 드라이버 MOSFET 디바이스가 실장되고 캐스코드 구성으로 직접 전기적으로 연결되는 인접 다이 영역을 포함한다. 예를 들어, 드라이버 MOSFET에는 GaN 트랜지스터의 소스 연결부와 직접 접촉하는 후면 측/기판 드레인 컨택트가 제공될 수 있다. 이것은 GaN 트랜지스터와 드라이버 MOSFET 사이에 매우 낮은 인덕턴스를 갖는 실리콘-온-GaN-온-실리콘 디바이스 구조체를 제공한다.
다른 실시예들(예시되지 않음)에 따른 디바이스 구조체들은 대면적 다이오드들을 포함할 수 있다. 예를 들어, 질화물 반도체 다이오드는 기판 상에 디바이스 영역의 활성 영역들을 정의하는 질화물 반도체 층을 갖는 기판을 포함하며, 상기 활성 영역들은 2DEG 영역들을 포함한다. 아일랜드들의 어레이는 질화물 반도체 층 상에 정의되며, 아일랜드들의 어레이는 제1 및 제2 방향들로 디바이스 영역 위에 연장된다. 각각의 아일랜드는 아일랜드의 활성 영역 상에 형성되는 애노드 아일랜드 전극 및 캐소드 아일랜드 전극을 가지며, 채널 영역을 그들 사이에 정의하기 위해 아일랜드의 활성 영역 위에서 이격되고, 각각의 전극 상에 각각의 컨택트 영역을 갖는다. 아일랜드들의 어레이의 각각의 아일랜드의 애노드 및 캐소드 아일랜드 전극들은 상기 제1 및 제2 방향들 중 적어도 하나로 인접 아일랜드들로부터 전기적으로 분리되도록 배열된다. 애노드 상호연결부는 애노드 아일랜드 전극들을 병렬로 상호연결하고 캐소드 상호연결부는 캐소드 아일랜드 전극들을 병렬로 상호연결하며, 애노드 및 캐소드 상호연결부들은 양호 아일랜드들을 선택적으로 연결하고 결함 아일랜드들의 전기 분리를 제공하도록 구성된다.
산업상 이용가능성
본원에 개시되는 GaN 전력 트랜지스터들 및 다이오드들에 대한 분리된 아일랜드 토폴로지는 장애 검출 및 매핑을 위한 테스팅을 용이하게 하고, 그 후 결함 아일랜드들의 전기 분리와, 아일랜드들의 어레이의 각각의 아일랜드의 소스, 드레인 및 게이트 전극들의 선택적 상호연결을 가능하게 한다. 이러한 토폴로지는 또한 질화물 반도체 기술들을 사용하는 전력 트랜지스터들 및 다이오드들에 및 노멀리 온 및 노멀리 오프 트랜지스터들 둘 다에 더 일반적으로 적용가능하다.
본 발명의 실시예들이 상세히 설명되고 예시되었지만, 동일한 것은 단지 예시 및 예로서 해석되고 제한으로서 해석되지 않아야 하며, 본 발명의 범위는 첨부된 청구항들에 의해서만 제한된다는 점이 분명히 이해되어야 한다.
Claims (29)
- 질화물 반도체 디바이스로서,
기판;
상기 기판의 디바이스 영역 상에 형성되고, 멀티아일랜드 트랜지스터(multi-island transistor)의 아일랜드들의 어레이에 대한 복수의 활성 영역들을 정의하는 헤테로-층 구조체(hetero-layer structure)를 포함하는 질화물 반도체 층 - 상기 아일랜드들의 어레이는 상기 디바이스 영역 위에서 제1 및 제2 방향들로 연장됨 - 을 포함하며;
상기 활성 영역들 각각은 상기 디바이스 영역의 개재 비활성 영역에 의해 인접 활성 영역들로부터 분리되는 2차원 전자 가스(two dimensional electron gas)(2DEG) 영역을 포함하고;
각각의 아일랜드는 상기 아일랜드의 각각의 활성 영역 상에 형성되는 소스 전극, 드레인 전극 및 게이트 전극을 갖고, 각각의 소스 전극은 복수의 소스 페닌슐라들(peninsulas)을 갖고, 각각의 드레인 전극은 복수의 드레인 페닌슐라들을 갖고, 상기 소스 및 드레인 페닌슐라들은 채널 영역을 그들 사이에 정의하기 위해 상기 아일랜드의 활성 영역 위에서 인터리빙되고 이격되고, 상기 게이트 전극은 상기 채널 영역 위에서 상기 질화물 반도체 층 상에 형성되고 상기 아일랜드에 걸쳐 상기 소스 및 드레인 페닌슐라들 사이에 이어지고;
각각의 소스 전극은 소스 컨택트 영역을 갖고, 각각의 드레인 전극은 드레인 컨택트 영역을 갖고, 각각의 게이트 전극은 게이트 컨택트 영역을 갖고;
상기 어레이는 아일랜드들의 행들 및 열들을 포함하고, 상기 어레이의 각각의 아일랜드의 상기 소스 및 드레인 전극들은,
상기 제1 방향에서, 상기 어레이의 에지들을 제외하고, 각각의 소스 전극이 인접 아일랜드의 소스 전극에 인접하여 위치되고, 각각의 드레인 전극이 인접 아일랜드의 드레인 전극에 인접하여, 비활성 영역을 포함하는 분리를 인접 아일랜드들 사이에서 상기 제1 방향으로 제공하고;
상기 제2 방향에서, 상기 어레이의 에지들을 제외하고, 적어도 일부 소스 전극들이 인접 아일랜드의 소스 전극에 인접하여 위치되고, 적어도 일부 드레인 전극들이 인접 아일랜드의 드레인 전극에 인접하여 위치되어, 비활성 영역을 포함하는 분리를 인접 아일랜드들의 세트들 사이에서 상기 제2 방향으로 제공하도록 배열되고;
각각의 소스 전극 컨택트 영역은 소스 컨택트 패드를 포함하고, 각각의 드레인 전극 컨택트 영역은 드레인 컨택트 패드를 포함하고, 각각의 게이트 전극 컨택트 영역은 게이트 컨택트 패드를 포함하며, 상기 컨택트 패드들은 아일랜드들 사이에서 상기 제1 방향으로 연장되는 상기 기판의 비활성 영역들 위에 위치되고;
위에 놓인 상호연결 구조체가 적어도 하나의 유전체 절연 층 및 적어도 하나의 금속화 층을 포함하고;
상기 적어도 하나의 유전체 절연 층은 결함 아일랜드들의 컨택트 패드들을 전기적으로 분리하면서, 컨택트 개구부들을 비결함 아일랜드들의 소스, 드레인 및 게이트 컨택트 패드들에만 제공하도록 패턴화되고;
상기 적어도 하나의 금속화 층은,
다수의 아일랜드들의 소스 전극들을 병렬로 상호연결하는 소스 상호연결부;
다수의 아일랜드들의 드레인 전극들을 병렬로 상호연결하는 드레인 상호연결부; 및
다수의 아일랜드들의 게이트 전극들을 상호연결하여 공통 게이트를 형성하는 게이트 상호연결부를 제공하고,
상기 위에 놓인 상호연결 구조체는 그것에 의해 상기 멀티아일랜드 트랜지스터의 비결함 아일랜드들을 선택적으로 상호연결하고 결함 아일랜드들의 전기 분리를 제공하는, 질화물 반도체 디바이스. - 제1항에 있어서, 개별 아일랜드들의 상기 소스, 드레인 및 게이트 전극 컨택트 영역들의 상기 컨택트 패드들은 상기 위에 놓인 상호연결 구조체의 형성 전에 결함 아일랜드들의 식별을 위한 전기 프로빙 및 테스팅을 위해 요구되는 80㎛ 직경 또는 80㎛×80㎛의 최소 크기를 갖는, 질화물 반도체 디바이스.
- 제1항에 있어서, 상기 제2 방향에서, 상기 어레이의 에지들을 제외하고, 각각의 소스 전극은 인접 아일랜드의 소스 전극에 인접하여 위치되고, 각각의 드레인 전극은 인접 아일랜드의 드레인 전극에 인접하여 위치되어 비활성 영역을 포함하는 분리를 각각의 인접 아일랜드 사이에서 상기 제2 방향으로 제공하는 질화물 반도체 디바이스.
- 제1항에 있어서, 상기 제2 방향에서, 상기 어레이의 에지들을 제외하고, 한 세트의 아일랜드들에 대해, 적어도 하나의 소스 전극의 측면은 인접 아일랜드의 소스 전극에 인접하여 위치되거나, 적어도 하나의 드레인 전극의 측면은 인접 아일랜드의 드레인 전극에 인접하여 위치되어 비활성 영역을 포함하는 분리를 인접 아일랜드들의 세트들 사이에서 상기 제2 방향으로 제공하는 질화물 반도체 디바이스.
- 제1항에 있어서, 상기 아일랜드들의 어레이의 4개의 아일랜드들의 각각의 그룹에 대해, 상기 소스 및 드레인 전극들은 아일랜드들의 각각의 행 사이에서 분리를 제공하도록 배열되는 질화물 반도체 디바이스.
- 제1항에 있어서, 상기 어레이의 아일랜드들의 행들 및 열들은 한 그룹의 4개의 아일랜드들의 반복 패턴으로 배열되고, 상기 소스 및 드레인 전극들은 아일랜드들의 적어도 각각의 행 사이에서 분리를 제공하도록 배열되는 질화물 반도체 디바이스.
- 제1항에 있어서, 상기 제1 및 제2 방향들로의 인접 아일랜드들의 소스 전극들은 아일랜드들의 행들의 각각의 인접 쌍에 대한 공통 소스 전극을 형성하기 위해 결합되는 질화물 반도체 디바이스.
- 제7항에 있어서, 아일랜드들의 행들에 대하여, 2DEG 영역이 상기 행의 인접 아일랜드들 사이에서 연장되고, 상기 인접 아일랜드들의 상기 소스 및 드레인 전극들이 아일랜드들의 각각의 열 사이에 활성 영역을 제공하도록 더 배열되는 질화물 반도체 디바이스.
- 제8항에 있어서, 행 방향으로의 인접 아일랜드들의 소스 전극들은 상기 행의 적어도 부분에 걸쳐 공통 소스를 형성하기 위해 상호연결되는 질화물 반도체 디바이스.
- 제7항에 있어서, 노멀리 온 디바이스(normally-on device)의 경우, 각각의 아일랜드에 대해, 상기 게이트 전극의 컨택트 영역은 상기 각각의 아일랜드의 소스 컨택트 영역의 근방에서 상기 비활성 영역 위에 배열되는 질화물 반도체 디바이스.
- 제1항에 있어서, 각각의 아일랜드의 상기 소스 전극들 및 드레인 전극들의 상기 컨택트 패드들은 각각의 개별 소스 및 드레인 전극의 프로몬토리들(promontories) 상에 제공되며, 상기 프로몬토리들은 상기 비활성 영역 위에 연장되는 질화물 반도체 디바이스.
- 제1항에 있어서, 중심 공급 게이트 배열(center-fed gate arrangement)을 포함하며, 제1 방향으로의 각각의 인접 아일랜드 쌍의 게이트 컨택트 영역들은 각각의 인접 아일랜드 쌍과 각각의 아일랜드 게이트 전극의 중심 영역을 그것의 각각의 게이트 컨택트 패드에 연결하는 게이트 연결부 사이의 비활성 영역 위에 센터링되는 게이트 컨택트 패드들을 포함하는 질화물 반도체 디바이스.
- 제1항에 있어서, 상기 어레이는 4개의 아일랜드들의 빌딩 블록의 반복 패턴으로 배열되는 복수의 아일랜드들을 포함하는 질화물 반도체 디바이스.
- 제13항에 있어서, 상기 빌딩 블록의 4개의 아일랜드들은 p2mg 대칭을 갖는 패턴으로 배열되는 질화물 반도체 디바이스.
- 제1항에 있어서, 상기 게이트 상호연결부는 상기 제1 방향으로 연장되고 인접 아일랜드들의 게이트 컨택트들을 상호연결하는 하나 또는 복수의 게이트 스트랩들(gate straps)을 포함하고; 상기 소스 상호연결부는 상기 제1 방향으로 연장되고 인접 아일랜드들의 소스 전극들을 상호연결하는 하나 또는 복수의 소스 스트랩들을 포함하고; 상기 드레인 상호연결부는 상기 제1 방향으로 연장되고 인접 아일랜드들의 소스 전극들을 상호연결하는 하나 또는 복수의 드레인 스트랩들을 포함하는 질화물 반도체 디바이스.
- 제1항에 있어서,
상기 소스, 드레인 및 게이트 상호연결부들은 소스 컨택트 패드들의 각각의 인접 쌍을 상호연결하는 소스 수퍼 패드들(source super pads), 드레인 컨택트 패드들의 각각의 인접 쌍을 상호연결하는 드레인 수퍼 패드들, 게이트 컨택트 패드들의 각각의 인접 쌍을 상호연결하는 게이트 수퍼 패드들을 정의하는 금속화 층;
서로로부터 상기 소스, 드레인 및 게이트 수퍼 패드들을 분리하는 분리 층; 및
소스, 드레인 및 게이트 스트랩들을 정의하는 위에 놓인 전도성 층, 및 상기 소스, 드레인 및 게이트 스트랩들로부터 상기 분리 층을 통해 각각의 소스, 드레인 및 게이트 수퍼 패드들로 연장되는 전도성 비아들
을 더 포함하는 질화물 반도체 디바이스. - 제1항에 있어서, 상기 질화물 반도체 헤테로 구조체 층은 상기 2DEG 활성 영역들을 정의하는 질화 갈륨/질화 알루미늄 갈륨(GaN/AlGaN) 헤테로구조체 층을 포함하고, 상기 위에 놓인 상호연결 구조체는 큰 게이트 폭 멀티아일랜드 GaN HEMT(고전자 이동도 트랜지스터)를 형성하기 위해 상기 어레이의 각각의 비결함 아일랜드의 소스, 드레인 및 게이트 전극들을 상호연결하는 질화물 반도체 디바이스.
- 제17항에 있어서, 실리콘 또는 실리콘 카바이드 기판 상에 제작되고, 상기 GaN HEMT 트랜지스터에 인접한 기판 상에 실장되고, 캐스코드 구성으로 그것에 직접 상호연결되는 적어도 하나의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 드라이버 칩을 더 포함하는 질화물 반도체 디바이스.
- 제1항에 있어서, 개별 아일랜드들의 소스, 드레인 및 게이트 전극 컨택트 영역들의 상기 컨택트 패드들은 상기 위에 놓인 상호연결 구조체의 형성 전에 결함 아일랜드들의 식별을 위한 전기 프로빙 및 테스팅을 위해 요구되는 25㎛ 직경의 최소 크기를 갖는, 질화물 반도체 디바이스.
- 제3항에 있어서, 상기 아일랜드들의 행들과 열들 사이에서 상기 제1 및 제2 방향으로 연장하는 상기 디바이스 영역의 개재 비활성 영역들(intervening inactive regions)에 의해, 각각의 아일랜드의 2DEG 영역이 각각의 인접 아일랜드의 2DEG 영역으로부터 분리되는, 질화물 반도체 디바이스.
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