JP3549425B2 - 半導体装置及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、より詳細には、ＬＳＩの配線間容量の低減化を図る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの性能の向上は、基本的に素子の集積度を高めること、すなわち素子の微細化を図ることにより達成できる。しかし、素子の集積度が極端に高くなると、
１）配線サイズ（配線幅、膜厚）のコンパクト化により、配線が高抵抗化し、
２）配線スペースのコンパクト化により、配線間の容量が増大するため、
ＬＳＩの動作速度がＲＣ遅延に律速されるようになる。
抵抗に関しては、アルミニウム合金より抵抗率が３０％低い銅を用いることが研究されている。
容量に関しては、配線間の材料として低誘電率材料であるＳｉＯＦ又は有機系材料が研究されており、さらに、構造面においても研究がすすめられている。
例えば、特開平５−２１６１７号公報では、水平方向に併設された配線間を空洞にすることにより、配線間のさらなる低誘電率化を実現する方法が提案されている。
【０００３】
この方法によれば、まず、シリコン基板５０上にシリコン酸化膜５２を形成した後、Ａｌ配線パターン５３を形成する。続いて、Ａｌ配線パターン５３上にシリコン酸化膜５４、ＳＯＧ膜５５を形成する（図５（ａ））。次いで、シリコン酸化膜５４が露出するまでエッチバックした（図５（ｂ））後、得られたシリコン基板５０上にシリコン酸化膜５６を形成し、ＳＯＧ膜５５上であって、かつシリコン酸化膜５６に開口５６ａを形成する（図５（ｃ））。さらに、シリコン酸化膜５６上にＣＶＤシリコン酸化膜を形成し、エッチバックすることにより、シリコン酸化膜５６の開口５６ａの側壁にスペーサ５７を形成する（図５（ｄ））。続いて、フッ酸を用いたウェットエッチング法により開口５６ａ下のＳＯＧ膜５５を選択的にエッチバックして空洞５８を形成し（図５（ｅ））、得られたシリコン基板５０上に、シリコン酸化膜５９を形成して開口５６ａを閉じる（図５（ｆ））。シリコン酸化膜５９上に、再度ＳＯＧ膜５１を塗布し、その表面を平坦化する（図５（ｇ））。
【０００４】
また、特開平７−４５７０１号公報では、予め配線間に満たしておいた氷膜を蒸発させることにより同じレベルの配線間を空洞にする技術が提案されている。この方法によれば、まず、シリコン基板に、トランジスタ等の所望の素子を形成した後、ＣＶＤ法による酸化シリコン膜６１を形成し、酸化シリコン膜６１上に配線パターン６２を形成する（図６（ａ））。続いて、雰囲気を０℃以下にして水を滴下し、酸化シリコン膜６１表面に氷膜６３を形成し（図６（ｂ））、化学機械研磨により配線パターン６２が露出するまで氷膜６３を研磨する（図６（ｃ））。次いで、平坦化された氷膜６３上に、０℃以下の温度によりポーラスなシリコン酸化膜６５を形成する。この後、１００℃以上の熱処理を行うことにより、シリコン酸化膜６５の微細孔を介して、氷膜６３を構成していた水分６４が蒸発し、空洞６６が形成される（図６（ｄ））。
【０００５】
さらに、特開平９−２３７８３１号公報では、空洞を形成する部分にカーボン層を形成し、熱酸化あるいは酸素プラズマ処理により灰化することにより、水平方向、垂直方向の配線間を空洞にする技術が提案されている。
この方法によれば、まず、シリコン基板７１に、トランジスタ等の所望の素子を形成した後、ＣＶＤ法による酸化シリコン膜７２、スパッタリング法によりカーボン層７３、マスク材７４を順次形成し、このマスク材７４を用いて、カーボン層７３をパターニングする（図７（ａ））。続いて、配線パターン７５をカーボン層７３間に埋め込み（図７（ｂ））、マスク材７４を除去し、さらに、カーボン層７３及び配線パターン７５上に絶縁層７６を形成する（図７（ｃ））。次いで、酸素雰囲気下での熱処理又は酸素プラズマ処理により、カーボン層７３を灰化して配線パターン７５間に空洞７７を形成する（図７（ｄ））。
【０００６】
【発明が解決しようとする課題】
しかし、特開平５−２１６１７号公報の方法におけるウェットエッチング法や特開平７−４５７０１号公報での氷膜の使用は、後の工程において水分の完全除去が難しく、最終的に得られた半導体装置の信頼性を低下する恐れがある。
また、特開平７−４５７０１号公報の氷膜の蒸発や特開平９−２３７８３１号公報のカーボン層の灰化では、その構造及びその蒸気圧に起因して、工程中に空洞が破裂する可能性がある。
さらに、特開平９−２３７８３号公報のように、カーボン層上にシリコン酸化膜を形成する際、カーボン層中の炭素が酸化してガス化してしまうため、カーボン層上にシリコン酸化膜を形成する方法が制限される。加えて、炭素が酸素プラズマに触れるようなエッチングやレジストアッシングも制限される。
【０００７】
この発明は上記課題に鑑みなされたものであり、配線間の容量を低減する空洞を備えることにより、さらなる高速化を実現することができる半導体装置を提供するとともに、形成過程で生じる半導体装置の信頼性低下の要因及び配線の破裂等を極力排除することができる半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明によれば、配線を備える基板上の前記配線間に、絶縁膜を含む内壁で覆われてなる空洞を有し、前記内壁の前記空洞に面する一部が、金属層をシリサイド化反応により変換させた金属シリサイド層で形成されてなり、かつ前記空洞が、前記金属層をシリサイド化反応により前記金属シリサイド層に変換することにより形成されてなる半導体装置が提供される。
また、本発明によれば、基板上に第１絶縁膜及びシリコン層を形成する工程、配線を形成しようとする領域に存在する前記シリコン層を除去し、残存するシリコン層を被覆する第２絶縁膜を形成する工程、前記残存するシリコン層表面上の前記第２絶縁膜に１以上の開孔を形成する工程、前記第２絶縁膜の少なくとも１つの開孔を塞ぐように金属層を形成する工程、得られた基板を熱処理して前記金属層を金属シリサイド層に変換することにより、前記配線を形成しようとする領域間であって、前記第２絶縁膜に被覆された前記残存するシリコン層が存在した部分に空洞を形成する工程を含む半導体装置の製造方法が提供される。
【０００９】
さらに、本発明によれば、基板上に第１絶縁膜を形成する工程、配線を形成しようとする領域間の前記第１絶縁膜に溝を形成し、該溝をシリコン層で埋め込み、少なくとも該シリコン層を第２絶縁膜で被覆する工程、前記シリコン層表面上の前記第２絶縁膜に１以上の開孔を形成する工程、前記第２絶縁膜の少なくとも１の開孔を塞ぐように金属層を形成する工程、得られた基板を熱処理して前記金属層を金属シリサイド層に変換することにより、前記シリコン層が埋め込まれた第１絶縁膜の溝に空洞を形成する工程を含む半導体装置の製造方法が提供される。
【００１０】
また、本発明によれば、基板上に第１絶縁層、シリコン層／金属層又は金属層／シリコン層を形成する工程、前記シリコン層及び金属層を所望の形状にパターニングし、得られたシリコン層及び金属層を被覆する第２絶縁膜を形成する工程、得られた基板を熱処理して前記金属層を金属シリサイド層に変換することにより、前記シリコン層が存在した部分に空洞を形成する工程を含む半導体装置の製造方法が提供される。
【００１１】
【発明の実施の形態】
本発明の半導体装置は、絶縁膜を含む内壁で覆われてなる空洞を有し、前記内壁の前記空洞に面する一部が、金属層をシリサイド化反応により変換させた金属シリサイド層で形成されてなり、かつ前記空洞が、前記金属層をシリサイド化反応により前記金属シリサイド層に変換することにより形成されてなる。
【００１２】
本発明の半導体装置が形成される基板は、通常半導体装置が製造される半導体基板であれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の半導体基板、ＳｉＣ、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等種々のものが挙げられる。なかでも、シリコン基板が好ましい。また、ＳＯＩ基板、つまり、通常支持基板上に、埋め込み絶縁膜、さらにその上に表面半導体層が形成されてなる貼り合わせＳＯＩ（ＢＥＳＯＩ）、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ Ｏｘｙｇｅｎ）型等の基板であってもよい。なお、支持基板としては、例えば、シリコン、ゲルマニウム等の半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体、サファイア、石英、ガラス、プラスチック等の絶縁性基板等、埋め込み絶縁膜としては、例えば膜厚５０〜５００ｎｍ程度のＳｉＯ_２ 膜、ＳｉＮ膜等、表面半導体層としては、例えば膜厚１５０〜２００ｎｍ程度のシリコン、ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等による薄膜が挙げられる。ＳＯＩ基板を用いることにより、通常の半導体基板を用いたデバイスよりも、さらに高速化が実現されたデバイスを得ることができ、ＲＣ遅延に対する対策として有効である。なお、基板には、ＰＭＯＳ、ＮＭＯＳ及びＣＭＯＳトランジスタ、バイポーラトランジスタ、デュアルゲート型トランジスタ、容量、抵抗等の素子や、メモリ及び／又は論理回路等の所望の回路、絶縁層、配線層等が形成されていてもよい。
【００１３】
基板が備える配線は、トランジスタやキャパシタ等の素子間、回路間、外部との電気的な接続を得るために導電層により形成されるものであり、その材料、形状、膜厚等は特に限定されるものではない。
【００１４】
本発明の半導体装置が有する空洞は、配線間において、通常、配線同士を電気的に分離するため又は配線を保護するため等により形成されている絶縁膜によって、実質的に被覆されて形成される空間、つまり、その内壁が実質的に絶縁膜で覆われてなる空間を意味するが、空洞の内壁の一部が、金属シリサイド層により形成されている、つまり、空洞がその外周の一部において金属シリサイド層と接するものである。また、本発明における空洞は、空洞の内壁の他の一部が配線、その他の導電層で形成されているもの、空洞の内壁に１つ以上の孔を有しているものも含まれる。ここで、孔とは、空洞が外気と接するように形成されるものを意味し、空洞が外気と接する場合には、内壁の金属シリサイド層が露出する部分が、パッシベーション膜にて直接又は間接に覆われてなるものも本発明の空洞に含まれる。空洞が外気と接し、その内壁がパッシベーション膜に覆われている場合には、最終的に得られる半導体装置の信頼性を高めるとともに、より一層の冷却効果とを得ることができる。また、配線間とは、基板表面に対する水平方向に存在する配線間と、多層配線構造のように垂直方向に依存する配線間と、多層配線構造における斜め方向に存在する配線間のいずれも含まれる。また、空洞は、一組の配線間に１つ形成されていてもよいし、２以上形成されていてもよい。空洞の大きさは特に限定されるものではなく、得られる半導体装置の配線のパターンにより適宜調整することができる。
【００１５】
空洞の内壁を覆うための絶縁膜としては、後述する金属シリサイド層を構成する金属と反応しにくい絶縁膜であることが好ましく、例えば、ＣＶＤ法によるシリコン酸化膜、ＣＶＤ法によるプラズマＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｏｘｙ Ｓｉｌａｎｅ）膜、ＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜、ＮＳＧ（Ｎｏｎｅ−Ｄｏｐｅｄ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜又はスピンコート法により塗布形成したＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、シリコン窒化膜等が挙げられる。なかでも、ＣＶＤ法によるシリコン酸化膜がより好ましい。
【００１６】
空洞の内壁の一部を覆う金属シリサイド層は、適切な熱処理によりＳｉが拡散種となり得る金属によるシリサイド層であれば、特にその材料は限定されないが、例えば、Ｔｉ、Ｈｆ、Ｖ、Ｔａ、Ｍｏ、Ｗ及びＦｅからなる群から選択される１種又は２種以上の金属又は合金のシリサイド層が挙げられる。具体的には、ＴｉＳｉ_２、ＨｆＳｉ_２、ＶＳｉ_２、ＴａＳｉ_２、ＭｏＳｉ_２、ＷＳｉ_２、ＦｅＳｉ_２等があげられる。金属シリサイド層が覆う空洞の内壁の一部の大きさは、空洞の大きさ、金属シリサイド層の種類、金属シリサイド層を形成する際の温度等により、適宜調整することができる。なお、この金属シリサイド層は、空洞の内壁の一部を覆うのみならず、配線自体又は配線の一部として機能させてもよい。
なお、空洞の内壁の一部を覆っていてもよい配線及び導電層は、例えば、ＴｉＳｉ_２、ＨｆＳｉ_２、ＶＳｉ_２、ＴａＳｉ_２、ＭｏＳｉ_２、ＷＳｉ_２、ＦｅＳｉ_２等により形成することができる。また、空洞の内壁の一部を覆っていてもよいパッシベーション膜は、例えば、シリコン窒化膜、ＰＳＧ（リンドープシリコン酸化膜）等により形成することができる。
【００１７】
本発明の半導体装置の製造方法は、シリコン層と金属層との反応における現象を利用することにより配線間に空洞を形成するものである。第１の現象としては、例えば、チタンのように拡散種がシリコンとなる金属層を用いて、シリコン層の一部を金属層と接触させ、シリコン層の他の部分は絶縁膜で被覆した場合、熱処理を行うことにより、金属層にシリコンの吸い上げ現象が生じ、シリコンが存在した部分に空洞が形成される。また、第２の現象として、例えば、チタンのような金属１に対してシリコン２．３の体積を反応させた場合、最終的に金属＋シリコンの体積は、初期の体積に対して約２．４／３．３に減少する。このため、金属層とシリコン層とを反応性の低い絶縁膜で被覆した場合、絶縁膜で覆われた部分は金属層とシリコン層とが反応して体積が減少し、空洞が形成される。
【００１８】
本発明の半導体装置の製造方法においては、まず、基板上に第１絶縁層及びシリコン層を形成し、配線を形成しようとする領域に存在する前記シリコン層を除去し、該シリコン層を被覆する第２絶縁膜を形成する。ここで、第１及び第２絶縁膜の材料は、特に限定されるものではなく、例えば、上述した絶縁膜と同様のものが挙げられる。なかでも、後述する金属層と反応しにくい材料であることが好ましく、例えば、ＣＶＤ法によるシリコン酸化膜が好ましい。なお、第１絶縁膜は、基板上に形成された素子や回路を被覆する層間絶縁膜として形成されていてもよく、また、第１絶縁膜を形成した後に平坦化処理が施されたものであってもよい。第１絶縁膜の膜厚は、例えば、５０００〜２００００Å程度が挙げられる。
【００１９】
第１絶縁膜上に形成されるシリコン層は、アモルファスシリコン、単結晶シリコン、多結晶シリコンのいずれからなる層であってもよいが、アモルファスシリコンからなる層であることが好ましい。シリコン層は、例えば、１０００〜１５０００Å程度の膜厚で形成することができる。このシリコン層は、後工程において、空洞が形成される領域を規定するものであり、通常、後工程で形成される配線間に存在するように形成する。具体的には、シリコン層は、第１絶縁膜上全面にシリコン層を形成した後、配線を形成しようとする領域に存在するシリコン層を、公知方法、例えば、フォトリソグラフィ及びエッチング工程等を用いてエッチング除去することにより形成する。
【００２０】
シリコン層を完全に被覆する第２絶縁膜は、後工程で形成される金属層とシリコン層との反応を防止することができる膜厚で形成することが好ましい。具体的には、１００〜１０００Å程度が挙げられる。
次いで、シリコン層表面上の第２絶縁膜に開孔を形成する。ここで形成する開孔は、１つ又は２つ以上でもよく、シリコン層の上面及び側面のいずれに配置する第２絶縁膜に形成してもよい。孔の大きさは、特に限定されるものではないが、１つの場合には、この孔を通してシリコン層と後述する金属層とのシリサイド化反応が行われることとなるため、シリサイド化反応が十分に行われる程度の大きさであることが必要である。つまり、孔の大きさは、シリコン層の膜厚、幅及び長さ等に応じて決定することができ、たとえば、１０μｍ□、２０００Åの膜厚のポリシリコン層の場合には、１μｍ程度の径の孔が挙げられる。また、２つ以上の場合には、少なくとも１つの孔は、最終的に形成された空洞が外気と接するための孔とすることが好ましく、例えば、空洞に隣接する配線によって発生した熱を効率的に放出できる程度の大きさとすることが好ましい。
【００２１】
続いて、第２絶縁膜上に金属層を形成する。金属層は、シリコン層とシリサイド化して金属シリサイドを形成することができる金属原子からなる層であれば特に限定されるものではなく、例えば、Ｔｉ、Ｈｆ、Ｖ、Ｔａ、Ｍｏ、Ｗ及びＦｅからなる群から選択される１種又は２種以上の金属又は合金からなる単層又は複数層が挙げられる。形状は、特に限定されるものではないが、第２絶縁膜の開孔が１つの場合には、その開孔を通してシリコン層と接触するように１つの開孔を塞ぐような形状に形成することが必要である。また、開孔が２つ以上の場合には、少なくとも開孔の１つは塞がないような形状とすることが好ましい。金属層の膜厚は、先に形成されたシリコン層と、開孔を通してシリコン層が完全にシリサイド化反応するのに必要な金属原子を確保することができる程度の膜厚であることが必要であり、先に形成されたシリコン層の膜厚、大きさ等により適宜調整することができる。例えば４３０〜７０００Å程度の膜厚が挙げられる。なお、金属層は、上述した金属又は合金の単層又は複数層の他、上述の金属又は合金と上述の金属又は合金からなるシリサイドの積層層であってもよい。シリサイドが金属の下層に配置して金属層を構成する場合には、第２絶縁膜に形成した開孔の上に、より平坦に金属層を形成することができるとなるため有利である。積層層としては、例えば、Ｔｉ／ＴｉＳｉ_２、Ｔｉ／ＴａＳｉ_２、Ｔｉ／ＭｏＳｉ_２、Ｔｉ／ＷＳｉ_２、Ｔｉ／ＦｅＳｉ_２、Ｔａ／ＴｉＳｉ_２、Ｔａ／ＴａＳｉ_２、Ｔｉ／ＷＳｉ_２、Ｗ／ＴｉＳｉ_２、Ｗ／ＴａＳｉ_２、Ｗ／ＭｏＳｉ_２、Ｗ／ＷＳｉ_２、Ｗ／ＦｅＳｉ_２等が挙げられる。
【００２２】
次に、得られた基板を熱処理する。ここでの熱処理は、シリコン層と金属層とがシリサイド化反応する温度以上で行うことが必要であり、例えば、４００〜９００℃程度の温度範囲での熱処理が挙げられる。これにより、金属層を金属シリサイド層に変換することができるとともに、シリコン層が第２絶縁膜に形成された孔を通して金属層に拡散するために吸い上げられ、第１絶縁膜と第２絶縁膜との間、つまり、シリコン層が存在していた空間に空洞を形成することができる。ここでの熱処理の他の条件は、シリサイド化反応を確実に行うことができる条件であれば特に限定されるものではなく、例えば、窒素、空気、アルゴン、ヘリウム等の雰囲気下、数秒〜６０分間程度が挙げられる。
【００２３】
本発明の半導体装置の製造方法においては、上記の工程の後に、さらに、配線を形成しようとする領域に存在する第１絶縁膜及び第２絶縁膜にスルーホールを形成し、このスルーホール及び配線を形成しようとする領域を含む基板上にバリアメタル及び配線層を形成し、これらバリアメタル及び配線層をパターニングすることにより、所望の領域に配線を形成することができる。
【００２４】
ここで、第１及び第２絶縁膜に形成するスルーホールは、これら絶縁膜を貫通し、第１絶縁膜下に存在する基板、配線又はトランジスタ等の素子等と第１絶縁膜又は第２絶縁膜上に形成される配線又はトランジスタ等の素子等とを接続するために形成されるものである。バリアメタル及び配線層を構成する材料、膜厚、形成方法等は、公知の技術にしたがって、適宜最適なものを選択して用いることができる。バリアメタル及び配線層は、公知の方法、例えばフォトリソグラフィ及びエッチング工程、化学機械研磨法等により、所望の形状にパターニングすることができるが、なかでも化学機械研磨法を用いて、スルーホール及び配線を形成しようとする領域にバリアメタル及び配線層を埋め込み、バリアメタル及び配線層の表面を第２絶縁膜の表面と平坦化することが好ましい。なお、バリアメタル及び／又は配線は、空洞形成により形成された金属シリサイド層に直接接続されるように形成して、金属シリサイド層を配線自体又は配線の一部として使用してもよい。
【００２５】
本発明においては、上記した第１絶縁膜の形成工程からバリアメタル及び配線層をパターニングする工程までを複数回繰り返して行うことにより、多層配線構造のデバイスを形成することができる。また、上記の工程を複数回繰り返して多層配線構造とした場合に、設計上、多層配線の各層における空洞が上からみて重なるように配置し、最終的にこれら空洞を貫通する貫通孔を形成することにより、空洞を外気に接するように構成してもよい。この場合には、貫通孔内にパッシベーション膜を形成し、空洞がパッシベーション膜に覆われる構成にすることが好ましい。
【００２６】
さらに、本発明における別の半導体装置の製造方法によれば、まず、基板上に第１絶縁層を形成し、配線を形成しようとする領域間の第１絶縁膜に溝を形成し、溝をシリコン層で埋め込み、少なくともシリコン層を被覆するように第２絶縁膜を形成する。第１絶縁膜及び第２絶縁膜は、上述したのと同様のものを用いることができる。第１絶縁膜に形成する溝は、後工程において、空洞が形成される領域を規定するものであり、通常、後工程で形成される配線間に存在するように形成される。具体的には、配線を形成しようとする領域間に存在する第１絶縁膜を、公知方法、例えば、フォトリソグラフィ及びエッチング工程等によりエッチング除去する。この際の溝の深さ及び形状は、形成しようとする空洞の大きさ及び形状等にしたがって適宜調整することができる。その後、シリコン層を、第１絶縁膜上に、好ましくは溝の深さよりも厚膜で形成し、エッチバック又は化学機械研磨することにより、溝をシリコン層で埋め込む。
【００２７】
その後、シリコン層表面上の第２絶縁膜に開孔を形成する工程、第２絶縁膜上に金属層を形成する工程、得られた基板を熱処理する工程は、実質的に上述した方法と同様に行うことができる。
また、上記方法に続いて、さらに、金属シリサイド層を含む基板上に金属シリサイド層と表面を略平坦とする第３絶縁膜を形成し、配線を形成しようとする領域に存在する第１絶縁膜、第２絶縁膜及び第３絶縁膜にスルホールを形成するとともに、配線を形成しようとする領域の第３絶縁膜及び金属シリサイド層に溝を形成し、スルーホール及び溝含む基板上にバリアメタル及び配線層を形成し、これらバリアメタル及び配線層をパターニングすることにより、所望の領域に配線を形成することができる。これらの工程も、実質的に上述した方法を同様に行うことができる。なお、ここで形成されるバリアメタル及び配線層は、空洞を形成する際に形成された金属シリサイド層の一部と直接接触しているため、金属シリサイド層を配線自体又は配線の一部として機能させることができる。
【００２８】
本発明におけるさらに別の半導体装置の製造方法によれば、まず、基板上に第１絶縁層を形成し、第１絶縁層上にシリコン層／金属層又は金属層／シリコン層を形成し、これらシリコン層及び金属層を所望の形状にパターニングし、得られたシリコン層及び金属層を被覆する第２絶縁膜を形成する。それ以降の工程は、上述したのと実質的に同様の方法により空洞を形成することができる。ここで、第１絶縁層上であって、かつ第２絶縁膜により被覆される層は、シリコン層／金属層、シリコン層／金属シリサイド層／金属層、金属層／シリコン層、金属層／金属シリサイド層／シリコン層等の積層構造が挙げられる。これらの層は、上述の方法と実質的に同様に形成することができる。なお、これら層の膜厚は、最終的に、金属層とシリコン層とがシリサイド化反応することにより体積減少して形成される空洞の大きさを考慮して、適宜調整することができる。この方法においても、第２絶縁膜上面又は側面に開孔を形成してもよい。なお、ここで形成した空洞の直下に位置する金属シリコン層は配線又は配線の一部として利用することができる。また、第１絶縁膜の形成工程から空洞形成までも工程を複数回繰り返すことにより、多層配線構造のデバイスを形成することができる。
【００２９】
以下に、本発明の半導体装置及びその製造方法について図面に基いて説明する。
【００３０】
実施の形態１
まず、図１（ａ）に示したように、シリコン基板１１上にＣＶＤ法によるシリコン酸化膜１２を１００００Å形成する。
続いて、図１（ｂ）に示したように、シリコン酸化膜１２上全面にアモルファスシリコン膜１３をＣＶＤ法により２３００Å形成し、通常のフォトリソグラフィ及びエッチング工程により、配線を形成しようとする領域３０ｂのアモルファスシリコン膜１３を除去するように、所望の形状にパターニングする。その後、ＣＶＤ法により、さらにシリコン酸化膜１４を５００Å形成する。
【００３１】
次に、図１（ｃ）に示したように、通常のフォトリソグラフィ及びエッチング工程により、アモルファスシリコン膜１３上のシリコン酸化膜１４に１個以上、例えば３個の孔を開ける。続いて、得られたシリコン基板１１上全面に、ＣＶＤ法によるＷＳｉ_２層１５を３００Å、さらにその上にスパッタリング法によるＴｉ膜１６を２０００Å形成し、通常のフォトリソグラフィ及びエッチング工程により、Ｔｉ層１６及びＷＳｉ_２層１５をパターニングする。ここで、ＷＳｉ_２膜１５とアモルファスシリコン膜１３が接触する孔と、アモルファスシリコン膜１３が外気と接触する孔を各１つずつ以上形成する。
【００３２】
続いて、図１（ｄ）に示したように、得られたシリコン基板１１を、窒素雰囲気下、７００℃で、５分間アニールすることにより、アモルファスシリコン膜１３中のシリコンを、ＷＳｉ_２膜１５を介してＴｉ層１６中に吸い出し、Ｔｉ層１６をＴｉＳｉｘ（ｘ≦２）膜１８に変換する。これによりアモルファスシリコン膜１３が形成されていた部分に空洞１７が形成される。
【００３３】
実施の形態２
まず、図２（ａ）に示したように、トランジスタ等の所望の素子（図示せず）が形成されたシリコン基板１１上にＣＶＤ法によるシリコン酸化膜１２を１５０００Å形成し、化学機械研磨によりシリコン酸化膜１２の表面を５０００Å除去する。続いて、アモルファスシリコン膜２３をスパッタリング法により２３００Å形成し、通常のフォトリソグラフィ及びエッチング工程により、後工程で配線を形成する領域のアモルファスシリコン膜２３を除去し、得られたシリコン基板１１上にＣＶＤ法によるシリコン酸化膜２４を５００Å形成する。
【００３４】
次いで、図２（ｂ）に示したように、通常のフォトリソグラフィ及びエッチング工程により、アモルファスシリコン膜２３上のシリコン酸化膜２４に孔を開ける。得られたシリコン基板１１上に、ＷＳｉ_２膜２５をＣＶＤ法により３００Å形成し、さらにその上にＴｉ膜２６を１０００Å形成する。
続いて、図２（ｃ）に示したように、後工程で配線を形成する領域に存在するＴｉ膜２６及びＷＳｉ_２膜２５を、通常のフォトリソグラフィ及びエッチング工程によりパターニングする。この際、アモルファスシリコン膜２３の側壁には、Ｔｉ膜２６及びＷＳｉ_２膜２５がサイドウォール状に残る。
【００３５】
次いで、図２（ｄ）に示したように、得られたシリコン基板１１を、窒素雰囲気下、７００℃で、５分間のアニールすることにより、アモルファスシリコン層２３中のシリコンをＴｉ膜２６中に吸い出し、Ｔｉ膜２６をＴｉＳｉｘ（ｘ≦２）２７に変換するとともに、空洞２８を形成する。
続いて、図２（ｅ）に示したように、シリコン基板１１とのコンタクトをとるため、シリコン酸化膜２４とシリコン酸化膜１２とにコンタクトホール２０を、通常のフォトリソグラフィ及びエッチング工程により形成する。その後、バリアメタルとしてＴｉＮ／Ｔｉ層２９を５００Å形成する。
【００３６】
次いで、図２（ｆ）に示したように、ＴｉＮ／Ｔｉ層２９上にＣｕ膜２１をＣＶＤ法により３０００Å形成し、シリコン酸化膜２４の表面が露出するまで化学機械研磨を行い、表面を平坦化し、配線を形成する。
なお、複数配線層を得る場合には、複数回、図２（ａ）〜図２（ｆ）の工程を経ることにより図２（ｇ）に示したような多層配線構造を得ることができる。
最後に、得られた平坦な配線構造上全面にＰＳＧ膜２２を形成し、通常のフォトリソグラフィ及びドライエッチング工程により、ボンディング用のパッド部の窓あけを行い、さらにホンディングを行う（図示せず）。
【００３７】
実施の形態３
まず、図３（ａ）に示したように、トランジスタ等の所望の素子（図示せず）が形成されたシリコン基板１１上にＣＶＤ法によるシリコン酸化膜１２を１５０００Å形成し、化学機械研磨によりシリコン酸化膜１２の表面を５０００Å除去する。続いて、通常のフォトリソグラフィ及びエッチング工程により、後工程で空洞を形成する領域のシリコン酸化膜１２を深さ４６００Å除去して溝を形成する。得られたシリコン基板１１上全面にアモルファスシリコン膜２３を、ＣＶＤ法により５０００Å形成し、化学機械研磨により、シリコン酸化膜１２の表面が露出するまで研磨して、表面を平坦化する。得られたシリコン基板１１上にＣＶＤ法によるシリコン酸化膜２４を５００Å形成する。
【００３８】
続いて、図３（ｂ）に示したように、アモルファスシリコン膜２３上のシリコン酸化膜２４に、通常のフォトリソグラフィ及びエッチング工程により孔を開ける。次いで、ＷＳｉ_２層３５をＣＶＤ法により３００Å、Ｔｉ膜３６を２０００Å形成し、上記溝を形成した際に使用したマスクに対し反転したマスク（又は溝形成がポジ型レジストであれば同一マスクによりネガ型レジストで形成）を用いた通常のフォトリソグラフィ及びエッチング工程により、後工程で空洞を形成する領域上にＴｉ層３６とＷＳｉ_２層３５を残すようにパターニングする。
【００３９】
さらに、図３（ｃ）に示したように、窒素雰囲気下、７００℃で、５分間アニールし、アモルファスシリコン膜２３中のシリコンをＴｉ層３６中に吸い出す。この際、Ｔｉ層３６は、約４８００Åのチタンシリサイド層３７に変換されるとともに、空洞３８が形成される。続いて、得られたシリコン基板１１上に、プラズマＣＶＤ法によるシリコン酸化膜３９を６０００Å形成し、チタンシリサイド層３７表面が露出するまで化学機械研磨により研磨する。この際、アモルファスシリコン膜２３上に開けたシリコン酸化膜２４の孔の上部でチタンシリサイド層３７が凹型になるため、シリコン酸化膜３９が残留する。よって、さらにシリコン酸化膜３９を選択的に５００Åオーバーエッチし、チタンシリサイド層３７上のシリコン酸化膜３９を完全に除去する。
【００４０】
続いて、図３（ｄ）に示したように、シリコン酸化膜３９、シリコン酸化膜２４及びシリコン酸化膜１２に、通常のフォトリソグラフィ及びエッチング工程により、スルーホール３０ａを形成するとともに、スルーホール３０ａを含む領域に、深さ５０００Åの溝３０ｂを形成する。
【００４１】
さらに、図３（ｅ）に示したように、チタンシリサイド層３７を選択的に４０００Åエッチバックし、先に形成した溝３０ｂとともに、後工程で配線を形成するための溝を形成する。
その後、図３（ｆ）に示したように、ＴｉＮ／Ｔｉ膜３１を順に４００Å／１００Åとなるようにスパッタ法により形成し、さらに、Ｃｕ膜３２をＣＶＤ法により６０００Å形成する。続いて、Ｃｕ膜３２及びＴｉＮ／Ｔｉ膜３１を、シリコン酸化膜３９表面が露出するまで化学機械研磨により研磨し、表面を平坦化し、配線を形成する。
【００４２】
なお、複数配線層を得る場合には、複数回、図３（ａ）〜図３（ｆ）の工程を経ることにより図３（ｇ）に示したような多層配線構造を得ることができる。
最後に、最上の配線層をボンディングパッド３４とし、得られた平坦な配線構造上全面にパッシベーション膜３３を形成し、通常のフォトリソグラフィ及びドライエッチング技術により、ボンディング用のパッド部の窓あけを行い、ホンディングを行う（図示せず）。
【００４３】
実施の形態４
まず、図４（ａ）に示したように、シリコン基板４１上に、４０００ÅのＣＶＤ法によるシリコン酸化膜４２、Ｔｉ膜４３を２０００Å、ＷＳｉ_２膜４４を３００Å及びＣＶＤ法によるアモルファスシリコン層４５を４６００Å順次形成する。つづいて、通常のフォトリソグラフィ及びエッチング工程により、アモルファスシリコン層４５、ＷＳｉ_２膜４４及びＴｉ膜４３を、配線として所望の形状にパターニングする。
【００４４】
続いて、図４（ｂ）に示したように、得られたシリコン基板４１上に、２０００Åのシリコン酸化膜４６を形成する。
その後、図４（ｃ）に示したように、窒素雰囲気下、７００℃、５分間アニールし、シリサイド化反応を生じさせる。これにより、アモルファスシリコン層４５中のシリコンがＷＳｉ_２膜４４を介してＴｉ膜４３中に吸い出され、Ｔｉ膜４３がチタンシリサイド層４７に変換するとともに、ＷＳｉ_２膜４４上に１８００Åの空洞４８が形成される。
【００４５】
【発明の効果】
本発明の半導体装置によれば、配線を備える基板上の前記配線間に、内壁が絶縁膜で覆われてなる空洞を有し、該空洞の内壁の一部が金属シリサイド層で形成されてなるため、配線間の容量を減少させることができる。しかも、水分等が残存しない完全に空洞化された空洞を配線間に配置させることができ、信号の遅延を大幅に減少させた高速動作が実現され、信頼性の高い半導体装置を得ることができる。
【００４６】
また、金属シリサイド層が配線又は配線の一部となる場合には、空洞を形成する際に使用した層をそのまま配線として使用することができるため有利である。さらに、空洞が外気と接する孔を１又は２以上有する場合には、得られた半導体装置の自己発熱による放熱効果をより高めることができ、より一層半導体装置の高速化を図ることが可能となる。
また、空洞がパッシベーション膜に覆われてなる場合には、得られる半導体装置又は配線を保護することができるため有利である。
【００４７】
さらに、基板がＳＯＩ基板である場合には、寄生容量を防止し、より高速化を図ることができるため、ＲＣ遅延に対する対策として有利である。
また、本発明の半導体装置の製造方法によれば、シリコン層と金属層とのシリサイド化反応により空洞を形成するため、製造工程中における水分等の腐食性材料等の残留物を空洞内に発生させることを防止することができるとともに、空洞の上等に形成される絶縁膜等の材料、形成方法等が制限されることがない。しかも、空洞を形成するために空洞形成領域に存在する材料を気化する工程がないため、製造工程中における灰化や蒸気圧の影響により空洞を破壊することもなく、簡便かつ確実に配線間に空洞を形成することができる。
【００４８】
また、金属層がＴｉ、Ｈｆ、Ｖ、Ｔａ、Ｍｏ、Ｗ及びＦｅからなる群から選択される１種又は２種以上の合金からなる単層又は複数層、あるいはこれら金属とこれら金属からなるシリサイドとの積層層である場合には、その膜厚を最適化するという簡便な方法で、空洞を容易に形成でき、その大きさを制御することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の実施例を説明するための要部の概略断面工程図である。
【図２】本発明の半導体装置の製造方法の別の実施例を説明するための要部の概略断面工程図である。
【図３】本発明の半導体装置の製造方法のさらに別の実施例を説明するための要部の概略断面工程図である。
【図４】本発明の半導体装置の製造方法のさらに異なる実施例を説明するための要部の概略断面工程図である。
【図５】従来の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図６】従来の別の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図７】従来のさらに別の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【符号の説明】
１１、４１ シリコン基板（基板）
１２、４２ ＣＶＤシリコン酸化膜（第１絶縁膜）
１３、２３、４５ ＣＶＤアモルファスシリコン膜（シリコン層）
１４、２４、４６ ＣＶＤシリコン酸化膜（第２絶縁膜）
１５、２５、３５、４４ タングステンシリサイド膜（金属シリサイド層）
１６、２６、３６、４３ チタン膜（金属層）
１７、２８、３８、４８ 空洞
１８、２７、３７、４７ チタンシリサイド膜（金属シリサイド層）
２０ コンタクト孔
２１ Ｃｕ膜（配線）
２２ ＰＳＧ膜
２９ バリアメタル
３０ａ スルーホール
３０ｂ 配線を形成しようとする領域
３３ パッシベーション膜
３４ ボンディングパッド
３９ ＣＶＤシリコン酸化膜（第３絶縁膜）

Claims (15)

1. 配線を備える基板上の前記配線間に、絶縁膜を含む内壁で覆われてなる空洞を有し、前記内壁の前記空洞に面する一部が、金属層をシリサイド化反応により変換させた金属シリサイド層で形成されてなり、かつ前記空洞が、前記金属層をシリサイド化反応により前記金属シリサイド層に変換することにより形成されてなる半導体装置。
2. 金属シリサイド層が、配線又は配線の一部である請求項１に記載の半導体装置。
3. 空洞が、外気と接する孔を１又は２以上有する請求項１又は２に記載の半導体装置。
4. 内壁の金属シリサイド層が露出する部分が、パッシベーション膜にて直接又は間接に覆われてなる請求項１〜３のいずれか１つに記載の半導体装置。
5. 金属シリサイド層が、Ｔｉ、Ｈｆ、Ｖ、Ｔａ、Ｍｏ、Ｗ及びＦｅからなる群から選択される１種又は２種以上の金属又は合金のシリサイド層の単層又は複数層である請求項１〜４のいずれか１つに記載の半導体装置。
6. 基板が、ＳＯＩ基板である請求項１〜５のいずれか１つに記載の半導体装置。
7. 基板上に第１絶縁膜及びシリコン層を形成する工程、
   配線を形成しようとする領域に存在する前記シリコン層を除去し、残存するシリコン層を被覆する第２絶縁膜を形成する工程、
   前記残存するシリコン層表面上の前記第２絶縁膜に１以上の開孔を形成する工程、
   前記第２絶縁膜の少なくとも１つの開孔を塞ぐように金属層を形成する工程、得られた基板を熱処理して前記金属層を金属シリサイド層に変換することにより、前記配線を形成しようとする領域間であって、前記第２絶縁膜に被覆された前記残存するシリコン層が存在した部分に空洞を形成する工程
   を含む半導体装置の製造方法。
8. シリコン層表面上の第２絶縁膜に２以上の開孔を形成し、かつ金属層を、少なくとも１の開孔を該金属層が塞がない形状に形成する請求項７記載の方法。
9. さらに、配線を形成しようとする領域に存在する第１絶縁膜及び第２絶縁膜にスルーホールを形成する工程、
   該スルーホール及び前記配線を形成しようとする領域を含む前記基板上にバリアメタル及び導電膜を形成し、これらバリアメタル及び導電膜をパターニングして配線を形成する工程
   を含む請求項７記載の方法。
10. 基板上に第１絶縁膜を形成する工程、
    配線を形成しようとする領域間の前記第１絶縁膜に溝を形成し、該溝をシリコン層で埋め込み、少なくとも該シリコン層を第２絶縁膜で被覆する工程、
    前記シリコン層表面上の前記第２絶縁膜に１以上の開孔を形成する工程、
    前記第２絶縁膜の少なくとも１の開孔を塞ぐように金属層を形成する工程、
    得られた基板を熱処理して前記金属層を金属シリサイド層に変換することにより、前記シリコン層が埋め込まれた第１絶縁膜の溝に空洞を形成する工程
    を含む半導体装置の製造方法。
11. さらに、金属シリサイド層を含む基板上に前記金属シリサイド層の表面に対してほぼ平坦な第３絶縁膜を形成する工程、
    配線を形成しようとする領域に存在する第１絶縁膜、第２絶縁膜及び第３絶縁膜にスルーホールを形成するとともに、配線を形成しようとする領域の前記第３絶縁膜及び金属シリサイド層に溝を形成する工程、
    前記スルーホール及び溝を含む前記基板上にバリアメタル及び導電膜を形成し、これらバリアメタル及び導電膜をパターニングして配線を形成する工程
    を含む請求項１０記載の方法。
12. 基板上に第１絶縁膜、シリコン層／金属層又は金属層／シリコン層を形成する工程、
    前記シリコン層及び金属層を所望の形状にパターニングし、得られたシリコン層及び金属層を被覆する第２絶縁膜を形成する工程、
    得られた基板を熱処理して前記金属層を金属シリサイド層に変換することにより、前記シリコン層が存在した部分に空洞を形成する工程
    を含む半導体装置の製造方法。
13. 金属層が、Ｔｉ、Ｈｆ、Ｖ、Ｔａ、Ｍｏ、Ｗ及びＦｅからなる群から選択される１種又は２種以上の金属又は合金からなる単層又は複数層、あるいはこれら金属とこれら金属からなるシリサイドとの積層層である請求項７〜１２に記載の方法。
14. 金属シリサイド層が、ＴｉＳｉ_２、ＨｆＳｉ_２、ＶＳｉ_２、ＴａＳｉ_２、ＭｏＳｉ_２、ＷＳｉ_２又はＦｅＳｉ_２である請求項７〜１２に記載の方法。
15. 基板が、ＳＯＩ基板である請求項７〜１４に記載の方法。

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