JP5827020B2 - 高耐圧半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に炭化珪素からなる高耐圧半導体装置に関する。

従来、炭化珪素からなる高耐圧半導体装置が知られている（例えば、特許文献１参照。）。図１２は、従来の高耐圧半導体装置９００を説明するために示す図である。図１２（ａ）は従来の高耐圧半導体装置９００の平面図であり、図１２（ｂ）は図１２（ａ）におけるＡ−Ａ断面図である。

従来の高耐圧半導体装置９００は、図１２に示すように、炭化珪素からなる第１導電型（ｎ型）の半導体層９１０（ｎ^＋型炭化珪素単結晶基板９１２及びｎ⁻型炭化珪素エピタキシャル層９１４）と、半導体層９１０の表面上の一部に形成され、バリアメタルからなる第１電極層９２８と、半導体層９１０の裏面に形成された第２電極層９３０と、半導体層９１０の表面における、第１電極層９２８の端部と重なる位置に形成された第２導電型（ｐ⁻型）のリサーフ層９１６と、リサーフ層９１６の内部における、第１電極層９２８のうち半導体層９１０の表面と接する部分の端部と重なる位置に形成された第２導電型（ｐ^＋型）のエッジターミネーション層９２０と、リサーフ層９１６の内部における、エッジターミネーション層９２０の周囲を離間して囲む位置に形成され、エッジターミネーション層９２０と同程度の不純物濃度を有する１又は２以上の第２導電型（ｐ^＋型）の第１ガードリング層９２２と、半導体層９１０の表面における、リサーフ層９１６の周囲を離間して囲む位置に複数本形成され、リサーフ層９１６と同程度の不純物濃度を有する第２導電型（ｐ⁻型）の第２ガードリング層９１８と、半導体層９１０の表面上において第１電極層９２８を取り囲む領域に形成された絶縁層９２４とを備える。

従来の高耐圧半導体装置９００によれば、上記したリサーフ層９１６、第１ガードリング層９２２及び第２ガードリング層９１８の働きにより、不純物濃度のばらつきやマスクずれなどによる寸法のばらつきがあっても、逆耐圧の低下を防ぐことができる。

特開２００３−１０１０３９号公報

しかしながら、本発明者らの研究により、従来の高耐圧半導体装置９００においては、終端領域の幅（沿面距離）を十分長く取らなかった場合には、不純物濃度のばらつきやマスクずれなどによる寸法のばらつきに起因する逆耐圧の低下を防ぐことが可能となる一方、気中放電により所望の逆耐圧が得られない場合があるという問題があることがわかった。なお、従来の高耐圧半導体装置９００においても、終端領域の幅を十分長く取ることで所望の逆耐圧を得ることはできるが、そうすると従来の高耐圧半導体装置９００が大型化してしまうという問題が新たに発生する。

そこで、本発明は、高耐圧半導体装置の大型化を招くことなく、従来の高耐圧半導体装置９００の場合よりも「気中放電による逆耐圧の低下」を抑制することが可能な高耐圧半導体装置を提供することを目的とする。

[１]炭化珪素からなる第１導電型の半導体層と、前記半導体層の表面上の一部に形成された第１電極層と、前記半導体層の裏面に形成された第２電極層と、前記半導体層の表面における、前記第１電極層の端部と重なる位置に形成された第２導電型リサーフ層と、前記リサーフ層の内部における、前記第１電極層のうち前記半導体層の表面と接する部分の端部と重なる位置に形成された第２導電型のエッジターミネーション層と、前記リサーフ層の内部における、前記エッジターミネーション層の周囲を離間して囲む位置に形成され、前記エッジターミネーション層と同程度の不純物濃度を有する第２導電型の第１ガードリング層と、前記半導体層の表面における、前記リサーフ層の周囲を離間して囲む位置に複数本形成され、前記リサーフ層と同程度の不純物濃度を有する第２導電型の第２ガードリング層と、前記半導体層の表面上において前記第１電極層を取り囲む領域に形成された絶縁層とを備える高耐圧半導体装置であって、前記第２ガードリング層は前記絶縁層の外周近傍まで形成されていることを特徴とする。

［２］本発明の高耐圧半導体装置においては、前記リサーフ層の外周側端部と前記絶縁層の外周側端部との間隔ｄ１に対する前記第２ガードリング層が形成されている幅ｄ２の割合は、８０％以上あることが好ましい。

［３］本発明の高耐圧半導体装置においては、前記リサーフ層の外周側端部と前記絶縁層の外周側端部との間隔ｄ１に対する前記複数の第２ガードリング層のうち最外周の第２ガードリング層と前記絶縁層の外周側端部との間隔ｄ３の割合は、１０％以下であることが好ましい。

［４］本発明の高耐圧半導体装置においては、前記リサーフ層の外周側端部と前記絶縁層の外周側端部との間隔ｄ１は２００μｍ〜８００μｍの範囲内にあり、前記第２ガードリング層が形成されている幅ｄ２は１６０μｍ〜６４０μｍの範囲内にあることが好ましい。

［５］本発明の高耐圧半導体装置においては、前記複数の第２ガードリング層のうち隣接する２つの第２ガードリング層の間隔は５μｍ以下であることが好ましい。

［６］本発明の高耐圧半導体装置においては、前記高耐圧半導体装置は、ショットキーバリアダイオードであり、前記第１電極層は、前記半導体層との間でショットキー接合を形成するバリアメタルからなることが好ましい。

［７］本発明の高耐圧半導体装置においては、前記エッジターミネーション層と前記第１電極層との間に形成され、前記エッジターミネーション層との間でオーミック接合を形成するオーミック層をさらに備えることが好ましい。

［８］本発明の高耐圧半導体装置においては、前記高耐圧半導体装置は、ｐｎダイオードであり、前記リサーフ層に囲まれた領域においては、前記半導体層と前記第１電極との間に第２導電型の第２半導体層が配置されてなることが好ましい。

［９］本発明の高耐圧半導体装置においては、前記半導体層の表面に形成され、前記第２ガードリング層の周囲を離間して囲むように配置された第１導電型のチャネルストッパ層と、前記チャネルストッパ層上に形成され、前記第２電極と電気的に接続された第３電極とをさらに備えることが好ましい。

［１０］本発明の高耐圧半導体装置においては、前記第１電極層は、前記半導体層との間に絶縁層を介して設けられたフィールドプレート領域を有することが好ましい。

［１１］本発明の高耐圧半導体装置においては、前記フィールドプレート領域は、前記エッジターミネーション層の外側まで延在していることが好ましい。

［１２］本発明の高耐圧半導体装置においては、前記フィールドプレート領域は、前記リサーフ層の外側まで延在していることが好ましい。

本発明の高耐圧半導体装置によれば、第２ガードリング層が絶縁層の外周近傍まで形成されているため、また、リサーフ層の外周側端部と絶縁層の外周側端部との間隔ｄ１に対する第２ガードリング層が形成されている幅ｄ２の割合が例えば８０％以上あるため、また、リサーフ層の外周側端部と絶縁層の外周側端部との間隔ｄ１に対する複数の第２ガードリング層のうち最外周の第２ガードリング層と絶縁層の外周側端部との間隔ｄ３の割合が例えば１０％以下であるため、気中における電界を十分に緩和させることが可能となり（後述する図８参照。）、終端領域の幅を十分長く取らなかった場合であっても、気中放電が起こり難くなり、所望の逆耐圧を得ることができる（後述する図６及び図７（ａ）参照。）。従って、本発明の高耐圧半導体装置は、高耐圧半導体装置の大型化を招くことなく、従来の高耐圧半導体装置９００の場合よりも「気中放電による逆耐圧の低下」を抑制することが可能な高耐圧半導体装置となる。

実施形態１に係る高耐圧半導体装置１００を説明するために示す図である。 実施形態１に係る高耐圧半導体装置１００を製造する方法を説明するために示す図である。 実施形態１に係る高耐圧半導体装置１００を製造する方法を説明するために示す図である。 実施形態１に係る高耐圧半導体装置１００を製造する方法を説明するために示す図である。 試験例１〜３に係る高耐圧半導体装置１００ａ，１００ｂ，１００ｃの要部を示す図である。 試験例１〜３に係る高耐圧半導体装置１００ａ，１００ｂ，１００ｃの逆耐圧を示すグラフである。 試験例１及び試験例３に係る高耐圧半導体装置１００ａ，１００ｃに所定の逆バイアス電圧（２０００Ｖ）を印加したときに生成した放電痕を示す写真である。 試験例１及び試験例３に係る高耐圧半導体装置１００ａ，１００ｃに所定の逆バイアス電圧（２０００Ｖ）を印加したときの電位分布を模式的に示す図である。 実施形態２に係る高耐圧半導体装置１０２を説明するために示す図である。 変形例１に係る高耐圧半導体装置１０４を説明するために示す図である。 変形例２に係る高耐圧半導体装置２００を説明するために示す図である。 従来の高耐圧半導体装置９００を説明するために示す図である。

以下、本発明の半導体装置について、図に示す実施の形態に基づいて説明する。

［実施形態１］
１．実施形態１に係る高耐圧半導体装置１００の構成
図１は、実施形態１に係る高耐圧半導体装置１００を説明するために示す図である。図１（ａ）は高耐圧半導体装置１００の平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ断面図である。なお、図１（ａ）においては、絶縁層１２４は図示を省略している。また、第１電極層１２８は半透明に表している。

実施形態１に係る高耐圧半導体装置１００は、図１に示すように、ｎ型の炭化珪素からなる半導体層１１０（ｎ^＋型炭化珪素単結晶基板１１２及びｎ⁻型炭化珪素エピタキシャル層１１４）と、半導体層１１０の表面上の一部に形成され、半導体層１１０との間でショットキー接合を形成するバリアメタルからなる第１電極層１２８と、半導体層１１０の裏面に形成された第２電極層１３０と、半導体層１１０の表面における、第１電極層１２８の端部と重なる位置に形成されたｐ型のリサーフ層１１６と、リサーフ層１１６の内部における、第１電極層１２８のうち半導体層１１０の表面と接する部分の端部と重なる位置に形成されたｐ^＋型のエッジターミネーション層１２０と、リサーフ層１１６の内部における、エッジターミネーション層１２０の周囲を離間して囲む位置に形成され、エッジターミネーション層１２０と同程度の不純物濃度を有する１又は２以上のｐ^＋型の第１ガードリング層１２２と、半導体層１１０の表面における、リサーフ層１１６の周囲を離間して囲む位置に形成され、リサーフ層１１６と同程度の不純物濃度を有する複数のｐ型の第２ガードリング層１１８と、半導体層１１０の表面上において第１電極層１２８を取り囲む領域に形成された絶縁層１２４とを備える。

そして、実施形態１に係る高耐圧半導体装置１００においては、第２ガードリング層１１８は、絶縁層１２４の外周近傍まで形成されている。例えば、リサーフ層１１６の外周側端部と絶縁層１２４の外周側端部との間隔ｄ１に対する第２ガードリング層１１８が形成されている幅ｄ２の割合は、８０％以上あり、リサーフ層１１６の外周側端部と絶縁層１２４の外周側端部との間隔ｄ１に対する最外周の第２ガードリング層１１８と絶縁層１２４の外周側端部との間隔ｄ３の割合は、１０％以下である。リサーフ層１１６の外周側端部と絶縁層１２４の外周側端部との間隔ｄ１は２００μｍ〜８００μｍの範囲内にあり、第２ガードリング層１１８が形成されている幅ｄ２は１６０μｍ〜６４０μｍの範囲内にある。隣接する２つの第２ガードリング層１１８の間隔は５μｍ以下である。第２ガードリング層１１８は２０本以上形成されている。実施形態１に係る高耐圧半導体装置１００は、ショットキーバリアダイオードである。

半導体層１１０におけるｎ^＋型炭化珪素単結晶基板１１２としては、ｎ型不純物濃度が５×１０^１７ｃｍ^−３〜５×１０^１９ｃｍ^−３（例えば１×１０^１９ｃｍ^−３）、厚さが３０μｍ〜４００μｍ（例えば３５０μｍ）のものを用いることができる。また、ｎ^＋型炭化珪素単結晶基板１１２の結晶多形としては例えば４Ｈのものを用いることができる。また、ｎ⁻型炭化珪素エピタキシャル層１１４としては、ｎ型不純物濃度が１×１０^１５ｃｍ^−３〜１×１０^１８ｃｍ^−３（例えば５×１０^１５ｃｍ^−３）、厚さが３μｍ〜２０μｍ（例えば１３．５μｍ）のものを用いることができる。

第１電極層１２８としては、ｎ⁻型炭化珪素エピタキシャル層１１４との間でショットキー接合を形成する金属（例えば、チタン。）からなるバリアメタル層を用いることができる。第１電極層１２８をそのままアノード電極として用いてもよいし、第１電極層１２８とオーミック接続可能な金属膜（例えば、チタン及びアルミニウムが積層された積層膜又はニッケル膜。）をアノード電極として用いてもよい。

第２電極層１３０としては、例えばチタン、ニッケル及び銀が積層された積層膜からなるもの、ニッケル、チタン、ニッケル及び銀が積層された積層膜からなるものを用いることができる。第２電極層１３０はカソード電極となる。

リサーフ層１１６及び第２ガードリング層１１８は、同程度のｐ型不純物濃度（例えば、１×１０^１７ｃｍ^−３〜１×１０^１８ｃｍ^−３程度。）を有する。リサーフ層１１６及び第２ガードリング層１１８の不純物濃度、幅、深さ等を最適化することにより、理想耐圧に近い耐圧を得ることができる。第２ガードリング層１１８は、上記したように、絶縁層１２４の外周近傍まで形成されている。

エッジターミネーション層１２０及び第１ガードリング層１２２は、同程度のｐ型不純物濃度（例えば、１×１０^１８ｃｍ^−３〜１×１０^１９ｃｍ^−３程度。）を有する。

第１電極層１２８は、半導体層１１０との間に絶縁層１２４を介して設けられたフィールドプレート領域を有する。当該フィールドプレート領域は、エッジターミネーション層１２０の外側まで延在している。

２．実施形態１に係る高耐圧半導体装置１００を製造する方法
図２〜図４は、実施形態１に係る高耐圧半導体装置１００を製造する方法を説明するために示す図である。図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）及び図４（ａ）〜図４（ｃ）は各工程図である。

実施形態１に係る高耐圧半導体装置１００は、図２〜図４に示すように、以下の工程（Ｓ１）〜工程（Ｓ８）を行うことによって製造することができる。

（Ｓ１）半導体層準備工程
ｎ^＋型炭化珪素単結晶基板１１２（厚さ：３５０μｍ、不純物濃度：１×１０^１９ｃｍ^−３）の上面にｎ⁻型炭化珪素エピタキシャル層１１４（厚さ：１３．５μｍ、不純物濃度：５×１０^１５ｃｍ^−３）が形成された半導体層１１０を準備する（図２（ａ）参照。）。

（Ｓ２）第１のｐ型不純物イオン打ち込み工程
まず、半導体層１１０の表面を清浄化した後、半導体層１１０の表面に、リサーフ層１１６及び第２ガードリング層１１８に対応する部分に開口を有するマスクＭ１を形成する。このとき、高耐圧半導体装置１００が完成したときに第２ガードリング層１１８が絶縁層１２４の外周近傍まで形成されるようにマスクＭ１を形成する。その後、当該マスクＭ１を介して、ｎ⁻型炭化珪素エピタキシャル層１１４の所定部位にｐ型不純物イオン（例えば、アルミニウムイオン。）を、多段階に分けて、比較的高エネルギー量でかつ比較的少量打ち込んで、ｐ型不純物イオン打ち込み領域１１５，１１７を形成する（図２（ｂ）参照。）。その後、マスクＭ１を除去する。なお、第１のｐ型不純物イオン打ち込み工程においては、マスクＭ１の開口に薄いシリコン酸化膜などが存在する条件下で不純物イオンの打ち込みを行ってもよい。

（Ｓ３）第２のｐ型不純物イオン打ち込み工程
次に、半導体層１１０の表面に、エッジターミネーション層１２０及び第１ガードリング層１２２に対応する部分に開口を有するマスクＭ２を形成する。その後、当該マスクＭ２を介してｎ⁻型炭化珪素エピタキシャル層１１４の所定部位にｐ型不純物イオン（例えば、アルミニウムイオン。）を、多段階に分けて、第１のｐ型不純物イオン打ち込み工程におけるよりも低エネルギー量でかつ多量打ち込んで、ｐ型不純物イオン打ち込み領域１１９，１２１を形成する（図２（ｃ）参照。）。その後、マスクＭ２を除去する。なお、第２の不純物イオン打ち込み工程においては、マスクＭ２の開口に薄いシリコン酸化膜などが存在する条件下で不純物イオンの打ち込みを行ってもよい。

（Ｓ４）不純物活性化工程
次に、半導体層１１０の表面に保護レジスト層（図示せず。）を形成した後、当該保護レジスト層を炭化してグラファイトマスクＭ３を形成する（図３（ａ）参照。）。その後、半導体層１１０を１６００℃以上の温度に加熱することによりｐ型不純物の活性化を行って、リサーフ層１１６及び第２ガードリング層１１８並びにエッジターミネーション層１２０及び第１ガードリング層１２２を形成する（図３（ｂ）参照。）。その後、グラファイトマスクＭ３を除去する。

（Ｓ５）絶縁層形成工程
次に、半導体層１１０の表面全面に、絶縁膜１２４を形成する（図３（ｃ）参照。）。

（Ｓ６）裏面オーミック層形成工程
次に、半導体層１１０の裏面に、金属層（例えば、ニッケル層）を形成した後、半導体層１１０を１０００℃以上の温度に加熱することにより裏面オーミック層１３０ａを形成する（図４（ａ）参照。）。

（Ｓ７）第１電極層形成工程
次に、図示しないマスクＭ４を用いて、第１電極層１２８に対応する部分の絶縁膜１２４を除去した後、マスクＭ４を除去する。
その後、図示しないマスクＭ５を用いて、半導体層１１０の表面の一部及び絶縁層１２４の表面に、チタン層を形成した後、半導体層１１０を５００℃の温度に加熱することに第１電極層１２８を形成する。このとき、第１電極層１２８におけるフィールドプレート領域１２８ａがエッジターミネーション層１２０の外側まで延在するように、第１電極層１２８を形成する。その後、マスクＭ５を除去する（図４（ｂ）参照。）。

（Ｓ８）第２電極層形成工程
次に、裏面オーミック層１３０ａの表面に、チタン、ニッケル及び銀が積層された積層膜１３０ｂを形成することにより第２電極層１３０を形成する（図４（ｃ）参照。）。

以上の工程を行うことによって、実施形態１に係る高耐圧半導体装置１００を製造することができる。

３．実施形態１に係る高耐圧半導体装置１００の効果
実施形態１に係る高耐圧半導体装置１００によれば、第２ガードリング層１１８が絶縁層１２４の外周近傍まで形成されているため、また、リサーフ層１１６の外周側端部と絶縁層１２４の外周側端部との間隔ｄ１に対する第２ガードリング層１１８が形成されている幅ｄ２の割合が例えば８０％以上あるため、気中における電界を十分に緩和させることが可能となり（後述する図８参照。）、終端領域の幅を十分長く取らなかった場合であっても、気中放電が起こり難くなり、所望の逆耐圧を得ることができる（後述する図６及び図７（ａ）参照。）。従って、実施形態１に係る高耐圧半導体装置１００は、高耐圧半導体装置の大型化を招くことなく、従来の高耐圧半導体装置９００の場合よりも「気中放電による逆耐圧の低下」を抑制することが可能な高耐圧半導体装置となる。

［試験例］
試験例は、実施形態１に係る高耐圧半導体装置１００（第２ガードリング層１１８が絶縁層１２４の外周近傍まで形成されている高耐圧半導体装置）においては、高耐圧半導体装置の大型化を招くことなく、従来の高耐圧半導体装置９００の場合よりも「気中放電による逆耐圧の低下」を抑制することが可能となることを示すための試験例である。

図５は、試験例１〜３に係る高耐圧半導体装置１００ａ，１００ｂ，１００ｃの要部を示す図である。図５（ａ）は試験例１に係る高耐圧半導体装置１００ａの要部を示す図であり、図５（ｂ）は試験例２に係る高耐圧半導体装置１００ｂの要部を示す図であり、図５（ｃ）は試験例３に係る高耐圧半導体装置１００ｃの要部を示す図である。図６は、試験例１〜３に係る高耐圧半導体装置１００ａ，１００ｂ，１００ｃの逆耐圧を示すグラフである。図７は、試験例１及び試験例３に係る高耐圧半導体装置１００ａ，１００ｃに所定の逆バイアス電圧（２０００Ｖ）を印加したときに生成した放電痕を示す写真である。図８は、試験例１及び試験例３に係る高耐圧半導体装置１００ａ，１００ｃに所定の逆バイアス電圧（２０００Ｖ）を印加したときの電位分布を模式的に示す図である。

試験例１に係る高耐圧半導体装置１００ａは、実施形態１に係る高耐圧半導体装置１００と基本的には同じ構成を有する。具体的には、リサーフ層１１６の外周側端部と絶縁層１２４の外周側端部との間隔ｄ１が０．６ｍｍであり、その間隔の中で５９本の第２ガードリング層１１８（幅７μｍ）が間隔３μｍ及びピッチ１０μｍで形成されている（図５（ａ）参照。）。試験例２に係る高耐圧半導体装置１００ｂは、従来の高耐圧半導体装置９００と基本的には同じ構成を有する。但し、リサーフ層１１６の外周側端部と絶縁層１２４の外周側端部との間隔ｄ１が１．０ｍｍであり、リサーフ層１１６の外周側端部の近傍において５本の第２ガードリング層１１８（幅７μｍ）が間隔３μｍ及びピッチ１０μｍで形成されている（図５（ｂ）参照。）。試験例３に係る高耐圧半導体装置１００ｃは、従来の高耐圧半導体装置９００と基本的には同じ構成を有する。但し、リサーフ層１１６の外周側端部と絶縁層１２４の外周側端部との間隔ｄ１が０．６ｍｍであり、リサーフ層１１６の外周側端部の近傍において５本の第２ガードリング層１１８（幅７μｍ）が間隔３μｍ及びピッチ１０μｍで形成されている（図５（ｃ）参照。）。試験例１が実施例であり、試験例２及び試験例３が比較例である。

本試験例においては、上記した試験例１〜試験例３に係る高耐圧半導体装置１００ａ，１００ｂ，１００ｃに逆バイアス電圧を印加したときに流れるリーク電流を測定するとともに、試験例１及び試験例３に係る高耐圧半導体装置１００，１００ｂに所定の逆バイアス電圧（２０００Ｖ）を印加したときに生成した放電痕を観察した。

その結果、図６及び図７（ｂ）からもわかるように、従来の高耐圧半導体装置においては、終端領域の幅（沿面距離）を十分長く取らなかった場合（図５（ｃ）の試験例３に係る高耐圧半導体装置１００ｃ参照。）には、気中放電（図７（ｂ）参照。）により所望の逆耐圧が得られず（図６参照。）、終端領域（沿面距離）の幅を十分長く取った場合（図５（ｂ）に示す試験例２に係る高耐圧半導体装置１００ｂ参照。）には、所望の逆耐圧を得ることはできるが（図６参照。）、高耐圧半導体装置が大型化してしまう（図５（ｂ）参照。）。

これに対して、実施形態１に係る高耐圧半導体装置（試験例１に係る高耐圧半導体装置１００ａ）においては、終端領域の幅（沿面距離）を十分長く取らなかった場合であっても、気中放電が起こりにくいため（図７（ａ）参照。）、所望の逆耐圧を得ることができる（図６参照。）。なお、図７（ａ）中、ショットキー領域内の白い点はプローブピンの痕であり、放電痕ではない。

このことから、実施形態１に係る高耐圧半導体装置１００によれば、第２ガードリング層１１８が絶縁層１２４の外周近傍まで形成されているため、また、リサーフ層１１６の外周側端部と絶縁層１２４の外周側端部との間隔ｄ１に対する第２ガードリング層１１８が形成されている幅ｄ２の割合が例えば８０％以上あるため、また、リサーフ層１１６の外周側端部と絶縁層１２４の外周側端部との間隔ｄ１に対する最外周の第２ガードリング層１１８と絶縁層１２４の外周側端部との間隔ｄ３の割合が例えば１０％以下であるため、図８に示すように、気中における電界を十分に緩和させることが可能となり、終端領域の幅を十分長く取らなかった場合であっても、気中放電が起こり難くなり、所望の逆耐圧を得ることができるようになることがわかった。従って、実施形態１に係る高耐圧半導体装置１００は、高耐圧半導体装置の大型化を招くことなく、従来の高耐圧半導体装置９００の場合よりも「気中放電による逆耐圧の低下」を抑制することが可能な高耐圧半導体装置となる。

［実施形態２］
図９は、実施形態２に係る高耐圧半導体装置１０２を説明するために示す図である。
実施形態２に係る高耐圧半導体装置１０２は、基本的には実施形態１に係る高耐圧半導体装置１００と同様の構成を有するが、図９に示すように、エッジターミネーション層１２０と第１電極層１２８との間に形成され、エッジターミネーション層１２０との間でオーミック接合を形成するオーミック層１２６をさらに備える点で実施形態１に係る高耐圧半導体装置１００の場合とは異なる。

このように、実施形態２に係る高耐圧半導体装置１０２は、上記したオーミック層１２６をさらに備える点で実施形態１に係る高耐圧半導体装置１００の場合とは異なるが、実施形態１に係る高耐圧半導体装置１００の場合と同様に、第２ガードリング層１１８が絶縁層１２４の外周近傍まで形成されているため、また、リサーフ層１１６の外周側端部と絶縁層１２４の外周側端部との間隔ｄ１に対する第２ガードリング層１１８が形成されている幅ｄ２の割合が例えば８０％以上あるため、気中における電界を緩和させることが可能となり、終端領域の幅を十分長く取らなかった場合であっても、気中放電が起こり難くなり、所望の逆耐圧を得ることができる。従って、実施形態１に係る高耐圧半導体装置１００の場合と同様に、高耐圧半導体装置の大型化を招くことなく、従来の高耐圧半導体装置９００の場合よりも「気中放電による逆耐圧の低下」を抑制することが可能な高耐圧半導体装置となる。

また、実施形態２に係る高耐圧半導体装置１０２は、エッジターミネーション層１２０と第１電極層１２８との間に形成され、エッジターミネーション層１２０との間でオーミック接合を形成するオーミック層１２６をさらに備えるため、エッジターミネーション層１２０の電位を確実に第１電極層１２８と同じ電位にすることが可能となり、耐圧の低下をより一層抑制することが可能な高耐圧半導体装置となる。

なお、実施形態２に係る高耐圧半導体装置１０２は、エッジターミネーション層１２０と第１電極層１２８との間に形成され、エッジターミネーション層１２０との間でオーミック接合を形成するオーミック層１２６をさらに備える点以外は、実施形態１に係る高耐圧半導体装置１００と同様の構成を有するため、実施形態１に係る高耐圧半導体装置１００が有する効果のうち該当する効果をそのまま有する。

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の様態において実施することが可能であり、例えば、次のような変形も可能である。

（１）図１０は、変形例１に係る高耐圧半導体装置１０４を説明するために示す図である。変形例１に係る高耐圧半導体装置１０４は、半導体層１１０の表面に形成され、第２ガードリング層１１８の周囲を離間して囲むように配置されたｎ^＋型のチャネルストッパ層１３２と、チャネルストッパ層１３２上に形成され、第２電極１３０と電気的に接続された第３電極１３４とをさらに備える。このような構成を有する高耐圧半導体装置１０４においても、実施形態１に係る高耐圧半導体装置１００と同様の効果を有する。

（２）実施形態１においては、第１電極層１２８におけるフィールドプレート領域がエッジターミネーション層１２０の外側まで延在している高耐圧半導体装置１００を例にとって本発明を説明したが、本発明はこれに限定されるものではない。第１電極層１２８におけるフィールドプレート領域がリサーフ層１１６の外側まで延在している高耐圧半導体装置１０８に本発明を適用することもできる。この場合には、リサーフ層１１６における不純物濃度が設計値から高い方にずれた場合であっても、不純物濃度のばらつきによる耐圧の低下をより一層抑制することが可能となる。

（３）実施形態１においては、ｐ型不純物イオンとして、アルミニウムイオンを用いたが、本発明はこれに限定されるものではない。ｐ型不純物イオンとして、ボロンイオンを用いてもよい。

（４）実施形態１においては、半導体層１１０の表面に保護レジスト層を形成した後、当該保護レジスト層を炭化して半導体層１１０の表面にグラファイトマスクＭ３を形成した状態で不純物活性化工程を行ったが、本発明はこれに限定されるものではない。半導体層１１０の表面及び裏面に保護レジスト層を形成した後、当該保護レジスト層を炭化して半導体層１１０の表面及び裏面にグラファイトマスクを形成した状態で不純物活性化工程を行ってもよい。

（５）試験例１においては、リサーフ層１１６の外周側端部と絶縁層１２４の外周側端部との間隔ｄ１が０．６ｍｍであり、その間隔の中で５９本の第２ガードリング層１１８（幅７μｍ）が間隔３μｍ及びピッチ１０μｍで形成されている半導体装置を用いて本発明の説明を行ったが、本発明はこれに限定されるものではない。所望の耐圧によってはリサーフ層の外周側端部と絶縁層の外周側端部との間隔ｄ１は０．６ｍｍよりも長くてもよいし短くてもよい。また、第２ガードリング層は、５９本よりも多くてもよいし、少なくてもよい。また、複数の第２ガードリング層のうち隣接する２つの第２ガードリング層の間隔は５μｍ以下であることが好ましく、３μｍ以下であることがより好ましい。また、第２ガードリング層は２０本以上形成されていることが好ましい。また、リサーフ層の外周側端部と絶縁層の外周側端部との間隔ｄ１に対する第２ガードリング層が形成されている幅ｄ２の割合は８０％以上あることが好ましい。例えば、リサーフ層の外周側端部と絶縁層の外周側端部との間隔ｄ１は２００μｍ〜８００μｍの範囲内にあり、第２ガードリング層が形成されている幅ｄ２は１６０μｍ〜６４０μｍの範囲内にあることが好ましい。

（６）実施形態１においては、ショットキーバリアダイオードからなる高耐圧半導体装置１００を例にとって本発明を説明したが、本発明はこれに限定されるものではない。図１１は、変形例２に係る高耐圧半導体装置２００を説明するために示す図である。図１１（ａ）は高耐圧半導体装置２００の平面図であり、図１１（ｂ）は図１１（ａ）におけるＡ−Ａ断面図である。図１１に示すように、ｐｎダイオードからなる高耐圧半導体装置２００に本発明を適用することもできる。また、パワーＭＯＳＦＥＴ、ＩＧＢＴ、サイリスタその他の高耐圧半導体装置に本発明を適用することもできる。

１００，１００ａ，１００ｂ，１０２，１０４，１０８，２００，９００…高耐圧半導体装置、１１０，９１０…半導体層、１１２，９１２…ｎ^＋型炭化珪素単結晶基板、１１４，９１４…ｎ⁻型炭化珪素エピタキシャル層、１１５，１１７，１１９，１２１…ｐ型不純物打ち込み領域、１１６，９１６…リサーフ層、１１８，９１８…第２ガードリング層、１２０，９２０…エッジターミネーション層、１２２，９２２…第１ガードリング層、１２４，９２４…絶縁層、１２６…オーミック層、１２８…第１電極層、１３０，９３０…第２電極層、１３０ａ…裏面オーミック層、１３０ｂ…積層膜、１３２，９３２…チャネルストッパ層、１３４，９３４…第３電極層、１３６…ｐ^＋型半導体層（第２半導体層）、１３８…アノード電極層（第１電極層）、９２８…バリアメタル層、Ｍ１，Ｍ２…マスク、Ｍ３…グラファイトマスク

Claims (8)

1. 炭化珪素からなる第１導電型の半導体層と、
   前記半導体層の表面上の一部に形成された第１電極層と、
   前記半導体層の裏面に形成された第２電極層と、
   前記半導体層の表面における、前記第１電極層の端部と重なる位置に形成された第２導電型リサーフ層と、
   前記リサーフ層の内部における、前記第１電極層のうち前記半導体層の表面と接する部分の端部と重なる位置に形成された第２導電型のエッジターミネーション層と、
   前記リサーフ層の内部における、前記エッジターミネーション層の周囲を離間して囲む位置に形成され、前記エッジターミネーション層と同程度の不純物濃度を有する第２導電型の第１ガードリング層と、
   前記半導体層の表面における、前記リサーフ層の周囲を離間して囲む位置に形成され、前記リサーフ層と同程度の不純物濃度を有する複数の第２導電型の第２ガードリング層と、
   前記半導体層の表面上において前記第１電極層を取り囲む領域に形成された絶縁層とを備え、
   前記第２ガードリング層は、２０本以上形成されており、
   前記複数の第２ガードリング層のうち隣接する２つの第２ガードリング層の間隙が５μｍ以下であり、
   前記リサーフ層の外周側端部と前記絶縁層の外周側端部との間隔ｄ１が２００μｍ〜８００μｍの範囲内にあり、かつ、前記第２ガードリング層が形成されている幅ｄ２が１６０μｍ〜６４０μｍの範囲内にあり、
   前記間隔ｄ１に対する前記複数の第２ガードリング層のうち最外周の第２ガードリング層と前記絶縁層の外周側端部との間隔ｄ３の割合が１０％以下であるとともに、前記間隔ｄ１に対する前記幅ｄ２の割合が８０％以上であることを特徴とする高耐圧半導体装置。
2. 請求項１に記載の高耐圧半導体装置において、
   前記高耐圧半導体装置は、ショットキーバリアダイオードであり、
   前記第１電極層は、前記半導体層との間でショットキー接合を形成するバリアメタルからなることを特徴とする高耐圧半導体装置。
3. 請求項２に記載の高耐圧半導体装置において、
   前記エッジターミネーション層と前記第１電極層との間に形成され、前記エッジターミネーション層との間でオーミック接合を形成するオーミック層をさらに備えることを特徴とする高耐圧半導体装置。
4. 請求項１に記載の高耐圧半導体装置において、
   前記高耐圧半導体装置は、ｐｎダイオードであり、
   前記リサーフ層に囲まれた領域においては、前記半導体層と前記第１電極との間に第２導電型の第２半導体層が配置されてなることを特徴とする高耐圧半導体装置。
5. 請求項１〜４のいずれかに記載の高耐圧半導体装置において、
   前記半導体層の表面に形成され、前記第２ガードリング層の周囲を離間して囲むように配置された第１導電型のチャネルストッパ層と、
   前記チャネルストッパ層上に形成され、前記第２電極と電気的に接続された第３電極とをさらに備えることを特徴とする高耐圧半導体装置。
6. 請求項１〜５のいずれかに記載の高耐圧半導体装置において、
   前記第１電極層は、前記半導体層との間に絶縁層を介して設けられたフィールドプレート領域を有することを特徴とする高耐圧半導体装置。
7. 請求項６に記載の高耐圧半導体装置において、
   前記フィールドプレート領域は、前記エッジターミネーション層の外側まで延在していることを特徴とする高耐圧半導体装置。
8. 請求項７に記載の高耐圧半導体装置において、
   前記フィールドプレート領域は、前記リサーフ層の外側まで延在していることを特徴とする高耐圧半導体装置。