JP6108451B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 337
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 239000000758 substrate Substances 0.000 claims description 33
- 239000012535 impurity Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 230000005855 radiation Effects 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 189
- 238000000605 extraction Methods 0.000 description 35
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 230000015556 catabolic process Effects 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
本発明は、半導体装置およびその製造方法に関し、特に、同一のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ ＩｎｓｕＩａｔｏｒ）基板上に、Ｘ線等を検出するためのフォトダイオードとトランジスタや抵抗などの回路素子とを混在させた半導体装置およびその製造方法に関する。
特許文献１には、同一の半導体基板に、センサと周辺回路とが絶縁膜を介して形成されている構造の半導体装置が開示されている。特許文献１に開示された半導体装置では、アノード電極である高濃度Ｐ型拡散層および該高濃度Ｐ型拡散層を覆うようにして設けられた低濃度のＰ型ウエル拡散層を囲うようにして半導体領域を形成している。そして、該半導体領域がフィールドプレートとして働くことにより、Ｐ型ウエル拡散層の電位の上昇が抑制され、結果として、半導体装置の逆方向耐圧を上昇させている。
特許文献１に開示されたＸ線センサとしての半導体装置では、ＳＯＩ基板を採用し、Ｘ線検出用のフォトダイオードをＳＯＩ基板の半導体（シリコン）基板に形成し、能動素子（回路素子）としてのトランジスタを半導体基板上に絶縁膜を介して設けられた半導体層に形成している。そして、Ｘ線入射時の検出感度を高くするため、フォトダイオードを形成する半導体基板として低濃度高抵抗の半導体基板を使用し、この半導体基板の裏面に数百Ｖのバイアス電圧を印加して、半導体基板全体を空乏化している。したがって、このような構造の半導体装置においては、高耐圧であることも要求される。
しかしながら、特許文献１に開示された半導体装置では、半導体基板に印加されたバイアス電圧がトランジスタが形成されている半導体層に影響し、トランジスタに意図しない電流を発生させる場合があるという問題があった。
この問題を回避するための１つの方法として、Ｘ線センサを形成する基板にＤｏｕｂｌｅ−ＳＯＩ（Ｄｏｕｂｌｅ−Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いる方法が考えられる。以下、このＤｏｕｂｌｅ−ＳＯＩ基板を用いた半導体装置を、比較例として説明する。
図１７は、該比較例に係る半導体装置５００を示している。
半導体装置５００では、図１７に示すように、埋め込み酸化膜１２の上側の第１の半導体層１１を回路動作用のＭＯＳトランジスタ４０等の回路素子形成用の高濃度低抵抗基板とし、埋め込み酸化膜１４の下側の第２の半導体層１５をフォトダイオード３０形成用の低濃度高抵抗基板とすることで、１枚のウエハ１０上に周辺回路を含めたＸ線センサ部を構成している。図１７のＰ型の半導体領域２３１が、フォトダイオード３０のアノード領域となっている。
半導体装置５００では、図１７に示すように、埋め込み酸化膜１２の上側の第１の半導体層１１を回路動作用のＭＯＳトランジスタ４０等の回路素子形成用の高濃度低抵抗基板とし、埋め込み酸化膜１４の下側の第２の半導体層１５をフォトダイオード３０形成用の低濃度高抵抗基板とすることで、１枚のウエハ１０上に周辺回路を含めたＸ線センサ部を構成している。図１７のＰ型の半導体領域２３１が、フォトダイオード３０のアノード領域となっている。
また、Ｐ型の半導体領域２３２およびＮ型の取り出し領域２３３は、フォトダイオード３０およびＭＯＳトランジスタ４０を含んで構成されるＸ線センサ部を取り囲んで形成され、該Ｘ線センサ部のガードリング部を構成している。Ｘ線センサ部は、アレイ状に敷き詰められた複数のフォトダイオード３０を含んで構成されるのが一般的である。
ガードリング部の基本的な機能は、高いバイアス電圧を印加した場合に、半導体基板（第２の半導体層１５）の内部で空乏層が均等に広がるようにして半導体装置５００のフォトダイオード３０の逆方向耐圧（ブレークダウン電圧）を確保することである。
具体的には、ガードリング部のＰ型の半導体領域２３２は、Ｐ型の半導体領域２３１から広がる空乏層をさらに外側に広げる機能を有している。これにより、アレイ状に敷き詰められたフォトダイオード３０のうちの比較的外側に配置される（ガードリング部のＰ型の半導体領域２３２の内側近傍に配置される）フォトダイオード３０と比較的内側に配置されるフォトダイオード３０との間での性能のバラツキを抑えることもできる。
一方、ガードリング部のＮ型の取り出し領域２３３は、半導体基板（第２の半導体層１５）の電位を固定するとともに、上記Ｐ型の半導体領域２３２から広がる空乏層の平面方向への広がりを抑制し、深さ方向へ広げることで、半導体装置５００のチップ端面（側面）にＰ型の半導体領域２３１から広がる空乏層が到達するのを抑制する機能を有している。
ここで、前述したように、半導体装置５００ではＤｏｕｂｌｅ−ＳＯＩ基板を用いているため、図１７において、埋め込み酸化膜１２と埋め込み酸化膜１４との間に第３の半導体層１３が形成されている。
本比較例に係る半導体装置５００では、この第３の半導体層１３が第１の半導体層１１と第２の半導体層１５とを電気的に分離するように作用することで、電源２８により第２の半導体層１５に印加されたバイアス電圧の第１の半導体層１１に及ぼす影響が抑制されている。
本比較例に係る半導体装置５００では、この第３の半導体層１３が第１の半導体層１１と第２の半導体層１５とを電気的に分離するように作用することで、電源２８により第２の半導体層１５に印加されたバイアス電圧の第１の半導体層１１に及ぼす影響が抑制されている。
すなわち、第３の半導体層１３が無い場合には、第２の半導体層１５を空乏化するために電源２８により第２の半導体層１５の裏面に印加されたバイアス電圧が、埋め込み酸化膜１２を介して埋め込み酸化膜１２上に形成した第１の半導体層１１にも伝わる場合がある。すると、第１の半導体層１１に形成したＭＯＳトランジスタ４０のチャネル領域において、意図しない電流が発生し、半導体装置５００が誤動作することもある。
これに対し、第３の半導体層１３を設け、第１の半導体層１１と第２の半導体層１５とを電気的に分離することにより、このような電流の発生が抑制される。
これに対し、第３の半導体層１３を設け、第１の半導体層１１と第２の半導体層１５とを電気的に分離することにより、このような電流の発生が抑制される。
ところが、比較例に係る半導体装置５００では、製造工程上、ガードリング部を構成するＰ型の半導体領域２３２とＮ型の取り出し領域２３３との間にもフローティング状態の第３の半導体層１３ｂが存在する。そして、この第３の半導体層１３ｂがフォトダイオード３０のブレークダウン電圧を低くするように作用し、半導体装置５００の逆方向耐圧を低下させているという問題がある。
すなわち、図１７に示すように、Ｐ型の半導体領域２３１および２３２を接地し、Ｎ型の取り出し領域２３３および基板裏面に数百Ｖのバイアス電圧を印加すると、容量結合によってある電位をもった第３の半導体層１３ｂが、Ｘ線センサ部からガードリング部の一番外側の領域（Ｎ型の取り出し領域２３３近傍の領域）に広がる電位ポテンシャルの広がりを抑制してしまう。つまり、第３の半導体層１３ｂが空乏層の広がりを抑圧してしまう。この現象により、半導体装置５００の逆方向耐圧を大幅に低下させてしまうという問題がある。
本発明は、上述した課題を解決するためになされたものであり、半導体層同士の電気的な分離を確保しつつ、耐圧の低下が抑制された半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するために、請求項１に記載の半導体装置は、第１の半導体層に形成されたフォトダイオードと、前記第１の半導体層の一主面上に設けられ回路素子が形成された第２の半導体層と、前記第１の半導体層と前記第２の半導体層との間に設けられた第３の半導体層と、前記第１の半導体層と前記第３の半導体層との間に設けられた第１の絶縁層と、前記第３の半導体層と前記第２の半導体層との間に設けられた第２の絶縁層と、を含む放射線検知部、及び前記放射線検知部を取り囲んで形成されると共に、前記第１の半導体層の前記一主面に形成された第１の領域と、前記第１の領域を取り囲んで形成されると共に、前記第１の半導体層の前記一主面に形成された第２の領域と、前記第１の半導体層の前記一主面上の領域で前記第１の領域と前記第２の領域とで挟まれた前記第３の半導体層に対応する深さの領域に形成された第３の絶縁層と、を含むガードリング部を備えている。
また、上記目的を達成するために、請求項２に記載の半導体装置は、第１の半導体層に形成されたフォトダイオードと、前記第１の半導体層の一主面上に設けられ回路素子が形成された第２の半導体層と、前記第１の半導体層と前記第２の半導体層との間に設けられた第１の絶縁層と、を含む放射線検知部、及び前記放射線検知部を取り囲んで形成されると共に、前記第１の半導体層の前記一主面に形成された第１の領域と、前記第１の領域を取り囲んで形成されると共に、前記第１の半導体層の前記一主面に形成された第２の領域と、前記第１の半導体層の前記一主面上の領域で前記第１の領域と前記第２の領域とで挟まれた前記第２の半導体層に対応する深さの領域に、化学気相成長法によって形成された第２の絶縁層と、を含むガードリング部を備えている。
一方、請求項１０に記載の半導体装置の製造方法は、第１の半導体層と、前記第１の半導体層上の第１の絶縁層と、前記第１の絶縁層上の第３の半導体層と、前記第３の半導体層上の第２の絶縁層と、前記第２の絶縁層上の第２の半導体層を備えたシリコン基板を準備する工程と、前記シリコン基板に形成された第１の領域を囲んで前記第１の半導体層上に不純物を導入して形成される第２の領域と、前記第２の領域を囲んで前記第１の半導体層上に不純物を導入して形成される第３の領域とで囲まれる領域の、少なくとも前記第２の半導体層、前記第２の絶縁層、及び前記第３の半導体層を除去する工程と、前記第２の領域に第１の導電型の不純物を導入する工程と、前記第３の領域に前記第１の導電型とは反対の導電型の第２の導電型の不純物を導入する工程と、前記第２の領域と前記第３の領域とで囲まれた領域の、前記第３の半導体層に対応する深さに第３の絶縁層を形成する工程と、を備えている。
本発明によれば、半導体層同士の電気的な分離を確保しつつ、耐圧の低下が抑制された半導体装置およびその製造方法が提供される。
［第1の実施の形態］
以下、図面を参照して本実施の形態に係る半導体装置１００について詳細に説明する。
なお、本実施の形態に係る半導体装置１００は、Ｘ線、β線、可視光等に感度を有するセンサとして構成することができるが、以下では、Ｘ線センサとして機能する半導体装置１００を例示して説明する。
以下、図面を参照して本実施の形態に係る半導体装置１００について詳細に説明する。
なお、本実施の形態に係る半導体装置１００は、Ｘ線、β線、可視光等に感度を有するセンサとして構成することができるが、以下では、Ｘ線センサとして機能する半導体装置１００を例示して説明する。
図１に示すように、半導体装置１００は、センサ部７０、および、センサ部７０を取り囲んで形成されたガードリング部７２を含んで構成されている。同図では、ガードリング部を構成する後述のＰ型の半導体領域２３２およびＮ型の取り出し領域２３３も併せて示している。
以下では、まず、センサ部７０の構成について説明する。
以下では、まず、センサ部７０の構成について説明する。
図２は、図１においてＡ−Ａで示された部分の縦断面図である。
図２に示すように、本実施の形態に係る半導体装置１００は、周辺回路の一部としてＭＯＳトランジスタ４０が形成された第１の半導体層１１と、センサピクセルとして機能し、第２の半導体層１５とＰ型の半導体領域２３１とを備えるフォトダイオード３０と、第１の半導体層１１と第２の半導体層１５との間に設けられた第３の半導体層１３と、第１の半導体層１１と第３の半導体層１３との間に設けられた埋め込み酸化膜１２と、第２の半導体層１５と第３の半導体層１３との間に設けられた埋め込み酸化膜１４とを備えている。
図２に示すように、本実施の形態に係る半導体装置１００は、周辺回路の一部としてＭＯＳトランジスタ４０が形成された第１の半導体層１１と、センサピクセルとして機能し、第２の半導体層１５とＰ型の半導体領域２３１とを備えるフォトダイオード３０と、第１の半導体層１１と第２の半導体層１５との間に設けられた第３の半導体層１３と、第１の半導体層１１と第３の半導体層１３との間に設けられた埋め込み酸化膜１２と、第２の半導体層１５と第３の半導体層１３との間に設けられた埋め込み酸化膜１４とを備えている。
第１の半導体層１１、第３の半導体層１３はＰ型半導体基板、第２の半導体層１５はＮ型半導体基板で各々形成している。第２の半導体層１５の主面１５１の領域５１には、Ｐ型の半導体領域２３１が設けられている。Ｐ型の半導体領域２３１とＮ型の第２の半導体層１５で、センサピクセルとして機能する、Ｘ線用のフォトダイオード３０が形成されている。第２の半導体層１５の主面１５１とは反対側の主面１５２には、電極２８０が設けられている。ＭＯＳトランジスタ４０が形成された第１の半導体層１１のアクティブ領域１１１は、第２の半導体層１５の主面１５１の領域５１とは異なる領域６１上に設けられている。第１の半導体層１１のアクティブ領域１１１と第２の半導体層１５との間に設けられた第３の半導体層１３には、高濃度のＰ型の取り出し領域２４が設けられている。
センサ部７０は、上記のフォトダイオード３０、およびＭＯＳトランジスタ４０を含んで構成されている。
図２に示すように、センサ部７０には第３の半導体層１３が形成されており、この第３の半導体層１３が第１の半導体層１１と第２の半導体層１５とを電気的に分離する機能を果たしている。
図２に示すように、センサ部７０には第３の半導体層１３が形成されており、この第３の半導体層１３が第１の半導体層１１と第２の半導体層１５とを電気的に分離する機能を果たしている。
次に、ガードリング部７２の構成について説明する。ガードリング部７２は、第２の半導体層１５にバイアス電圧を印加したり、スクライブ等を行ってペレッタイズ（チップ個片化）した後のチップの端面（側面）に空乏層が到達するのを抑制したりする機能を有している。
図２に示すように、ガードリング部７２は、高濃度のＰ型の半導体領域２３２、ガードリング部絶縁膜領域７４、および高濃度のＮ型の取り出し領域２３３を含んで構成されている。前述したセンサ部７０とは異なり、Ｐ型の半導体領域２３２とＮ型の取り出し領域２３３とで挟まれたガードリング部絶縁膜領域７４には、第３の半導体層１３に対応する深さにガードリング部絶縁膜７６が形成されており、第３の半導体層１３が形成されていない。
次に、本実施の形態に係る半導体装置１００のバイアス電圧の印加について説明する。
半導体装置１００では、Ｘ線用のフォトダイオード３０を構成するＮ型の第２の半導体層１５を空乏化するために、第２の半導体層１５の裏面（主面１５２）と高濃度のＮ型の取り出し領域２３３（カソード電極）に対し、電源２８より正の高電圧が印加される。また、第３の半導体層１３とフォトダイオード３０のアノード電極となるＰ型の半導体領域２３１、およびガードリング部７２の一部であるＰ型の半導体領域２３２は、電源２８の負極側に接続されるとともにＧＮＤ（接地）９０に接続される（接地される）。
半導体装置１００では、Ｘ線用のフォトダイオード３０を構成するＮ型の第２の半導体層１５を空乏化するために、第２の半導体層１５の裏面（主面１５２）と高濃度のＮ型の取り出し領域２３３（カソード電極）に対し、電源２８より正の高電圧が印加される。また、第３の半導体層１３とフォトダイオード３０のアノード電極となるＰ型の半導体領域２３１、およびガードリング部７２の一部であるＰ型の半導体領域２３２は、電源２８の負極側に接続されるとともにＧＮＤ（接地）９０に接続される（接地される）。
より具体的には、Ｎ型の第２の半導体層１５は、第２の半導体層１５の主面１５２に設けられた電極２８０および第２の半導体層１５の主面１５１に設けられた高濃度のＮ型の取り出し領域２３３に接続された電位固定電極２７６を介して電源２８の正極側に接続されている。また、第２の半導体層１５の主面１５１に設けられたＰ型の半導体領域２３１および２３２は、各々取り出し電極２７４および電位固定電極２７５を介して電源２８の負極側およびＧＮＤ９０に接続されている。Ｐ型の第３の半導体層１３は、高濃度のＰ型の取り出し領域２４に接続された電位固定電極２７１を介してＧＮＤ９０に接続されている。
Ｐ型基板で形成された第３の半導体層１３を接地電位に固定することにより、第２の半導体層１５を空乏化するために第２の半導体層１５の裏面（主面１５２）に電源２８から高電圧を印加した場合でも、第１の半導体層１１のアクティブ領域１１１の埋め込み酸化膜１２側の界面には当該高電圧は伝達されない。
このように、第１の半導体層１１のアクティブ領域１１１に形成したＭＯＳトランジスタ４０と第２の半導体層１５に形成したセンサピクセルとしてのフォトダイオード３０の間には接地電位に固定された第３の半導体層１３があるために、センサピクセルヘの寄生容量が非常に小さくなる。また、センサピクセルヘ信号が入力された際に第１の半導体層１１のＭＯＳトランジスタ４０へ影響を及ぼすクロストークも、ほぼ無視できる程度となる。
一方、上述したように、ガードリング部７２には、フィールドプレートとして機能してしまう第３の半導体層１３が存在しないため、空乏層を形成する電位分布の広がりが抑圧されずに一定の耐圧を確保することが可能となる。
次に、本実施の形態に係る半導体装置１００の製造方法について説明する。
なお、以下で各部の寸法や電気的特性等を示す数値は一例であり、本発明はこれらの値に限定されるものではない。
なお、以下で各部の寸法や電気的特性等を示す数値は一例であり、本発明はこれらの値に限定されるものではない。
まず、図３に示すように埋め込み酸化膜１２、１４を挟んで上側に第１の半導体層１１、下側に約７００μｍの厚さの第２の半導体層１５、中央に第３の半導体層１３を各々有するＤｏｕｂｌｅ−ＳＯＩ基板を作製する。この時、例えば第１の半導体層１１および第３の半導体層１３は比抵抗約１０Ω・ｃｍのＰ型半導体基板、第２の半導体層１５は比抵抗約１０ｋΩ・ｃｍのＮ型半導体基板で形成する。
第１の半導体層１１の表面に、パッド酸化膜（図示せず）と窒化膜（図示せず）を形成し、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）形成法によりフィールド酸化膜を形成した後に、図４に示すように、全ての窒化膜と、パッド酸化膜を除去する。これにより、第１の半導体層１１にアクティブ領域１１１が形成される。
さらに、図５に示すように、第１の半導体層１１のアクティブ領域１１１の表面にゲート酸化膜１６を形成し、ポリシリコン膜を堆積、フォトレジスト（図示せず）でパターニングを行なったポリシリコン膜のドライエッチングを行い、ゲート電極１８を形成する。
次に、図６に示すように、フォトレジスト（図示せず）を除去した後に、第１の半導体層１１のアクティブ領域１１１にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ、図示せず）のイオン注入を行い、サイドウォールスペーサ２０を形成したのちに、高濃度ソース・ドレイン１９のイオン注入工程を行い、ＭＯＳトランジスタ４０を形成する。
次に、図７に示すように、第２の半導体層１５に形成するべきＰ型の半導体領域２３１、２３２、およびＮ型の取り出し領域２３３以外の領域をフォトレジスト（図示せず）にて覆い、埋め込み酸化膜１２、１４、および第３の半導体層１３をエッチングして、開口２１１、２１２をそれぞれ形成した後に、フォトレジストを除去する。この際、ガードリング部７２を構成するＰ型の半導体領域２３２およびＮ型の取り出し領域２３３を形成するべき領域については、その間の領域も含めてフォトレジストを塗布しないようにする。
つまり、開口２１２は、Ｐ型の半導体領域２３２とＮ型の取り出し領域２３３との間に存在する第３の半導体層１３等も除去するように形成される。
つまり、開口２１２は、Ｐ型の半導体領域２３２とＮ型の取り出し領域２３３との間に存在する第３の半導体層１３等も除去するように形成される。
次に、図８に示すように、第３の半導体層１３に形成するべきＰ型の取り出し領域２４以外の領域をフォトレジスト（図示せず）にて覆い、埋め込み酸化膜１２をエッチングして、開口２２を形成した後にフォトレジストを除去する。
次に、図９に示すように、開口２１１、２１２、および２２を埋めるようにして全面にフォトレジスト３００を塗布する。本フォトレジスト３００の塗布は、Ｎ型の取り出し領域２３３、Ｐ型の半導体領域２３１および２３２、およびＰ型の取り出し領域２４に対応する部分へ不純物を注入するための工程の一部である。
次に、図１０に示すように、マスク（図示せず）によりパターニングしてフォトレジスト３００のＮ型の取り出し領域２３３に対応する部分に開口２１３を形成し、該開口２１３を介して例えば不純物３１Ｐ＋を注入した後、フォトレジスト３００を除去する。
同様にして、リソグラフィ技術を用いてフォトダイオード３０のアノードを兼ねたＰ型の半導体領域２３１およびガードリング部７２のＰ型の半導体領域２３２に対応する部分に各々フォトレジスト３００の開口を形成し、該開口を介して例えば不純物１１Ｂ＋を注入した後、フォトレジスト３００を除去する。
さらに、リソグラフィ技術を用いて第３の半導体層１３のＰ型の取り出し領域２４に対応する部分にフォトレジスト３００の開口を形成し、該開口を介して例えば不純物４９ＢＦ２ ＋を注入する（図示せず）。
その後、残留しているフォトレジスト３００を除去する。
さらに、リソグラフィ技術を用いて第３の半導体層１３のＰ型の取り出し領域２４に対応する部分にフォトレジスト３００の開口を形成し、該開口を介して例えば不純物４９ＢＦ２ ＋を注入する（図示せず）。
その後、残留しているフォトレジスト３００を除去する。
なお、上記においては、不純物の注入を、Ｎ型の取り出し領域２３３、Ｐ型の半導体領域２３１および２３２、およびＰ型の取り出し領域２４の順序で行うことを例示して説明したが、これに限られず、不従物の注入順序は適宜変えてもよい。
次に、図１１に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）膜の堆積によって開口２１１、２１２、および２２の埋め込みを行う。ここで、開口２１２の第３の半導体層１３に対応する領域にはガードリング絶縁膜７６が形成される。なお、開口２１１、２１２および２２を埋め込んだＣＶＤ膜を層間膜２５として使用してもよい。
その後、第１の半導体層１１のアクティブ領域１１１、第２の半導体層１５、および第３の半導体層１３に各々接続するための電極を形成する場所をエッチングすることによって、図１２に示すように、コンタクトホール２６１、２６２、２６３、２６４、２６５、
および２６６を形成する。最後にスパッタによって形成したメタル層の、電極形成領域以外の部分をエッチングすることによって、図１３に示すように、電位固定電極２７１、２７５、２７６、トランジスタ電極２７２、２７３、および取り出し電極２７４を形成する。また、第２半導体層１５の裏面にも、電極２８０を形成する。
その後、第１の半導体層１１のアクティブ領域１１１、第２の半導体層１５、および第３の半導体層１３に各々接続するための電極を形成する場所をエッチングすることによって、図１２に示すように、コンタクトホール２６１、２６２、２６３、２６４、２６５、
および２６６を形成する。最後にスパッタによって形成したメタル層の、電極形成領域以外の部分をエッチングすることによって、図１３に示すように、電位固定電極２７１、２７５、２７６、トランジスタ電極２７２、２７３、および取り出し電極２７４を形成する。また、第２半導体層１５の裏面にも、電極２８０を形成する。
以上詳述したように、本実施の形態に係る半導体装置１００によれば、半導体層同士の電気的な分離を確保しつつ、耐圧の低下が抑制された半導体装置およびその製造方法を提供することが可能となる。
［第２の実施の形態］
図１４および図１５を参照して、本実施の形態に係る半導体装置２００について説明する。
第１の実施の形態に係る半導体装置１００は、ガードリング部７２において第３の半導体層１３をすべて除去する形態であったのに対し、本実施の形態は、該第３の半導体層１３の一部を残す形態である。したがって、図２と同様の構成には同一の符号を付してその説明を省略する場合がある。
図１４および図１５を参照して、本実施の形態に係る半導体装置２００について説明する。
第１の実施の形態に係る半導体装置１００は、ガードリング部７２において第３の半導体層１３をすべて除去する形態であったのに対し、本実施の形態は、該第３の半導体層１３の一部を残す形態である。したがって、図２と同様の構成には同一の符号を付してその説明を省略する場合がある。
図１４において、ガードリング部７２におけるガードリング部絶縁膜領域７４の内部には、第３の半導体層１３が複数の部分に分離されて部分的に第３の半導体層１３ａが形成されている。このように第３の半導体層１３を複数に分離することにより、分離された個々の第３の半導体層１３が異なる電位に保たれ得るようになる。その結果、第３の半導体層１３が特定の電位に保たれることにより第２の半導体層１５における空乏層の広がりが抑圧されるという先述した作用が生じにくくなるため、第３の半導体層１３ａのように第３の半導体層１３を部分的に残して形成しても本発明の効果を奏することができる。
図１５（ａ）および（ｂ）は、各々異なる第３の半導体層１３ａの形成パターンを示しており、図１４に示す第３の半導体層１３ａを主面１５１（１５２）に対し垂直な方向から見た平面図により表したものである。すなわち、図１５（ａ）はスリット（帯）状に第３の半導体層１３ａを形成する場合を示しており、また、図１５（ｂ）はアイランド（島）状に第３の半導体層１３ａを形成する場合を示している。
なお、第３の半導体層１３ａの形成パターンは図１５に示した帯状あるいは島状に限られず、第３の半導体層を部分的に形成した部分と形成しない部分が存在すればよいので、
様々なパターンを適用することが可能である。
なお、第３の半導体層１３ａの形成パターンは図１５に示した帯状あるいは島状に限られず、第３の半導体層を部分的に形成した部分と形成しない部分が存在すればよいので、
様々なパターンを適用することが可能である。
半導体装置２００は、図３ないし図１３に示す半導体装置１００の製造方法に準じて製造することが可能である。特に、本実施の形態に係る第３の半導体層１３ａは、図７においてフォトレジストをパターニングして埋め込み酸化膜１２、１４、および第３の半導体層１３をエッチングする際、該パターニング用のマスクに上記帯状あるいは島状の部分を含ませて形成することができる。
以上のように、本実施の形態に係る半導体装置２００によっても、半導体層同士の電気的な分離を確保しつつ、耐圧の低下が抑制された半導体装置およびその製造方法を提供することが可能となる。
［第３の実施の形態］
図１６を参照して、本実施の形態に係る半導体装置４００について説明する。
第１の実施の形態および第２の実施の形態は、Ｄｏｕｂｌｅ−ＳＯＩ基板を採用した形態であったが、本実施の形態は、Ｓｉｎｇｌｅ−ＳＯＩ、すなわち通常のＳＯＩ基板を採用した形態である。したがって、図２と同様の構成には同一の符号を付してその説明を省略する場合がある。
図１６を参照して、本実施の形態に係る半導体装置４００について説明する。
第１の実施の形態および第２の実施の形態は、Ｄｏｕｂｌｅ−ＳＯＩ基板を採用した形態であったが、本実施の形態は、Ｓｉｎｇｌｅ−ＳＯＩ、すなわち通常のＳＯＩ基板を採用した形態である。したがって、図２と同様の構成には同一の符号を付してその説明を省略する場合がある。
図１６に示すように、半導体装置４００もＭＯＳトランジスタ４０等の回路素子、フォトダイオード３０等を含んで構成されるセンサ部７０、Ｐ型の半導体領域２３２、Ｎ型の取り出し領域２３３、およびガードリング部絶縁膜領域７４を含んで構成されるガードリング部７２を具備している。
しかしながら、半導体装置４００は、図２に示す第３の半導体層１３を有しておらず、
埋め込み酸化膜１４の上に第１の半導体層１１が配置されており、該第１の半導体層１１にＭＯＳトランジスタ４０が形成されている。
しかしながら、半導体装置４００は、図２に示す第３の半導体層１３を有しておらず、
埋め込み酸化膜１４の上に第１の半導体層１１が配置されており、該第１の半導体層１１にＭＯＳトランジスタ４０が形成されている。
以上のような構成の半導体装置４００においては、製造工程上特に配慮しなければ、Ｐ型の半導体領域２３１、２３２、およびＮ型の取り出し領域２３３に対応する領域以外の領域に第１の半導体層１１が配置される。すなわち、図１６において、Ｐ型の半導体領域２３２とＮ型の取り出し領域２３３との間にも、Ｐ型の半導体領域２３２とＮ型の取り出し領域２３３との間以外の部分に配置された第１の半導体層１１と同じ位置に第１の半導体層１１が配置される。
しかしながら、本実施の形態では、製造工程において、Ｐ型の半導体領域２３２とＮ型の取り出し領域２３３との間のガードリング部絶縁膜領域７４に配置される第１の半導体層１１を除去し、当該除去した第１の半導体層１１に対応する深さにガードリング部絶縁膜７６を形成している。
これは、Ｐ型の半導体領域２３２とＮ型の取り出し領域２３３との間にプレート状に第１の半導体層１１が配置されることにより、第１の実施の形態および第２の実施の形態で説明したのと同じ理由で、該プレート状の第１の半導体層１１が半導体装置４００の耐圧の低下をもたらすからである。
半導体装置４００は、Ｓｉｎｇｌｅ−ＳＯＩを用い、図３ないし図１３に示す半導体装置１００の製造方法に準じて製造することが可能である（例えば、特許文献１参照。）。
特に、Ｐ型の半導体領域２３２とＮ型の取り出し領域２３３との間の第１の半導体層１１の除去は、例えば、第１の半導体層１１にＭＯＳトランジスタ４０を形成した後、Ｐ型の半導体領域２３１、２３２、およびＮ型の取り出し領域２３３にイオン注入するための開口を形成する際に行うことができる。
特に、Ｐ型の半導体領域２３２とＮ型の取り出し領域２３３との間の第１の半導体層１１の除去は、例えば、第１の半導体層１１にＭＯＳトランジスタ４０を形成した後、Ｐ型の半導体領域２３１、２３２、およびＮ型の取り出し領域２３３にイオン注入するための開口を形成する際に行うことができる。
以上のように、本実施の形態に係る半導体装置４００によっても、半導体層同士の電気的な分離を確保しつつ、耐圧の低下が抑制された半導体装置およびその製造方法を提供することが可能となる。
ここで、上記では、半導体装置４００において、Ｐ型の半導体領域２３２とＮ型の取り出し領域２３３との間の第１の半導体層１１を完全に除去する形態を例示して説明したが、本発明はこれに限定されず、第２の実施の形態と同様にして、当該領域の第１の半導体層１１を帯状あるいは島状に部分的に形成してもよい。
なお、上記各実施の形態では、第２の半導体層１５がＮ型基板である場合について説明しているが、第２の半導体層１５がＰ型の半導体装置にも適用可能である。
１０ ウエハ
１１ 第１の半導体層
１２、１４ 埋め込み酸化膜
１３、１３ａ、１３ｂ 第３の半導体層
１５ 第２の半導体層
１６ ゲート酸化膜
１８ ゲート電極
１９ ソース・ドレイン
２０ サイドウォールスペーサ
２２ 開口
２４ Ｐ型の取り出し領域
２５ 層間膜
２８ 電源
３０ フォトダイオード
４０ ＭＯＳトランジスタ
５１ 領域
６１ 領域
７０ センサ部
７２ ガードリング部
７４ ガードリング部絶縁膜領域
７６ ガードリング部絶縁膜
９０ ＧＮＤ
１００、２００、４００、５００ 半導体装置
１１１ アクティブ領域
１５１、１５２ 主面
２１１、２１２、２１３、 開口
２３１、２３２ Ｐ型の半導体領域
２３３ Ｎ型の取り出し領域
２６１、２６２、２６３、２６４、２６５、２６６ コンタクトホール
２７１、２７５、２７６ 電位固定電極
２７２、２７３ トランジスタ電極
２７４ 取り出し電極
３００ フォトレジスト
１１ 第１の半導体層
１２、１４ 埋め込み酸化膜
１３、１３ａ、１３ｂ 第３の半導体層
１５ 第２の半導体層
１６ ゲート酸化膜
１８ ゲート電極
１９ ソース・ドレイン
２０ サイドウォールスペーサ
２２ 開口
２４ Ｐ型の取り出し領域
２５ 層間膜
２８ 電源
３０ フォトダイオード
４０ ＭＯＳトランジスタ
５１ 領域
６１ 領域
７０ センサ部
７２ ガードリング部
７４ ガードリング部絶縁膜領域
７６ ガードリング部絶縁膜
９０ ＧＮＤ
１００、２００、４００、５００ 半導体装置
１１１ アクティブ領域
１５１、１５２ 主面
２１１、２１２、２１３、 開口
２３１、２３２ Ｐ型の半導体領域
２３３ Ｎ型の取り出し領域
２６１、２６２、２６３、２６４、２６５、２６６ コンタクトホール
２７１、２７５、２７６ 電位固定電極
２７２、２７３ トランジスタ電極
２７４ 取り出し電極
３００ フォトレジスト
Claims (11)
- 第１の半導体層に形成されたフォトダイオードと、前記第１の半導体層の一主面上に設けられ回路素子が形成された第２の半導体層と、前記第１の半導体層と前記第２の半導体層との間に設けられた第３の半導体層と、前記第１の半導体層と前記第３の半導体層との間に設けられた第１の絶縁層と、前記第３の半導体層と前記第２の半導体層との間に設けられた第２の絶縁層と、を含む放射線検知部、
及び前記放射線検知部を取り囲んで形成されると共に、前記第１の半導体層の前記一主面に形成された第１の領域と、前記第１の領域を取り囲んで形成されると共に、前記第１の半導体層の前記一主面に形成された第２の領域と、前記第１の半導体層の前記一主面上の領域で前記第１の領域と前記第２の領域とで挟まれた前記第３の半導体層に対応する深さの領域に形成された第３の絶縁層と、を含むガードリング部
を備えた半導体装置。 - 第１の半導体層に形成されたフォトダイオードと、前記第１の半導体層の一主面上に設けられ回路素子が形成された第２の半導体層と、前記第１の半導体層と前記第２の半導体層との間に設けられた第１の絶縁層と、を含む放射線検知部、
及び前記放射線検知部を取り囲んで形成されると共に、前記第１の半導体層の前記一主面に形成された第１の領域と、前記第１の領域を取り囲んで形成されると共に、前記第１の半導体層の前記一主面に形成された第２の領域と、前記第１の半導体層の前記一主面上の領域で前記第１の領域と前記第２の領域とで挟まれた前記第２の半導体層に対応する深さの領域に、化学気相成長法によって形成された第２の絶縁層と、を含むガードリング部 を備えた半導体装置。 - 前記第１の領域に負極側の電位を、前記第２の領域に正極側の電位を各々印加する印加手段をさらに備えた
請求項１に記載の半導体装置。 - 前記第３の絶縁層が化学気相成長法によって形成された膜である
請求項１又は請求項３に記載の半導体装置。 - 前記第３の絶縁層の内部に前記一主面に垂直な方向から見た場合に前記第３の半導体層が複数の帯状に形成されている
請求項１、請求項３、請求項４のいずれか１項に記載の半導体装置。 - 前記第３の絶縁層の内部に前記一主面に垂直な方向から見た場合に前記第３の半導体層が複数の島状に形成されている
請求項１、請求項３、請求項４のいずれか１項に記載の半導体装置。 - 前記第１の半導体層は第１の導電型であり、前記第２の半導体層は前記第１の導電型とは反対の導電型の第２の導電型であり、前記第１の領域は第２の導電型であり、前記第２の領域は第１の導電型である
請求項１、請求項３ないし請求項６のいずれか１項に記載の半導体装置。 - 前記第２の絶縁層の内部に前記一主面に垂直な方向から見た場合に前記第２の半導体層が複数の帯状に形成されている
請求項２に記載の半導体装置。 - 前記第２の絶縁層の内部に前記一主面に垂直な方向から見た場合に前記第２の半導体層が複数の島状に形成されている
請求項２に記載の半導体装置。 - 第１の半導体層と、前記第１の半導体層上の第１の絶縁層と、前記第１の絶縁層上の第３の半導体層と、前記第３の半導体層上の第２の絶縁層と、前記第２の絶縁層上の第２の半導体層を備えたシリコン基板を準備する工程と、
前記シリコン基板に形成された第１の領域を囲んで前記第１の半導体層上に不純物を導入して形成される第２の領域と、前記第２の領域を囲んで前記第１の半導体層上に不純物を導入して形成される第３の領域とで囲まれる領域の、少なくとも前記第２の半導体層、
前記第２の絶縁層、及び前記第３の半導体層を除去する工程と、
前記第２の領域に第１の導電型の不純物を導入する工程と、
前記第３の領域に前記第１の導電型とは反対の導電型の第２の導電型の不純物を導入する工程と、
前記第２の領域と前記第３の領域とで囲まれた領域の、前記第３の半導体層に対応する深さに第３の絶縁層を形成する工程と、
を備えた半導体装置の製造方法。 - 前記第１の領域が、放射線検知部として機能することを特徴とする
請求項１０に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013079859A JP6108451B2 (ja) | 2013-04-05 | 2013-04-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013079859A JP6108451B2 (ja) | 2013-04-05 | 2013-04-05 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014204009A JP2014204009A (ja) | 2014-10-27 |
| JP6108451B2 true JP6108451B2 (ja) | 2017-04-05 |
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ID=52354176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013079859A Active JP6108451B2 (ja) | 2013-04-05 | 2013-04-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6108451B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3091010B1 (fr) * | 2018-12-24 | 2020-12-04 | Soitec Silicon On Insulator | Structure de type semi-conducteur pour applications digitales et radiofréquences, et procédé de fabrication d’une telle structure |
| JP7380179B2 (ja) * | 2019-12-19 | 2023-11-15 | 株式会社Sumco | 多層ｓｏｉウェーハ及びその製造方法並びにｘ線検出センサ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270857A (ja) * | 2001-03-07 | 2002-09-20 | Toshiba Corp | 半導体装置および電力変換装置 |
| JP5721147B2 (ja) * | 2010-03-09 | 2015-05-20 | 大学共同利用機関法人 高エネルギー加速器研究機構 | 半導体装置及び半導体装置の製造方法 |
| JP5925991B2 (ja) * | 2010-05-26 | 2016-05-25 | 三菱電機株式会社 | 半導体装置 |
| JP5818238B2 (ja) * | 2010-10-06 | 2015-11-18 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP5827020B2 (ja) * | 2011-03-14 | 2015-12-02 | 新電元工業株式会社 | 高耐圧半導体装置 |
-
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- 2013-04-05 JP JP2013079859A patent/JP6108451B2/ja active Active
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|---|---|
| JP2014204009A (ja) | 2014-10-27 |
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