JP2000252471A

JP2000252471A - 電界効果型トランジスタ及びその製造方法

Info

Publication number: JP2000252471A
Application number: JP11052322A
Authority: JP
Inventors: Risho Ko; 俐昭黄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-03-01
Filing date: 1999-03-01
Publication date: 2000-09-14
Anticipated expiration: 2019-03-01
Also published as: JP3463593B2

Abstract

(57)【要約】【課題】ＳＯＩ−ＭＯＳＦＥＴ等において、寄生容量
を抑制しながら、余剰な正孔を排出する経路を設ける。【解決手段】半導体基板１上に絶縁膜を介して半導体
層３が設けられ、半導体層３上にゲート絶縁膜７を介し
てゲート電極８が形成され、ゲート電極下部の半導体層
は不純物が低濃度に導入されたチャネル形成領域５をな
し、チャネル形成領域５に接する領域に、チャネル形成
領域の表面よりもその表面が下方に位置するキャリア流
路領域１２がある幅をもって形成され、キャリア流路領
域はボディコンタクトに接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果型トラン
ジスタ及びその製造方法に関し、特に詳しくは、ＳＯＩ
（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）構造を
持つ電界効果型トランジスタに関する。更には、ＬＳＩ
の構成要素となるＳＯＩ構造の電界効果型トランジスタ
において、基板浮遊効果を抑制し、素子領域端でのリー
ク電流を防止する電界効果型トランジスタ及びその製造
方法に関する。

【０００２】

【従来の技術】通常の電界効果型トランジスタでは、チ
ャネルを流れる第一導電型キャリアが衝突電離を起こす
ことによって発生する第二導電型キャリアは、基板に流
れ込む。従って、第二導電型キャリアがチャネル近傍に
残ることは無い。その例として、前記第一導電型をｎ型
としたｎチャネル電界効果型トランジスタの場合を、図
２６に示す。

【０００３】記号１はシリコン基板、１０１はソース、
１０２はドレイン、７はゲート酸化膜、８はゲート電
極、５はチャネル形成領域である。第一導電型キャリア
は電子、第二導電型キャリアは正孔である。図中記号ｅ
で示した電子が、チャネル形成領域のドレイン寄りの位
置で衝突電離を起こし、正孔ｈを発生させる。発生した
正孔ｈは、シリコン基板の下の方に流れていくので、チ
ャネル近傍には残らない。

【０００４】しかし、絶縁体上の半導体層（ＳＯＩ層）
にチャネルが形成されるＳＯＩ電界効果型トランジスタ
（ＳＯＩ−ＭＯＳＦＥＴ）では、衝突電離によって発生
した第二導電型キャリアが、有効に排除されない。その
例として、ｎチャネルＳＯＩ−ＭＯＳＦＥＴの場合を、
図２７に示す。記号２は埋め込み酸化膜、３はシリコン
よりなるＳＯＩ層である。この場合、衝突電離によって
発生した正孔は、絶縁体である埋め込み酸化膜２に邪魔
されて基板１に流れ込めない。このため、チャネル近傍
に余剰な正孔が蓄積し、素子の特性が変動してしまう。

【０００５】この問題は基板浮遊効果、または寄生バイ
ポーラ効果等と呼ばれる。余剰となる第二導電型キャリ
アは、ｎチャネルトランジスタでは正孔、ｐチャネルト
ランジスタでは電子である。ＳＯＩ−ＭＯＳＦＥＴの基
板浮遊効果を解消または抑制するには、何らかの方法で
余剰なキャリアを取り除けば良い。ＬＳＩにおいては、
図３０に示すように、電界効果型トランジスタの主要部
を成す素子領域１０と、それを囲む素子分離領域１１が
配置される。

【０００６】素子領域にはソース／ドレイン領域９とチ
ャネル形成領域５（ゲート電極下の不純物濃度の低い領
域）が形成される。チャネル形成領域から余剰なキャリ
アを除くには、図中の矢印のように、チャネル形成領域
と素子分離領域とが接する位置から、素子分離領域側に
余剰キャリアを流せば良い。余剰キャリアを素子分離領
域に流して取り除く例として、チェンらによって、１９
９６シンポジウム・オン・ブイエルエスアイ・テクノロ
ジー・ダイジェスト・オブ・テクニカル・ペーパーズ、
９２〜９３頁（Ｗ．Ｃｈｅｎ、１９９６Ｓｙｍｐ．ＶＬ
ＳＩＴｅｃｈ．）に報告された構造を、図２８から図
３０を用いて説明する。

【０００７】ここで図３０は上面図、図２８は図３０に
おけるＢ１０５−Ｂ１０５' 断面の立面図、図２９は図
３０におけるＡ１０５−Ａ１０５'断面の立面図であ
る。このトランジスタは、素子分離領域に於て、シリコ
ン基板１上に埋め込み酸化膜２を介して、シリコン膜層
３が設けられる。素子領域１０のシリコン層には、不純
物濃度の低いｐ^-型のチャネル形成領域５と、チャネル
形成領域５を挟んで設けられるｎ⁺型のソース／ドレイ
ン領域９が設けられる。

【０００８】チャネル形成領域５の上部には、ゲート絶
縁膜７を介してゲート電極８が設けられる。素子分離領
域１１では、シリコン膜層３は素子領域１０よりも薄く
形成され、素子分離領域シリコン層４を成す。当該素子
分離領域シリコン層４の上部にはフィールド酸化膜６が
形成される。このフィールド酸化膜６はＬＯＣＯＳ法
（選択酸化法）により形成される。

【０００９】処で、上記従来例に於て、当該素子分離領
域にＬＯＣＯＳにより形成されたシリコン膜を使用する
ことは、寄生容量が付着し易くなるので、実用的ではな
い。即ち、図３６に示す様に、素子分離領域にＬＯＣＯ
Ｓ分離膜を使用した場合には、当該フィールド酸化膜６
の膜厚は、素子領域から素子分離領域にかけてなだらか
に遷移する。

【００１０】この場合、素子分離領域の端部では、フィ
ールド酸化膜６は十分に厚くなく、徐々に素子分離領域
内部に移動するにつれて当該膜厚は増大する。処で、ゲ
ート電極８とシリコン膜層３との間の寄生容量は、フィ
ールド酸化膜６の厚さに反比例する事が知られているの
で、従って、図３６に於いては、当該素子分離領域の端
部で当該フィールド酸化膜６の厚みは極端に薄くなって
おり、図示の寄生容量Ｃ₁とＣ₂の様に大きな寄生容量
が付く事になる。

【００１１】係る寄生容量は、素子のスイッチング速度
を大幅に劣化させる事になる。従って、高速に素子をス
イッチングさせる為には、ＬＯＣＯＳの様に、その膜厚
が徐々に変化する様な構造のものでは不適切であり、図
３７に示す様に、当該素子領域と素子分離領域の境界或
いはその近傍に於て、当該フィールド酸化膜６の膜厚が
急峻に変化する様な構成にして、ゲート電極８とシリコ
ン膜層３との間の寄生容量Ｃ₃、Ｃ₄を出来るだけ小さ
くする事が望ましい。

【００１２】一方、特開昭５７−２７０６８号公報に記
載された従来の技術を、図３２から図３５に示す。これ
はＳＯＳ（シリコン・オン・サファイア：絶縁層である
サファイア基板上に半導体層を設ける構造）基板を用い
た電界効果型トランジスタであり、ｐ^-型チャネル形成
領域中で発生した正孔を、半導体層側面に設けたｐ型の
キャリアを通して、ｐ⁺型領域に導き、ｐ⁺領域から正
孔を排出するものである。

【００１３】その製造方法の概略は以下の通りである。
シリコン層上にパッド酸化膜と窒化膜を設け、素子領域
となる領域にこれらをパターニングする。次にパターニ
ングされた窒化膜をマスクに、シリコン層をＫＯＨによ
りその膜厚の半分までエッチングする。この時外周側面
がテーパー状になり、一部に延出部を持つ形状になる。

【００１４】次にイオンにより、テーパー部と延出部に
やや高濃度（ドーズ量３×１０¹³cm ^-2）のホウ素を導入
する。続いて熱酸化を行うと延出部はフィールド酸化膜
になる。同時に素子領域の側面にはホウ素が拡散し、ｐ
型領域が形成される。以後通常の工程でトランジスタを
形成するとともに、ソース／ドレイン領域の一部にｐ ⁺
領域を設けると、図３３、図３４に示す構造が得られ
る。

【００１５】また、他の実施例として図３５に記載され
ている。これは島状シリコン層のチャネル長方向に沿う
側面にｐ型シリコン層を設け、これをドレイン領域に接
続した部分に設けられたｐ⁺型電極取り出し領域に接続
する構造である。又、電界効果型トランジスタに於て、
図３８に示す様に、ＳＯＩ層の上にＬＯＣＯＳでない例
えばＣＶＤ法により形成されたフィールド酸化膜を単に
搭載して素子分離領域を形成する例として特開平４−３
４９８０号公報が見られる。

【００１６】然しながら、係る構成の電界効果型トラン
ジスタに於いては、素子の表面の凹凸が大ききなると同
時に、当該素子分離領域において、半導体層とその上部
のゲート電極間、または半導体層と配線との間の寄生容
量は、間にフィールド酸化膜を挟むことによって、低減
はされるものの、これらが上下に重なる面積に比例した
分だけ発生することは免れないので、素子の高速スイッ
チングの面で好ましくない。

【００１７】

【発明が解決しようとする課題】（第一の課題）図２８
から図３０、及び図３８に示した従来の構造の更に別の
課題を述べる。通常のＳＯＩ−ＭＯＳＦＥＴでは、素子
分離領域に半導体層（ＳＯＩ層）は設けられない。これ
は素子分離領域でゲート電極と半導体領域（ＳＯＩ層）
が上下に重なることを防ぎ、素子分離領域でゲート電極
と半導体層間に寄生容量が付くことを防ぐ効果を持つ。

【００１８】また、配線と半導体領域も同様に重ならな
いので、素子分離領域で配線と半導体層間に寄生容量が
付くことも防げる。これらはＳＯＩ−ＭＯＳＦＥＴの大
きな長所の一つである。しかし、図２８から図３０に示
した従来の構造では、余剰キャリアを排出するために、
素子分離領域にシリコン層４を設けるので、素子分離領
域においてゲート電極と半導体層（素子分離領域シリコ
ン層４）が上下に重なり、図３３のように両者の間に寄
生容量が付く。また、素子分離領域上に設けられる配線
と素子分離領域シリコン層４の間にも寄生容量が付く。
従って、寄生容量が小さいという、ＳＯＩ−ＭＯＳＦＥ
Ｔ本来の長所が損なわれる。

【００１９】（第二の課題）また、通常のＳＯＩ−ＭＯ
ＳＦＥＴでは、素子分離領域の半導体層（ＳＯＩ層）が
除去されるので、ソース／ドレイン領域は絶縁体に囲ま
れている。このため、ドレイン領域とその外側の素子分
離領域との間に漏れ電流が流れることがない、という長
所がある。

【００２０】しかし、図２８から図３０に示した従来の
構造では、余剰キャリアを排出するために、素子分離領
域にシリコン層４を設けるので、ソース／ドレイン領域
の外側が、素子分離領域シリコン層４と接することにな
り、図３１に示すようにソース／ドレイン領域から素子
分離領域シリコン層４に向かってリーク電流が流れるの
で、ＳＯＩ−ＭＯＳＦＥＴ本来の長所が損なわれる。

【００２１】これらを考えると、図２８から図３０に示
した従来の構造は、ＳＯＩ−ＭＯＳＦＥＴの短所である
基板浮遊効果の発生を補正する代わりに、ＳＯＩ−ＭＯ
ＳＦＥＴ本来の長所である寄生容量の低減や漏れ電流の
低減を犠牲にしている。従って、寄生容量の低減や漏れ
電流の低減といったＳＯＩ−ＭＯＳＦＥＴ本来の長所を
保ったまま、基板浮遊効果を抑制できる構造が求められ
る。

【００２２】（第三の課題）また、キャリアを排出する
能力は、キャリアを排出するための経路となる領域の膜
厚、不純物濃度、電位分布に依存する。このうち電位分
布は、膜厚と不純物濃度に依存してきまるので、シリコ
ン膜厚と不純物濃度が均一でかつ制御しやすいことが重
要となる。これに対して図２８から図３０に示した従来
の技術は、上記した様にＬＯＣＯＳ法を用いるという製
造方法に起因して、素子分離部の不純物濃度、膜厚を自
由に制御できないという第三の課題を持つ。以下詳しく
述べる。

【００２３】（イ）上記した様に、ＬＯＣＯＳ法では酸
化膜厚が不均一になるので、素子分離領域において酸化
されずに残るシリコン層の厚さも、不均一になる。ＬＯ
ＣＯＳ法により形成される酸化膜厚は、素子領域に近い
部分では厚く、離れたところでは厚い。この結果、素子
分離領域におけるシリコン層の厚さは、素子領域に近い
ところでは厚く、素子領域から離れたところでは薄くな
る。

【００２４】また、ＬＯＣＯＳ法により形成される酸化
膜の厚さは、分離幅が小さいと薄くなる等、素子分離領
域の形状に依存する。この結果キャリアを排出するため
の経路となるシリコン層の厚さがばらつき、キャリアの
排除能力が場所によってばらつくことになる。（ロ）ＬＯＣＯＳ法では熱酸化により素子分離領域を形
成する。このためＬＯＣＯＳ酸化の前に素子分離領域に
不純物を導入すると、素子分離領域のシリコン層の不純
物濃度が酸化後に変化してしまうという問題を生じる。

【００２５】特にホウ素が導入されている場合は、熱酸
化中にホウ素がＬＯＣＯＳ酸化膜中に放出されてしま
う。また、酸化膜厚がばらつくと、放出されるホウ素の
量もばらつくので、その結果ホウ素のばらつきが大きく
なる。また、キャリアを有効に排除しようとすると、素
子分離領域のシリコン層の不純物濃度を通常ＬＯＣＯＳ
領域の下に導入するチャネルストッパの濃度よりも高く
する必要が生じるが、そうすると熱酸化中に素子分離領
域から素子領域に多量の不純物が拡散することになり、
しきい値電圧等の素子特性を大きく変化させてしまう。

【００２６】従って素子分離領域の不純物濃度をキャリ
アの排除に必要なだけ高くすることが困難になる。ま
た、熱酸化の影響を受ける為にＬＯＣＯＳ法による熱酸
化を実施したのちに、不純物をイオン注入等により導入
する方法では、チャネル領域に導入する不純物よりも高
濃度の注入を行うと、チャネル領域の不純物濃度が変化
してしまい、素子の特性が変化してしまう。

【００２７】また、素子分離領域のシリコン層部をｎ⁺
型またはｐ⁺型にするような高濃度のイオン注入を行う
と、素子分離領域の酸化膜がイオン注入のダメージを受
け、耐圧等の特性が劣化するという問題が生じる。（第四の課題）図３２から図３７を参照しながら従来例
の課題を述べる。この構造では素子の側面にｐ型不純物
濃度の高い領域を設け、それを正孔の経路としている
が、このようにして素子の側面に設けられた不純物濃度
の高い領域は、チャネル領域の電位分布に影響を与え、
しきい値を上昇させるという問題を発生させる。これは
狭チャネル効果と呼ばれる現象で、特にチャネル幅が小
さい時に顕著になる。これはＬＯＣＯＳ分離において通
常発生するが、この例のように、素子領域端に不純物を
人為的に導入すると、極めて顕著になってしまう。

【００２８】また素子領域端ではｐ型の領域とｎ⁺型の
領域が互いに接するが、ｐ型の不純物濃度が、チャネル
にあたるｐ^-領域よりも高い分だけ、ｎ⁺領域とｐ^-領
域間に比べて、漏れ電流が増える。また、図３２の形状
を形成する際の素子領域と素子分離領域とのシリコン層
の段差の高さや、段差部の角度に依存して、素子領域端
の不純物濃度が変化するので、これら段差の高さや角度
はエッチング条件に依存してばらつく、素子領域端の不
純物濃度が敏感に変化する。

【００２９】これは、正孔の排出能力や漏れ電流がばら
つき、再現性が得られなくなる原因となる。また、これ
らエッチングの形状やＬＯＣＯＳ酸化の形状の再現性等
に不純物濃度が大きく左右されるので、不純物濃度を制
御することが極めて難しく、また、ＬＯＣＯＳ酸化中に
ホウ素が酸化膜へ流れ出したり、あるいは半導体層中に
拡散し、所望の不純物分布を得にくいという、不純物の
制御に関する問題がある。

【００３０】また、この構造では半導体の側面を正孔の
経路とするので、正孔の経路は限られた狭い領域にしか
設けることができない。従って正孔が流れるに当たって
の抵抗が大きく、有効に正孔を排出できない。従って、
素子の側面に不純物を導入する必要が無く、また正孔経
路の幅が広く、その形状や不純物濃度を制御しやすい構
造が望まれる。

【００３１】（第五の課題）また、図３４から図３７の
従来例では、正孔の経路を半導体層の側面に設けるた
め、レイアウト上の自由度が制限され、図３４や図３５
に示すように、ソース／ドレイン領域であるｎ⁺領域
と、ボディコンタクトを取るためのｐ⁺領域が接すると
いう構造を取らざるを得ない。

【００３２】これは正孔の経路を半導体層の側面にとる
と、側面を共有する同一の半導体層にｎ⁺とｐ⁺が設け
られるという構造に起因している。ドレインとｐ⁺領域
が接すると著しい漏れ電流が流れるので、ｐ⁺領域を設
けた領域はソースとしてしか用いることができない。従
って、ソースとドレインが反転するトランスファゲート
にはこの構造を適用することができない。

【００３３】ダイナミック型の回路は一般にトランスフ
ァゲートを中心に構成され、またスタティック回路にお
いてはクロックやフリップフロップ部にトランスファゲ
ートが多様されるので、ソースとドレインが反転できな
いというのは実用的でない。従ってｐ⁺領域とｎ⁺領域
が接触せず、ソースとドレインが反転できトランスファ
ゲートに適用できる構造が望まれる。

【００３４】本発明の目的は、上記した従来技術の欠点
を改良し、ＬＯＣＯＳを使用することなく、ＳＯＩ−Ｍ
ＯＳＦＥＴの基板浮遊効果を抑制するとともに、素子分
離領域でゲート電極と半導体層間、あるいは配線と半導
体層間に寄生容量が付くことを抑制する事が可能であ
り、然も、キャリア排出路の上部にゲート酸化膜よりも
厚い酸化膜層を設けることにより、キャリア排出路とゲ
ート電極間の寄生容量を低減する事が可能な電界効果型
トランジスタを提供するものである。

【００３５】

【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に於ける第１の態様として
は、絶縁体基板上のある領域、または半導体基板上に形
成された絶縁膜上のある領域において半導体層が形成さ
れると共に、当該半導体層の一部と、当該半導体層上の
少なくとも一部の領域に形成されたゲート絶縁膜と、当
該ゲート絶縁膜上に所定の方向に配置して形成されたゲ
ート電極と、当該ゲート電極の両側の半導体層中に形成
されたソース／ドレイン領域とから構成された素子領域
と、当該素子領域に隣接して、当該半導体層の一部と、
当該半導体層上に形成された当該ゲート絶縁膜よりも厚
いフィールド絶縁膜と、当該フィールド絶縁膜上に形成
されたゲート電極とから構成されたキャリア流路領域
と、当該素子領域と当該キャリア流路領域の両者を除く
当該絶縁膜上の領域においては、当該絶縁体上に当該半
導体層を介すか、介さずに当該フィールド絶縁膜が設け
られた素子分離領域とが設けられており、当該素子領域
では、当該ゲート電極の下部に位置し、当該ゲート電極
に沿って当該半導体層内に形成され、且つ当該ソース／
ドレイン領域によって挟まれる様に形成されているチャ
ネル形成領域が設けられている電界効果型トランジスタ
であって、当該トランジスタは、更に当該チャネル形成
領域の少なくとも一方の端部に於ける当該半導体層に
は、略急峻な壁部が設けられていると共に、当該半導体
層の一部が当該壁部の下方部分から当該キャリヤー流路
領域を横断する様に、当該分離素子領域へ向かう方向に
延在するキャリヤー流路が形成されていると共に、当該
キャリヤー流路領域を構成する当該半導体層の上部表面
が略平坦状に形成されており且つ、当該キャリア流路の
うち少なくともゲート電極の下に位置する部分では、当
該キャリア流路の上部表面の位置が、当該チャネル形成
領域を形成している当該半導体層の上部表面位置よりも
低い位置に形成されている電界効果型トランジスタであ
り、又、本発明に係る第２の態様としては、絶縁体基板
上、または半導体基板上に形成された絶縁膜上のある領
域において半導体層が形成されると共に、当該半導体層
上の少なくとも一部の領域に形成されたゲート絶縁膜
と、当該ゲート絶縁膜上に所定の方向に配置して形成さ
れたゲート電極と、当該ゲート電極の両側の半導体層中
に形成されたソース／ドレイン領域とから構成された素
子領域と、当該素子領域を分離する素子分離領域が交互
に形成されている電界効果型トランジスタを製造するに
際し、当該素子領域に於て、当該半導体層をエッチング
処理して、所定の幅を有し且つ当該将来形成されるゲー
ト電極の長さよりも短い長さを有する長尺状半導体領域
を形成し、続いて、当該長尺状半導体領域の少なくとも
一方の端部及びその周辺部の領域に於ける膜厚を、当該
チャネル形成領域の膜厚より薄くなるように加工してキ
ャリヤー流路領域を形成すると共に、当該チャネル形成
領域の両側にソース／ドレイン領域を形成した後、当該
キャリヤー流路上面部を絶縁膜層で被覆し、次いで、当
該チャネル形成領域にゲート絶縁膜を介してゲート電極
を形成する電界効果型トランジスタの製造方法である。

【００３６】

【発明の実施の形態】本発明に係る当該電界効果型トラ
ンジスタ及び当該電界効果型トランジスタの製造方法
は、上記した様な技術構成を採用しているので、具体的
には、例えば、半導体基板上に絶縁膜を介してゲート電
極を形成され、ゲート電極下部の半導体層は不純物が低
濃度に導入されたチャネル形成領域をなし、前記半導体
基板においてチャネル形成領域を挟む少なくとも二つの
領域に、チャネル形成領域よりも不純物が高濃度に導入
された第一導電型のソース／ドレイン領域を持つ電界効
果型トランジスタにおいて、チャネル形成領域に接する
領域に、チャネル形成領域の表面よりも半導体基板の表
面が下方に位置する半導体層よりなるキャリア流路が設
けられるキャリア流路領域が形成され、キャリア流路は
その上面に水平面を持ち、チャネル形成領域、ソース／
ドレイン領域、キャリア流路領域の三者を囲む素子分離
領域では、半導体基板の表面がキャリア流路領域の表面
よりもさらに下方に位置するか、あるいは半導体領域が
取り除かれており、キャリア流路領域には第二導電型の
不純物が導入されている。

【００３７】そして、本発明の電界効果型トランジスタ
は、より具体的には、前記第二導電型キャリア流路に接
続する第二導電型領域に、配線に接続するボディコンタ
クト部が設けられ、前記キャリア流路の幅は、ソース／
ドレイン領域とボディコンタクトとの最短距離を越えな
い様に構成されるものである。

【００３８】

【実施例】以下に、本発明に係る電界効果型トランジス
タ及びその製造方法の一具体例の構成を図面を参照しな
がら詳細に説明する。図１及び図２は、本発明に係る当
該電界効果型トランジスタの一具体例の構成を示すそれ
ぞれ断面図及び平面図であり、図中、絶縁体基板１上の
ある領域、または半導体基板１上に形成された絶縁膜２
上のある領域において半導体層３が形成されると共に、
当該半導体層３の一部と、当該半導体層３上の少なくと
も一部の領域に形成されたゲート絶縁膜７と、当該ゲー
ト絶縁膜７上に所定の方向に配置して形成されたゲート
電極８と、当該ゲート電極８の両側の半導体層３中に形
成されたソース／ドレイン領域９とから構成された素子
領域１０と、当該素子領域１０に隣接して、当該半導体
層３の一部に形成されるキャリア流路１２と、キャリア
流路１２上に形成された当該ゲート絶縁膜７よりも厚い
フィールド絶縁膜６と、当該フィールド絶縁膜６上に形
成されたゲート電極８とから構成されたキャリア流路領
域１８と、当該素子領域１０と当該キャリア流路領域１
８の両者を除く当該絶縁膜２上の領域においては、当該
絶縁体２上に当該半導体層３を介すか、介さずに当該フ
ィールド絶縁膜６が設けられた素子分離領域１１とが設
けられており、当該素子領域１０では、当該ゲート電極
８の下部に位置し、当該ゲート電極８に沿って当該半導
体層３内に形成され、且つ当該ソース／ドレイン領域９
によって挟まれる様に形成されているチャネル形成領域
５が設けられている電界効果型トランジスタ１００であ
って、当該トランジスタ１００は、更に当該チャネル形
成領域５の少なくとも一方の端部に於ける当該半導体層
３には、略急峻な壁部２０が設けられていると共に、当
該半導体層３の一部が当該壁部２０の下方部分から当該
キャリヤー流路領域１８を横断する様に、当該分離素子
領域１１へ向かう方向に延在するキャリヤー流路１２が
形成されていると共に、当該キャリヤー流路領域１８を
構成する当該半導体層３の上部表面２１が略平坦状に形
成されており且つ、当該上部表面２１の位置が、少なく
ともゲート電極８の下に位置する当該チャネル形成領域
５を形成している当該半導体層３の上部表面２２の位置
よりも低い位置に形成されている電界効果型トランジス
タ１００が示されている。

【００３９】本発明に於ける当該電界効果型トランジス
タ１００に於いては、当該素子分離領域１１には、ＬＯ
ＣＯＳにより形成された絶縁膜は使用しないことが特徴
であり、当該フィールド絶縁膜６としては、例えばＣＶ
Ｄ法等により形成されるフィールド酸化膜が好ましくは
使用される。本発明に於ける当該電界効果型トランジス
タ１００に於ける素子分離領域１０に於ける当該半導体
層３はＳＯＩ層で構成されるものである。

【００４０】尚、本発明に於て使用されるＳＯＩ層と言
う語句は、絶縁体上に設けられた半導体層をさし、ＳＯ
Ｉ基板という語句は、絶縁体上に半導体層が設けられて
いる構造を含んでいる基板を意味する。又、本発明に係
る当該半導体層としては、シリコンが主に使用される
が、シリコン以外のものも本発明に適用しえるものであ
って、例えばＧｅ、ＧａＡｓ、ＳｉＧｅ、ＳｉＣ、Ｇａ
Ｐ等が挙げられる。

【００４１】又、半導体層の一部がＳｉ以外の半導体で
ある場合にも適用可能であり、例えば、Ｓｉ層の一部が
ＧｅやＳｉＧｅによって置き換えられていても良い。
又、本発明に於ける素子分離領域１１に使用されるフィ
ールド酸化膜６としては、例えばＳｉＯ₂以外の材料を
使用しても良い。特に、ＳｉＯ₂よりも誘電率の低い材
料を用いると、素子分離領域での配線−基板間、ゲート
−基板間の寄生容量を更に小さくする事ができる。

【００４２】誘電率の低い材料としては、例えば、アモ
ルファスカーボン、アモルファスフッ素化カーボン、Ｓ
ｉＯＦ、多孔質ＳｉＯ₂、ポリイミド、ＢＣＢ（ベンゾ
シクロブテン）等が挙げられる。本発明に於いては、当
該ゲート電極８は、当該チャネル形成領域５と当該キャ
リヤー流路１２の各上方部に配置形成される。

【００４３】又、本発明に於いては、当該電界効果型ト
ランジスタは、当該キャリヤー流路１２の上表面２１と
当該ゲート電極８の下面２との距離は、当該チャネル形
成領域５の上部表面２２と当該ゲート電極８下面２１と
の間隔よりも大きくなる様に構成されている事が望まし
い。上記した様に、本発明に於いては、当該ゲート電極
８と当該キャリヤー流路領域１２との間には、適宜の絶
縁膜が設けられている事が好ましく、例えば、ＬＯＣＯ
Ｓ膜を使用しない適宜の酸化膜が使用出来、好ましく
は、ＣＶＤ法により形成されるフィールド酸化膜が使用
可能である。

【００４４】本発明に於いては、例えば、当該キャリヤ
ー流路領域１８を構成する当該半導体層３の上部表面２
１が略平坦状に形成されると共に、ゲート電極８下に位
置する領域に於ける当該上部表面の位置２１、及びゲー
ト電極下に位置する部分を除く少なくとも一部の領域に
於ける当該上部表面２１の位置が、当該チャネル形成領
域５を形成している当該半導体層の表面位置２２よりも
低い位置に形成されているもので有っても良い。

【００４５】つまり、ゲート電極８下に位置する部分を
除く少なくとも一部の領域に於ける当該上部表面の位置
が、当該チャネル形成領域５を形成している当該半導体
層の表面位置２２よりも低い位置に形成されている部分
と当該半導体層の表面位置２２と同等の高さを有するも
ので有っても良い。又、本発明では、当該キャリヤー流
路１２を構成する当該半導体層３の上部表面２１が略平
坦状に形成されると共に、当該上部表面２１の位置が、
キャリア流路領域１８の全体において当該チャネル形成
領域５を形成している当該半導体層３の表面位置２２よ
りも低い位置に形成される。

【００４６】又、当該キャリヤー流路１２を構成する当
該半導体層３の上部表面２１が略平坦状に形成されると
共に、当該上部表面２１の位置が、ゲート電極８の下に
位置する部分とその周辺部においては当該チャネル形成
領域５を形成している当該半導体層３の表面位置２２よ
りも低い位置に形成され、ゲート電極８から離れた少な
くとも一部の領域においては当該チャネル形成領域５を
形成している当該半導体層３の表面位置２２とほぼ同じ
高さの位置に形成されている。

【００４７】一方、本発明に於ける電界効果型トランジ
スタに於て、当該ソース／ドレイン領域９には、比較的
に濃度の高い第１の導電性を有する不純物が含まれてお
り、当該チャネル形成領域５には比較的に濃度の薄い第
２の導電性を有する不純物が含まれていても良く、場合
によっては、少なくとも一部に比較的に濃度の薄い第２
の導電性を有する不純物が導入されていたり、あるいは
当該不純物を導入しないものであっても良い。また、当
該キャリヤー流路領域１２には比較的濃度の薄い第２の
導電性を有する不純物が含まれている。

【００４８】本発明に於て、当該第１の導電性を有する
不純物を例えばリン、ヒ素等のｎ型不純物とした場合、
当該第２の導電性を有する不純物は、例えばホウ素、イ
ンジウム等のｐ型不純物である。また、当該第１の導電
性を有する不純物を例えばホウ素、インジウム等のｐ型
不純物とした場合、当該第２の導電性を有する不純物
は、例えばリン、ヒ素等のｐ型不純物である。

【００４９】そして、本発明に於いて、当該キャリア流
路１２には、当該チャネル形成領域に含まれる当該第２
の導電性を有する不純物の濃度よりも高い高濃度の第２
の導電性を有する不純物が含まれている領域が部分的に
形成されている事も望ましい。この高濃度の第２の導電
性を有する不純物が含まれている領域は、キャリア流路
１２のうち、ソース／ドレイン領域に接しない位置に形
成される。

【００５０】本発明に於ける当該電界効果型トランジス
タ１００に於いては、当該キャリア流路１２は、図２の
平面図から明らかな様に、当該チャネル形成領域５の端
部（この部分はゲート電極８と重なっているので図２で
は図示されていない）に接して、若しくは、当該チャネ
ル形成領域５の端部を含み且つ当該ソース／ドレイン領
域９に於ける当該ゲート電極８の配線方向に面した端部
２５の少なくとも一部に亘って形成されている事が望ま
しい。

【００５１】又、本発明に於ける当該電界効果型トラン
ジスタ１００に於いては、当該素子分離領域１１内で且
つ当該キャリア流路領域１２の少なくとも一部の部位と
接触する位置２７で、且つ当該ゲート電極８と重複しな
い部位に適宜のボディコンタクト引出部１３が接続配置
せしめられていることが好ましい。尚、本発明に於て使
用される「ボディコンタクト」は、第二導電型領域と配
線を接続する部分を指し、又、「ボディコンタクト引き
出し部」は、当該ボディコンタクトを接続するために設
けられる第二導電型の半導体よりなる領域を指してい
る。

【００５２】又、本発明に係る当該電界効果型トランジ
スタ１００に於いては、例えば、図１６に示す様に、当
該キャリア流路領域１８の内部で、且つ当該ゲート電極
８と重複しない部位２６に適宜のボディコンタクト引出
部１３が配置形成されているものであっても良い。本発
明に於ける当該ボディコンタクト引出部１３には、当該
第２の導電性を有する不純物が高濃度に含まれている事
が望ましい。

【００５３】本発明に於ける、当該ボディコンタクト引
出部１３の表面は、図３に示す様に、当該キャリア流路
１２の表面と同一の高さに形成されているものであって
も良い。更に、本発明に於いては、図４に示す様に、当
該ボディコンタクト引出部１３の表面は、当該キャリア
流路１２の表面よりも高い位置に形成されていても良
く、この場合当該ボディコンタクト引出部１３の表面
は、当該チャネル形成領域５の表面と同一の位置となる
様に設定されていても良い。

【００５４】上記した様に、図２に示す通り、当該ボデ
ィコンタクト引出部１３は、当該ソース／ドレイン領域
９の当該ゲート電極８の配線方向に於ける端部２５の一
部と対向する位置で、当該キャリヤー流路領域１２を介
して設けられているものである。尚、本発明に於ける当
該ボディコンタクト引出部１３には、図１６に示す様
に、適宜のボディコンタクト４２が接続されるものであ
る。

【００５５】又、図１７に示す様に、本発明に係る当該
電界効果型トランジスタ１００の他の具体例に於いて
は、当該キャリヤー流路１２の一部に第２の導電性を持
った不純物が高濃度に含まれた領域が形成されている場
合には、当該キャリヤー流路領域１２の当該第２の導電
性を持った不純物が高濃度に含まれた領域に、当該ボデ
ィコンタクト４２を設けることも可能である。これは、
キャリア流路中のうち不純物が高濃度に含まれた領域の
一部が、ボディコンタクト引き出し部１３を代替するも
のである。

【００５６】一方、本発明に於ける当該電界効果型トラ
ンジスタ１００に於いては、ゲート電極のうち一部が、
キャリア流路の外部に位置する素子分離領域に設けられ
ることが望ましい。また、ゲートコンタクト台座２０１
がキャリア流路の外部に位置する素子分離領域に設けら
れることが望ましい。また、図１４に示すとおり、当該
キャリヤー流路領域の幅Ｗ１（記号４３）は、ゲート電
極８のうち素子分離領域１１に突出する部分の長さ４５
を越えない長さを有している事が望ましい。

【００５７】特に、当該第２導電型チャネル形成領域５
に接続する第２導電型を有するキャリヤー流路１２に高
濃度領域が設けられ、該高濃度領域内に配線に接続する
ボディコンタクト４２の一部または全部が設けられる場
合には、当該キャリヤー流路領域の幅Ｗ１は、ゲート電
極８のうち素子分離領域１１に突出する部分の長さ４５
を越えない長さを有している事が望ましい。

【００５８】また、本発明に於ける当該電界効果型トラ
ンジスタ１００に於いては、図２に於ける平面図で見た
当該キャリア流路領域１２の幅Ｗ１は、図１４に示す様
に、ソース／ドレイン領域９と、当該ボディコンタクト
引出部１３に於ける当該ボディコンタクト４２との最短
距離４１を越えないように設計されている事がより望ま
しい。

【００５９】本発明に於ける当該キャリヤー流路１２上
の絶縁膜は、低誘電率膜により構成される事も好まし
い。本発明に於ける当該電界効果型トランジスタ１００
に於て、当該キャリヤー流路１２の幅Ｗ₁を具体的に決
定するには、例えば、今電界効果型トランジスタ１００
のチャネル幅をＷとし、ゲート酸化膜の膜厚をＴ_OX、フ
ィールド酸化膜６の膜厚をＴ_FOXとした場合に、当該キ
ャリヤー流路１２とゲート電極８との間の寄生容量をゲ
ート容量の１／Ｋにしたい場合には、Ｗ／Ｔ_OX ≧ ＫＷ₁／Ｔ_FOX の関係を満たす様にＷとＴ_OXを選択すれば良いことにな
る。

【００６０】今、Ｔ_OXを３ｎｍ、キャリヤー流路１２上
のフィールド酸化膜の膜厚Ｔ_FOXを３０ｎｍ、Ｋを１０
０、Ｗを５μｍとすると、Ｗ₁は、０．５μｍ以下が望
ましい値となる。又、本発明に於いては、図９に示す様
に、当該ソース／ドレイン領域９は、表層部を構成する
第１のソース／ドレイン領域層１７と当該表層部１７の
下方に形成される第２のソース／ドレイン領域層１５と
で構成されており、当該第１のソース／ドレイン領域層
１７は、第１の導電性不純物が高濃度に導入されてい
る、第１の濃度を有するものであり、当該第２のソース
／ドレイン領域層１５は、当該第１の導電性不純物が高
濃度に導入されている、第１の濃度を有するか、当該第
１の導電性不純物が低濃度に導入されている第２の濃度
を有するものであっても良く、又、当該第２のソース／
ドレイン領域層１５の下部には、上記の構成に加えて、
第２の導電性不純物が低濃度に導入されている第２の濃
度を有する層２０２が付加されているもので有っても良
い。

【００６１】更に、本発明に於ける当該具体例に於いて
は、当該キャリア流路１２の表面１４０は、ソース／ド
レイン領域１５とその下部に位置する第二導電型の層２
０２との界面よりも低い位置に形成されても良い。そし
て、上記具体例に於いては、当該第２のソース／ドレイ
ン領域層１５の表面よりも低い高さの表面１４０を有す
る当該キャリア流路１２が、当該第２の導電性不純物が
低濃度に導入されている領域１４と当該第２の導電性不
純物が高濃度に導入されている領域１６（当該領域１６
の表面は１６０で示される）とが連続して配置されてい
る構成を採用しても良い。

【００６２】以下に、本発明に係る当該電界効果型トラ
ンジスタ１００の具体例の構成と製造方法を図面を参照
しながら詳細に説明する。第１の実施例第１の実施例の構成本発明の第１の実施形態を、図１、図２及び図３を参照
して説明する。図２は上面図、図１は図２のＡ２−Ａ
２' 断面における断面図、図３は図２のＢ２−Ｂ２' 断
面における断面図である。なお、第１導電型はソース／
ドレイン領域の導電型を、第２導電型は第１導電型とは
極性の異なる導電型をそれぞれ指す。

【００６３】本発明の第１の実施例は以下の構成を持
つ。即ち、素子領域１０においてはシリコン基板１上
に、埋め込み酸化膜２を介して単結晶のＳｉよりなる、
ＳＯＩ層３が設けられる。素子領域１０の外側にある素
子分離領域１１では、素子領域１０のＳＯＩ層３に変え
て、ＣＶＤ法等の成膜技術により絶縁膜を体積して形成
したフィールド酸化膜６が設けられる。

【００６４】素子領域１０と素子分離領域１１との間の
少なくとも一部の領域に、素子領域１０に於ける当該Ｓ
ＯＩ層３よりも膜厚の小さい膜厚をもったＳＯＩ層によ
り形成される第２導電型のキャリア流路１２が設けられ
る。本発明に於いては、当該キャリア流路１２と素子領
域を構成する当該半導体層３との接続部が急峻な形状に
形成されている事及び当該キャリア流路１２の上面が平
坦に形成されている事が重要である。

【００６５】そして、本具体例に於いては、当該キャリ
ア流路１２の上面部には、例えば、ＬＯＣＯＳとは異な
る分離方法、例えばＳｉ層をある深さまでエッチングに
より除去し、続いてＣＶＤ等の製膜技術により酸化膜を
埋め込む方法によって形成されたフィールド酸化膜６が
設けられる。素子領域１０のＳＯＩ層３上には、ゲート
絶縁膜７を介してゲート電極８が適当な形にパターニン
グされる。ゲート電極８の一部は素子分離領域１１上に
まで延長される。キャリヤー流路領域１２に接続した素
子分離領域１１内の一部の領域には、不純物濃度の高い
第２導電型のボディコンタクト引き出し部１３が設けら
れる。

【００６６】ＳＯＩ層３のうち、ゲート電極８の下部に
当たる領域は、不純物濃度の低いチャネル形成領域５を
成し、チャネル形成領域５の両側には、不純物濃度高い
第１導電型のソース／ドレイン領域９が設けられる。図
１４に示す様に、ボディコンタクト引き出し部１３の中
には、ボディコンタクト引き出し部１３と配線を接続す
るボディコンタクト４２が設けられる。この実施例にお
いては、キャリア流路１２の幅Ｗ１は、ソース／ドレイ
ン領域９とボディコンタクト４２との最短距離４１より
も小さくする。

【００６７】この素子では、チャネル形成領域５におい
て衝突電離によって発生した余剰な第２導電型キャリア
は、キャリヤー流路１２を通して排除され、ボディコン
タクト引き出し部１３にボディコンタクト４２によって
接続された配線から排除される。この作用により、余剰
な第２導電型キャリアがチャネル形成領域に蓄積するこ
とを防ぎ、基板浮遊効果を抑制する。

【００６８】加えて、余剰な第２導電型キャリアは、素
子分離領域１１に排出するのではなく、キャリア排出路
として機能するキャリヤー流路１２を通して排出するの
で、素子分離領域１１にキャリアの通り路となる半導体
層（従来例、図２８）を設ける必要が無く、ゲート電極
と半導体層間、あるいは配線と半導体層間に寄生容量が
付かないので、前記第１の課題が解決される。

【００６９】本実施例に於いては、ボディコンタクト４
２を設けるために突起したボディコンタクト引き出し部
１３を設けるので、キャリア流路の幅４３は、ソース／
ドレイン領域９とボディコンタクト４２の最短距離４１
よりも小さくて良い。このように、突起したボディコン
タクト引き出し部１３を設けると、キャリア流路１２の
幅をボディコンタクト４２の位置まで広げる必要がない
ので、その幅だけ小さくすることができ、ゲートと半導
体層であるキャリア流路が積層する領域の面積を減らす
ことができ、ゲート電極と半導体層間の寄生容量を減ら
すことができる。

【００７０】また、図２のように、キャリヤー流路１２
はチャネル形成領域５とボディコンタクト引き出し部１
３との間を接続するある特定の領域に設けられていれば
良く、ソース／ドレイン領域９の回り全体を囲む必要が
無いので、ソース／ドレイン領域９からその外部へ向か
う漏れ電流を抑制され、前記第２の課題が解決される。

【００７１】図２の構造を例にとると、図中で素子領域
１０の上下に当たる境界から外側に向かって漏れ電流が
流れることを防ぐことができる。また、本発明に於ける
当該電界効果型トランジスタの素子の側面に不純物を導
入するのではなく、キャリア流路全体に不純物を導入す
るので、正孔経路の幅が広く、その形状や不純物濃度を
制御しやすい。よって第４の課題が解決される。

【００７２】また、本発明は素子領域とは独立のキャリ
ア流路領域を持つ。従ってｐ⁺領域とｎ⁺領域が接触さ
せない構造を形成できるので、ソースとドレインを反転
できるトランスファゲートに適用でき、第５の課題が解
決される。更に、本発明は、ＬＯＣＯＳ法をよって形成
した場合のような、なだらかな素子分離端形状を持たな
いので、素子領域の外側に設けられるキャリア流路の厚
さが一定になる。このため、キャリア流路の膜厚が制御
しやすく、また、不純物、電位分布が制御しやすくな
る。この結果、キャリア流路部の抵抗、不純物濃度及び
電位分布が位置にあまり依存しなくなり、キャリアの排
除能力の均一性を得るのが有利になる。よって、前記第
３の課題（イ）を解決する。

【００７３】第１の実施例によるその他の効果キャリア流路１２とゲート電極８の間にはフィールド酸
化膜６が設けられる。この部分のフィールド酸化膜６を
ゲート酸化膜７よりも厚くすることによって、ゲート電
極とキャリア流路間の寄生容量を低減できる。また、素
子領域１０におけるゲート酸化膜７の上面、キャリヤー
流路領域１２上のフィールド酸化膜６の上面のそれぞれ
の高さを揃えるか、あるいは高さの差を小さくすること
により、段差の無いもしくは段差の小さい平坦な形状を
得ることができゲート電極等の加工を容易にする。

【００７４】本発明では、限られた幅４３を持つキャリ
ア流路を通してキャリアを排出するので、図２８から図
３０の従来例に比べ、ゲート電極と半導体層が上下に重
なる面積を低減することができ、ゲート電極と半導体層
間の寄生容量を低減することができる。この構成は、キ
ャリア流路の幅４３を、ゲート電極の突起幅４５に比べ
小さくすることで実現できる。

【００７５】また特に、ゲート電極の内、コンタクトを
設ける領域２０１（図２、ゲート電極のふくらんだ部
分、以下ゲートコンタクト台座と記す）は面積が大きい
ので、この領域２０１をキャリア流路１２よりも外側に
ある素子分離領域１１上に設けるという配置をとると、
寄生容量の低減に有効である。かかる寄生容量の問題に
ついて本発明では、キャリア流路領域１８を除いて、キ
ャリアを流し込むための半導体層３を素子領域１０の外
に設けないので、キャリヤー流路領域１８上を避けて、
半導体層を持たない素子分離領域１１上に、面積を消費
するゲートコンタクト台座２０１等を設け、ゲート電極
の寄生容量を減らすという方法を取ることができる。

【００７６】ボディコンタクト引き出し部１３を、通常
のＦＥＴにおいてウェルコンタクトが設けられる位置ま
で延長し、通常のＦＥＴにおいてウェルコンタクトを設
ける位置において、ボディコンタクト４２（ボディコン
タクト引き出し部１３と配線の接続）を設けるようにす
ると、通常のＦＥＴに用いる素子の配置を、そのままＳ
ＯＩ−ＭＯＳＦＥＴに用いることが可能になる。

【００７７】尚、本実施例に於いては、前記した様に、
当該素子領域１０に設けられた当該チャネル形成領域５
の少なくとも一部が、当該素子領域１０と当該キャリア
流路領域１８との境界の近傍に於て、略急峻な壁部２０
が設けられており、且つ当該チャネル形成領域５の当該
壁部２０の一部から当該素子領域１０と当該素子分離領
域１１との間に形成された当該キャリヤー流路領域１８
内に延在するキャリヤー流路１２が形成されており、当
該キャリヤー流路１２を構成する当該半導体層３の上部
表面２１が略平坦状に形成されると共に、当該上部表面
２１の位置が、当該チャネル形成領域５を形成している
当該半導体層３の表面位置２２よりも低い位置に形成さ
れ、然も、当該キャリヤー流路領域１２を構成する当該
半導体層３の上部表面２１と当該ゲート電極８との間に
は、絶縁層が配置された構成となっているので、ＬＯＣ
ＯＳによる熱酸化膜を使用した場合に比べ、素子領域と
素子分離領域との接続部、つまり“遷移領域”で付着す
る寄生容量が少なく、然も、当該ゲート電極８とキャリ
ヤー流路領域１２との重なりを少なくし且つ両者の間を
出来るだけ離間させる事が可能となるので、一層寄生容
量の付着を減少させ、素子の高速スイッチング操作を容
易に実現させる事が可能となる。

【００７８】第１の実施例に於けるより具体的な寸法、
材質の一例について述べる。埋め込み酸化膜２の膜厚は
４００ｎｍ、ＳＯＩ層３の膜厚は素子領域部１０で２０
０ｎｍ、キャリヤー流路領域１２及びボディコンタクト
引き出し部１３で１００ｎｍ、ゲート酸化膜７の膜厚は
３ｎｍ、ゲート電極８の厚さは２００ｎｍとする。チャ
ネル幅（図２における横方向の素子領域の幅）は５μ
ｍ、チャネル長Ｌ（チャネル形成領域を挟んだソース／
ドレイン領域の間隔）は０．２μｍ、キャリヤー流路領
域１２の幅Ｗ₁（図２における横方向の素子領域の幅）
は０．８μｍ、ボディコンタクト引き出し部１３は一辺
０．８μｍの正方形とする。

【００７９】ゲート電極８下のチャネル形成領域５に
は、ＳＯＩ層に１×１０¹⁸ｃｍ^-3のホウ素が導入され、
ソース／ドレイン領域には１×１０²⁰ｃｍ^-3のヒ素が導
入される。ソース／ドレイン領域９におけるヒ素の深さ
方向の分布はＳＯＩ層の下部界面まで到達する。ＳＯＩ
層のうちキャリヤー流路領域１２を成す部分には１×１
０¹⁸ｃｍ^-3のホウ素が導入され、ボディコンタクト引き
出し部１３には、１×１０²⁰ｃｍ^-3のホウ素が導入され
る。ゲート電極８はｎ⁺ポリシリコンとする。

【００８０】第１の実施例の他の構成例次に、上記で説明した第１の実施例を変形した具体例を
以下に説明する。即ち、前記実施例１に於いては、図３
に示す様に、当該素子分離領域１１に形成されるボディ
コンタクト引出部１３は、当該キャリヤー流路１２の厚
さと略同じ厚さに形成したものであるが、図４にその構
成を示す具体例に於いては、ボディコンタクト引き出し
部１３の膜厚を、当該キャリヤー流路１２の膜厚よりも
厚く設けたものである。

【００８１】例えば、図４のように、素子領域１０のＳ
ＯＩ層３と同じ厚さであっても良い。ＳＯＩ層３が薄い
と、第２の導電性を有する不純物イオンを高濃度に注入
した後、熱処理を行っても結晶性が充分に回復しないこ
とがあるが、このようにボディコンタクト引き出し部１
３の膜厚を厚くしておけば、高濃度の不純物を導入して
も、ＳＯＩ層の下部では結晶性が破壊されないので、熱
処理によって全体の結晶性を回復させることが容易にな
る。

【００８２】この場合、キャリヤー流路領域１２の幅Ｗ
₁（４３）が大きくなる分、ゲート電極８と半導体層３
間の寄生容量は増すが、キャリヤー流路領域１２の幅Ｗ
₁（４３）をゲート電極８の突起幅４５よりも小さくし
ておけば、ゲート電極と半導体層が上下に重なる部分の
面積を抑制し、素子分離領域１１の全体に半導体層３が
ある従来例よりは寄生容量が小さいという効果が得られ
る。

【００８３】又、本発明に係わる上記実施例１の別の態
様としては、図４３に示すように、キャリア流路内の一
部領域を、厚いキャリア流路２０５により構成しても良
い。この例では、厚いキャリア流路２０５は、キャリア
流路領域のうち、ゲート電極から離れた部分に設けら
れ、キャリア流路の他の部分と同じ導電型、ほぼ同程度
の不純物濃度を持つが、キャリア流路の他の部分よりも
膜厚が大きい。例えば、膜厚が素子領域と同じになる。

【００８４】なお、図４３の実施例では、キャリア流路
の一部に半導体層の厚い領域が設けられているが、この
場合、素子領域とキャリア流路領域の境界は、図４３中
の境界線Ｄ２０５−Ｄ２０５'である。境界線Ｄ２０５
−Ｄ２０５' は、ゲート電極の下部において素子領域１
０とキャリア流路１２との間に段差が設けられる位置を
延長したものに相当する。

【００８５】これが境界となる理由は、図中境界よりも
右側の領域では、ゲート電極と半導体層間に設けられる
絶縁膜が厚いため、ゲート電極により半導体層表面にチ
ャネルを形成することが難しく、通常のＭＯＳＦＥＴの
作用を持たないか、あるいは境界の左側に比べ著しくＭ
ＯＳＦＥＴとしての作用が弱いために、素子領域として
動作し得ないためである。

【００８６】厚いキャリア流路２０５は、膜厚が大きい
分だけキャリア流路領域の抵抗が減らせるという作用を
持つとともに、ゲート電極の下及びゲート電極の近傍を
避けて設けられるので、ゲート電極とキャリア流路間の
寄生容量を増やすことがないという作用を持つ。厚いキ
ャリア流路が設けられる領域とゲート電極が設けられる
領域との距離は、例えば０．１μｍ以上とする。厚いキ
ャリア流路部では、ゲート電極との間の寄生容量を減ら
す必要がないので、厚いキャリア流路上にはフィールド
酸化膜を設けなくとも良い。

【００８７】次に、本発明に係る上記実施例１の別の態
様としては、当該電界効果型トランジスタは、例えば、
ＳＩＭＯＸ、張り合わせ等により形成したＳＯＩ基板、
あるいはＥＬＯ（横方向エピタキシャル成長）、レーザ
ーアニール等、他の方法により形成したＳＯＩ基板上に
作成されるもので有っても良い。これらＳＯＩ基板にお
いて絶縁層上に形成される半導体層（ＳＯＩ層）は単結
晶である。これらＳＯＩ基板を用いて形成された電界効
果型トランジスタを構成する半導体層は、その一部、あ
るいは全部が単結晶となる。

【００８８】ここで、ＳＩＭＯＸとは、Separation−by
-implanted-oxygen の略称であり、シリコン基板中に酸
素をイオン注入することにより、薄いシリコン層の下に
酸化膜層を設ける技術であり、又は係る技術によって形
成されたＳＯＩ基板を言う。貼り合わせ技術とは、二枚
のシリコン基板を、それらの間に酸化膜を挟み込む様に
して張り合わせて形成するＳＯＩ基板形成技術である。

【００８９】一方、ＥＬＯは、Epitaxial Lateral Over
Growth の略称であり、絶縁体上に横方向に半導体層を
エピタキシャル成長させる技術である。上記実施例で
は、素子が形成される半導体層が、単結晶のＳｉ層より
なるＳＯＩ層３である場合について述べたが、半導体層
は単結晶に限らない。絶縁体上の多結晶半導体、あるい
はアモルファス半導体に形成されるＴＦＴにおいては、
余剰なキャリアが再結合により失われやすいため、一般
に単結晶のＳＯＩ基板上に形成される電界効果型トラン
ジスタよりも基板浮遊効果は発生しにくいが、ＴＦＴに
おいても基板浮遊効果を抑制する必要のある時は、本発
明を用いると好ましい。

【００９０】また、半導体層の一部が単結晶であり、他
の部分が多結晶であっても良い。例えば、チャネル形成
領域を多結晶ではなく単結晶とすると、キャリアの移動
度が増し、ドレイン電流が増すという効果があるので、
チャネル形成領域だけが単結晶の半導体で他の部分にお
いて半導体層中に多結晶の領域がある構成でも良い。ま
た、チャネル形成領域の近傍をを多結晶ではなく単結晶
とすると、結晶欠陥を介し漏れ電流が減るという効果が
得れらるので、少なくともチャネル形成領域とチャネル
形成領域の近傍だけが単結晶の半導体で、他の部分にお
いて半導体層中に多結晶の領域がある構成でも良い。

【００９１】埋め込み酸化膜層の厚さは、ＳＩＭＯＸ基
板においては典型的には８０ｎｍから４００ｎｍ、張り
合わせ基板においては１００ｎｍから２μｍ程度である
が、本発明の効果は埋め込み酸化膜層の厚さとは関係は
無いので、これらよりも膜厚の大きな、あるいは小さな
埋め込み酸化膜を、静電耐圧や熱伝導性の仕様を満たす
ように用いれば良い。

【００９２】但し、一般には支持基板とＳＯＩ層間の寄
生容量を小さくするために、埋め込み酸化膜厚はゲート
酸化膜厚の少なくとも５倍程度よりは大きくすることが
有利である。また、埋め込み酸化膜に変えて、他の絶縁
体を用いても良い。例えば、Ｓｉ₃Ｎ₄、アルミナ、多
孔質ＳｉＯ₂、アモルファスカーボン等を用いても良
い。また、埋め込み酸化膜を空洞で置き換えても良い。
支持基板を設けず、サファイア基板、ガラス基板上の絶
縁体上にトランジスタを形成しても良い。

【００９３】素子領域１０におけるＳＯＩ層３の厚さ
は、典型的には５０ｎｍから２５０ｎｍ程度であるが、
これについても特に制限は無い。但し、ソース／ドレイ
ン領域部９の寄生容量を低減するという観点から、ソー
ス／ドレイン領域９に導入した不純物がＳＯＩ層３の底
に届くか、あるいはソース／ドレイン領域下が空乏化す
る程度の厚さに、ＳＯＩ層の厚さを設定することが望ま
しい。

【００９４】当該キャリヤー流路領域１８に於けるキャ
リヤー流路１２の膜厚は、素子領域１０のＳＯＩ層３よ
りも薄ければ良い。但し、寄生容量を低減するという観
点から、キャリヤー流路領域と素子領域とのＳＯＩ膜厚
の段差は、ゲート酸化膜厚の５倍程度よりも大きいこと
が望ましい。キャリヤー流路領域１８に於けるキャリヤ
ー流路１２の幅Ｗ₁（４３）がチャネル幅Ｗの１／５で
あり（例えばそれぞれ１μｍ、５μｍ、キャリヤー流路
領域１２は素子領域１０端の一方だけに設けると仮
定）、ゲート酸化膜厚が３ｎｍ、キャリヤー流路領域上
のフィールド酸化膜厚が１５ｎｍとすると、ゲート電極
８とキャリヤー流路領域１８に於けるキャリヤー流路１
２間の寄生容量は、ゲート電極８とチャネル形成領域５
間の容量の４％に抑えることができる。

【００９５】また、前記壁部２０の段差を、ゲート酸化
膜７の膜厚の９倍とし、ゲート酸化膜の上端とフィール
ド酸化膜の上端が同じ高さとすると、素子領域端１０の
両側に同じ条件のキャリヤー流路領域１８を設けた場合
にも、ゲート電極８とキャリヤー流路領域１８間の寄生
容量を、ゲート電極８とチャネル５間の容量の４％に抑
えることができる。

【００９６】但し、キャリヤー流路領域１８の電位分布
を均一にするという観点から、キャリヤー流路領域１８
のキャリヤー流路１２の膜厚は、チャネル幅Ｗ方向に
（図１の横方向）ある一定の範囲で一定であることが望
ましい。また、キャリア流路１２のすべての範囲で一定
であることが、より望ましい。チャネル形成領域５の不
純物濃度は、典型的には１×１０¹⁷ｃｍ^-3から３×１０
¹⁸ｃｍ^-3の範囲である。チャネル形成領域５には、ｎチ
ャネルトランジスタの場合はホウ素等のアクセプタ不純
物が導入され、又、ｐチャネルトランジスタの場合はリ
ン、ヒ素等のドナー不純物が導入される。

【００９７】ソース／ドレイン領域９の不純物濃度は、
典型的には１×１０¹⁹ｃｍ^-3から１×１０²¹ｃｍ^-3の範
囲であり、１×１０²⁰ｃｍ^-3よりも大きいことが寄生抵
抗低減という観点から望ましい。ソース／ドレイン領域
９には、ｎチャネルトランジスタの場合はリン、ヒ素等
のドナー不純物が、ｐチャネルトランジスタの場合はホ
ウ素等のアクセプタ不純物が、導入される。

【００９８】ゲート絶縁膜７の厚さは通常２ｎｍから２
０ｎｍ程度である。これより薄いと、トンネル電流によ
り、ゲート電極からの漏れ電流が発生するが、素子の用
途上漏れ電流が多くてもよい場合は、これより薄い絶縁
膜を用いてもよい。また、当該膜厚を２０ｎｍ以下とす
るのはＬＳＩ用の素子として一般に要求されるだけのド
レイン電流を得るためであるが、高耐圧素子等におい
て、ドレイン電流よりもゲート酸化膜中の電界緩和が重
要な場合はこれよりも厚くてもよく、また、ゲート絶縁
膜はＳｉＯ₂であっても、それ以外の絶縁体、例えばＳ
ｉ₃Ｎ ₄、Ｔａ₂Ｏ₅等であってもよい。また、複数の
材料が積層されたものであってもよい。

【００９９】ゲート長（つまり、ゲート電極８に関する
図２の縦方向の長さ）は、例えば３０ｎｍから０．６ミ
クロン程度の範囲とする。これはＬＳＩ用のトランジス
タを想定した場合、通常使われている寸法、及び将来使
われるといわれている寸法であるが、高耐圧ＭＯＳ等、
他の用途に適用する場合は、これより大きくてもよい。
また、素子の微細化が重要な場合はこれよりも小さくて
も良い。

【０１００】また、ｎチャネルトランジスタにおいてゲ
ート電極はｐ⁺ポリシリコン、Ｍｏ、Ｗ、Ｔａ等の金
属、金属シリサイド、ＴｉＮ等の金属化合物等であって
もよい。ｐチャネルトランジスタにおいてゲート電極は
通常ｐ⁺ポリシリコンであるが、ｎ⁺ポリシリコン、Ｍ
ｏ、Ｗ、Ｔａ等の金属、金属シリサイド、ＴｉＮ等の金
属化合物等であってもよい。ｎチャネルトランジスタに
おいてゲート電極にｎ⁺ポリシリコン以外の材料、ｐチ
ャネルトランジスタにおいてゲート電極にｐ⁺ポリシリ
コン以外の材料を用いる時は、チャネル形成領域の不純
物濃度を前記値よりも低くするか、あるいは前記導電型
とは極性の異なる不純物を導入するか、あるいは導入し
ない。

【０１０１】また、ソース／ドレイン領域は均一の深さ
を持つものではなく、チャネル形成領域に接する部分だ
け浅く設けるエクステンション構造、チャネル形成領域
に接する部分の不純物濃度を低くするＬＤＤ構造を持っ
ても良い。また、ソース／ドレイン領域の少なくとも一
部、あるいはエクステンション領域等のソース／ドレイ
ン領域に接続する領域の少なくとも一部が、エピタキシ
ャル成長などにより、チャネル形成領域の表面よりも上
に突起する構造を持っても良い。

【０１０２】尚、本発明に於ける上記各具体例に於て、
当該ゲート絶縁膜、埋め込み絶縁膜の材質は、上記した
様なシリコン酸化膜以外の材料を使用する事も可能であ
る。本発明に係る上記実施例に示された当該電界効果型
トランジスタ１００の製造方法としては、例えば、絶縁
体基板上のある領域、または半導体基板上に形成された
絶縁膜上のある領域に配置された半導体層に形成される
第一導電型のソース／ドレイン領域を持つ電界効果型ト
ランジスタの製造方法であって、絶縁体上の半導体層
を、ある幅と長さを持つ領域を残して、エッチングによ
りその外部の領域を除去する工程と、当該ある幅と長さ
を持つ領域のうち、周辺部に位置する少なくとも一部の
領域を薄膜化する工程と、半導体層のうち、少なくとも
薄膜化された領域に、第２導電型の不純物を導入する工
程と、半導体層のうち、薄膜化された領域の上に、絶縁
膜を堆積して埋め込む工程と、薄膜化されない半導体層
を少なくとも含む領域の上部にゲート絶縁膜を設ける工
程と、ゲート絶縁膜が形成された領域を少なくとも含む
領域上にゲート電極を設ける工程と、薄膜化されない半
導体層中に第一導電型のソース／ドレイン領域を設ける
工程と、を含む電界効果型トランジスタの製造方法であ
る。

【０１０３】本発明に係る電界効果型トランジスタの製
造方法に於ける特徴の一つは、当該チャネル形成領域５
と当該キャリヤー流路領域１８との境界部には、略急峻
な壁部２０を積極的に形成する事にある。係る工程は、
上記した様に、ＬＯＣＯＳにより得られるシリコン酸化
膜によって発生する、素子領域と素子分離領域との境界
部における寄生容量の付着と言う問題を確実に回避する
為に重要な工程である。

【０１０４】また、係る工程は、上記した様に、ＬＯＣ
ＯＳ法を用いないので、素子分離領域の酸化膜を形成す
るための熱酸化中に、不純物分布が変化するという問題
が発生しない。また、ＬＯＣＯＳ法を用いた場合のよう
に、不純物分布の変化を避けるために厚い酸化膜を通し
て不純物を導入する必要がなく、第三の課題（ロ）を解
決できる。単に素子間を分離するだけの通常の素子分離
方法とは異なり、本発明は素子領域外に設けたキャリア
流路に、キャリアの排出という役割を持たせるため、キ
ャリア流路１２の不純物の制御は重要である。特に、キ
ャリア流路１２の抵抗を下げるために、キャリア流路１
２の不純物濃度を通常の素子分離領域における不純物濃
度よりも高く設定する場合には、不純物の制御はより重
要になる。以上の観点から、本発明の製造工程は、本発
明の効果を得るために重要な作用をもたらす。

【０１０５】以下に、上記した実施例に開示されている
電界効果型トランジスタ１００の製造方法の具体例に付
いて詳細に説明する。即ち、図１０に示す様に、シリコ
ンウェハよりなる支持基板１上に厚さ１００ｎｍのＳｉ
Ｏ₂よりなる埋め込み酸化膜２を介して厚さ２５０ｎｍ
の単結晶シリコン層よりなるＳＯＩ層３が設けられたＳ
ＯＩ基板において、その表面を３０ｎｍ酸化してパッド
酸化膜２０を形成し、続いて厚さ１２０ｎｍの窒化シリ
コン膜２１をＣＶＤにより堆積する。

【０１０６】続いてＳＯＩ層３、パッド酸化膜２００及
び窒化シリコン膜２１０よりなる積層構造を、通常のフ
ォトリソグラフィ（第１のフィールドＰＲ）とＲＩＥ
（反応性イオンエッチング）により幅７μｍに加工す
る。続いて、幅５μｍのフォトリソグラフィにより第２
のフィールドＰＲレジスト２２０を、第１のフィールド
ＰＲによりパターニングされた前記積層構造上に設け、
第２のフィールドＰＲレジスト２２をマスクに、窒化シ
リコン膜２１０とパッド酸化膜２００をＲＩＥによりエ
ッチングする。続いて同じレジストをマスクに、ＳＯＩ
層３を厚さ１５０ｎｍにわたってエッチングする。

【０１０７】これにより、図１１に示す様に、ＳＯＩ層
３は中央の幅５μｍの領域ではその厚さが２５０ｎｍ、
両端の幅１μｍの領域ではその厚さが１００ｎｍとな
る。続いて、全体に厚さ３５０ｎｍの酸化膜をＣＶＤ法
により堆積し、ＣＭＰ（ケミカルメカニカルポリッ
シュ）により酸化膜を研磨し平坦化する。このとき、窒
化シリコン膜２１０がストッパになり、ＣＭＰがその上
面の位置で停止する。

【０１０８】続いて、ＲＩＥにより、窒化シリコン膜２
１０、パッド酸化膜２００、その両側の酸化膜を、ＳＯ
Ｉ層が露出するまでエッチングし除去すると、図１２の
ように、ＳＯＩ層３の回りの、ＳＯＩ層が薄くなった部
分１２の上部にフィールド酸化膜６がある構造が得られ
る。続いて、ＳＯＩ層上にイオン注入によりホウ素をそ
の濃度が１×１０¹⁸ｃｍ^-3となるように導入し、厚さ３
ｎｍのゲート酸化膜７を熱酸化により形成し、ｎ⁺ポリ
シリコンを堆積し、フォトリソグラフィとＲＩＥにより
これを幅０．２５μｍ（図２の上下方向の幅）に加工し
れゲート電極８を形成し、ゲート電極をマスクにヒ素を
１×１０¹⁵ｃｍ^-2のドーズ量でイオン注入してソース／
ドレイン領域９を形成すると、図１、２に示す本発明の
電界効果型トランジスタ１００が得られる。

【０１０９】この時、ＳＯＩ層の厚い部分が素子領域１
０、ＳＯＩ層のない部分が素子分離領域１１、上部にフ
ィールド酸化膜６が積層した薄いＳＯＩ層がキャリヤー
流路領域１８となる。また、図１１の形状を形成後、図
１３に示す様に全体に厚さ２００ｎｍの酸化膜をＣＶＤ
法により堆積し、ＲＩＥによりエッチバックすることに
より酸化膜側壁２３を形成し、酸化膜側壁２３をマスク
に高濃度のホウ素をイオン注入または拡散すると、キャ
リヤー流路１２の端に高濃度部を持つ、図７のような構
造が形成できる。このとき、素子領域１０の低濃度のホ
ウ素は、図１０におけるパッド酸化膜堆積前等に、酸化
膜側壁２３を形成するよりも前に形成しておけば良い。

【０１１０】又、本発明に於いては、ｐ⁺のボディコン
タクト部引き出し部１３は薄膜化しても良いし、しなく
ても良い。薄膜化しない場合は、第２のフォトレジスト
でボディコンタクト引き出し部１３を形成しようとする
部分を覆い、薄膜化のためのエッチングが加わらないよ
うにして、チャネル形成領域と厚さを揃えれば良い。薄
膜化する場合は、第２のフォトレジストでこの部分を覆
わないようにして、薄膜化のためのエッチングを加わえ
れば良い。ｐ⁺ボディコンタクト引き出し部１３は薄膜
化すると、ｐ⁺ボディコンタクト部１３及びその周辺が
比較的平坦になるという長所が得られる。

【０１１１】ｐ⁺ボディコンタクト引き出し部１３は薄
膜化しない場合は、ｐ⁺ボディコンタクト引き出し部１
３へのイオン注入後の結晶回復が起こりやすくなり、ｐ
⁺ボディコンタクト引き出し部１３のシート抵抗、及び
コンタクト抵抗を小さくできる。ＣＭＰ後、窒化膜は通
常の素子分離工程と同様にウェットエッチングにより除
去しても良い。この場合、素子分離領域１１でフィール
ド酸化膜６の表面がシリコン層３よりも高くなる形状と
なる。そのまま、トランジスタを形成しても良いし、高
くなった部分をＲＩＥまたはウェットエッチングで取り
除き平坦化しても良い。

【０１１２】リソグラフィには電子ビーム、Ｘ線等、光
以外を用いるものを用いても良い。また、フィールドの
酸化膜をＣＶＤで堆積する前に、フィールド酸化膜とシ
リコン層との界面を安定化させる目的で、シリコン層の
表面に薄い熱酸化膜（例えば厚さ５ｎｍ程度）を設けて
も良い。当該ソース／ドレイン領域９は、当該半導体層
３の周辺部における少なくとも一部の領域を除く領域、
例えば周辺部において半導体層の他の領域よりも膜厚が
薄くなるように加工されたキャリア流路領域１８を除く
領域で、当該半導体層３中のチャネル形成領域５の両側
に形成するものである。

【０１１３】当該ソース／ドレイン領域９は、半導体層
３のうち、その膜厚を薄くする前記加工が加えらない領
域中の、チャネル形成領域５の両側に当たる部分に形成
するものである。当該ソース／ドレイン領域９には、第
１の導電性を有する不純物を高濃度に導入し、当該キャ
リヤー流路領域１８には第２の導電性を有する不純物を
低濃度に導入するものである。

【０１１４】また、当該チャネル形成領域には、ソース
／ドレイン領域よりも低濃度の不純物が導入される。不
純物は通常第二導電型であるが、ゲート電極の材料に応
じて、必要なしきい値電圧を満たすために必要な第二導
電型の不純物を低濃度に導入するか、あるいは不純物を
導入しないものである。

【０１１５】上記した様に、本発明に於ける電界効果型
トランジスタの製造方法に於いては、薄膜化された当該
キャリヤー流路領域１８に於ける当該２の上面及び素子
分離領域部に、絶縁膜６を堆積し、該絶縁膜６をＣＭＰ
により平坦化することが望ましい。また、ＣＭＰ以外の
方法により平坦化しても良い。例えば、全体にＳＯＧ
（スピンオングラス）や有機膜等の平坦化材を塗布した
上、エッチバックする方法等、ＣＭＰ以外の方法により
該絶縁膜を平坦化しても良い。また、最初から平坦な形
状になるように該絶縁膜を堆積しても良い。

【０１１６】例えばバイアススパッタやバイアスＥＣＲ
ＣＶＤで平坦にＳｉＯ２等の絶縁膜を堆積する方法、絶
縁膜としてＳＯＧを用い、これを平坦に塗布した上で、
素子領域が露出するまで、ＲＩＥ等のエッチング工程に
よりエッチバックする方法、絶縁膜としてポリイミド等
の有機膜を用い、これを平坦に塗布した上で、素子領域
が露出するまで、ＲＩＥ等のエッチング工程によりエッ
チバックする方法等を用いても良い。

【０１１７】第２の実施例次に、本発明に係る当該電界効果型トランジスタ１００
の第２の実施例について述べる。第２の実施例において
は、ソース／ドレイン領域９を構成するｎ⁺型領域９
は、ＳＯＩ層３の下部に達せず、ｎ⁺領域の下にはチャ
ネル形成領域と同程度の不純物濃度を持つｐ型領域、即
ち素子領域に於ける低濃度第２導電型領域２０４が設け
られる。その場合の上面図を図６、図６のＡ６−Ａ６'
断面における立面図を図５に示す。

【０１１８】この場合、キャリヤー流路領域部１８に形
成されたキャリア流路１２の上端が、ｎ⁺領域の下端よ
りも下に位置するようにすれば、ｎ⁺層とキャリヤー流
路１２のｐ^-層が離れるので、この二つの領域間にリー
ク電流が流れにくくなるという長所が得られる。又、キ
ャリア流路１２のｐ型不純物濃度を高くすることができ
るという長所を持つ。第一の実施例の構造では、キャリ
ア流路１２のｐ型不純物濃度を上げることは、キャリア
流路１２の抵抗を減らす効果を持つ一方、リーク電流を
増す作用があるが、本実施例に示した構造では、リーク
電流が流れにくいので、キャリア流路１２のｐ型不純物
濃度を上げることができる。

【０１１９】例えば、キャリア流路１２をチャネル形成
領域よりも不純物濃度の高いｐ^-型、さらにはｐ⁺型
（１０¹⁹ｃｍ^-3台から１０²¹ｃｍ^-3台）にすることもで
きる。また、ｎ⁺層がキャリヤー流路１２のｐ^-層の電
位分布に与える影響を小さくできるという長所が得られ
る。また、段差がｎ⁺層の厚さよりも大きくなるように
設定すれば、ソース／ドレイン領域９を形成するための
イオン注入時に、イオンはキャリヤー流路領域１８の領
域のシリコン層には注入されないので、キャリヤー流路
領域１８へのイオン注入を防ぐためのレジストマスクを
設ける必要が無くなる。

【０１２０】第３の実施例次に、本発明に係る当該電界効果型トランジスタ１００
の第３の実施例に付いて説明するならば、本実施例に於
いては、図７乃至図９、図１５、図１７、図３９ないし
図４２に示す様に、キャリヤー流路領域１８の少なくと
も一部の領域に不純物濃度の高い領域１６を設け、その
不純物濃度の高い領域１６とソース／ドレイン領域９と
の間に不純物濃度の低い領域１４または２０２を設けた
ものである。

【０１２１】なお、図７は図１５のＣ１５−Ｃ１５' 断
面、図１７のＣ１７−Ｃ１７' 断面または図４１のＣ２
０３−Ｃ２０３' 断面における立面図である。図８及び
図９は、７の構造を一部変更した場合の、図４１のＣ２
０３−Ｃ２０３' に相当する位置における立面図であ
る。図３９図４２のＣ２０４−Ｃ２０４' 断面における
立面図である。図４０は図４１のＡ２０３−Ａ２０３'
断面における立面図である。

【０１２２】即ち、図７はＳＯＩ層３の薄いキャリヤー
流路領域１８に設けられたキャリア流路１２の中に低濃
度領域１４を設けた例であり、図８はＳＯＩ層３が厚い
素子領域１０の部分に低濃度領域（素子領域端低濃度部
２０２）を設けた例を示す。いずれもキャリヤー流路領
域１８に設けられた当該キャリヤー流路１２において、
低濃度領域に隣接する不純物濃度が高い領域（高濃度領
域１６）を設ける。

【０１２３】また、図３９ように、低濃度部２０２をＳ
ＯＩ層が厚い部分に設ける方法は、低濃度部とゲート電
極間の寄生容量が大きくなる一方、ＳＯＩ層が厚い分だ
け低濃度部の抵抗が下がるという長所があるので、素子
の用途上、チャネル形成領域と高濃度部との間の抵抗を
下げることを重視する必要がある場合に有効である。ま
た、図３９に示す様に、低濃度領域をＳＯＩ層３の厚い
部分と薄い部分の両方にまたがって形成しても良い。即
ち、ＳＯＩ層が厚い素子領域１０に設けられる低濃度部
２０２と、ＳＯＩ層が薄いキャリア流路１２に設けられ
る低濃度部１４の二者によって、低濃度領域が形成され
ても良い。

【０１２４】一方、上記の高濃度層１６の濃度は典型的
には１×１０¹⁹ｃｍ^-3以上、特に１×１０²⁰ｃｍ^-3から
１×１０²¹ｃｍ^-3の範囲である。又、当該低濃度層１４
は、その中に少なくとも１０ｎｍ以上の空乏層が広がる
濃度にすることがよく、典型的には１×１０¹⁷ｃｍ^-3か
ら２×１０¹⁸ｃｍ^-3の範囲であるが、この範囲に無くと
も、高濃度層よりも低くさえあれば良い。当該低濃度層
１４の不純物濃度はチャネル形成領域と同じでも良く、
あるいはチャネル形成領域よりも高いか低いように設定
されても良い。

【０１２５】当該低濃度層１４の不純物濃度はチャネル
形成領域と同一導電型、同濃度とする場合は、当該低濃
度層１４とチャネル形成領域へ同時に不純物を導入すれ
ば良いので、製造工程を簡略化できる。低濃度層１４の
幅（図７、８、９、３９、４０におけるキャリア流路１
２の横方向の長さ、図１５、図１７、図４１及び４２の
記号Ｗ₁（４３））は、１０ｎｍ以上あれば効果が得ら
れる。しかし、レジストをマスクにしたイオン注入によ
り、低濃度層と高濃度層を分けて形成する場合は、加工
の容易性から、ｐ^-領域は０．１μｍ以上、特に０．２
μｍ以上あることが望ましい。また、低濃度領域の幅は
広く、不純物濃度が低いほど、電界を緩和しリーク電流
を抑制する効果が増す。

【０１２６】ここで高濃度層１６を設けるのは、キャリ
ヤー流路領域の抵抗を下げ、キャリヤー流路領域１２に
余剰キャリアが流れやすくするためであり、低濃度層１
４を設けるのは、高濃度層１６とソース／ドレイン領域
９の拡散層が近接して、双方の間に漏れ電流が流れるこ
とを防ぐこと、および双方の間に寄生容量が付くことを
防ぐことが目的である。

【０１２７】本発明に於て、当該キャリヤー流路１２に
注入される不純物の濃度は、特に限定されるものではな
いが、好ましくは、低濃度の領域においてもＳＯＩ層が
空乏化しない程度の濃度である事が望ましい。当該キャ
リヤー流路領域１２には、余剰となるキャリアと同じ導
電型の不純物が導入されていれば良いが、キャリヤー流
路領域の電位を安定させると言う観点から、当該不純物
の濃度は当該キャリヤー流路領域１２の全体の空乏層が
広がらない程度、つまり空乏化しない程度に高く設定す
る事が望ましい。

【０１２８】本実施例では、ボディコンタクト４２は図
１５に示すように、キャリヤー流路領域１２の内、高濃
度の領域１６の一部に侵入するようにして設けても良
い。また、図１６、図１７のように、ボディコンタクト
４２の全体がキャリヤー流路領域１８に於けるキャリヤ
ー流路１２の内、高濃度の領域１６の内部に位置するよ
うに設けても良い。ボディコンタクト引き出し部４２を
構成するための不純物濃度が高い領域の一部または全部
を、これらはキャリア流路内の高濃度領域１６と兼用す
る構造である。このようにすることによってレイアウト
が単純化できるという利点が得られる。

【０１２９】この場合、図１５のように、キャリア流路
内にボディコンタクトの全体を設けるのでなく、突起部
したボディコンタクト引き出し部１３を設けることは、
キャリヤー流路領域の幅Ｗ₁（４３）を、ソース／ドレ
イン領域とボディコンタクトの端（ソース／ドレイン領
域から離れたほうの端）との距離４４よりも小さくする
効果がある。このようにしてキャリヤー流路領域を幅Ｗ
１を狭くした分だけ、ゲート電極と半導体層間の寄生容
量を小さくすることができる。

【０１３０】また、図１６、図１７のように、ボディコ
ンタクト４２の全体をキャリア流路１２中の高濃度領域
１６に設け、ボディコンタクト引き出し部１３を設けな
い構造では、キャリア流路１２の幅をボディコンタクト
引き出し部１３に相当する分だけ広げることに伴い、ゲ
ート電極と半導体層間の寄生容量が増すが、レイアウト
が簡単になるという長所があるので、レイアウトを単純
化する必要がある場合に有効である。

【０１３１】又、図１５、図１６、図１７のように、ボ
ディコンタクトの一部または全部を、キャリア流路内の
不純物濃度が高い領域１６に設ける場合、ボディコンタ
クトが設けられる位置の周辺のキャリア流路を、図４３
のような厚いキャリア流路２０５により構成しても良
い。この場合、厚いキャリア流路２０５は、キャリア流
路領域のうち、ゲート電極から離れた部分に設けられ、
キャリア流路の他の部分と同じ導電型で、キャリア流路
の他の部分よりも膜厚が大きく、またキャリア流路のう
ちソース／ドレイン領域に接する部分やチャネル形成領
域に接する部分よりも不純物濃度が高い。

【０１３２】この構成により、ボディコンタクトが設け
られる部分の半導体層を厚く出来るので、半導体層に高
濃度の不純物を導入しても、その後の結晶性の回復が容
易となり、不純物濃度が高い良質の結晶が得やすくなる
ので、コンタクト抵抗を下げる事が容易となる。又、厚
い領域はゲート電極を避けてもうけらるので、ゲート電
極と半導体との間の寄生容量を増加させることはなく、
又、高濃度領域ではソース／ドレイン領域から離れて設
けられるので、高濃度領域の存在によって、リーク電流
が増す事もない。

【０１３３】図９は浅いｎ⁺拡散層９の下の一部に低濃
度層が入り込み、記号２０２の領域を形成し、ｎ⁺拡散
層９の下で低濃度層１４のない領域では、ｎ⁺またはｎ
- 型の領域（第２の第１導電型領域）１５が設けられる
例を示す。この構造は、ソース／ドレイン領域９と高濃
度領域１６を、横方向だけでなく、縦方向にも隔離でき
るので、ソース／ドレイン領域と高濃度領域間の漏れ電
流を抑制する方法として有効である。ここで、第２の第
１導電型領域１５は、ｎ⁺拡散層９の下にｐｎ接合が出
来、寄生容量が付くことを防ぐことが目的である。

【０１３４】又、第一の実施例に関連して図４３におい
て示した厚いキャリア流路２０５中の一部の領域に、不
純物濃度が高い領域１６を設けても良い。係る構造を形
成する為には、例えば、図１３に示す様に、薄膜化され
た当該キャリヤー流路領域の周辺部の上部３５、及び薄
膜化されない当該チャネル形成領域の側壁２０に当たる
部分に絶縁体の側壁２３を設け、続いて薄膜化された当
該キャリヤー流路領域１２の周辺部の当該側壁に覆われ
ない部分３６に、ソース／ドレイン領域９とは異なる導
電型の不純物を導入することによって実現出来る。

【０１３５】また、チャネル形成領域等、半導体層中の
少なくとも一部が単結晶半導体により形成される場合に
おいて、キャリア流路のうち不純物濃度の高い領域の少
なくとも一部を多結晶としても良い。これは当該高濃度
領域では、不純物濃度を高くしたことにより抵抗が下が
るので、多結晶を用いることによる電気抵抗の増加を相
殺できるためである。

【０１３６】第４の実施例次に、本発明に係る第４の実施例を説明する。即ち、図
１０の構造を形成後、幅５μｍの第１フィールドＰＲレ
ジスト３０をパターニングし、このレジスト３０をマス
クに、窒化シリコン膜２１０とパッド酸化膜２００をＲ
ＩＥによりエッチングする。

【０１３７】続いて同じレジストをマスクに、ＳＯＩ層
３を厚さ１５０ｎｍにわたってエッチングする。これに
より、図１８に示す様に、ＳＯＩ層３は中央の幅５μｍ
の領域ではその厚さが２５０ｎｍ、その周囲ではその厚
さが１００ｎｍとなる。レジスト３０を除去したのち、
全体に厚さ１μｍの酸化膜をＣＶＤにより堆積し、これ
をＲＩＥによりエッチバックすることにより、厚い酸化
膜側壁３１を形成する。厚い酸化膜側壁３１をマスクに
ＳＯＩ層３をエッチングすることにより、図１９に示す
様に、５μｍの厚いＳＯＩ層の両側に、幅１μｍ厚さ１
００ｎｍの薄いＳＯＩ層領域ができる。ここで、厚いＳ
ＯＩ層が素子領域１０、薄いＳＯＩ層がキャリヤー流路
領域１８、ＳＯＩ層のない領域が素子分離領域１１とな
る。

【０１３８】第５の実施例第１から第４の実施例において、素子分離領域１１に、
キャリヤー流路領域１８のキャリヤー流路１２よりも膜
厚の薄い半導体層を残しても良い。この場合、図７に対
応する形状は図２２ようになる。但しここでは図７にお
けるｐ⁺領域１６を省略した例を示した。

【０１３９】第１から第４の実施例で、バルク基板上に
形成される電界効果型トランジスタにおいて実施して、
図２３の形態を得ても良い。この場合、素子分離領域１
１は素子領域１０及びキャリヤー流路領域１８の二者よ
りも、深くエッチングされた形態を持つ。図７に対応す
る形状を図２３に示す。但しここでは図３におけるｐ ⁺
領域１６を省略した例を示した。

【０１４０】本発明に於て、バルク基板上のＦＥＴや、
厚いＳＯＩ層上に形成されるＦＥＴでは、余剰なキャリ
ヤーが基板に流れ込むことが可能であるが、本発明の構
成によりキャリヤーを良く流れやすくし、キャリヤーの
排除機能をより高める事が可能となる。一般に、ＳＯＩ
基板に於いては、基板不純物濃度が低い為、余剰キャリ
ヤーによる電流に対する基板部の抵抗は小さくない。

【０１４１】又、バルクＦＥＴにおいても、ソース／ド
レイン領域の寄生容量を小さく擦るために、基板不純物
濃度を下げると、同様に余剰キャリヤーによる電流に対
する基板部の抵抗が増加する。本発明を、バルク基板上
のＦＥＴや、厚いＳＯＩ層上に形成されるＦＥＴに適用
すれば、これらの素子に於て、基板不純物濃度が低い場
合にもキャリヤー流路を確保する事が出来、余剰キャリ
ヤーの排出能力を高める事が出来る。

【０１４２】また、ＧａＡｓ等、基板抵抗が高い半絶縁
性基板上に形成される素子についても本発明は同様の効
果がある。図２２の形態はＳＯＩ層が厚い場合、図２３
の形態はバルクＦＥＴにおいて余剰キャリアを排出する
ことに適した構造である。通常ＳＯＩ層が厚い場合やバ
ルクＦＥＴにおいてトレンチ分離を行うと、余剰キャリ
アは一旦基板に流入し、トレンチの下の基板を経由し、
ウェルコンタクトに流れ込み排出される。

【０１４３】この時、余剰キャリアの排出には、基板不
純物濃度が高くすることにより、基板抵抗を下げること
が有利であるが、チャネル表面からチャネルの下部の深
い位置、トレンチの下までに至る広い範囲に均一に高濃
度の不純物を導入しようとすると、高エネルギーイオン
注入や、エネルギーを何通りかに変化させる多段のイオ
ン注入等が必要となり、製造工程が複雑になる。

【０１４４】これに対して本発明のように段差部にキャ
リヤー流路１２を設けると、浅い位置にあるキャリヤー
流路１２に余剰キャリアの排出に要求されるだけの比較
的高濃度の不純物を導入すればよいので、高エネルギー
イオン注入や、多段のイオン注入を用いなくともキャリ
ヤー流路領域１８を形成できる。また、素子分離領域に
酸化膜を形成する前にチャネルイオン注入を行えば、キ
ャリヤー流路領域への不純物の導入とチャネル形成領域
へのイオン注入とを兼ねることができ、工程が簡略化さ
れる。また、キャリヤー流路領域は浅い位置にあるの
で、チャネル領域下の深い位置はキャリアの経路になら
ず、従ってチャネル領域下の深い位置の基板抵抗を下げ
るためのイオン注入が必要ない。

【０１４５】すなわち、チャネル形成領域またまこれに
接するシリコン基板の表面側の領域と段差部のキャリヤ
ー流路領域においてのみ、基板抵抗を下げれば良い。ま
た、本発明はソース／ドレイン領域９の下には基板抵抗
を下げるための高濃度部を設ける必要がない。こうする
と、ソース／ドレイン領域９の下の高濃度部が、ソース
／ドレイン領域の下の寄生容量を増す原因になることを
防ぐことができる。

【０１４６】また、本発明はソース／ドレイン領域９の
下に高濃度部がある場合でも、それがキャリア流路の深
さと同程度に浅ければ、ドレイン電圧が印加された時に
これが空乏化し、寄生容量を形成しないので、ソース／
ドレイン領域下の寄生容量を有効に低減できる。第６の実施例また、本発明に係る第６の実施例を図２４及び図２５を
参照して説明する。

【０１４７】即ち、ＣＶＤにより素子分離領域１１の絶
縁膜を堆積後、ＣＭＰによる平坦化を行わず、ソグラフ
ィ及びＲＩＥ等のエッチング技術を用いて、素子領域部
１０の絶縁膜に開口部を設け、素子を形成する工程を用
いても良い。この場合のソース／ドレイン領域９を含ま
ない位置での断面を図２４に、ソース／ドレイン領域を
含む位置での断面を図２５に示す。

【０１４８】この方法ではキャリア流路部でフィールド
絶縁膜の段差が増すという短所があるが、これを除いた
本発明の効果、例えば、キャリア流路の薄膜部で上部を
平坦にできるという点、薄膜部と厚膜部との接続部を急
峻にできるという点、ゲートや配線と半導体層間の寄生
容量を減らせる点等は、本発明の他の実施例と変わりな
い。

【０１４９】むしろ寄生容量に関しては、フィールド絶
縁層が厚くなるので、他の実施例よりもさらに小さくな
る。加えて、本実施例はＣＭＰ工程を要しないので、Ｃ
ＭＰ装置が必要なく、製造に要する装置の種類を減らせ
るという長所がある。なお、キャリア流路のうち、チャ
ネル形成領域に接する膜厚の厚い部分は、ゲート電極と
の間に厚いフィールド酸化膜があり、チャネルが形成さ
れないので、チャネル形成領域とはならない。

【０１５０】なお、上記第１から第６の実施形態、ある
いはこれらの実施形態に記載される構造を製造する方法
において必要となる、リソグラフィ技術及びレジストに
は、フォトリソグラフィ及びフォトレジストあるいは、
他のリソグラフィ技術及び他のレジストを用いる。実施
形態中に記述されたフォトリソグラフィ及びフォトレジ
ストは、各種リソグラフィ技術及び各種レジストに置き
換えて良い。例えば、Ｘ線リソグラフィとＸ線レジス
ト、電子ビームリソグラフィと電子ビーム露光等の組み
合わせを用いても良い。

【０１５１】尚、本発明に於て、当該キャリヤー流路領
域１８内で且つ当該ゲート電極の位置と重複しない部位
にボディコンタクト引出部１３を形成する。又、当該素
子分離領域１１内に、当該キャリヤー流路１２に接続す
るボディコンタクト引出部１３を形成する。又、当該ボ
ディコンタクト引出部１３には、当該第２の導電性を有
する不純物を高濃度に導入するものである。

【０１５２】

【発明の効果】本発明は、ＳＯＩ−ＭＯＳＦＥＴの基板
浮遊効果を抑制するとともに、素子分離領域でゲート電
極と半導体層間、あるいは配線と半導体層間に寄生容量
が付くことを抑制する。また、キャリア排出路の上部
にゲート酸化膜よりも厚い酸化膜層を設けることによ
り、キャリア排出路とゲート電極間の寄生容量を低減す
る。

【０１５３】また、ドレイン領域とその外側の素子分離
領域との間に流れる漏れ電流を抑制する。また、キャリ
アを排出するための経路となる領域の膜厚、不純物濃
度、電位分布を均一にする。またこれらが制御しやすく
なる構造及び製造方法を提供する。また、キャリア排出
路の一部において、不純物濃度を高めることにより、正
孔排出能力を高める。また、キャリア排出路のうち不純
物濃度が高い部分と、ソース／ドレイン領域との間に不
純物濃度が低い領域を設けることにより、電界を緩和す
る。

【０１５４】製造工程において酸化膜の側壁を用いる、
あるいはソース／ドレイン領域を半導体層の表面だけに
形成することにより、高濃度部をソース／ドレイン領域
から隔離する。また、第１、及び第２のフィールドＰＲ
工程を用いることにより、上記効果が得られる素子構造
を形成する。

【０１５５】また、半導体層の端部において、半導体層
をある一定の厚さまでエッチングにより除去し、この領
域にキャリア排出路を設けることにより、、キャリアを
排出するための経路となる領域の膜厚、不純物濃度、電
位分布が均一になる。キャリア排出路の上に、ＣＶＤ及
びＣＭＰを用いて絶縁膜を埋め込むことにより、チャネ
ル形成領域、素子分離領域、キャリア排出路の三者間に
おいて段差のない、平坦な形状が得られる。

【図面の簡単な説明】

【図１】図１は、本発明に係る電界効果型トランジスタ
の一具体例の構成を説明する断面図である。

【図２】図２は、本発明に係る電界効果型トランジスタ
の一具体例の構成を説明する平面図である。

【図３】図３は、本発明に係る電界効果型トランジスタ
の他の具体例の構成を説明する断面図である。

【図４】図４は、本発明に係る電界効果型トランジスタ
の更に他の具体例の構成を説明する断面図である。

【図５】図５は、本発明に係る電界効果型トランジスタ
の別の具体例の構成を説明する断面図である。

【図６】図６は、本発明に係る電界効果型トランジスタ
の別の具体例の構成を説明する平面図である。

【図７】図７は、本発明に係る電界効果型トランジスタ
の更に別の具体例の構成を説明する断面図である。

【図８】図８は、本発明に係る電界効果型トランジスタ
の異なる具体例の構成を説明する断面図である。

【図９】図９は、本発明に係る電界効果型トランジスタ
の更に異なる具体例の構成を説明する断面図である。

【図１０】図１０は、本発明に於ける電界効果型トラン
ジスタの一具体例に於ける製造方法の要部を説明する断
面図である。

【図１１】図１１は、本発明に於ける電界効果型トラン
ジスタの一具体例に於ける製造方法の要部を説明する断
面図である。

【図１２】図１２は、本発明に於ける電界効果型トラン
ジスタの他の具体例に於ける製造方法の要部を説明する
断面図である。

【図１３】図１３は、本発明に於ける電界効果型トラン
ジスタの別の具体例に於ける製造方法の要部を説明する
断面図である。

【図１４】図１４は、本発明に係る電界効果型トランジ
スタのボディコンタクト引出部の一具体例の構成を説明
する平面図である。

【図１５】図１５は、本発明に係る電界効果型トランジ
スタのボディコンタクト引出部の他の具体例の構成を説
明する平面図である。

【図１６】図１６は、本発明に係る電界効果型トランジ
スタのボディコンタクト引出部に於ける別の具体例の構
成を説明する平面図である。

【図１７】図１７は、本発明に係る電界効果型トランジ
スタのボディコンタクト引出部に於ける更に他の一具体
例の構成を説明する平面図である。

【図１８】図１８は、本発明に於ける電界効果型トラン
ジスタの他の具体例に於ける製造方法の要部を説明する
断面図である。

【図１９】図１９は、本発明に於ける電界効果型トラン
ジスタの他の一具体例に於ける製造方法の要部を説明す
る断面図である。

【図２０】図２０は、本発明に於ける電界効果型トラン
ジスタの更に他の具体例に於ける製造方法の要部を説明
する断面図である。

【図２１】図２１は、本発明に於ける電界効果型トラン
ジスタの更に他の具体例に於ける製造方法の要部を説明
する断面図である。

【図２２】図２２は、本発明に係る電界効果型トランジ
スタの更に別の具体例の構成を説明する断面図である。

【図２３】図２３は、本発明に係る電界効果型トランジ
スタの更に異なる具体例の構成を説明する断面図であ
る。

【図２４】図２４は、本発明に係る電界効果型トランジ
スタの更に異なる具体例の構成を説明する断面図であ
る。

【図２５】図２５は、本発明に係る電界効果型トランジ
スタの更に別の具体例の構成を説明する断面図である。

【図２６】図２６は、従来の電界効果型トランジスタの
作動状態を説明する断面図である。

【図２７】図２７は、従来の於けるＳＯＩ層を構成する
電界効果型トランジスタの作動状態を説明する断面図で
ある。

【図２８】図２８は、従来の電界効果型トランジスタの
一具体例の構成を説明する断面図である。

【図２９】図２９は、従来の電界効果型トランジスタの
一具体例の構成を説明する側面図である。

【図３０】図３０は、従来の於ける電界効果型トランジ
スタの作動状態を説明する平面図である。

【図３１】図３１は、従来の電界効果型トランジスタに
於けるリーク電流の流れと寄生容量の発生状態を説明す
る平面図である。

【図３２】図３２は、従来の電界効果型トランジスタの
他の具体例の構成を説明する断面図である。

【図３３】図３３は、従来の電界効果型トランジスタの
別の具体例の構成を説明する側面図である。

【図３４】図３４は、従来の於ける電界効果型トランジ
スタの構成を示す平面図である。

【図３５】図３５は、従来の電界効果型トランジスタの
他の構成を示す平面図である。

【図３６】図３６は、従来の電界効果型トランジスタに
於いてＬＯＣＯＳ酸化膜を使用した場合の問題点を説明
する図である。

【図３７】図３７は、電界効果型トランジスタに於いて
ＬＯＣＯＳ酸化膜を使用しない場合の利点を説明する図
である。

【図３８】図３８は、従来の電界効果型トランジスタに
於ける更に別の具体例の構成を示す断面図である。

【図３９】図３９は、本発明に係る電界効果型トランジ
スタの他の具体例の構成を説明する断面図である。

【図４０】図４０は、本発明に係る電界効果型トランジ
スタの更に他の具体例の構成を説明する断面図である。

【図４１】図４１は、本発明に係る電界効果型トランジ
スタの別の具体例の構成を説明する平面図である。

【図４２】図４２は、本発明に係る電界効果型トランジ
スタの更に別の具体例の構成を説明する平面図である。

【図４３】図４３は、本発明に係る電界効果型トランジ
スタの異なる具体例の構成を説明する平面図である。

【符号の説明】

１…基板２…絶縁膜、埋め込み酸化膜３…半導体層、ＳＯＩ層４…素子分離領域シリコン層５…チャネル形成領域６…フィールド酸化膜７…ゲート酸化膜８…ゲート電極９…ソース／ドレイン領域１０…素子領域１１…素子分離領域１２…キャリヤー流路１３…ボディコンタクト引き出し部１４…低濃度部１５…第２の第１導電型領域１６…高濃度部１７…ソース／ドレイン領域層１８…キャリヤー流路領域２０…急峻な壁部２１…キャリヤー流路の上面部２２…チャネル形成領域の上面部２３…酸化膜側壁２５…ソース／ドレイン領域のゲート電極側の端縁部２６…キャリヤー流路領域に於ける当該ゲート電極と重
複しない部位２７…素子分離領域とキャリヤー流路領域との接合部３０…第１フィールドＰＲレジスト３１…厚い酸化膜側壁３５…キャリヤー流路の上面部３６…キャリヤー流路で側壁に覆われていない部分４１…ソース／ドレイン領域とボディコンタクトとの距
離４２…ボディコンタクトＷ１、４３…キャリア経路幅４４…ソース／ドレイン領域とボディコンタクト端との
距離４５…ゲート電極の突起幅１００…電界効果型トランジスタ１０１…ソース１０２…ドレイン１４０…キャリヤー流路の上表面部１６０…キャリヤー流路の上表面部２００…パッド酸化膜２０１…ゲートコンタクト台座２０２…素子領域端低濃度部２０３…膜厚の厚いキャリア流路２０４…素子領域内の低濃度第２導電型領域２１０…窒化シリコン膜２２０…第２フィールドＰＲレジスト

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F110 AA02 AA06 AA15 AA18 CC02 DD05 DD24 EE09 EE25 EE29 FF01 FF02 FF03 FF09 FF23 GG02 GG03 GG04 GG12 GG13 GG15 GG22 GG23 GG24 GG29 GG32 GG34 GG42 GG52 HJ01 HJ04 HJ13 HK09 HM02 HM04 HM05 HM15 NN62 NN65 QQ11 QQ16 QQ19

Claims

【特許請求の範囲】

【請求項１】絶縁体基板上のある領域、または半導体
基板上に形成された絶縁膜上のある領域において半導体
層が形成されると共に、当該半導体層の一部と、当該半
導体層上の少なくとも一部の領域に形成されたゲート絶
縁膜と、当該ゲート絶縁膜上に所定の方向に配置して形
成されたゲート電極と、当該ゲート電極の両側の半導体
層中に形成されたソース／ドレイン領域とから構成され
た素子領域と、当該素子領域に隣接して、当該半導体層
の一部と、当該半導体層上に形成された当該ゲート絶縁
膜よりも厚いフィールド絶縁膜と、当該フィールド絶縁
膜上に形成されたゲート電極とから構成されたキャリア
流路領域と、当該素子領域と当該キャリア流路領域の両
者を除く当該絶縁膜上の領域においては、当該絶縁体上
に当該半導体層を介すか、介さずに当該フィールド絶縁
膜が設けられた素子分離領域とが設けられており、当該
素子領域では、当該ゲート電極の下部に位置し、当該ゲ
ート電極に沿って当該半導体層内に形成され、且つ当該
ソース／ドレイン領域によって挟まれる様に形成されて
いるチャネル形成領域が設けられている電界効果型トラ
ンジスタであって、当該トランジスタは、更に当該チャ
ネル形成領域の少なくとも一方の端部に於ける当該半導
体層には、略急峻な壁部が設けられていると共に、当該
半導体層の一部が当該壁部の下方部分から当該キャリヤ
ー流路領域を横断する様に、当該分離素子領域へ向かう
方向に延在するキャリヤー流路が形成されていると共
に、当該キャリヤー流路領域を構成する当該半導体層の
上部表面が略平坦状に形成されており且つ、少なくとも
ゲート電極下の一部の領域に於いては、当該上部表面の
位置が、当該チャネル形成領域を形成している当該半導
体層の上部表面位置よりも低い位置に形成されている事
を特徴とする電界効果型トランジスタ。
【請求項２】当該キャリヤー流路領域を構成する当該
半導体層の上部表面が略平坦状に形成されると共に、ゲ
ート電極下に位置する領域に於ける当該上部表面の位
置、及びゲート電極下に位置する部分を除く少なくとも
一部の領域に於ける当該上部表面の位置が、当該チャネ
ル形成領域を形成している当該半導体層の表面位置より
も低い位置に形成されている事を特徴とする請求項１の
電界効果型トランジスタ。
【請求項３】当該キャリヤー流路領域を構成する当該
半導体層の上部表面が略平坦状に形成されると共に、当
該上部表面の位置が、キャリア流路領域の全体において
当該チャネル形成領域を形成している当該半導体層の表
面位置よりも低い位置に形成されている事を特徴とする
請求項１又は２に記載の電界効果型トランジスタ。
【請求項４】当該キャリヤー流路領域を構成する当該
半導体層の上部表面が略平坦状に形成されると共に、当
該上部表面の位置が、ゲート電極の下に位置する部分と
その周辺部においては当該チャネル形成領域を形成して
いる当該半導体層の表面位置よりも低い位置に形成さ
れ、ゲート電極から離れた少なくとも一部の領域におい
ては当該チャネル形成領域を形成している当該半導体層
の表面位置とほぼ同じ高さの位置に形成されている事を
特徴とする請求項１の電界効果型トランジスタ。
【請求項５】当該素子分離領域では、当該絶縁体基板
上または当該絶縁膜上に当該半導体層が設けられる場合
には、当該半導体層の膜厚は、当該キャリア流路領域に
形成される当該半導体層の膜厚よりも薄くなる様に構成
されていることを特徴とする請求項１乃至４の何れかに
記載の電界効果型トランジスタ。
【請求項６】当該キャリヤー流路の上表面と当該ゲー
ト電極の下面との距離は、当該チャネル形成領域の上部
表面と当該ゲート電極下面との間隔よりも大きくなる様
に構成されている事を特徴とする請求項１乃至５の何れ
かに記載の電界効果型トランジスタ。
【請求項７】当該ゲート電極と当該キャリヤー流路と
の間には、絶縁膜が設けられている事を特徴とする請求
項１乃至６の何れかに記載の電界効果型トランジスタ。
【請求項８】当該ゲート電極と当該キャリヤー流路と
の間の絶縁膜は、フィールド酸化膜で構成されている事
を特徴とする請求項７記載の電界効果型トランジスタ。
【請求項９】当該ソース／ドレイン領域には、第１の
導電性を有する不純物が含まれており、当該チャネル形
成領域及び当該キャリヤー流路には第２の導電性を有す
る不純物が含まれている事を特徴とする請求項１乃至８
の何れかに記載の電界効果型トランジスタ。
【請求項１０】当該キャリア流路には、当該チャネル
形成領域に含まれる当該第２の導電性を有する不純物の
濃度よりも高濃度の第２の導電性を有する不純物が含ま
れている領域が部分的に存在する事を特徴とする請求項
９に記載の電界効果型トランジスタ。
【請求項１１】当該キャリア流路は、当該チャネル形
成領域の端部、若しくは、当該チャネル形成領域の端部
を含み且つ当該ソース／ドレイン領域に於ける当該ゲー
ト電極の配線方向に面した端部の少なくとも一部に亘っ
て形成される部位に接続されている事を特徴とする請求
項１乃至１０のいずれかに記載の電界効果型トランジス
タ。
【請求項１２】当該素子分離領域内で且つ当該キャリ
ア流路領域の少なくとも一部の部位と接触する位置に、
第２の導電性半導体よりなる適宜のボディコンタクト引
出部が接続配置せしめられている事を特徴とする請求項
１乃至１１の何れかに記載の電界効果型トランジスタ。
【請求項１３】当該キャリア流路領域の内部で、且つ
当該ゲート電極と重複しない部位に、配線と第２の導電
型半導体を接続するボディコンタクトが配置形成されて
いる事を特徴とする請求項１乃至１２のいずれかに記載
の電界効果型トランジスタ。
【請求項１４】当該ボディコンタクト引出部の表面
は、当該キャリア流路の表面と同一の高さに形成されて
いる事を特徴とする請求項１２又は１３に記載の電界効
果型トランジスタ。
【請求項１５】当該キャリア流路の表面は、当該チャ
ネル形成領域の表面と同一の高さに形成されており、且
つ当該ボディコンタクト引出部の表面は、当該キャリア
流路の表面よりも低い位置に形成されている事を特徴と
する請求項１２又は１３に記載の電界効果型トランジス
タ。
【請求項１６】当該ボディコンタクト引出部の表面
は、当該キャリア流路の表面よりも高い位置に形成され
ている事を特徴とする請求項１２乃至１３に記載の電界
効果型トランジスタ。
【請求項１７】当該ボディコンタクト引出部は、当該
ソース／ドレイン領域の当該ゲート電極の配線方向に於
ける端部の一部と対向する位置で、当該キャリヤー流路
を介して、設けられている事を特徴とする請求項１２乃
至１６の何れかに記載の電界効果型トランジスタ。
【請求項１８】当該ボディコンタクト引出部には、配
線と第２導電型半導体が接続される適宜のボディコンタ
クトが設けられる事を特徴とする請求項１２乃至１７の
何れかに記載の電界効果型トランジスタ。
【請求項１９】当該ボディコンタクト引出部は、当該
第２の導電性を有する不純物が高濃度に含まれている事
を特徴とする請求項１２乃至１８の何れかに記載の電界
効果型トランジスタ。
【請求項２０】当該半導体層に於ける当該壁部から当
該ゲート電極の配列方向に伸展している当該キャリア流
路領域の幅は、ソース／ドレイン領域と、当該ボディコ
ンタクト引出部に於ける当該ボディコンタクトとの最短
距離を越えないように設計されている事を特徴とする請
求項１２乃至１９の何れかに記載の電界効果型トランジ
スタ。
【請求項２１】当該第２導電型キャリア流路に接続す
る第２導電型領域に、配線に接続するボディコンタクト
引出部が設けられ、当該半導体層に於ける当該壁部から
当該ゲート電極の配列方向に伸展している当該キャリヤ
ー流路の幅は、ゲート電極のうち素子分離領域に突起す
る領域の長さを越えない長さを有している事を特徴とす
る請求項１２乃至２０の何れかに記載の電界効果型トラ
ンジスタ。
【請求項２２】当該キャリヤー流路上の絶縁膜は、低
誘電率体膜により構成している事を特徴とする請求項１
乃至２１の何れかに記載の電界効果型トランジスタ。
【請求項２３】当該ソース／ドレイン領域は、表層部
を構成する第１のソース／ドレイン領域層と当該表層部
の下方に形成される第２のソース／ドレイン領域層とで
構成されており、当該第１のソース／ドレイン領域層
は、第１の導電性不純物が高濃度に導入されている、第
１の濃度を有するものであり、当該第２のソース／ドレ
イン領域層は、当該第１の導電性不純物が高濃度に導入
されている、第１の濃度を有するか、当該第１の導電性
不純物が低濃度に導入されている第２の濃度を有するも
のである事を特徴とする請求項１乃至２２の何れかに記
載の電界効果型トランジスタ。
【請求項２４】半導体層のうち、当該第一のソース／
ドレイン領域の下部に位置する少なくとも一部の領域に
は、第２の導電性不純物が低濃度に導入されている第２
の濃度を有する第２導電型半導体層が付加されている事
を特徴とする請求項２３に記載の電界効果型トランジス
タ。
【請求項２５】当該キャリア流路の表面は、当該第１
のチャネル形成領域層の表面よりも低い位置に形成され
ている事を特徴とする請求項２３又は２４に記載の電界
効果型トランジスタ。
【請求項２６】素子領域を構成する半導体層のうち、
キャリア流路に接する部分では、ソース／ドレイン領域
の下部に低濃度の第２導電型領域が設けられ、キャリア
流路の表面は、ソース／ドレイン領域とその下部に位置
する低濃度の第２導電型領域とが成す界面よりも、低い
位置にあることを特徴とする、請求項２３又は２４に記
載の電界効果型トランジスタ。
【請求項２７】当該キャリア流路に於ける当該チャネ
ル形成領域の壁部に近接する第１の部位には、当該第２
の導電性を有する不純物が低濃度に含まれており、当該
キャリア流路に於ける当該部位以外の第２の部位には、
当該第２の導電性を有する不純物の濃度が高濃度に含ま
れている事を特徴とする請求項１０に記載の電界効果型
トランジスタ。
【請求項２８】当該第１の部位の高さは、当該第２の
部位の高さと略等しくなる様に構成されている事を特徴
とする請求項２７記載の電界効果型トランジスタ。
【請求項２９】絶縁体基板上のある領域、または半導
体基板上に形成された絶縁膜上のある領域に配置された
半導体層に形成される第一導電型のソース／ドレイン領
域を持つ電界効果型トランジスタの製造方法であって、絶縁体上の半導体層を、ある幅と長さを持つ領域を残し
て、エッチングによりその外部の領域を除去する工程
と、当該ある幅と長さを持つ領域のうち、周辺部に位置する
少なくとも一部の領域を薄膜化する工程と、半導体層のうち、少なくとも薄膜化された領域に、第２
導電型の不純物を導入する工程と、半導体層のうち、薄膜化された領域の上に、絶縁膜を堆
積して埋め込む工程と、薄膜化されない半導体層を少なくとも含む領域の上部に
ゲート絶縁膜を設ける工程と、ゲート絶縁膜が形成された領域を少なくとも含む領域上
にゲート電極を設ける工程と、薄膜化されない半導体層中に第一導電型のソース／ドレ
イン領域を設ける工程と、を含むことを特徴とする、電
界効果型トランジスタの製造方法。
【請求項３０】当該チャネル形成領域と当該キャリヤ
ー流路との境界には、略急峻な壁部を形成する様に処理
する事を特徴とする請求項２９に記載の電界効果型トラ
ンジスタの製造方法。
【請求項３１】絶縁体基板上、または半導体基板上に
形成された絶縁膜上に半導体層を形成すると共に、当該
半導体層に、適宜の酸化膜を形成し更に、当該酸化膜上
に、窒化膜を形成して、積層体を形成し、次いで、当該
積層体の表面に第１のレジスト膜を形成して、リソグラ
フィ処理を行い、所定のパターンを有する第１のマスク
を形成した後、エッチング処理を行って当該積層体の半
導体層、酸化膜及び窒化膜を、所定の形状にパターニン
グし、更に当該パターニングされた積層体の表面に第２
のレジスト膜を形成して、リソグラフィ処理を行い、所
定のパターンを有する第２のマスクを形成した後、エッ
チング処理を行って、当該酸化膜及び窒化膜を除去する
と同時に、当該半導体層を所定の厚みまでエッチング除
去する事を特徴とする請求項３０に記載の電界効果型ト
ランジスタの製造方法。
【請求項３２】当該半導体層を所定の厚みまでエッチ
ング除去した後、当該積層体の半導体層、酸化膜及び窒
化膜から構成される壁面に適宜の側壁を形成し、当該側
壁で被覆されない当該半導体層部分をエッチング除去す
る事を特徴とする請求項３１に記載の電界効果型トラン
ジスタの製造方法。
【請求項３３】当該ソース／ドレイン領域は、当該半
導体層の周辺部における当該キャリヤー流路を除く領域
で且つ当該半導体層中のチャネル形成領域の両側に形成
する事を特徴とする請求項２９乃至３２の何れかに記載
の電界効果型トランジスタの製造方法。
【請求項３４】当該キャリヤー流路を形成する工程が
実行された後に当該ソース／ドレイン領域を形成する工
程が実行される事を特徴とする請求項２９記載の電界効
果型トランジスタの製造方法。
【請求項３５】当該ソース／ドレイン領域は、当該ソ
ース／ドレイン領域と当該チャネル形成領域との接合部
近傍の厚みを当該ソース／ドレイン領域の他の部位の厚
みよりも浅く形成する事を特徴とする請求項２９記載の
電界効果型トランジスタの製造方法。
【請求項３６】当該ソース／ドレイン領域は、当該ソ
ース／ドレイン領域と当該チャネル形成領域との接合部
近傍の不純物濃度を、当該ソース／ドレイン領域の他の
部位に於ける不純物濃度よりも低く成るように形成する
事を特徴とする請求項２９記載の電界効果型トランジス
タの製造方法。
【請求項３７】当該ソース／ドレイン領域は、少なく
とも２層に形成し、当該ソース／ドレイン領域の表面に
位置する第１のソース／ドレイン領域層は、第１の導電
性を有する第１の不純物を高濃度に含む様に形成すると
共に、当該第１のソース／ドレイン領域層と当該半導体
層との間に形成される第２のソース／ドレイン領域層
は、当該第１の導電性を有する第１の不純物を高濃度に
含むか、当該第１の不純物を低濃度に含む様に形成する
事を特徴とする請求項２９に記載の電界効果型トランジ
スタの製造方法。
【請求項３８】当該ソース／ドレイン領域は、少なく
とも２層に形成し、当該ソース／ドレイン領域の表面に
位置する第１のソース／ドレイン領域層は、第１の導電
性を有する第１の不純物を高濃度に含む様に形成すると
共に、当該第１のソース／ドレイン領域層と当該半導体
層との間に形成される第２のソース／ドレイン領域層
は、第２の導電性を有する第２の不純物を高濃度に含む
様に形成する事を特徴とする請求項２９に記載の電界効
果型トランジスタの製造方法。
【請求項３９】当該ソース／ドレイン領域は、少なく
とも２層に形成し、当該ソース／ドレイン領域の表面に
位置する第１のソース／ドレイン領域層は、第１の導電
性を有する第１の不純物を高濃度に含む様に形成すると
共に、当該第１のソース／ドレイン領域層と当該半導体
層との間に形成される第２のソース／ドレイン領域層
は、当該第１の導電性を有する第１の不純物を高濃度に
含むか、当該第１の不純物を低濃度に含む領域と、当該
第２の導電性を有する第２の不純物を低濃度に含む領域
とを混在させて形成する事を特徴とする請求項２９に記
載の電界効果型トランジスタの製造方法。
【請求項４０】当該ソース／ドレイン領域に於ける当
該第１と第２のソース／ドレイン領域層の境界部を、当
該キャリヤー流路の表面よりも高くなる様に形成する事
を特徴とする請求項３７乃至３９の何れかに記載の電界
効果型トランジスタの製造方法。
【請求項４１】当該ソース／ドレイン領域には、第１
の導電性を有する不純物を高濃度に導入し、当該チャネ
ル形成領域及び当該キャリヤー流路には第２の導電性を
有する不純物を低濃度に導入する事を特徴とする請求項
２９乃至４０の何れかに記載の電界効果型トランジスタ
の製造方法。
【請求項４２】薄膜化された当該キャリヤー流路の周
辺部及び上面部に、絶縁膜を堆積し、該絶縁膜をＣＭＰ
により平坦化することを特徴とする請求項２９乃至４１
の何れかに記載の電界効果型トランジスタの製造方法。
【請求項４３】薄膜化された当該キャリヤー流路の上
面部の一部、及び薄膜化されない当該チャネル形成領域
の当該急峻な壁部に、絶縁体からなる側壁を設け、続い
て、薄膜化された当該キャリヤー流路の上面部で当該側
壁に覆われない部分に、ソース／ドレイン領域とは異な
る導電型の不純物を導入することを特徴とする請求項３
０乃至４１の何れかに記載の電界効果型トランジスタの
製造方法。
【請求項４４】当該キャリヤー流路領域内で且つ当該
ゲート電極の位置と重複しない部位にボディコンタクト
を形成する事を特徴とする請求項２９乃至４３の何れか
に記載の電界効果型トランジスタの製造方法。
【請求項４５】当該素子分離領域内に、当該キャリヤ
ー流路に接続するボディコンタクト引出部を形成する事
を特徴とする請求項２９乃至４３の何れかに記載の電界
効果型トランジスタの製造方法。
【請求項４６】当該ボディコンタクト引出部には、当
該第２の導電性を有する不純物を高濃度に導入する事を
特徴とする請求項２９乃至４５の何れかに記載の電界効
果型トランジスタの製造方法。