WO2011151901A1 - 半導体装置 - Google Patents

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region
semiconductor device
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典史 亀代
横山　夏樹
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株式会社日立製作所
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    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to a semiconductor device, and particularly to a technique effective when applied to a junction barrier Schottky diode using silicon carbide.
  • Silicon carbide semiconductor (SiC) is promising as a power device because it has a large band gap and a dielectric breakdown electric field about one digit larger than silicon semiconductor.
  • a Schottky diode which is a unipolar rectifier element that operates only by majority carriers, is effective as a power module loss reduction technique because a reverse current (recovery current) does not flow during switching operation due to the device configuration.
  • the rectifying action of the Schottky diode is made by a Schottky barrier caused by the difference between the work function of the metal and the electron affinity of the semiconductor.
  • a metal material having a high Schottky barrier height By using a metal material having a high Schottky barrier height, the reverse leakage current can be reduced, but at the same time, the forward rise voltage is increased.
  • a metal material having a low Schottky barrier height the forward rise voltage can be lowered, but at the same time, the reverse leakage current is increased.
  • a Schottky interface As a structure that suppresses reverse leakage current by relaxing an electric field applied to a metal / semiconductor interface (hereinafter referred to as a Schottky interface) when a reverse voltage is applied, a junction in which a plurality of junction barriers are provided at the Schottky interface.
  • a structure called a barrier (Schottky diode) (hereinafter referred to as a JBS diode) has been proposed.
  • a depletion layer extends from the junction barrier portion, and the electric field at the Schottky interface can be relaxed. This structure is illustrated in FIG. In FIG.
  • Patent Document 1 a structure in which the impurity concentration in a region surrounded by a junction barrier is increased is disclosed (Patent Document 1). This structure is illustrated in FIG. A difference from FIG. 19 is that an n-type semiconductor region 4 having an impurity concentration higher than that of the n ⁇ drift layer is provided. With this structure, the resistance of the junction barrier forming region can be lowered.
  • the non-defective product ratio Y (in this case, the probability that a chip can be produced without abnormality in the reverse direction characteristic) can be considered as a Poisson distribution and is expressed by the following equation.
  • Y exp (-DA)
  • D Density of foreign matters and defects that cause abnormal reverse characteristics
  • A Area of Schottky interface
  • FIG. 21 shows the relationship between the non-defective product ratio Y and the area A of the Schottky interface shown in Equation 1 with respect to the defect density D. The plot is shown.
  • a value obtained by multiplying this value by the non-defective rate corresponding to the total area of the junction barrier region used in the JBS structure and the electric field concentration relaxation structure formed around the chip can be considered as the non-defective rate of the JBS diode.
  • the Schottky diode is sensitive to the Schottky interface characteristics, it is very difficult to manufacture a large-area, high-voltage resistant chip.
  • it is considered effective to increase the junction barrier region in the JBS structure and reduce the Schottky interface region as much as possible.
  • the current does not spread sufficiently under the junction barrier region during forward operation, and the on-voltage increases.
  • the problem to be solved is that the on-voltage increases because the current does not spread sufficiently under the junction barrier region during the forward operation of the JBS diode.
  • n region having a relatively higher concentration than the n ⁇ -type drift layer concentration is provided below the junction barrier region. Representative inventions of the present invention are listed below.
  • the present invention includes a first conductivity type silicon carbide substrate, a first conductivity type drift layer formed on the silicon carbide substrate and having a first impurity concentration, and formed on a surface in the drift layer at predetermined intervals.
  • a plurality of first semiconductor regions having a second conductivity type opposite to the first conductivity type, a Schottky electrode that is Schottky connected to the drift layer, an ohmic electrode that is ohmically connected to the back surface of the silicon carbide substrate, and a first semiconductor
  • a semiconductor device comprising: a second semiconductor region of a first conductivity type having a second impurity concentration higher than the first impurity concentration in a region between the region and the silicon carbide substrate.
  • Another embodiment of the present invention is a first conductive type silicon carbide substrate, a first conductive type first semiconductor layer formed on the silicon carbide substrate and having a first impurity concentration, and formed on the first semiconductor layer.
  • a first conductivity type second semiconductor layer having a second impurity concentration higher than the first impurity concentration and opposite to the first conductivity type formed at a predetermined interval on the surface in the second semiconductor layer.
  • a semiconductor device comprising a plurality of first semiconductor regions having a second conductivity type, a Schottky electrode that is in Schottky connection with the second semiconductor layer, and an ohmic electrode that is in ohmic connection with the back surface of the silicon carbide substrate.
  • Another embodiment of the present invention is a first conductivity type silicon carbide substrate, a first conductivity type first semiconductor layer formed on the silicon carbide substrate and having a first impurity concentration, and formed on the first semiconductor layer.
  • a first conductivity type second semiconductor layer having a second impurity concentration higher than the first impurity concentration and opposite to the first conductivity type formed at a predetermined interval on the surface in the second semiconductor layer.
  • the semiconductor device includes a region, a Schottky electrode that is Schottky-connected to the second semiconductor layer, and an ohmic electrode that is ohmic-connected to the back surface of the silicon carbide substrate.
  • the semiconductor device of the present invention has an n region having a lower resistance than the n ⁇ -type drift layer below the junction barrier region, so the current spreads to the lower portion of the junction barrier region, so The rise can be suppressed.
  • FIG. 23 is an explanatory diagram showing a cross-sectional structure of the semiconductor device according to the first embodiment of the present invention, and is a cross-sectional view taken along the line A-A ′ of FIG. 22. It is sectional structure explanatory drawing in a manufacturing process which shows an example of the manufacturing process of the semiconductor device in Embodiment 1 of this invention.
  • FIG. 3 is an explanatory diagram of a cross-sectional structure in the manufacturing process of the semiconductor device, following FIG. 2; It is explanatory drawing which shows the relationship between the raise rate of drift layer resistance, and the ratio of a Schottky interface. It is explanatory drawing which shows the relationship between the raise rate of drift layer resistance, and junction barrier area
  • FIG. 23 is an explanatory diagram showing a cross-sectional structure of a semiconductor device according to a second embodiment of the present invention, which is a cross-sectional view taken along the line BB ′ of FIG. 22, and (a) is a case where a Schottky electrode does not run over the insulating film 10; (B), It is sectional drawing in case a Schottky electrode runs on the insulating film 10.
  • FIG. It is explanatory drawing which shows the cross-section of the semiconductor device in Embodiment 3 of this invention.
  • FIG. 12 is an explanatory diagram of a cross-sectional structure during the manufacturing process of the semiconductor device following FIG. 11; It is explanatory drawing which shows the cross-section of the semiconductor device in Embodiment 4 of this invention. It is sectional structure explanatory drawing in a manufacturing process which shows an example of the manufacturing process of the semiconductor device in Embodiment 4 of this invention.
  • FIG. 15 is an explanatory diagram of a cross-sectional structure in the manufacturing process of the semiconductor device, following FIG.
  • FIG. 14 It is explanatory drawing which shows the cross-section of the semiconductor device in Embodiment 5 of this invention. It is sectional structure explanatory drawing in a manufacturing process which shows an example of the manufacturing process of the semiconductor device in Embodiment 5 of this invention.
  • FIG. 17 is an explanatory diagram of a cross-sectional structure during the manufacturing process of the semiconductor device following FIG. 16; It is explanatory drawing which shows the cross-section of the conventional semiconductor device. It is explanatory drawing which shows the cross-section of the conventional semiconductor device. It is explanatory drawing which shows the relationship between the yield rate and the area of a Schottky interface. It is explanatory drawing which shows the upper surface structure of the semiconductor device in Embodiment 1 of this invention.
  • FIG. 1 is an explanatory view showing a cross-sectional structure of a semiconductor device according to the first embodiment of the present invention.
  • the semiconductor device according to the first embodiment includes a first conductivity type low impurity concentration (n ⁇ type) SiC drift formed on a first conductivity type (n type) high impurity concentration (n + type) SiC substrate 1.
  • a layer 2 a second conductivity type (p-type) p-type semiconductor region 3, a Schottky electrode 5 provided on the surface of the n ⁇ drift layer 2, an ohmic electrode 6 provided on the back surface of the n + SiC substrate 1, It is a JBS diode provided with.
  • this diode is provided in the region below the p-type semiconductor region 3 and between the SiC substrate and the n-type semiconductor region 4 having a higher impurity concentration than the n ⁇ drift layer 2 (n ⁇ SiC semiconductor layer 8). It has. For this reason, the current can sufficiently spread under the p-type semiconductor region 3 during the forward operation, and an increase in on-voltage can be suppressed.
  • the n-type semiconductor region 4 below the p-type semiconductor region 3 is disposed in contact with the p-type semiconductor region 3, and the n-type semiconductor region 4 is the surface of the n ⁇ drift layer 2. Since it is formed as a whole, it also exists in the region between the p-type semiconductor regions 3. Note that W represents the thickness of the drift layer, S represents the interval between a plurality of p-type semiconductor regions 3 arranged, and P represents the width of the p-type semiconductor region 3.
  • FIGS. 2 to 3 are cross-sectional structure explanatory views during the manufacturing process showing an example of the manufacturing process of the first embodiment.
  • n of low impurity concentration on the n + SiC substrate 1 as shown in FIG. 2 - the SiC layer 8, n - n semiconductor region of higher impurity concentration than SiC layer 8 - relatively n on the SiC layer 8 A SiC substrate formed by epitaxial growth of 4 is prepared.
  • the laminated film of the n ⁇ SiC layer 8 and the n semiconductor region 4 is defined as the n ⁇ drift layer 2.
  • the impurity concentration of the n + SiC substrate 1 is in the range of about 1 ⁇ 10 18 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the (0001) plane, (000-1) plane, (11-20) plane, etc. are often used as the main surface of the SiC substrate, the present invention has the effect regardless of the selection of these main surfaces of the SiC substrate. Can be played.
  • the specifications of the n ⁇ SiC layer 8 on the n + SiC substrate 1 vary depending on the set breakdown voltage specification, but the impurity concentration is 1 ⁇ 10 15 to 4 ⁇ 10 16 cm ⁇ with the same conductivity type as the substrate.
  • the thickness is about 3 and the thickness is about 3 to 80 ⁇ m.
  • a pattern is formed on the mask material 7 by usual lithography and dry etching.
  • the mask material 7 uses SiO 2 formed by a CVD (Chemical Vapor Deposition) method. Further, the mask material 7 is usually processed into a striped pattern, island pattern, polygonal pattern, lattice pattern, etc., but the present invention is not limited as long as it is patterned with a certain width and interval. The effect can be achieved even in the shape.
  • a p-type semiconductor region 3 is formed on the surface of the n ⁇ drift layer 2 by implantation of ions 12.
  • the impurity concentration of the p-type semiconductor region 3 is about 10 18 to 10 20 cm ⁇ 3 and the junction depth is about 0.3 to 2.0 ⁇ m.
  • Al (aluminum) or B (boron) is used as the p-type dopant.
  • Al aluminum
  • Al is used as a dopant
  • multi-stage implantation is performed with an acceleration energy of 35 to 145 keV with a total dose of 1.8 ⁇ 10 14 cm ⁇ 2, and the impurity concentration in the vicinity of the surface is about 9 ⁇ 10 18 cm ⁇ 3 .
  • the p-type semiconductor region 3 was formed so as to have a depth of about 0.55 to 0.7 ⁇ m.
  • a guard ring 9 made of p-type impurities was formed on the outer periphery of the chip in the same procedure as the formation of the p-type semiconductor region 3 (see FIG. 22). Further, normal annealing for implanted impurities is performed to form an ohmic electrode 6 on the back surface of the n + SiC substrate and a Schottky electrode 5 on the surface of the n ⁇ drift layer 2, and the Schottky electrode 5 is patterned to a desired size. By processing, the main part of the semiconductor device of the present invention shown in FIG. 1 is completed.
  • FIG. 22 is an explanatory view showing the top structure of the first embodiment. This top view shows the arrangement relationship of the main parts of the semiconductor device, and does not accurately show the positions and dimensions of all layers. Further, some layers such as electrodes are not shown in order to make the arrangement relationship easy to see.
  • a striped pattern in which the p-type semiconductor regions 3 are arranged in a line at regular intervals is shown as the JBS structure.
  • the p-type semiconductor region 9 is formed so as to surround the plurality of p-type semiconductor regions 3. 1 is a cross-sectional view taken along the line AA ′ of FIG. Although only the main part of the diode has been described here, an electric field concentration mitigation structure such as FLR (Field Limiting Ring) and JTE (Junction Termination Extension) and a channel stopper, which are usually formed around the chip, are shown in FIG. Before or after the formation of the p-type semiconductor region 3 shown, it is formed using conventional lithography, dry etching, and ion implantation.
  • FLR Field Limiting Ring
  • JTE Joint Termination Extension
  • the SiC substrate in which the n semiconductor region 4 is formed by epitaxial growth is used.
  • the n semiconductor region 4 may be formed by performing multistage ion implantation of n-type impurities into the n ⁇ drift layer 2.
  • the n-type impurity N (nitrogen) or P (phosphorus) is generally used, but any other element can be used as long as it contributes as an n-type dopant.
  • the region where the n-type impurity is ion-implanted may be the entire surface of the SiC substrate, or may be limited to the region where the Schottky electrode is formed.
  • the ion implantation of the n-type impurity may be performed before the implantation impurity activation annealing step, and the n semiconductor region 4 may be formed after the step of forming the p-type semiconductor region 3 of FIG. .
  • SiO 2 is applied to the mask material.
  • a silicon nitride film or a resist material may be used, and any other material can be used as long as it is a material used as a mask during ion implantation.
  • the back surface and front surface electrodes are formed immediately after the implantation impurity activation annealing.
  • an oxidation treatment is performed to perform n ⁇ . You may perform the sacrificial oxidation process which removes the damage layer which entered the surface of the drift layer 2.
  • the back surface and front surface electrodes are formed immediately after the implantation impurity activation annealing, but the surface of the n ⁇ drift layer 2 is protected by a CVD method such as SiO 2.
  • a film may be formed to protect the surface of the n ⁇ drift layer 2.
  • the surface protective film may be formed after performing the above-described sacrificial oxidation step.
  • n diode having a JBS structure - drift layer resistance R Schottky diodes the n - drift layer resistance R SBD, the width of the p-type semiconductor region 3 in the JBS structure P, and spacing S, n-drift
  • the thickness of layer 2 is defined as W.
  • the n ⁇ drift layer 2 shows two types of specifications with different breakdown voltages.
  • One is an n-drift layer having an impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 and a thickness of 5 ⁇ m assuming a breakdown voltage of 600 V, and the other is an impurity concentration of 3 ⁇ 10 15 cm assuming a breakdown voltage of 3.3 kV. -3 , an n-drift layer having a thickness of 30 ⁇ m.
  • FIG. 4 shows the relationship between the resistance increase rate R / R SBD of the conventional JBS diode and the Schottky interface ratio S / (S + P).
  • the interval S between the p + junction regions is determined from the viewpoint of sufficiently relaxing the Schottky electrode interface electric field when the reverse voltage is applied and reducing the reverse leakage current.
  • S 2 ⁇ m
  • 3 ⁇ m is set as a standard dimension.
  • the size of S 6 ⁇ m was also calculated in the specification of the n ⁇ drift layer 2 with a withstand voltage of 600 V.
  • the specification of S considered the relaxation effect of the Schottky interface electric field. Not a value.
  • the resistance increase rate R / R SBD increases as the ratio of the Schottky interface decreases.
  • the sensitivity of the drift layer resistance increase rate with respect to the ratio of the Schottky interface differs depending on the specifications of the n ⁇ drift layer 2 and the size of the interval S.
  • the current does not sufficiently spread to the lower part of the p-type semiconductor region, and the point at which the rate of increase in resistance R / R SBD rapidly increases is not determined only by the ratio of the width P and the interval S of the p-type semiconductor region. Yes.
  • FIG. 5 shows the relationship between the resistance increase rate R / R SBD of the conventional JBS diode and the ratio W / P of the junction region width to the drift layer thickness.
  • the resistance increase rate R / R SBD gradually increases at a substantially constant rate.
  • the resistance increase rate R / R It can be seen that the SBD increases rapidly. This is because the factor that determines the increase in resistance of the JBS structure is determined by the width P of the p-type semiconductor region and the thickness W of the drift layer.
  • the current reaches the lower portion of the p-type semiconductor region 3. It indicates that it will not spread sufficiently.
  • FIG. 6 shows an example of the effect when the structure of the first embodiment is applied.
  • the n-type semiconductor region 4 is indicated as a current spreading layer, but the same layer is shown. That is, what is indicated as a current spreading layer is data when the n-type semiconductor region 4 according to the present invention is provided, and what is not indicated is a conventional SBD.
  • the specifications of the n ⁇ drift layer 2 assuming a breakdown voltage of 600 V are that the n ⁇ SiC layer 8 is 5 ⁇ m thick with an impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 , and the n-type semiconductor region 4 is 2 ⁇ m with 3 ⁇ 10 16 cm ⁇ 3 . It is a laminated film.
  • the specifications of the n ⁇ drift layer 2 assuming a breakdown voltage of 3.3 kV are as follows : the n ⁇ SiC layer 8 is 3 ⁇ 10 15 cm ⁇ 3 of 30 ⁇ m, and the n-type semiconductor region 4 is 1.5 ⁇ 10 16 cm ⁇ 3 .
  • the laminated film is 2 ⁇ m.
  • the rate of increase in resistance of the n ⁇ drift layer 2 to which the n-type semiconductor region 4 is added is standardized by the resistance R SBD of the Schottky diode of the n ⁇ drift layer 2 when the n-type semiconductor region 4 is not present.
  • the resistance increase rate R / R SBD when W / P is large differs depending on the specifications of the n ⁇ drift layer 2 due to the impurity concentration and thickness of the laminated film.
  • the increase in resistance is suppressed as compared with the conventional structure. That is, it can be seen that when the n-type semiconductor region 4 according to the present invention is provided, the effect of suppressing an increase in resistance becomes remarkable particularly in a design where P is wider than 1/4 of W.
  • P is wider than 1/4 of W.
  • FIG. 7 shows an example of the effect when the structure of the first embodiment is applied.
  • the resistance increase rate of the n ⁇ drift layer 2 to which the n-type semiconductor region 4 is added is equal to that of the same n ⁇ drift layer 2.
  • the case is shown in which the Schottky diode resistance R SBD of the structure is normalized.
  • the concentration and film thickness of the n-type semiconductor region 4 can be set to arbitrary values.
  • the concentration is set in a range where the concentration is higher than that of the n ⁇ SiC layer 8 and the reverse characteristics can exhibit a desired breakdown voltage.
  • the film thickness may be thin or thick.
  • S is set to 3 ⁇ m.
  • the interval S may be set to be narrow as long as the ON voltage does not increase excessively during forward operation.
  • the n type semiconductor region 4 having a relatively high impurity concentration is provided on the surface of the n ⁇ drift layer 2, it can be set to be much narrower than the normal interval S.
  • FIG. 8 is a cross-sectional view taken along the line BB ′ of FIG. 22, showing a cross-sectional structure near the end of the Schottky electrode 5 of the JBS diode. As shown in FIG.
  • the structure of the Schottky electrode 5 end is as follows: (a) Schottky electrode 5 is formed on n ⁇ -type SiC drift layer 2, and p-type semiconductor region (guard ring) 9 is (B) the insulating film 10 formed on the n ⁇ -type SiC drift layer 2 is processed by ordinary lithography and dry etching or wet etching, and the Schottky electrode 5 is processed. In general, a structure is used in which an electrode is processed so that an end is formed on the insulating film 10 above the p-type semiconductor region (guard ring) 9.
  • the p-type semiconductor region (guard ring) 9 is provided so that the electric field does not concentrate at the end of the Schottky electrode 5 or at the boundary between the electrode and the insulating film 10. In any case, the end portion of the Schottky electrode or the boundary portion between the Schottky electrode and the insulating film 10 (end portion of the Schottky electrode) is disposed on the p-type semiconductor region.
  • the p-type semiconductor region (guard ring) 9 is shown as a region formed in a separate process from the p-type semiconductor region 3, but may be formed in the same step as the p-type semiconductor region 3.
  • the current sufficiently spreads under the p-type semiconductor region (guard ring) 9 during forward operation.
  • an increase in on-voltage in the vicinity of the end of the Schottky electrode 5 can be suppressed.
  • SiO 2 is applied to the insulating film 10, but any material having general insulating properties may be used.
  • a silicon nitride film, a polyimide, or a laminate made of these different insulating films is used. It may be a membrane.
  • FIG. 9 is an explanatory diagram showing a cross-sectional structure of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 10 is an explanatory diagram of a cross-sectional structure of another semiconductor device according to the third embodiment.
  • the difference from FIG. 9 is that the n-type semiconductor region 4 has the same width as the p-type semiconductor region 3. This difference can be realized by a slight change in the manufacturing process.
  • the difference between the third embodiment and the first embodiment is that the n-type semiconductor region 4 is formed only in the lower region of the p-type semiconductor region 3, and the manufacturing process is different. However, the effect is essentially the same as that shown in the first embodiment although the degree is different.
  • FIG. 11 to FIG. 12 are cross-sectional structure explanatory diagrams in the manufacturing process showing an example of the manufacturing process of the third embodiment.
  • a SiC substrate in which an n ⁇ drift layer 2 having a low impurity concentration is formed on an n + SiC substrate 1 by epitaxial growth is prepared in the same procedure as in the first embodiment.
  • the n + SiC substrate 1 and the n ⁇ drift layer 2 use the same impurity concentration and thickness specifications as those in the first embodiment.
  • a pattern is formed on the mask material 7 by usual lithography and dry etching.
  • the mask material 7 and its processing pattern are the same as those in the first embodiment.
  • a p-type semiconductor region 3 is formed on the surface of the n ⁇ drift layer 2 by implantation of ions 12.
  • the acceleration energy and the total dose amount at the time of ion implantation are the same as those in the first embodiment.
  • the mask material 7 at the time of forming the p-type semiconductor region 3 is processed and reduced, and n-type impurity ions are implanted to form the n semiconductor region 4.
  • the mask material 7 uses SiO 2 formed by the CVD method, diluted hydrofluoric acid is used for processing.
  • the etching amount of the mask material 7 is not particularly limited, and it is sufficient that the width of the n-type semiconductor region 4 is wider than that of the p-type semiconductor region 3.
  • the impurity concentration of the n-type semiconductor region 4 only needs to be relatively higher than the impurity concentration of the n ⁇ drift layer 2 and is set so that the peak impurity concentration is near the PN junction position below the p-type semiconductor region 3. .
  • N nitrogen
  • P phosphorus
  • a multi-dose implantation is performed with an acceleration energy of 360 to 480 keV with a total dose of 1.8 ⁇ 10 12 cm ⁇ 2 so that the peak impurity concentration is about 7 ⁇ 10 16 cm ⁇ 3.
  • An n-type semiconductor region 4 was formed. Further, in order to increase the width of the n-type semiconductor region 4 serving as the current spreading layer, multi-stage implantation may be performed with higher acceleration energy, for example, up to about 700 keV. It is necessary to determine the size of the PN junction leak when applying the reverse voltage.
  • the semiconductor device of the present invention shown in FIG. 9 is completed by patterning the Schottky electrode 5 to a desired size.
  • the electric field concentration relaxation structure usually formed around the chip is not limited to the conventional lithography and dry process before, during or after the manufacturing process shown in FIGS. It is formed using etching and ion implantation.
  • the n-type semiconductor region 4 is formed after the p-type semiconductor region 3 is formed, but the formation order may be reversed. In that case, after the n-type semiconductor region 4 is formed, a mask material 7 is additionally deposited, and an etch-back process by a usual dry etching is performed, so that the p-type semiconductor region 3 having a narrower width than the n-type semiconductor region 4 is formed. A forming mask material 7 is formed.
  • the n-type semiconductor region 4 is formed wider than the p-type semiconductor region 3, but may be formed with the same mask pattern. In this case, since the process of reworking the mask material 7 can be omitted, the process can be simplified.
  • FIG. 10 illustrates a cross-sectional structure.
  • the back and front electrodes are formed immediately after the implantation impurity activation annealing.
  • the oxidation treatment is performed, and n ⁇ You may perform the sacrificial oxidation process which removes the damage layer which entered the surface of the drift layer 2.
  • the back surface and front surface electrodes are formed immediately after the activation annealing of the implanted impurities.
  • the surface of the n ⁇ drift layer 2 is protected by a CVD method such as SiO 2.
  • a film may be formed to protect the surface of the n ⁇ drift layer 2.
  • the surface protective film after forming the surface protective film, processing is performed so that only the region where the Schottky electrode is formed is opened. Further, the surface protective film may be formed after performing the above-described sacrificial oxidation step.
  • FIG. 13 is an explanatory diagram showing a cross-sectional structure of the semiconductor device according to the fourth embodiment of the present invention.
  • the difference from FIG. 9 shown in the third embodiment is that the n-type semiconductor region 4 is also arranged on the side surface of the p-type semiconductor region 3 and is formed up to the surface of the n ⁇ drift layer 2 to be Schottky connected. It is. It is arranged with a predetermined distance from adjacent n-type semiconductor regions.
  • the effect is essentially the same as that shown in the first embodiment although the degree is different.
  • FIG. 14 to FIG. 15 are cross-sectional structure explanatory diagrams in the manufacturing process showing an example of the manufacturing process of the fourth embodiment.
  • the difference from the third embodiment is the ion implantation conditions when forming the n-type semiconductor region 4 in FIG.
  • the n-type semiconductor region 4 is formed up to the surface of the n ⁇ drift layer 2.
  • the SiC layer that becomes the n-type semiconductor region 4 and the SiC that becomes the p-type semiconductor region 3 There is a method in which a layer is epitaxially grown, and planarization polishing is performed up to the surface of the n ⁇ drift layer 2 by CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • FIG. 16 is an explanatory diagram showing a cross-sectional structure of the semiconductor device according to the fifth embodiment of the present invention.
  • the difference from FIG. 9 shown in the third embodiment is that the n-type semiconductor regions 4 are formed as one layer without being divided. That is, it is disposed between the p-type semiconductor region 3 and also between the Schottky electrode 5 and the SiC substrate 1. Further, it is arranged at a predetermined distance from the Schottky electrode 5.
  • the effect is essentially the same as that shown in the first embodiment although the degree is different.
  • FIG. 17 to FIG. 18 are cross-sectional structure explanatory views in the manufacturing process showing an example of the manufacturing process of the fifth embodiment.
  • the difference from the third embodiment is the implantation region when forming the n-type semiconductor region 4 in FIG.
  • the n-type semiconductor region 4 is formed by ion-implanting n-type impurities over the entire region where the JBS structure is to be formed.
  • the present invention has been described using the first to fifth embodiments.
  • the second embodiment has been described using the first embodiment, the second embodiment can also be applied to the third to fifth embodiments.
  • the p-type semiconductor region 3 and the p-type semiconductor region 3 in FIG. The arrangement of the n-type semiconductor region 4 between the n-type semiconductor region 9 and the n-type semiconductor region 9 may be replaced with the arrangement of the n-type semiconductor regions 4 of the third to fifth embodiments.

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Abstract

　ＪＢＳ構造ダイオードにおいて、接合障壁（ｐ+）領域下部まで十分に電流を広げることでオン電圧の上昇を抑制する。ＪＢＳ構造ダイオードにおいて、接合障壁（ｐ+）領域下部にｎ－型ドリフト層濃度よりも相対的に高濃度なｎ領域を有する構造とする。

Description

半導体装置
　本発明は、半導体装置に関するものであり、特に炭化珪素を用いた接合障壁ショットキーダイオードに適用して有効な技術に関するものである。
　炭化珪素半導体（ＳｉＣ）は、シリコン半導体と比べてバンドギャップが大きく、絶縁破壊電界は１桁程度大きいという特徴を持つため、パワーデバイスとして有望視されている。特に多数キャリアのみで動作するユニポーラ型整流素子のショットキーダイオードは、デバイスの構成上スイッチング動作時の逆方向電流（リカバリ電流）が流れないため、パワーモジュールの損失低減技術として有効である。
　ショットキーダイオードの整流作用は、金属の仕事関数と半導体の電子親和力の差によって生じるショットキー障壁によってなされている。ショットキー障壁高さの高い金属材料を用いることで逆方向漏れ電流を小さくすることができるが、同時に順方向立ち上がり電圧は高くなる。また、ショットキー障壁高さの低い金属材料を用いることで順方向立ち上がり電圧を低くすることができるが、同時に逆方向漏れ電流は大きくなる。
　一方、逆方向電圧印加時に金属／半導体界面（以下、ショットキー界面と呼ぶ）にかかる電界を緩和することで逆方向漏れ電流を抑制する構造として、ショットキー界面部に複数の接合障壁を設ける接合障壁（Ｊｕｎｃｔｉｏｎ　Ｂａｒｒｉｅｒ）ショットキーダイオード（以下、ＪＢＳダイオードと呼ぶ）と呼ばれる構造が提案されている。逆方向電圧印加時に接合障壁部から空乏層が伸び、ショットキー界面の電界を緩和することができる。この構造を図１９に例示する。図１９において、１は炭化珪素ｎ+基板を、２はｎ－ドリフト層を、３はｐ+領域を、５はアノード電極を、６はカソード電極を示している。ＪＢＳダイオードは逆方向漏れ電流を低減できる一方で、順方向動作時に低電圧で動作するショットキーダイオード領域の面積が小さくなるため、順方向動作時の抵抗が高くなってしまう。ＪＢＳダイオードにおける順方向動作時の抵抗増加を抑制する構造として、接合障壁に囲まれた領域の不純物濃度を高くする構造が開示されている（特許文献１）。この構造を図２０に例示する。図１９との違いは、ｎ－ドリフト層よりも高い不純物濃度を有するｎ型半導体領域４が設けられている点である。この構造によって接合障壁形成領域の抵抗を下げることができる。
特許第３９８７９５７号
　しかし、これらの検討はあくまでも理想的なショットキー界面を形成することができた場合に有効な方法である。ショットキーダイオードの逆方向特性はショットキー界面状態に非常に敏感であり、界面付近に異物や欠陥などが存在すると逆方向漏れ電流は急激に大きくなってしまい、所望の整流作用は得られなくなる。一般的にショットキーダイオードはＰＮダイオードと比べて良品率は低くなる。エピタキシャル成長やイオン注入によってドリフト層の内部に接合障壁を形成するＰＮダイオードと比べ、ドリフト層の表面に金属膜を形成するショットキーダイオードは、異物や製造工程中のプロセス欠陥の影響を受けやすいためである。異物や欠陥の分布をランダムと仮定すると、良品率Ｙ（ここでは、逆方向特性に異常なくチップを作製できる確率を示す）はポアソン分布で考えられ、下記の数式で示される。
（数式）
Ｙ＝ｅｘｐ（－ＤＡ）
Ｄ：逆方向特性に異常をきたす異物や欠陥の密度
Ａ：ショットキー界面の面積
図２１に、数式１で示した良品率Ｙとショットキー界面の面積Ａの関係を、欠陥密度Ｄに対してプロットしたものを示す。例えば、ショットキー界面の面積Ａが０．１ｃｍ２のとき、Ｄ＝１個／ｃｍ２の場合良品率Ｙは９０％程度となるが、Ｄ＝１０個／ｃｍ２の場合Ｙは４０％以下と大幅に減少することが分かる。この値に、ＪＢＳ構造やチップ周辺に形成される電界集中緩和構造に用いられている接合障壁領域の総面積に対応する良品率を掛け合わせた値が、ＪＢＳダイオードの良品率と考えることができる。
　上述のように、ショットキーダイオードはショットキー界面特性に敏感なため、大面積の耐圧良品チップを作製するのは非常に困難である。そこで良品率を向上するには、ＪＢＳ構造における接合障壁領域を大きくしてショットキー界面領域を極力小さくすることが有効であると考えられる。しかしこの場合、順方向動作時に接合障壁領域下部に十分に電流が広がらず、オン電圧が上昇してしまうという問題がある。
　解決しようとする問題点は、ＪＢＳダイオードの順方向動作時において接合障壁領域下部に十分に電流が広がらないため、オン電圧が上昇してしまう点である。
　本発明は、ＪＢＳ構造ダイオードのオン抵抗の上昇を抑えるため、接合障壁領域下部にｎ－型ドリフト層濃度よりも相対的に高濃度なｎ領域を有する構造とする。代表的な本願発明を以下に列記する。
　本発明は、第１導電型の炭化珪素基板と、炭化珪素基板上に形成され、第１不純物濃度を有する第１導電型のドリフト層と、ドリフト層内の表面に所定の間隔で形成された、第１導電型と反対の第２導電型を有する複数の第１半導体領域と、ドリフト層とショットキー接続するショットキー電極と、炭化珪素基板の裏面とオーミック接続するオーミック電極と、第１半導体領域と炭化珪素基板との間の領域に、第１不純物濃度より高い第２不純物濃度を有する、第１導電型の第２半導体領域と、を備える半導体装置である。
　また、別の本発明は、第１導電型の炭化珪素基板と、炭化珪素基板上に形成され、第１不純物濃度を有する第１導電型の第１半導体層と、第１半導体層上に形成された、第１不純物濃度よりも高い第２不純物濃度を有する第１導電型の第２半導体層と、第２半導体層内の表面に所定の間隔で形成された、第１導電型と反対の第２導電型を有する複数の第１半導体領域と、第２半導体層とショットキー接続するショットキー電極と、炭化珪素基板の裏面とオーミック接続するオーミック電極と、を備える半導体装置である。
　また、別の本発明は、第１導電型の炭化珪素基板と、炭化珪素基板上に形成され、第１不純物濃度を有する第１導電型の第１半導体層と、第１半導体層上に形成された、第１不純物濃度よりも高い第２不純物濃度を有する第１導電型の第２半導体層と、第２半導体層内の表面に所定の間隔で形成された、第１導電型と反対の第２導電型を有する複数の第１半導体領域と、第２半導体層内に形成され、上面から見て複数の前記第１半導体領域を取り囲みように配置された第２導電型を有する第２半導体領域と、第２半導体層とショットキー接続するショットキー電極と、炭化珪素基板の裏面とオーミック接続するオーミック電極と、を備える半導体装置である。
　本発明の半導体装置は、接合障壁領域下部にｎ－型ドリフト層よりも相対的に低抵抗なｎ領域を有しているため、接合障壁領域下部まで電流が広がることでＪＢＳダイオードのオン電圧の上昇を抑えられる。
本発明の実施の形態１における半導体装置の断面構造を示す説明図であり、図２２のＡ－Ａ’切断面における断面図である。 本発明の実施の形態１における半導体装置の製造工程の一例を示す、製造工程中の断面構造説明図である。 図２に続く半導体装置の製造工程中の断面構造説明図である。 ドリフト層抵抗の上昇率とショットキー界面の割合の関係を示す説明図である。 ドリフト層抵抗の上昇率と接合障壁領域幅の関係を示す説明図である。 本発明の実施の形態１の効果を示す説明図である。 本発明の実施の形態１の効果を示す説明図である。 本発明の実施の形態２における半導体装置の断面構造を示す説明図であり、図２２のＢ－Ｂ’切断面における断面図であり、（ａ）はショットキー電極が絶縁膜１０に乗り上げない場合、（ｂ）はショットキー電極が絶縁膜１０に乗り上げる場合の断面図である。 本発明の実施の形態３における半導体装置の断面構造を示す説明図である。 本発明の実施の形態３における他の半導体装置の断面構造を示す説明図である。 本発明の実施の形態３における半導体装置の製造工程の一例を示す、製造工程中の断面構造説明図である。 図１１に続く半導体装置の製造工程中の断面構造説明図である。 本発明の実施の形態４における半導体装置の断面構造を示す説明図である。 本発明の実施の形態４における半導体装置の製造工程の一例を示す、製造工程中の断面構造説明図である。 図１４に続く半導体装置の製造工程中の断面構造説明図である。 本発明の実施の形態５における半導体装置の断面構造を示す説明図である。 本発明の実施の形態５における半導体装置の製造工程の一例を示す、製造工程中の断面構造説明図である。 図１６に続く半導体装置の製造工程中の断面構造説明図である。 従来の半導体装置の断面構造を示す説明図である。 従来の半導体装置の断面構造を示す説明図である。 良品率とショットキー界面の面積の関係を示す説明図である。 本発明の実施の形態１における半導体装置の上面構造を示す説明図である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。特に異なる実施の形態間で機能が対応するものについては、形状、不純物濃度や結晶性等で違いがあっても同じ符号を付すこととする。又、断面図ではダイオードの主要部分のみを示しており、通常チップ周辺に形成されている電界集中緩和構造などを含めた周辺部分は省略されている。又、説明の便宜上、ｎ型半導体基板を用いた例のみ説明するが、ｐ型半導体基板を用いた場合であっても、本発明に含まれる。この場合には、ｎ型をｐ型と、ｐ型をｎ型と読み替えればよい。
　（実施の形態１）
　図１は本発明の実施の形態１における半導体装置の断面構造を示す説明図である。本実施の形態１による半導体装置は、第１導電型（ｎ型）の高不純物濃度（ｎ＋型）ＳｉＣ基板１上に形成される第１導電型の低不純物濃度（ｎ－型）ＳｉＣドリフト層２と、第２導電型（ｐ型）のｐ型半導体領域３と、ｎ－ドリフト層２表面に設けられたショットキー電極５と、ｎ＋ＳｉＣ基板１裏面に設けられたオーミック電極６とを備えているＪＢＳダイオードである。さらに、このダイオードは、ｐ型半導体領域３の下側かつＳｉＣ基板との間の領域に、相対的にｎ－ドリフト層２（ｎ－ＳｉＣ半導体層８）より高い不純物濃度のｎ型半導体領域４を備えている。このため、順方向動作時においてｐ型半導体領域３の下部に十分に電流が広がることが可能で、オン電圧の上昇を抑えることができる。本実施の形態１では、ｐ型半導体領域３の下側のｎ型半導体領域４は、ｐ型半導体領域３と接触して配置され、また、ｎ型半導体領域４はｎ－ドリフト層２の表面全体に形成されているため、ｐ型半導体領域３の間の領域にも存在する。なお、Ｗはドリフト層の厚さを示し、Ｓは複数配置されたｐ型半導体領域３同士の間隔を示し、Ｐはｐ型半導体領域３の幅を示す。
　図２から図３は本実施の形態１の製造工程の一例を示す、製造工程中の断面構造説明図である。
　まず、図２に示すようにｎ＋ＳｉＣ基板１上に低不純物濃度のｎ－ＳｉＣ層８を、ｎ－ＳｉＣ層８上に相対的にｎ－ＳｉＣ層８よりも高い不純物濃度のｎ半導体領域４をエピタキシャル成長で形成したＳｉＣ基板を準備する。ここでは、ｎ－ＳｉＣ層８とｎ半導体領域４の積層膜をｎ－ドリフト層２と定義する。
　ｎ＋ＳｉＣ基板１の不純物濃度は、１×１０１８～１×１０１９ｃｍ－３程度の範囲が用いられる。ＳｉＣ基板の主面は（０００１）面、（０００－１）面、（１１－２０）面などがよく用いられるが、本願発明は、ＳｉＣ基板のこれらの主面の選択によらず、その効果を奏することが出来る。
　ｎ＋ＳｉＣ基板１上のｎ－ＳｉＣ層８の仕様としては、設定している耐圧仕様によって異なってくるが、不純物濃度は基板と同一の導電型で１×１０１５～４×１０１６ｃｍ－３程度の範囲で、厚さは３～８０μｍ程度の範囲で用いられる。
　次に、図３に示すように、通例のリソグラフィとドライエッチングにより、マスク材料７にパターンを形成する。ここではマスク材料７は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成したＳｉＯ２を用いている。また、通常マスク材料７は、縞状パターン、島状パターン、多角形状パターン、格子状パターンなどに加工されるが、本願発明は、一定の幅と間隔でパターニングされるのであれば、どのような形状でもその効果を奏することが出来る。マスク材料７にパターン形成した後、イオン１２の注入により、ｎ-ドリフト層２の表面にｐ型半導体領域３を形成する。ｐ型半導体領域３の不純物濃度は、１０１８～１０２０ｃｍ－３程度で、接合深さは０．３～２．０μｍ程度の範囲で用いられる。ｐ型のドーパントとしては、通常Ａｌ（アルミ）やＢ（ホウ素）が用いられる。ここでは、ドーパントとしてＡｌを用い、総ドーズ量１．８×１０１４ｃｍ－２を３５～１４５ｋｅＶの加速エネルギーで多段注入を行い、表面付近の不純物濃度が９×１０１８ｃｍ－３程度、接合深さが０．５５～０．７μｍ程度となるようにｐ型半導体領域３を形成した。
　こうして、ｐ型半導体領域３を形成した後は、ｐ型半導体領域３の形成と同様の手順で、チップの外周部にｐ型不純物によるガードリング９を形成した（図２２参照）。さらに、通常行われる注入不純物の活性化アニールを行い、ｎ＋ＳｉＣ基板の裏面のオーミック電極６およびｎ－ドリフト層２表面のショットキー電極５を形成し、ショットキー電極５を所望のサイズにパターニング加工することで、図１に示した本願発明の半導体装置の主要部分が完成する。
　なお、表面保護や電極端からの放電を防止する目的で、表面にＳｉＯ２などの絶縁膜１０を形成し、電極端子用に電極上部の一部の領域をパターニング加工して開口部１１を形成することで、半導体装置が完成する（図２２参照）。図２２は本実施の形態１の上面構造を示す説明図である。なお、この上面図は当該半導体装置の主要部分の配置関係を示すものであり、全層の位置や寸法を正確に示すものではない。また、配置関係を見やすくするため、電極など一部の層は記載していない。ここでは、ＪＢＳ構造として、ｐ型半導体領域３がライン状に一定の間隔で並んだ縞状パターンを示しているが、上述のように、一般的にＪＢＳ構造として用いられる、島状パターン、多角形状パターン、格子状パターンなどであっても良い。ｐ型の半導体領域９は、複数のｐ型半導体領域３を取り囲むように形成されている。図１は、図２２のＡ－Ａ’切断面における断面図である。　ここでは、ダイオードの主要部分のみを説明したが、通常チップ周辺に形成されている、ＦＬＲ（Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）やＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）などの電界集中緩和構造や、チャネルストッパは、図３に示したｐ型半導体領域３形成の前、または後に、通例のリソグラフィとドライエッチング、およびイオン注入を用いて形成される。
　本実施の形態１では、ｎ半導体領域４をエピタキシャル成長で形成したＳｉＣ基板を用いたが、ｎ－ドリフト層２にｎ型不純物の多段イオン注入を行って、ｎ半導体領域４を形成しても良い。ｎ型不純物としては、Ｎ（窒素）やＰ（リン）が一般的に用いられるが、ｎ型のドーパントとして寄与するものであれば、他の元素でも適用できる。この場合、ｎ型不純物をイオン注入する領域はＳｉＣ基板全面にしても良く、またショットキー電極を形成する領域に限定しても良い。また、ｎ型不純物のイオン注入は、注入不純物の活性化アニール工程の前に実施すれば良く、図３のｐ型半導体領域３の形成工程を行った後にｎ半導体領域４を形成しても良い。
　また、本実施の形態１では、マスク材料にＳｉＯ２を適用したが、例えば窒化シリコン膜やレジスト材料でもよく、イオン注入時のマスクとなる材料であれば、その他の材料でも適用できる。
　また、本実施の形態１では、注入不純物の活性化アニールを実施した後、すぐに裏面および表面の電極形成を行ったが、注入不純物の活性化アニールを実施した後に酸化処理を行い、ｎ－ドリフト層２の表面に入ったダメージ層を除去する犠牲酸化工程を行ってもよい。
　また、本実施の形態１では、注入不純物の活性化アニールを実施した後、すぐに裏面および表面の電極形成を行ったが、ｎ－ドリフト層２の表面にＣＶＤ法でＳｉＯ２などの表面保護膜を形成し、ｎ－ドリフト層２の表面を保護しても良い。この場合、表面保護膜を形成した後、ショットキー電極を形成する領域のみ開口するように加工する。また、前述の犠牲酸化工程を行った後に表面保護膜を形成しても良い。次に、本発明の効果の一例を図４から図７のシミュレーション結果を用いて説明する。ここで、ＪＢＳ構造を有するダイオードのｎ－ドリフト層抵抗をＲ、ショットキーダイオードのｎ－ドリフト層抵抗をＲＳＢＤ、ＪＢＳ構造におけるｐ型半導体領域３の幅をＰ、間隔をＳ、ｎ－ドリフト層２の厚さをＷと定義している。
　また、ｎ－ドリフト層２は耐圧の異なる２種類の仕様を示している。１つは耐圧６００Ｖを想定した不純物濃度が１×１０１６ｃｍ－３、厚さが５μｍのｎ-ドリフト層であり、もう１つは耐圧３．３ｋＶを想定した不純物濃度が３×１０１５ｃｍ－３、厚さが３０μｍのｎ-ドリフト層である。
　図４は、従来のＪＢＳダイオードの抵抗上昇率Ｒ／ＲＳＢＤと、ショットキー界面割合Ｓ／（Ｓ+Ｐ）の関係を示している。ｐ＋接合領域の間隔Ｓは、逆方向電圧印加時のショットキー電極界面電界を十分に緩和し、逆方向漏れ電流を低減する観点から決定される。ここでは、耐圧６００Ｖを想定したｎ－ドリフト層２の仕様ではＳ＝２μｍ、耐圧３．３ｋＶを想定したｎ-ドリフト層２の仕様では３μｍを標準寸法として設定した。また、ドリフト層の抵抗変化の比較のために、耐圧６００Ｖのｎ－ドリフト層２の仕様でＳ＝６μｍの寸法についても計算したが、このＳの仕様はショットキー界面電界の緩和効果を考慮した値ではない。図４から、ＪＢＳ構造とすることで、ｎ-ドリフト層２表面の電流経路は制限されるため、ショットキー界面の割合が減るほどに抵抗上昇率Ｒ／ＲＳＢＤが増加しているのが分かる。しかし、ｎ－ドリフト層２の仕様や間隔Ｓの寸法によって、ショットキー界面の割合に対するドリフト層抵抗の上昇率の感度は異なっている。つまり、電流がｐ型半導体領域下部まで十分に広がらなくなり、抵抗上昇率Ｒ／ＲＳＢＤが急激に増加するポイントは、ｐ型半導体領域の幅Ｐと間隔Ｓの割合だけでは決まらないことを示している。
　図５は、従来のＪＢＳダイオードの抵抗上昇率Ｒ／ＲＳＢＤと、接合領域幅のドリフト層厚さに対する割合Ｗ／Ｐの関係を示している。図５では、Ｗ／Ｐの値が大きいときは、緩やかにほぼ一定の割合で抵抗上昇率Ｒ／ＲＳＢＤは増加しているが、Ｗ／Ｐ≦４の領域になると抵抗上昇率Ｒ／ＲＳＢＤが急激に増加しているのが分かる。これは、ＪＢＳ構造の抵抗増加を決める因子はｐ型半導体領域の幅Ｐとドリフト層の厚さＷで決まっており、Ｐ≧Ｗ／４の関係では、電流がｐ型半導体領域３の下部まで十分に広がらなくなることを示している。
　図６は、本実施の形態１の構造を適用した場合の効果の一例を示している。図６では簡便のため、ｎ型半導体領域４を電流分散層と表示しているが、同じ層を示している。すなわち、電流分散層と表記されているものは、本発明に係るｎ型半導体領域４を設けた場合のデータであり、表記のないものは、従来のＳＢＤである。耐圧６００Ｖを想定したｎ－ドリフト層２の仕様は、ｎ－ＳｉＣ層８が不純物濃度１×１０１６ｃｍ－３の厚さ５μｍ、ｎ型半導体領域４が３×１０１６ｃｍ－３の２μｍの積層膜となっている。また、耐圧３．３ｋＶを想定したｎ－ドリフト層２の仕様は、ｎ－ＳｉＣ層８が３×１０１５ｃｍ－３の３０μｍ、ｎ型半導体領域４が１．５×１０１６ｃｍ－３の２μｍの積層膜となっている。ｎ型半導体領域４を追加したｎ－ドリフト層２の抵抗上昇率は、ｎ型半導体領域４がない場合のｎ-ドリフト層２のショットキーダイオードの抵抗ＲＳＢＤで規格化している。このため、積層膜の不純物濃度や厚さの関係で、Ｗ／Ｐが大きい場合の抵抗上昇率Ｒ／ＲＳＢＤはｎ－ドリフト層２の仕様によって違いが見られる。しかし、どちらのｎ－ドリフト層２の仕様においても、抵抗上昇率の急増するポイントＷ／Ｐ＝４よりも小さい場合において、従来構造と比べて抵抗の上昇が抑制されていることが分かる。すなわち、本発明に係るｎ型半導体領域４を設けた場合には、特にＰがＷの１／４倍よりも広い設計において抵抗の上昇を抑制する効果が顕著になることが分かる。ＰとＷの関係に寄らずｎ型半導体領域４を設けることで一定の効果が得られるが、ＰをＷの１／４倍よりも広くすることでより顕著な効果が得られ、ＰをＷの１／４倍より広くすることが望ましい。
　図７は、本実施の形態１の構造を適用した場合の効果の一例を示しており、ｎ型半導体領域４を追加したｎ－ドリフト層２の抵抗上昇率を、同一のｎ－ドリフト層２の構造を持つショットキーダイオードの抵抗ＲＳＢＤで規格化した場合を示している。各ｎ－ドリフト層２の仕様について、Ｗ／Ｐ＝３程度まで、抵抗上昇率Ｒ／ＲＳＢＤはほぼ一定の割合で緩やかに増加していることが分かる。これは、ｎ型半導体領域４を追加した本願発明の構造により、ｐ型半導体領域３の幅Ｐを大きくしても、ｐ型半導体領域３下部まで十分に電流が広がっているためである。また、従来構造と比べると、上昇率の急増するポイントＷ／Ｐ＝３よりも小さい場合においても抵抗の増加は緩やかであり、Ｗ／Ｐ＝１の場合でも抵抗上昇率は１．５程度であり、実用可能な範囲に抑えられている。すなわち、本発明に係るｎ型半導体領域４を設けることによって、従来Ｗ／Ｐ＝４程度であった抵抗の上昇率の急増ポイントをＷ／Ｐ＝３程度まで下げることができる。また、従来のＷ／Ｐ＝１では抵抗の上昇率が高く実用的でなかった設計値をｎ型半導体領域４を設けることによって、実用的な範囲の設計値に抑えることができる。よって、上昇率が急増する前の領域を用いる場合には、ＰをＷの１／４倍より大きく１／３倍より小さくすることが望ましく、また、上昇率が急増した後の領域である１／３倍より大きい場合であっても、この上昇率を低く抑えることができる。
　本実施の形態１では、ｎ型半導体領域４の膜厚が２μｍの場合を用いて説明したが、ｎ型半導体領域４の濃度および膜厚は、任意の値に設定できる。つまりは、ｎ－ＳｉＣ層８よりも高濃度であり、また逆方向特性が所望の耐圧を示すことができる範囲で設定する。同様に、膜厚を薄く、もしくは厚くしてもよい。
　また、本実施の形態１では、ＪＢＳ構造におけるｐ型半導体領域３の間隔Ｓを、耐圧６００Ｖを想定したｎ－ドリフト層２の仕様ではＳ＝２μｍ、耐圧３．３ｋＶを想定したｎ－ドリフト層２の仕様ではＳ＝３μｍとして設定したが、順方向動作時においてオン電圧が極端に上昇しない範囲であれば、間隔Ｓを狭く設定しても良い。本実施の形態１では、ｎ－ドリフト層２の表面に相対的に高い不純物濃度のｎ型半導体領域４を有するため、通常の間隔Ｓよりも大幅に狭く設定することが可能である。
　（実施の形態２）
　実施の形態２では、実施の形態１についてショットキー電極５端近辺の構造について、さらにｎ型半導体領域４を設けた構造である。図８は、図２２のＢ－Ｂ’切断面における断面図であり、ＪＢＳダイオードのショットキー電極５端近辺の断面構造を示している。図８に示しているように、ショットキー電極５端の構造としては、（ａ）ｎ－型ＳｉＣドリフト層２上にショットキー電極５を形成し、ｐ型半導体領域（ガードリング）９上で端部が形成されるように電極を加工する構造と、（ｂ）ｎ－型ＳｉＣドリフト層２上に形成した絶縁膜１０を通例のリソグラフィとドライエッチングもしくはウェットエッチングにより加工し、ショットキー電極５を形成し、ｐ型半導体領域（ガードリング）９の上部であり絶縁膜１０上で端部が形成されるように電極を加工する構造が一般的に用いられる。ここでｐ型半導体領域（ガードリング）９は、ショットキー電極５端部、もしくは電極と絶縁膜１０の境界部分に電界が集中しないように設けられている。いずれの場合でも、ショットキー電極の端部若しくはショットキー電極と絶縁膜１０の境界部分（ショットキー電極の端部）は、このｐ型半導体領域上に配置されている。ここでは、ｐ型半導体領域（ガードリング）９を、ｐ型半導体領域３とは別工程で形成された領域として示しているが、ｐ型半導体領域３と同一工程で形成しても良い。いずれの場合においても、ｐ型半導体領域（ガードリング）９をｎ型半導体領域４内に形成することで、順方向動作時においてｐ型半導体領域（ガードリング）９の下部に十分に電流が広がることが可能であり、実施の形態１の効果と同様にショットキー電極５端近辺のオン電圧の上昇を抑えることができる。
　なお、本実施の形態１では、絶縁膜１０にＳｉＯ２を適用したが、一般的な絶縁性を有した材料であれば良く、例えば窒化シリコン膜やポリイミド、またこれらの異なる絶縁膜からなる積層膜でもよい。
　（実施の形態３）
　図９は本発明の実施の形態３における半導体装置の断面構造を示す説明図である。また、図１０に本実施の形態３における他の半導体装置の断面構造の説明図を示す。図９との違いは、ｎ型半導体領域４がｐ型半導体領域３の幅と同じという点である。この違いは、製造工程における若干の変更によって実現することができる。本実施の形態３の実施の形態１との違いは、ｎ型半導体領域４がｐ型半導体領域３の下部領域のみに形成されている点であり、製造工程が異なる。しかし、その効果は、程度の違いはあるが本質的に実施の形態１で示したものと同様である。
　図１１から図１２は本実施の形態３の製造工程の一例を示す、製造工程中の断面構造説明図である。
　実施の形態１と同様の手順で、ｎ＋ＳｉＣ基板１上に低不純物濃度のｎ－ドリフト層２をエピタキシャル成長で形成したＳｉＣ基板を準備する。ｎ＋ＳｉＣ基板１やｎ－ドリフト層２は、実施の形態１と同様の不純物濃度や厚さの範囲の仕様を用いる。
　次に、図１１に示すように、通例のリソグラフィとドライエッチングにより、マスク材料７にパターンを形成する。マスク材料７やその加工パターンは、実施の形態１と同様のものを用いる。マスク材料７にパターン形成した後、イオン１２の注入により、ｎ－ドリフト層２の表面にｐ型半導体領域３を形成する。また、イオン注入時の加速エネルギーや総ドーズ量は、実施の形態１と同様のものを用いる。
　次に、ｐ型半導体領域３形成時のマスク材料７を加工・縮小してｎ型不純物のイオン注入を行い、ｎ半導体領域４を形成する。ここではマスク材料７は、ＣＶＤ法で形成したＳｉＯ２を用いているため、加工には希釈したフッ酸を用いている。マスク材料７のエッチング量には特に規定はなく、ｎ型半導体領域４の幅がｐ型半導体領域３の幅より広くなれば良い。ｎ型半導体領域４の不純物濃度は、相対的にｎ－ドリフト層２の不純物濃度より高濃度であれば良く、ピーク不純物濃度がｐ型半導体領域３下部のＰＮ接合位置近辺となるように設定する。ｎ型のドーパントとしては、通常Ｎ（窒素）やＰ（リン）が用いられる。ここでは、ドーパントとしてＮを用い、総ドーズ量１．８×１０１２ｃｍ－２を３６０～４８０ｋｅＶの加速エネルギーで多段注入を行い、ピーク不純物濃度が７×１０１６ｃｍ－３程度となるようにｎ型半導体領域４を形成した。また、電流分散層となるｎ型半導体領域４の幅を広くするため、より高い加速エネルギー、例えば７００ｋｅＶ程度までで多段注入を行っても良いが、ｎ型不純物のイオン注入条件は、設定耐圧の逆方向電圧印加時のＰＮ接合リークの大きさで決める必要がある。
　こうして、ｎ型半導体領域４を形成した後は、通常行われる注入不純物の活性化アニールを行い、ｎ＋ＳｉＣ基板の裏面のオーミック電極６およびｎ－ドリフト層２表面のショットキー電極５を形成し、ショットキー電極５を所望のサイズにパターニング加工することで、図９に示した本願発明の半導体装置が完成する。
　ここでは、ダイオードの主要部分のみを説明したが、通常チップ周辺に形成されている電界集中緩和構造は、図１１から図１２に示した製造工程の前、間、または後に、通例のリソグラフィとドライエッチング、およびイオン注入を用いて形成される。
　本実施の形態３では、ｐ型半導体領域３を形成した後ｎ型半導体領域４を形成したが、その形成順序は逆でも良い。その場合、ｎ型半導体領域４を形成した後、マスク材料７を追加で堆積し、通例のドライエッチングによるエッチバック処理を行うことで、ｎ型半導体領域４よりも幅の狭いｐ型半導体領域３形成用のマスク材料７が形成される。
　また、本実施の形態３では、ｎ型半導体領域４の幅をｐ型半導体領域３の幅よりも広く形成したが、同一マスクパターンで形成しても良い。この場合、マスク材料７を再加工する工程を省略することができるので、工程を簡略化することができる。図１０に断面構造を例示する。
　また、本実施の形態３では、注入不純物の活性化アニールを実施した後、すぐに裏面および表面の電極形成を行ったが、注入不純物の活性化アニールを実施した後に酸化処理を行い、ｎ－ドリフト層２の表面に入ったダメージ層を除去する犠牲酸化工程を行ってもよい。
　また、本実施の形態３では、注入不純物の活性化アニールを実施した後、すぐに裏面および表面の電極形成を行ったが、ｎ－ドリフト層２の表面にＣＶＤ法でＳｉＯ２などの表面保護膜を形成し、ｎ－ドリフト層２の表面を保護しても良い。この場合、表面保護膜を形成した後、ショットキー電極を形成する領域のみ開口するように加工する。また、前述の犠牲酸化工程を行った後に表面保護膜を形成しても良い。
　（実施の形態４）
　図１３は本発明の実施の形態４における半導体装置の断面構造を示す説明図である。実施の形態３で示した図９との違いは、ｎ型半導体領域４がｐ型半導体領域３の側面にも配置され、ｎ－ドリフト層２の表面まで形成されてショットキー接続している点である。なお、隣接するｎ型半導体領域と所定の間隔が設けられて配置されている。しかし、その効果は、程度の違いはあるが本質的に実施の形態１で示したものと同様である。
　図１４から図１５は本実施の形態４の製造工程の一例を示す、製造工程中の断面構造説明図である。
　実施の形態３との違いは、図１５のｎ型半導体領域４形成時のイオン注入条件である。低加速エネルギーから多段注入を行うことで、ｎ型半導体領域４をｎ－ドリフト層２の表面まで形成している。
　また、本実施の形態４の別の製造方法として、ｎ－ドリフト層２を通例のドライエッチングによりトレンチ形状に加工した後、ｎ型半導体領域４となるＳｉＣ層、ｐ型半導体領域３となるＳｉＣ層をエピタキシャル成長し、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により、ｎ－ドリフト層２の表面まで平坦化研磨を実施する方法がある。この場合、ｎ型半導体領域４およびｐ型半導体領域３を、イオン注入を用いずに形成することができるので、不純物濃度の制御やその幅を正確に制御することが出来る。
　（実施の形態５）
　図１６は本発明の実施の形態５における半導体装置の断面構造を示す説明図である。実施の形態３で示した図９との違いは、ｎ型半導体領域４がそれぞれ分断されずに、１つの層として形成されている点である。すなわち、ｐ型半導体領域３の間であって、ショットキー電極５とＳｉＣ基板１の間にも配置されている。さらに、ショットキー電極５と所定の距離離れて配置されている。しかし、その効果は、程度の違いはあるが本質的に実施の形態１で示したものと同様である。
　図１７から図１８は本実施の形態５の製造工程の一例を示す、製造工程中の断面構造説明図である。
　実施の形態３との違いは、図１８のｎ型半導体領域４形成時の注入領域である。本実施の形態５では、ＪＢＳ構造を形成する領域全面にｎ型不純物をイオン注入することで、ｎ型半導体領域４を形成している。
　また、本実施の形態５の別の製造方法として、ｎ－ドリフト層２の表面に、ｎ型半導体領域４、ｎ－ドリフト層２と同一の不純物濃度のｎ－ＳｉＣ層をエピタキシャル成長した後、ｐ型半導体領域３をイオン注入により形成する方法がある。この場合、ｎ型半導体領域４の不純物濃度と厚みを制御よく形成することが出来る。
　以上、本発明について実施の形態１～５を用いて説明した。実施の形態２では、実施の形態１を用いて説明したが、実施の形態２は実施の形態３～５の形態についても適用でき、その場合には、図８のｐ型半導体領域３とｐ型半導体領域９との間のｎ型半導体領域４の配置を夫々の実施の形態３～５のｎ型半導体領域４の配置に置き換えればよい。
　１   ｎ＋型ＳｉＣ基板
　２   ｎ－型ＳｉＣドリフト層
　３   ｐ型半導体領域
　４   ｎ型半導体領域
　５   ショットキー電極
　６   オーミック電極
　７   マスク材料
　８   ｎ－型ＳｉＣ層
　９   ガードリング
　１０ 絶縁膜
　１１ 開口部
　１２ イオン

Claims (15)

  1. 　第１導電型の炭化珪素基板と、
    　前記炭化珪素基板上に形成され、第１不純物濃度を有する前記第１導電型のドリフト層と、
    　前記ドリフト層内の表面に所定の間隔で形成された、前記第１導電型と反対の第２導電型を有する複数の第１半導体領域と、
    　前記ドリフト層とショットキー接続するショットキー電極と、
    　前記炭化珪素基板の裏面とオーミック接続するオーミック電極と、
    　前記第１半導体領域と前記炭化珪素基板との間の領域に、前記第１不純物濃度より高い第２不純物濃度を有する、前記第１導電型の第２半導体領域と、を備えることを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第２半導体領域は、前記第１半導体領域と接触して配置されていることを特徴とする半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記ショットキー電極は、前記第１半導体領域の表面にも設けられていることを特徴とする半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記第２半導体領域は、前記第１半導体領域の間であって、前記ショットキー電極と前記炭化珪素基板との間にも配置されていることを特徴とする半導体装置。
  5. 　請求項４記載の半導体装置において、
    　前記ショットキー電極は、前記第２半導体領域とショットキー接続されていることを特徴とする半導体装置。
  6. 　請求項４記載の半導体装置において、
    　前記第２半導体領域は、前記ショットキー電極と所定の距離離れて配置されていることを特徴とする半導体装置。
  7. 　請求項１記載の半導体装置において、
    　前記第２半導体領域は、前記第１半導体領域の幅よりも広い幅を有することを特徴とする半導体装置。
  8. 　請求項１記載の半導体装置において、
    　前記第２半導体領域は、前記第１半導体領域の側面にも配置され、
    　前記第２半導体領域は、隣接する第２半導体領域と所定の間隔が設けられて、配置されていることを特徴とする半導体装置。
  9. 　請求項１記載の半導体装置において、
    　前記第１半導体領域の幅は、前記ドリフト層の厚さの１／４倍よりも広いことを特徴とする半導体装置。
  10. 　請求項１記載の半導体装置において、
    　さらに、前記ドリフト層内に配置され、上面から見て複数の前記第１半導体領域を取り囲むように配置された前記第２導電型の第３半導体領域を備え、
    　前記ショットキー電極の端部は、前記第３半導体領域上に配置され、
    　前記第２半導体領域は、前記第３半導体領域と前記炭化珪素基板との間の領域にも配置されていることを特徴とする半導体装置。
  11. 　第１導電型の炭化珪素基板と、
    　前記炭化珪素基板上に形成され、第１不純物濃度を有する前記第１導電型の第１半導体層と、
    　前記第１半導体層上に形成された、前記第１不純物濃度よりも高い第２不純物濃度を有する前記第１導電型の第２半導体層と、
    　前記第２半導体層内の表面に所定の間隔で形成された、前記第１導電型と反対の第２導電型を有する複数の第１半導体領域と、
    　前記第２半導体層とショットキー接続するショットキー電極と、
    　前記炭化珪素基板の裏面とオーミック接続するオーミック電極と、を備えることを特徴とする半導体装置。
  12. 　請求項１１記載の半導体装置において、
    　ドリフト層は前記第１半導体層と前記第２半導体層により構成され、
    　前記第１半導体領域の幅は、前記ドリフト層の厚さの１／４倍よりも広いことを特徴とする半導体装置。
  13. 　第１導電型の炭化珪素基板と、
    　前記炭化珪素基板上に形成され、第１不純物濃度を有する前記第１導電型の第１半導体層と、
    　前記第１半導体層上に形成された、前記第１不純物濃度よりも高い第２不純物濃度を有する前記第１導電型の第２半導体層と、
    　前記第２半導体層内の表面に所定の間隔で形成された、前記第１導電型と反対の第２導電型を有する複数の第１半導体領域と、
    　前記第２半導体層内に形成され、上面から見て複数の前記第１半導体領域を取り囲みように配置された前記第２導電型を有する第２半導体領域と、
    　前記第２半導体層とショットキー接続するショットキー電極と、
    　前記炭化珪素基板の裏面とオーミック接続するオーミック電極と、を備えることを特徴とする半導体装置。
  14. 　請求項１３記載の半導体装置において、
    　ドリフト層は前記第１半導体層と前記第２半導体層により構成され、
    　前記第１半導体領域の幅は、前記ドリフト層の厚さの１／４倍よりも広いことを特徴とする半導体装置。
  15. 　請求項１３記載の半導体装置において、
    　前記第２半導体領域は、ガードリングであることを特徴とする半導体装置。
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