KR101698357B1 - 탄화 규소 반도체장치 - Google Patents

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Abstract

스위칭시에 발생하는 전계 집중을 완화할 수 있는 탄화 규소 반도체장치를 제공한다. 제1 도전형의 탄화 규소 반도체층(1b)과, 탄화 규소 반도체층(1b)의 표면 위에 형성된 필드 절연막(3)과, 탄화 규소 반도체층(1b)의 표면 위에 필드 절연막(3)보다도 내주측에 형성되는 동시에 필드 절연막(3)에 올라타 형성된 쇼트키 전극(4)과, 쇼트키 전극(4)을 덮고 쇼트키 전극(4)의 외주 끝을 넘어서 필드 절연막(3) 위로 뻗는 표면 전극(5)과, 탄화 규소 반도체층(1b) 내부의 상부에 있어서 쇼트키 전극(4)의 일부와 접해서 형성되고 탄화 규소 반도체층(1b) 내부에 있어서 표면 전극(5)의 외주 끝보다도 외주측으로 뻗는 제2 도전형의 종단 웰 영역(2)을 구비하고, 표면 전극(5)의 외주 끝은 종단 웰 영역(2)의 외주 끝보다도 15㎛ 이상 내측에 존재하는 탄화 규소 반도체장치(100)로 한다.

Description

탄화 규소 반도체장치{SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은, 탄화 규소 반도체장치에 관한 것이다.
쇼트키 배리어 다이오드(SBD)은 유니폴러 디바이스이기 때문에, 통상의 바이폴러 다이오드와 비교해서 스위칭 손실을 저감할 수 있지만, 종래의 실리콘(Si) 반도체를 구성 재료로 하는 SBD는 실용적으로 내압이 50V 정도 이하의 것밖에 얻어지지 않기 때문에, 고전압의 인버터 등의 용도에는 적합하지 않았다. 따라서, SBD의 구성 재료를 실리콘 대신 탄화 규소(SiC)로 함으로써, 수 kV 정도의 내압을 실현하는 것이 가능해지기 때문에, 최근, 탄화 규소로 구성된 SBD(SiC-SBD)의 개발이 주목받고 있다.
SiC-SBD에 있어서, 내압 향상을 꾀하기 위해, N형의 탄화 규소 반도체층 내부의 소위 종단 영역에 P형의 가드링 영역(종단 웰 영역)을 설치함으로써, 탄화 규소 반도체층과 가드링 영역의 PN 접합에 의해 형성되는 공핍층에 의해 역전압이 인가되었을 때의 전계를 완화하는 것이 알려져 있다(예를 들면, 특허문헌 1).
한편, 탄화 규소 반도체층의 표면 위에 설치되는 쇼트키 전극의 외주 끝에는 에칭 잔류물이 형성되어 버리는 일이 있어, 에칭 잔류물이 형성되면 탄화 규소 반도체장치의 불량을 초래할 우려가 있다. 따라서, 쇼트키 전극 위에 설치되는 표면 전극에 의해, 쇼트키 전극의 외주 끝을 덮음으로써, 쇼트키 전극의 외주 끝에 형성되는 에칭 잔류물이 노출하지 않기 때문에, 탄화 규소 반도체장치의 불량을 억제하는 것이 알려져 있다(예를 들면, 특허문헌 2 참조).
또한, 내압 향상을 한층 더 꾀하기 위해, 종단 웰 영역 내에 P형의 불순물 농도가 보다 높은 고농도 종단 웰 영역을 설치하는 것이 알려져 있다(예를 들면, 특허문헌 3 참조).
일본국 특개 2005-286197호 공보 일본국 특개 2013-211503호 공보 일본국 특개 2008-251772호 공보
그렇지만, 이와 같은 탄화 규소 반도체장치라도, 온 전류가 흐르는 도통 상태로부터 역전압이 인가되는 저지 상태로 천이하는 스위칭시에 있어서, 표면 전극의 외주 끝에 전계 집중이 발생하고, 내압 불량을 일으킬 염려가 있다는 것을, 새롭게 발견하였다. 이와 같은, 스위칭시에 있어서의 표면 전극의 외주 끝에 발생하는 전계 집중은, 이하와 같은 메카니즘으로 생기는 것으로 추정된다.
도통 상태로부터 역전압이 인가되는 저지 상태로 천이할 때, 탄화 규소 반도체장치에 인가되는 전압은 상승하여 변동하기 때문에, 종단 웰 영역과 탄화 규소 반도체층의 PN 접합부에 형성되는 공핍층 용량을 충전하는 변위 전류가 발생한다. 변위 전류는 종단 웰 영역 내부로부터 쇼트키 전극측으로 향해서 흐르게 되지만, 종단 웰 영역은 고유의 저항값을 갖고 있기 때문에, 변위 전류가 흐름으로써 종단 웰 영역 내에 전압 강하가 발생한다. 그러면, 종단 웰 영역 내의 전위와 쇼트키 전극 사이에 전위차가 생기기 때문에 전계가 발생하여, 쇼트키 전극의 외주 끝에 있어서 전계 집중이 발생한다.
이와 같은 스위칭시에 발생하는 전계는, 변위 전류의 크기와 종단 웰 영역 내의 저항값의 값으로 결정되게 되지만, SiC-SBD는 유니폴러 디바이스이기 때문에, 같은 내압의 실리콘 다이오드보다도 고속으로 스위칭이 가능해진다. 그 때문에 스위칭시의 전압 변동이 커지고, 변위 전류의 값도 증가해 버린다. 더구나, 탄화 규소 반도체는 억셉터의 에너지 준위와 가전자대의 에너지 준위의 차이가 크기 때문에, 종단 웰 영역 내의 저항값이 종래의 실리콘 반도체보다도 높아진다. 따라서, SiC-SBD에서는 변위 전류의 값 및 종단 웰 영역 내의 저항값이 모두 큰 것에 기인해서 스위칭시에 발생하는 전계가 특히 커지게 되기 때문에, 종래의 SiC-SBD에서는 스위칭시의 전계 집중에 의해 소자 불량이 발생할 우려가 있었다.
본 발명은, 전술한 것과 같은 문제를 해결하기 위해 이루어진 것으로서, 스위칭시에 발생하는 전계 집중을 완화할 수 있는 탄화 규소 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 탄화 규소 반도체장치는, 제1 도전형의 탄화 규소 반도체층과, 탄화 규소 반도체층의 표면 위에 형성된 필드 절연막과, 탄화 규소 반도체층의 표면 위에 필드 절연막보다도 내주측에 형성되는 동시에 필드 절연막에 올라타 형성된 쇼트키 전극과, 쇼트키 전극을 덮고 쇼트키 전극의 외주 끝을 넘어서 필드 절연막 위로 뻗는 표면 전극과, 탄화 규소 반도체층 내부의 상부에 있어서 쇼트키 전극의 일부와 접해서 형성되고 탄화 규소 반도체층 내부에 있어서 표면 전극의 외주 끝보다도 외주측으로 뻗는 제2 도전형의 종단 웰 영역과, 종단 웰 영역 내부에 형성되고 제2 도전형의 불순물 농도가 종단 웰 영역보다도 높은 제2 도전형의 고농도 종단 웰 영역을 구비하고, 표면 전극의 외주 끝은 종단 웰 영역의 외주 끝보다도 15㎛ 이상 내측에 존재하는 것이다.
본 발명에 관한 탄화 규소 반도체장치에 따르면, 표면 전극의 외주 끝이 종단 웰 영역의 외주 끝보다도 15㎛ 이상 내측에 존재하게 함으로써, 가장 전위가 높은 종단 웰 영역의 외주 끝과 표면 전극의 외주 끝 사이의 거리가 확보되어, 종단 웰 영역과 표면 전극의 외주 끝 사이에 존재하는 등전위면의 밀도를 완화하고, 스위칭시의 변위 전류에 의해 생기는 표면 전극의 외주 끝에 있어서의 전계를 완화할 수 있다.
도 1은 실시형태 1에 관한 탄화 규소 반도체장치의 구성을 모식적으로 나타낸 평면도 및 단면도다.
도 2는 실시형태 1에 관한 탄화 규소 반도체장치의 제조방법을 나타낸 단면도다.
도 3은 실시형태 1에 관한 탄화 규소 반도체장치의 제조방법을 나타낸 단면도다.
도 4는 실시형태 1에 관한 탄화 규소 반도체장치의 구성을 모식적으로 나타낸 단면도다.
도 5는 실시형태 1에 관한 탄화 규소 반도체장치의 비교예의 구성을 모식적으로 나타낸 단면도다.
도 6은 실시형태 1에 관한 탄화 규소 반도체장치의 시뮬레이션 결과를 나타낸 도면이다.
도 7은 실시형태 1에 관한 탄화 규소 반도체장치의 시뮬레이션 결과를 나타낸 도면이다.
도 8은 실시형태 1에 관한 탄화 규소 반도체장치의 시뮬레이션 모델을 나타낸 단면도다.
도 9는 실시형태 1에 관한 탄화 규소 반도체장치의 시뮬레이션 결과를 나타낸 도면이다.
도 10은 실시형태 1에 관한 탄화 규소 반도체장치의 시뮬레이션 모델을 나타낸 단면도다.
도 11은 실시형태 1에 관한 탄화 규소 반도체장치의 시뮬레이션 결과를 나타낸 도면이다.
도 12는 실시형태 1에 관한 탄화 규소 반도체장치의 변형예의 구성을 모식적으로 나타낸 단면도다.
도 13은 실시형태 1에 관한 탄화 규소 반도체장치의 변형예의 구성을 모식적으로 나타낸 단면도다.
도 14는 실시형태 1에 관한 탄화 규소 반도체장치의 변형예의 구성을 모식적으로 나타낸 단면도다.
본 명세서에 있어서, 각 영역의 「단위면적당의 불순물 양[cm-2]」이란 각 영역에 있어서의 불순물 농도를 깊이 방향에 적분함으로써 산출되는 값을 나타낸 것으로 한다. 또한, 각 영역의 불순물 농도가 농도 프로파일을 갖는 경우에 있어서, 각 영역의 「불순물 농도[cm-3]」란 각 영역에 있어서의 불순물 농도의 피크값을 나타낸 것으로 하고, 각 영역의 불순물 농도가 농도 프로파일을 갖는 경우에 있어서, 각 영역의 「두께」는 불순물 농도가 해당 영역에 있어서의 불순물 농도의 피크값의 1/10의 값 이상이 되는 영역까지의 두께로 한다. 단, 각 영역에 있어서의 「단위면적당의 불순물 양[cm-2]」을 산출할 때에 말하는 「불순물 농도」에 대해서는, 불순물 농도의 피크값이 아니라, 실제의 불순물 농도로 한다.
또한, 본 명세서에 있어서, 「∼위」라고 하는 경우, 구성요소 사이에 개재물이 존재하는 것을 방해하는 것은 아니다. 예를 들면, 「A 위에 설치된 B」라고 기재하고 있는 경우, A와 B 사이에 다른 구성요소 C가 설치된 것도 설치되어 있지 않은 것도 포함한다.
실시형태 1.
우선, 본 발명의 실시형태 1에 관한 탄화 규소 반도체장치(100)의 구성을 설명한다. 이하, 제1 도전형을 N형으로 하고 제2 도전형을 P형으로 하는 N형의 SiC-SBD(Silicon Carbide Schottky Barrier Diode)에 대해 예시해서 설명하지만, 제1 도전형을 P형으로 하고 제2 도전형을 N형으로 하는 P형의 SiC-SBD이어도 된다.
도 1은, 실시형태 1에 관한 탄화 규소 반도체장치(100)의 구성을 나타낸 평면도 및 단면도다. 이때, 도 1b에 있어서는, 탄화 규소 반도체장치(100)의 탄화 규소 반도체층(1b) 위에 형성되는 전극이나 절연막 등에 대해서는 도시를 생략하고 있다. 또한, 도 1a는, 도 1b의 A-A 단면도에 해당하는 도면이지만, 도 1a에 있어서는 탄화 규소 반도체층(1b) 위에 형성되는 전극이나 절연막 등에 대해서도 도시하고 있다.
도 1a에 있어서, 탄화 규소 반도체장치(100)는, 탄화 규소 기판(1)과, 필드 절연막(3)과, 쇼트키 전극(4)과, 표면 전극(5), 표면 보호막(6)과, 이면 전극(7)을 구비한 쇼트키 배리어 다이오드(SBD: Schottky Barrier Diode)이다. 탄화 규소 기판(1)은, N+형의 탄화 규소로 이루어진 기판층(1a)과, 기판층(1a) 위에 형성된 N-형의 탄화 규소 반도체층(1b)(드리프트층)으로 이루어진다. 탄화 규소 반도체층(1b) 내부의 상부의 소위 종단 영역에는 P형의 종단 웰 영역(2)이 형성되어 있고, 종단 웰 영역(2) 내부에는 P+형의 고농도 종단 웰 영역(2a)이 형성되어 있다. 더욱 상세하게는, 고농도 종단 웰 영역(2a)이 종단 웰 영역(2)의 내부에 존재하고, 종단 웰 영역(2)과 탄화 규소 반도체층(1b)의 PN 접합부까지 도달하지 않도록 설치되는 것이 바람직하다.
N형의 불순물로서는 질소(N)나 인(P)을, P형의 불순물로서는 알루미늄(Al)이나 붕소(B)를 사용할 수 있고, 본 실시형태에 있어서는, N형의 불순물은 질소로 하고, P형의 불순물은 알루미늄으로 한다. 탄화 규소 반도체층(1b)의 N형의 불순물 농도는 기판층(1a)의 N형의 불순물 농도보다도 낮고, 탄화 규소 반도체장치(100)의 설계 내압에 따라 탄화 규소 반도체층(1b)의 N형의 불순물 농도와 두께를 설정한다. 종단 웰 영역(2)의 단위면적당의 P형의 불순물 양은 1.0×1013/㎠∼1.0×1014/㎠로 하는 것이 바람직하고, 더욱 바람직하게는 2.0×1013/㎠∼5.0×1013/㎠로 하고, 본 실시형태에서는 2.0×1013/㎠로 한다. 고농도 종단 웰 영역(2a)의 단위면적당의 P형의 불순물 양은, 종단 웰 영역(2)의 단위면적당의 P형 불순물 양보다도 크고, 2.0×1014/㎠ 이상으로 하는 것이 바람직하고, 본 실시형태에서는 4.0×1014/㎠로 되어 있다.
또한, 도 1b에 나타낸 것과 같이, 평면 방향에 있어서, 종단 웰 영역(2) 및 고농도 종단 웰 영역(2a)은 링 형상의 형상을 이루고 있다. 그리고, 도 1b에 나타낸 것과 같이, 종단 웰 영역(2)은 탄화 규소 반도체층(1b) 내부의 일부에 형성되고, 고농도 종단 웰 영역(2a)은 종단 웰 영역(2) 내부의 일부에 형성되어 있다.
도 1a로 되돌아가, 탄화 규소 반도체층(1b)의 표면 위에는, 필드 절연막(3)과, 쇼트키 전극(4)이 형성되어 있다. 쇼트키 전극(4)은, 탄화 규소 반도체층(1b)의 표면 위의 중앙부에 형성되어, 탄화 규소 반도체층(1b)과 쇼트키 접합한다. 필드 절연막(3)은, 탄화 규소 반도체층(1b)의 표면 위에 있어서 쇼트키 전극(4)보다도 외주측의 소위 종단 영역 위에 형성되고, 쇼트키 전극(4)이 탄화 규소 반도체층(1b)에 쇼트키 접합하고 있는 부분을 둘러싸고 있다. 쇼트키 전극(4)의 일부는, 종단 웰 영역(2) 및 고농도 종단 웰 영역(2a) 위에 위치하여, 각각의 영역과 콘택하고 있다. 또한, 쇼트키 전극(4)은 필드 절연막(3)을 올라타도록 형성되어 있고, 쇼트키 전극(4)의 외주 끝은 필드 절연막(3) 위에 위치하고 있다.
또한, 필드 절연막(3)에는, 산화 규소(SiO2)나 질화규소(SiN)를 사용할 수 있고, 두께는 예를 들면 0.5㎛∼1.5㎛로 할 수 있다. 본 실시형태에서는 필드 절연막(3)으로서 두께 1.0㎛의 SiO2막을 사용하는 것으로 한다. 쇼트키 전극(4)은, 탄화 규소 반도체와 쇼트키 접합하는 금속이면 되고, 티타늄, 몰리브덴, 니켈, 금 등을 사용할 수 있고, 두께는 예를 들면 100nm∼300nm로 할 수 있다. 본 실시형태에서는 쇼트키 전극(4)으로서 두께 200nm의 티타늄 막을 사용하는 것으로 한다.
쇼트키 전극(4) 위에는, 표면 전극(5)이 형성되어 있다. 표면 전극(5)은, 쇼트키 전극(4)의 외주 끝을 덮고 있다. 즉, 표면 전극(5)의 외주 끝은 쇼트키 전극(4)의 외주 끝을 넘어서 필드 절연막(3) 위에 위치하고 있다. 표면 전극(5)은, 알루미늄, 구리, 몰리브덴, 니켈 중 어느 한개를 포함하는 금속이나 Al-Si와 같은 알루미늄 합금 등을 사용할 수 있고, 두께는 예를 들면 3.0㎛∼6.0㎛으로 할 수 있다. 본 실시형태에서는 표면 전극(5)으로서 두께 4.8㎛의 알루미늄층을 사용하는 것으로 한다.
더구나, 표면 전극(5)의 외주 끝은 종단 웰 영역(2) 위에 위치하고, 종단 웰 영역(2)의 외주 끝에 대하여 표면 전극(5)의 외주 끝이 15㎛ 이상 내측에 존재하는 것이 바람직하다. 또한, 표면 전극(5)의 외주 끝은 고농도 종단 웰 영역(2a) 위에 위치하고, 고농도 종단 웰 영역(2a)의 외주 끝에 대해서는 표면 전극(5)의 외주 끝이 2㎛ 이상 내측에 존재하는 것이 바람직하다.
필드 절연막(3) 및 표면 전극(5) 위에는, 표면 보호막(6)이 형성되어 있다. 표면 보호막(6)은, 표면 전극(5)의 외주 끝을 덮도록 형성되어 있고, 외부 단자와의 접속을 행하기 위해, 표면 전극(5)의 중앙부 위에 있어서 개구를 갖는다. 또한, 외부환경으로부터의 응력을 완화하기 위해, 표면 보호막(6)은 유기 수지막인 것이 바람직하고, 본 실시형태에서는 표면 보호막(6)으로서 폴리이미드를 사용한다.
탄화 규소 기판(1)(기판층1a)의 이면측에는 이면 전극(7)이 형성되어 있다. 이면 전극(7)은 기판층(1a)과 오믹 접합하고 있다. 그 때문에, 이면 전극(7)에는, 기판층(1a)인 탄화 규소와 오믹 접합할 수 있는 니켈, 알루미늄, 몰리브덴 등의 금속을 사용할 수 있고, 본 실시형태에서는 니켈을 사용한다.
다음에, 탄화 규소 반도체장치(100)의 제조방법에 대해 설명한다. 도 2 및 도 3은, 탄화 규소 반도체장치(100)의 제조방법에 있어서의 각 공정을 나타낸 단면도다.
도 2a에 있어서, N+형의 기판층(1a)과 기판층(1a)의 윗면에 에피택셜 결정성장시킨 N-형의 탄화 규소 반도체층(1b)으로 구성되는 탄화 규소 기판(1)을 준비한다. 그리고, 공지의 방법, 예를 들면 사진제판기술에 의해, 소정의 형상으로 레지스트 막(미도시)을 패터닝한다. 그후, 레지스트 막 위로부터 P형의 불순물을 선택적으로 이온주입함으로써, 탄화 규소 반도체층(1b) 내부의 상부에 P형의 종단 웰 영역(2)(가드링 영역)을 형성한다. 더구나, 동일한 방법으로, 종단 웰 영역(2) 내부에 P형의 고농도 종단 웰 영역(2a)을 형성한다.
여기에서, P형의 불순물 영역에는 예를 들면 불순물 이온으로서 알루미늄 이온 또는 붕소 이온이 주입되고, 이온주입후 1500℃ 이상의 고온에서 어닐함으로써 불순물 이온이 전기적으로 활성화되어, 소정의 도전형의 영역이 형성된다. 이때, 상기한 것과 같이, 종단 웰 영역(2)의 단위면적당의 P형의 불순물 양은 1.0×1013/㎠∼1.0×1014/㎠으로 하는 것이 바람직하고, 본 실시형태에서는 2.0×1013/㎠으로 하고, 고농도 종단 웰 영역(2a)의 단위면적당의 P형의 불순물 양은 2.0×1014/㎠∼1.0×1015/㎠으로 하는 것이 바람직하고, 본 실시형태에서는 4.0×1014/㎠으로 한다. 또한, P형 불순물 양이 큰 고농도 종단 웰 영역(2a)을 형성할 때 등, 이온주입에 의해 탄화 규소 반도체층(1b) 내부에 발생하는 결함의 증대가 염려되는 경우에는, 이온주입할 때의 주입 온도를 150℃ 이상의 온도 조건으로 하는 것이 바람직하다.
또한, P형 불순물의 이온주입은, 예를 들면 주입 에너지를 100keV∼700keV로 한다. 이와 같은 경우, 전술한 각 영역에 있어서의 단위면적당의 불순물 양[cm-2]을 불순물 농도[cm-3]로 환산하면, 종단 웰 영역(2)의 불순물 농도는 1.0×1017/㎤∼1.0×1019/㎤으로 되고, 고농도 종단 웰 영역(2a)의 불순물 농도는 8.0×1017/㎤∼2.0×1020/㎤으로 된다.
이어서, 도 2b에 있어서, 예를 들면 CVD법에 의해, 탄화 규소 반도체층(1b)의 표면 위에 두께 1.0㎛의 실리콘 산화막을 퇴적하고, 그후 사진제판과 에칭에 의해, 중앙부의 실리콘 산화막을 제거하여, 개구부를 갖는 필드 절연막(3)을 형성한다. 필드 절연막(3)의 개구 끝은 종단 웰 영역(2) 위, 더욱 바람직하게는 고농도 종단 웰 영역(2a) 위에 위치하도록 형성된다. 이에 따라, 후술하는 공정에 의해 형성되는 쇼트키 전극(4)이, 종단 웰 영역(2) 및 고농도 종단 웰 영역(2a)과 콘택하게 되어, 쇼트키 전극(4)의 콘택 저항을 저감할 수 있다.
다음에, 도 2c에 있어서, 탄화 규소 기판(1)의 기판층(1a)의 이면측에 이면 전극(7)을 형성한다. 이때, 이면 전극(7)의 형성은, 이하에서 설명하는 탄화 규소 기판(1)의 표면측의 공정이 모두 완료한 후에 행하는 것으로 해도 상관없다.
다음에, 도 3a에 있어서, 스퍼터링법에 의해, 필드 절연막(3)이 형성된 탄화 규소 반도체층(1b)의 표면 위의 전체면에, 쇼트키 전극(4)이 되는 금속막(8)을 성막한다. 성막하는 금속막(8)은, 본 실시형태에 있어서는, 두께 200nm의 티타늄 막으로 한다. 더구나, 사진제판기술에 의해, 소정의 패턴 형상의 레지스트 막(9)을 성막한다. 그후, 도 3b에 있어서, 레지스트 막(9)을 마스크로 하여 금속막(8)을 에칭하여, 원하는 형상의 쇼트키 전극(4)을 형성한다(도 3b). 금속막(8)의 에칭에 있어서는, 드라이에칭이나 웨트에칭을 사용할 수 있지만, 칩에의 대미지를 경감하기 위해 웨트에칭을 사용하는 것이 바람직하고, 예를 들면, 에칭액으로서 불산(HF)을 사용한다. 이때, 두께가 얇은 쇼트키 전극(4)의 단부는, 금속 재료와 에칭액의 관계 등으로 뾰족한 형상으로 되기 쉬워, 도 3에 있어서, 쇼트키 전극(4)의 단부에 형성되는 뾰족한 부분을 에칭 잔류물(4a)로 부른다.
이어서, 도 3c에 있어서, 쇼트키 전극(4)을 덮도록, 즉, 에칭 잔류물(4a)을 덮도록, 필드 절연막(3) 및 쇼트키 전극(4) 위에 표면 전극(5)을 형성한다. 표면 전극(5)의 형성은, 쇼트키 전극(4)의 형성과 마찬가지로, 소정의 금속막을 전체면에 성막한 후에 에칭을 행함으로써 가능해지고, 금속막의 에칭은 예를 들면 인산계의 에칭액을 사용한 웨트에칭에 의해 행하는 것으로 한다. 그후, 표면 전극(5)을 덮도록 표면 보호막(6)을 형성함으로써, 본 실시형태에 관한 탄화 규소 반도체장치(100)가 완성된다.
다음에, 본 실시형태에 관한 탄화 규소 반도체장치(100)의 동작에 대해 설명한다. 본 실시형태에 관한 탄화 규소 반도체장치에 있어서, 표면 전극(5)에 대하여 이면 전극(7)에 음의 전압을 인가하면, 표면 전극(5)으로부터 이면 전극(7)에 전류가 흘러, 탄화 규소 반도체장치(100)는 도통 상태(온 상태)로 된다. 한편, 표면 전극(5)에 대하여 이면 전극(7)에 양의 전압을 인가하면, 쇼트키 전극(4)과 탄화 규소 반도체층(1b) 사이의 쇼트키 접합 및 종단 웰 영역(2)과 탄화 규소 반도체층(1b) 사이의 PN 접합에 의해 전류가 저지되어, 탄화 규소 반도체장치(100)는 저지 상태(오프 상태)로 된다.
이하, 본 실시형태에 관한 탄화 규소 반도체장치(100)의 작용·효과에 대해 설명한다.
본 실시형태와는 달리, 필드 절연막(3)을 설치하지 않고, 쇼트키 전극(4)의 전체면이 탄화 규소 반도체층(1b) 위에 형성되는 경우, 쇼트키 전극(4)과 탄화 규소 반도체층(1b)의 접합면의 단부 주변에 있어서 등전위면의 곡률이 커져, 쇼트키 전극(4)의 외주 끝 주변에 전계 집중이 발생한다. 그 때문에, 본 실시형태와 같이, 쇼트키 전극(4)을 필드 절연막(3)을 올라타는 것과 같은 구성으로 함으로써, 쇼트키 전극(4)의 외주 끝에 있어서의 전계 집중을 완화할 수 있다. 더구나, 필드 절연막(3)을 설치한 경우에 있어서, 쇼트키 전극(4)을 필드 절연막(3) 위에 올라타도록 형성함으로써, 쇼트키 전극(4)의 외주 끝과 필드 절연막(3)의 개구 끝의 위치맞춤의 마진을 확대시킬 수 있기 때문에, 제조 프로세스를 간소화할 수 있다.
또한, 쇼트키 전극(4)의 외주 끝에 있어서는, 에칭 잔류물(4a)이 형성되어, 에칭 잔류물(4a)의 주변에 있어서 전계 집중이 발생하여 문제가 될 우려가 있다. 에칭 잔류물은, 쇼트키 전극(4) 또는 표면 전극(5)의 어느 것을 에칭하는 경우에 있어서도 생길 수 있고, 드라이에칭 또는 웨트에칭의 어느쪽의 경우에 있어서도 생길 수 있지만, 금속막의 두께와, 금속막의 재료와 에칭액의 관계로부터, 쇼트키 전극(4)을 형성할 때에 에칭 잔류물이 특히 생기기 쉽다. 그리고, 에칭 잔류물(4a)의 형상 등에 따라서는, 쇼트키 전극(4)의 외주 단부에서 발생하는 전계 집중에 의해 탄화 규소 반도체장치의 신뢰성이 저하할 우려가 있었다.
본 실시형태에서는, 쇼트키 전극(4)의 외주 끝을 덮도록 표면 전극(5)을 형성하고 있기 때문에, 쇼트키 전극(4)의 외주 끝에 형성되는 에칭 잔류물(4a)이 노출되는 일이 없다. 그 때문에, 쇼트키 전극(4)에 에칭 잔류물(4a)이 생겼다고 하더라도, 쇼트키 전극(4)의 단부에 있어서 전계가 문제가 될 우려는 없다. 한편, 표면 전극(5)에 의해 쇼트키 전극(4)의 단부(에칭 잔류물(4a))를 덮음으로써, 쇼트키 전극(4)의 에칭 잔류물(4a) 대신에, 표면 전극(5)의 외주 끝이 전계 집중 포인트가 되지만, 표면 전극(5)은 쇼트키 전극(4)과 비교해서 에칭 잔류물이 형성되기 어렵고, 에칭 잔류물이 형성되었다고 하더라도 쇼트키 전극(4)만큼 뾰족한 형상으로 되지 않기 때문에, 전극 단부에 있어서의 전계 집중을 완화할 수 있다.
더구나, 본 실시형태와 같이, 표면 전극(5)에 의해 쇼트키 전극(4)을 덮는 경우, 표면 전극(5)의 외주 끝이 종래보다도 외주측으로 더 튀어나오게 되는데, 이하의 관점을 고려해서 표면 전극(5)의 외주 끝의 위치를 조정할 필요가 있다.
탄화 규소 반도체층(1b)의 종단 영역에 형성된 종단 웰 영역(2)은, 탄화 규소 반도체층(1b)과 PN 접합을 형성하고, 해당 PN 접합의 주위에는 공핍층으로 불리는 전기 이중층이 형성된다. 공핍층은 공핍층 용량으로 불리는 정전용량을 갖기 때문에, 탄화 규소 반도체층(1b)과 종단 웰 영역(2) 사이의 PN 접합 사이에 인가되는 전압이 변동하면, 공핍층 용량이 충방전되게 된다. 따라서, 탄화 규소 반도체장치(100)의 스위칭시에 있어서는, 탄화 규소 반도체층(1b)과 종단 웰 영역(2) 사이의 PN 접합 사이에 인가되는 전압이 변동하기 때문에, 공핍층 용량을 충방전하는 변위 전류가 발생한다.
변위 전류는 표면 전극(5)으로부터 종단 웰 영역(2)측의 PN 접합 부분, 또는 이면 전극(7)으로부터 탄화 규소 반도체층(1b)측의 PN 접합 부분으로 흐르게 되어, 변위 전류가 발생하면 변위 전류가 흐르는 전류 경로 위의 고유의 저항값에 의해 전압 강하가 생긴다. 예를 들면, 표면 전극(5)으로부터 종단 웰 영역(2)측의 PN 접합 부분에 있어서, 도 4에 나타낸 것과 같이, 종단 웰 영역(2)의 외주 끝으로부터 쇼트키 전극(4) 및 표면 전극(5)을 향해, 종단 웰 영역(2) 내부를 변위 전류가 흐르게 되어, 종단 웰 영역(2) 내부에 있어서 전압 강하가 발생한다. 그 결과, 종단 웰 영역(2) 내부의 전위가 표면 전극(5)의 전위에 대하여 상승(또는 감소)하게 되어, 표면 전극(5)과 종단 웰 영역(2) 사이에 고전계가 발생한다.
여기에서, 변위 전류에 의한 전압 강하에 대해 검토한다. 변위 전류에 의한 전압 강하는, 변위 전류의 값과 변위 전류 경로에 있어서의 저항값에 의해 결정된다. 그리고, 변위 전류의 값은 하기 식 (1)에 의해 정해진다. 이때, 식 (1)에 있어서, I는 변위 전류의 값을 나타내고, Cd는 공핍층 용량을 나타내고, dV/dt는 PN 접합에 인가되는 전압의 시간 변동량을 나타낸다.
[수학식 1]
I = Cd * dV/dt …(1)
식 (1)에 있어서 나타낸 것과 같이, 변위 전류값 I는, PN 접합의 공핍층 용량 Cd와 PN 접합에 인가되는 전압의 시간 변동량 dV/dt에 의해 정해진다. 그리고, PN 접합의 공핍층 용량은 P형 불순물의 농도 또는 N형 불순물의 농도에 의해 정해지게 되지만, 탄화 규소는 실리콘과 비교해서 절연파괴 강도가 높기 때문에, 실리콘 반도체층과 비교해서 탄화 규소 반도체층은 고농도의 불순물을 주입하는 것이 가능해지기 때문에, 탄화 규소 반도체 장치에서는 일반적으로 실리콘 반도체장치보다도 불순물 농도가 높고, 그 결과 PN 접합의 공핍층 용량도 높아진다.
더구나, 동일한 내압 클래스의 반도체 장치에서 비교하면, 실리콘에서는 바이폴러 디바이스이었던 것이, 탄화 규소에서는 유니폴러 디바이스로 치환되는 것이 기대되고 있고, 예를 들면, 본 실시형태와 같은 SiC-SBD는, Si-PN 다이오드 대신에 이용되는 것이 기대되고 있다. 그러면, 유니폴러 디바이스인 SiC-SBD에서는, 바이폴러 디바이스인 Si-PN 다이오드보다도 스위칭 속도가 높기 때문에, 전압 변동량 dV/dt도 높아진다. 그 때문에, 동일한 내압의 실리콘 반도체장치와 비교하면, 탄화 규소 반도체 장치에서는 변위 전류의 값이 수십배 정도 높아지는 것이 예상된다.
한편, 변위 전류 경로에 있어서의 저항값 중에서도 고저항으로 되는, P형의 종단 웰 영역(2) 내부의 저항값(시트 저항)은, 탄화 규소 반도체의 경우, 실리콘 반도체와 비교해서 커진다는 것을 알고 있다. 이것은, 표 1에 나타낸 것과 같이, 탄화 규소 반도체를 포함하는 소위 와이드 밴드갭 반도체에서는 억셉터의 에너지 준위의 깊기 때문에, 억셉터의 에너지 준위와 가전자대의 에너지 준위의 차이가 커져, 억셉터의 이온화율이 낮은 것에 기인한다. 그 결과, 탄화 규소 반도체층에서는, 동등한 불순물 농도로 한 경우, 실리콘과 비교해서 시트 저항값이 수십배 정도 높아지는 일도 있었다.
반도체 Si SiC GaN 다이아몬드
억셉터 B Al Mg B
에너지 준위 45 meV 210 meV 160 meV 360 meV
전술한 것과 같이, SiC-SBD에서는, 종래의 실리콘 반도체장치와 비교하여, 변위 전류량 및 변위 전류 경로 위의 저항값의 어느 값도 증가하기 때문에, 변위 전류에 의해 발생하는 전계가 수백배 정도 증가하는 일이 있었다. 그리고, 변위 전류에 의해 발생하는 전계에 의해, 스위칭시에 있어서 표면 전극(5)의 외주 끝에 전계 집중이 발생하게 되어, 표면 전극(5)의 외주 끝 주변에 있어서의 절연막(필드 절연막(3) 또는 표면 보호막(6))이 절연파괴되는 것 등, 소자 불량이 생길 우려가 있었다. 그 때문에, SiC-SBD에서는, 저지 상태(오프 상태)에 있어서의 전계 뿐만 아니라, 스위칭시에 발생하는 변위 전류에 의해 생기는 전계를 완화할 필요가 있다는 것을 새롭게 발견하였다.
스위칭시(턴오프시)에 흐르는 변위 전류는, 도 4에 나타낸 것과 같이, 종단 웰 영역(2)의 외주 끝으로부터 내주측을 향해서 흘러 쇼트키 전극(4) 및 표면 전극(5)으로 흐르기 때문에, 종단 웰 영역(2)의 외주 끝이 가장 전위가 높은 부분으로 된다. 그리고, 표면 전극(5)의 외주 끝과 종단 웰 영역(2)의 외주 끝 사이에서, 변위 전류에 의한 전압 강하에 따라서 전계가 발생하기 때문에, 표면 전극(5)의 외주 끝이 종단 웰 영역(2)의 외주 끝에 근접하면, 표면 전극(5)의 외주 끝과 종단 웰 영역(2)의 외주 끝 사이에 있어서의 등전위선의 밀도가 높아져, 모서리부인 표면 전극(5)의 외주 끝주변에 있어서 전계가 증대한다.
따라서, 표면 전극(5)의 외주 끝과 종단 웰 영역(2)의 외주 끝의 거리를 충분히 확보할 필요가 있지만, 도 5a에 나타낸 것과 같이, 표면 전극(5)의 외주 끝을 종단 웰 영역(2)의 외주 끝보다도 외주측으로 설치하는 것으로 하면, 정적인 오프 상태에 있어서 이면 전극(7)에 고전압이 인가되었을 때에, 표면 전극(5)의 외주 끝에 전계 집중이 발생할 우려가 있다. 이것은, 종단 웰 영역(2)과 탄화 규소 반도체층(1b) 사이의 공핍층에 의해 오프 상태에 있어서 고전압을 유지하게 되지만, 표면 전극(5)의 외주 끝이 종단 웰 영역(2)보다도 외주측으로 튀어나와 있으면, 도 5a에 있어서 파선으로 나타낸 것과 같이, 표면 전극(5)의 외주 끝까지 등전위선이 돌아들어가게 되어, 모서리부인 표면 전극(5)의 외주 끝에 전계 집중이 발생하는 것에 기인한다.
한편, 도 5b에 나타낸 것과 같이, 표면 전극(5)의 외주 끝이 종단 웰 영역(2) 위에 존재하면, 정적인 오프 상태에 있어서 인가되는 고전압을 종단 웰 영역(2) 및 고농도 종단 웰 영역(2a)으로부터의 공핍층에 의해 유지하기 때문에, 도 5b에 있어서 파선으로 나타낸 것과 같이, 등전위선이 표면 전극(5)의 외주 끝으로 돌아들어가는 것을 억제할 수 있다. 따라서, 표면 전극(5)의 외주 끝이 종단 웰 영역(2) 위에 위치함으로써, 정적인 오프 상태에 있어서 표면 전극(5)의 외주 끝에 전계 집중이 발생하는 것을 억제할 수 있다. 이때, 도 5a 및 도 5b에 있어서의 파선은, 정적인 오프 상태에 있어서 이면 전극(7)에 고전압이 인가되었을 때의 등전위선 중, 특히 등전위선의 분포가 밀집하게 되는 부분에 있어서의 등전위선을 개략적으로 도시하고 있다.
이상의 점을 고려하여, 동적인 스위칭시에 있어서 표면 전극(5)의 외주 끝에서의 전계 집중과 정적인 오프 상태에 있어서의 표면 전극(5)의 외주 끝에서의 전계 집중의 양쪽을 완화하기 위해, 종단 웰 영역(2) 위에 있어서 표면 전극(5)의 외주 끝과 종단 웰 영역(2)의 외주 끝의 거리를 확보할 필요가 있다.
도 6 및 도 7은, 표면 전극(5)의 외주 끝과 종단 웰 영역(2)의 외주 끝 또는 고농도 종단 웰 영역(2a)의 외주 끝의 거리를 변경했을 때의 표면 전극(5)의 외주 끝에 있어서의 스위칭시의 전계 강도를 시뮬레이션한 결과이다. 도 6에 있어서, 종축은 표면 전극(5)의 외주 끝에 있어서의 전계 강도를 나타내고, 횡축은 표면 전극(5)의 외주 끝과 종단 웰 영역(2)의 외주 끝의 거리 E를 나타내고 있고, 도 7에 있어서, 종축은 표면 전극(5)의 외주 끝에 있어서의 전계 강도를 나타내고, 횡축은 표면 전극(5)의 외주 끝과 고농도 종단 웰 영역(2a)의 외주 끝의 거리 D를 나타내고 있다. 또한, 양 도면에 있어서, 다이아몬드 마커는 dV/dt의 값이 20kV/μs, 사각 마커는 dV/dt의 값이 30kV/μs, 삼각 마커는 dV/dt의 값이 40kV/μs, 원형 마커는 dV/dt의 값이 50kV/μs인 경우에 있어서의 시뮬레이션 결과이다.
도 8은, 도 6 및 도 7의 시뮬레이션 결과를 산출하기 위한 시뮬레이션 모델을 나타낸 단면도다. 도 8에 나타낸 시뮬레이션 모델에 있어서, 각 구성요소의 배치와 구조, 및 각 구성요소의 두께와 농도 중, 표면 전극(5)의 외주 끝의 위치 이외에 대해서는, 전술한 본 실시형태와 동일하게 한다. 도 6에 있어서의 시뮬레이션에서는 종단 웰 영역(2)의 외주 끝과 고농도 종단 웰 영역(2a)의 거리를 15㎛로 고정하고 표면 전극(5)의 외주 끝과 종단 웰 영역(2)의 외주 끝의 거리 E를 변경하고 있고, 도 7에 있어서의 시뮬레이션에서는, 표면 전극(5)의 외주 끝과 종단 웰 영역(2)의 외주 끝의 거리 E를 13㎛로 고정한 후에 표면 전극(5)의 외주 끝과 고농도 종단 웰 영역(2a)의 외주 끝의 거리 D를 변경하고 있다.
이때, 도 6 내지 도 8에 있어서, 거리 D 및 거리 E는 모두 기준점으로부터 내주측(도 8에 있어서 좌측)을 양 방향으로 하는 수평 방향의 거리이며, 거리 D는 고농도 종단 웰 영역(2a)의 외주 끝을 기준점으로 하고, 거리 E는 종단 웰 영역(2)의 외주 끝을 기준점으로 하여, 각각 표면 전극(5)의 외주 끝까지의 거리를 나타내고 있다. 또한, 표면 전극(5)의 외주 끝, 종단 웰 영역(2)의 외주 끝, 및 고농도 종단 웰 영역(2a)의 외주 끝의 단부면이 각각 경사져 있는 경우에는, 표면 전극(5)의 외주 끝은 외주 하단을 기준으로 하고, 종단 웰 영역(2) 및 고농도 종단 웰 영역(2a)은 외주 상단을 기준으로 하여, 거리 D 및 거리 E를 산출한다.
또한, 해당 시뮬레이션에 있어서 표면 전극(5)의 외주 끝에 있어서의 전계 강도란 표면 전극(5)의 외주 끝의 하단에 있어서의 전계 강도를 나타낸 것으로 하지만, 실제로는 표면 전극(5)의 외주 끝 하단은 특이점으로 되기 때문에, 도 8에 나타낸 점 B에 있어서의 전계 강도, 구체적으로는 표면 전극(5)의 외주 하단보다도 X 방향으로 10nm 외주측의 점에 있어서의 전계 강도를 산출하고 있다(이하에서 설명하는 다른 시뮬레이션 결과에 있어서도 마찬가지.). 이때, 도 8에 나타낸 시뮬레이션 모델은, 도 1a에 나타낸 탄화 규소 반도체장치(100)의 우측 절반에 대응한다는 것은 말할 필요도 없다.
도 6에 나타낸 것과 같이, 표면 전극(5)의 외주 끝과 종단 웰 영역(2)의 외주 끝의 거리 E를 크게 함에 따라 스위칭시의 전계 강도를 완화할 수 있다. 특히 거리 E를 15㎛ 이상으로 함으로써 전계완화 효과를 충분히 얻을 수 있고, 15㎛ 이상에서는 전계완화 효과가 포화해 간다. 이와 같이 스위칭시에 발생하는 변위 전류에 의해 생기는 전압 강하가 가장 커지는 종단 웰 영역(2)의 외주 끝과 기준 전위로 되는 표면 전극(5)의 외주 끝의 거리가 충분히 확보됨으로써, 종단 웰 영역(2)의 외주 끝과 표면 전극(5)의 외주 끝 사이의 등전위선의 밀도가 완화되기 때문에, 표면 전극(5)의 외주 끝에 있어서의 전계를 완화할 수 있다. 도 6에 나타낸 시뮬레이션 결과는 이와 같은 요인에 기인하는 것으로 생각된다. 또한, 스위칭시의 전압 변동량 dV/dt가 커짐에 따라 전계 강도가 높아져, 종래의 실리콘 반도체장치보다도 고속으로 동작하는 것이 기대되는 탄화 규소 반도체장치에 있어서, 스위칭시에 있어서 특히 전계 강도가 문제로 된다는 것을 알 수 잇다.
이와 같은 결과를 근거로 하여, 본 실시형태에서는, 표면 전극(5)의 외주 끝을 종단 웰 영역(2)의 외주 끝에 대하여 15㎛ 이상 내측에 설치함으로써, 스위칭시의 변위 전류에 의해 발생하는 전계를 완화하고 있다.
더구나, 도 7에 나타낸 것과 같이, 표면 전극(5)의 외주 끝과 고농도 종단 웰 영역(2a)의 외주 끝의 거리 D를 크게 함에 따라 스위칭시의 전계 강도를 저감할 수 있다. 특히, 거리 D를 2㎛ 이상으로 함으로써 전계완화 효과를 충분히 얻을 수 있고, 2㎛ 이상에서는 전계완화 효과가 포화해 간다. 또한, 도 6의 결과와 마찬가지로, 전압 변동량 dV/dt가 커짐에 따라 전계 강도가 높아진다. 도 7에 나타낸 시뮬레이션 결과는, 이하와 같은 요인에 기인하는 것으로 생각된다.
고농도 종단 웰 영역(2a)은, 종단 웰 영역(2)보다도 시트 저항이 낮아지기 때문에, 고농도 종단 웰 영역(2a) 내부에서는 변위 전류에 의해 생기는 전압 강하가 낮아진다. 그리고, 표면 전극(5)의 외주 끝이 고농도 종단 웰 영역(2a) 위에 위치함으로써, 표면 전극(5)의 외주 끝에 있어서의 전계가 완화되지만, 표면 전극(5)의 외주 끝이 고농도 종단 웰 영역(2a)과 종단 웰 영역(2)과의 경계 부근 위에 위치하는 경우에는 전위가 높은 종단 웰 영역(2)측으로부터의 전계의 영향을 받기 때문에, 충분한 전계완화 효과가 얻어지지 않는다. 그 때문에, 표면 전극(5)의 외주 끝이 전위가 낮은 고농도 종단 웰 영역(2a) 위에 있어서 소정 거리 이상 내주측, 구체적으로는 2㎛ 이상 내측에 설치됨으로써, 표면 전극(5)의 외주 끝에 있어서의 전계를 더욱 효과적으로 완화할 수 있다.
이와 같은 결과를 근거로 하여, 본 실시형태에서는, 표면 전극(5)의 외주 끝을 고농도 종단 웰 영역(2a)의 외주 끝에 대하여 2㎛ 이상 내측에 설치함으로써, 스위칭시의 변위 전류에 의해 발생하는 전계를 완화하고 있다. 또한, 본 실시형태와 같이, 쇼트키 전극(4)과 고농도 종단 웰 영역(2a)이 직접 콘택함으로써, 변위 전류 경로에 있어서의 콘택 저항을 저감할 수 있기 때문에, 스위칭시에 발생하는 전계를 한층 더 완화시킬 수 있다.
이때, 도 6 및 도 7에 있어서는 도시를 하고 있지 않지만, 정적인 오프 상태(dV/dt=0)에 있어서는, 변위 전류가 흐르지 않는 것과, 애노드 전극 및 캐소드 전극에 인가되는 전압이 종단 웰 영역(2)과 탄화 규소 반도체층(1b)의 공핍층에 의해 유지되는 것에 기인하여, 적어도 표면 전극(5)의 외주 끝이 종단 웰 영역(2) 위에 존재하고 있으면, 표면 전극(5)의 외주 끝의 위치에 상관없이, 표면 전극(5)의 외주 끝에 관한 전계는 수 104[V/cm] 오더(order) 정도로 되어, 문제가 되는 일은 없다. 그렇지만, 상기한 것과 같이 스위칭시에 있어서는, 표면 전극(5)의 외주 끝에 관한 전계가 수 105[V/cm] 오더를 초과하는 일도 있기 때문에, 표면 전극(5)의 외주 끝의 위치를 조정할 필요가 있다.
그런데, 스위칭시의 변위 전류에 의해 발생하는 전계를 완화하기 위해, 종단 웰 영역(2) 전체의 P형 불순물 농도를 높게 하여, 종단 웰 영역(2) 내부의 시트 저항을 저감하는 것이 생각된다. 그렇지만, 종단 웰 영역(2)의 P형 불순물 농도를 높게 해 가면, 정적인 오프 상태에 있어서 탄화 규소 반도체층(1b) 내부의 전계가 증대하여 어밸런쉬 항복 전압이 저하할 우려가 있다. 이때, 어밸런쉬 항복 전압이란, 탄화 규소 반도체장치에 인가하는 전압을 서서히 크게 했을 때에, 탄화 규소 반도체층에 있어서 어밸런쉬 항복이 생기는 시점의 인가전압을 말하는 것으로 한다.
도 9는, 종단 웰 영역(2)의 단위면적당의 P형 불순물 양[cm-2]과 어밸런쉬 항복 전압의 관계를 나타낸 시뮬레이션 결과이고, 도 10은, 도 9의 시뮬레이션 결과를 얻기 위해서 사용한 시뮬레이션 모델의 단면도다. 도 10에 나타낸 시뮬레이션 모델에서는, 본 실시형태에 관한 탄화 규소 반도체장치(100)와 비교하여, 고농도 종단 웰 영역(2a)을 설치하지 않고 있는 점, 및 FLR(Field limiting Ring) 영역(10)을 설치하고 있는 점에서 상위하지만, 다른 구성에 대해서는 동일하며 3.3kV의 내압설계에서 탄화 규소 반도체층(1b)의 두께와 불순물 농도를 설계하고 있다.
도 9에 나타낸 것과 같이, 종단 웰 영역(2)의 단위면적당의 P형 불순물 양이 증대함에 따라, 어밸런쉬 항복 전압이 저하해 버린다. 이것은, 정적인 오프 상태에 있어서 탄화 규소 반도체층(1b) 내부의 종단 웰 영역(2)의 단부에 있어서의 전계가, P형 불순물 양의 증가와 함께 증대하는 것에 기인한다. 그 때문에, 스위칭시의 변위 전류에 의한 전계완화를 목적으로 종단 웰 영역(2)의 P형 불순물 양을 지나치게 증가시키면, 탄화 규소 반도체층(1b)의 어밸런쉬 항복 전압이 저하하기 때문에 소자 내압이 저하할 우려가 있다. 즉, 정적인 오프 상태에 있어서의 전계에 의해 정해지는 내압(정내압)과 동적인 스위칭시의 전계에 의해 정해지는 내압(동내압)은 트레이드오프의 관계에 있다.
따라서, 본 실시형태에서는, 종단 웰 영역(2) 전체의 P형 불순물 양은, 1.0×1013/㎠∼1×1014/㎠(더욱 바람직하게는, 2.0×1013/㎠∼5×1013/㎠)로 하고, 종단 웰 영역(2) 내부의 일부에만 고농도 종단 웰 영역(2a)을 설치함으로써, 어밸런쉬 항복 전압의 저하를 억제하면서, 스위칭시의 변위 전류에 의해 생기는 전계완화를 꾀하고 있다. 더구나, 상기한 것과 같이, 표면 전극(5)의 외주 끝의 위치를, 고농도 종단 웰 영역(2a)의 외주 끝에 대하여 2㎛ 이상 내측, 종단 웰 영역(2)의 외주 끝에 대하여 15㎛ 이상 내측에 설치함으로써, 어밸런쉬 항복 전압의 저하를 초래하지 않고, 스위칭시의 변위 전류에 의해 생기는 전계를 한층 더 완화하고 있다.
한편, 도 11은, 고농도 종단 웰 영역(2a)의 단위면적당의 P형 불순물 양과 스위칭시에 있어서의 표면 전극(5)의 외주 끝에 있어서의 전계 강도의 관계를 나타낸 시뮬레이션 결과이다. 도 11에 있어서의 시뮬레이션 결과는, 도 8에 나타낸 시뮬레이션 모델을 사용하고 있고, 표면 전극(5)의 외주 끝과 종단 웰 영역(2)의 외주 끝의 거리는 13㎛로 고정하고 고농도 웰 영역 2a의 외주 끝과 종단 웰 영역(2)의 외주 끝의 거리는 15㎛로 고정하고 있다. 또한, 도 11에 있어서, 다이아몬드 마커는 dV/dt의 값이 20kV/μs, 사각 마커는 dV/dt의 값이 30kV/μs, 삼각 마커는 dV/dt의 값이 40kV/μs, 원형 마커는 dV/dt의 값이 50kV/μs인 경우에 있어서의 시뮬레이션 결과이다. 이때, 도 11에 있어서 일점쇄선으로 나타낸 세로선은, P형 불순물 양이 2.0×1014/㎠이 되는 위치를 나타내고 있다.
도 11에 나타낸 것과 같이, 고농도 종단 웰 영역(2a)의 P형 불순물 양이 증가함에 따라 스위칭시의 전계 강도가 완화되고 있고, 2.0×1014/㎠을 초과하면 전계완화 효과가 포화해 간다. 그 때문에, 고농도 종단 웰 영역(2a)의 P형 불순물 양은, 2.0×1014/㎠ 이상으로 하는 것이 바람직하다. 한편, 부분적으로 고농도 종단 웰 영역(2a)을 설치하고 있다고는 해도, 고농도 종단 웰 영역(2a)의 P형 불순물 양이 지나치게 증대하면, 상기한 것과 같이 어밸런쉬 항복 전압이 저하할 우려가 있기 때문에, 고농도 종단 웰 영역(2a)의 P형 불순물 양은, 1.0×1015/㎠ 이하로 하는 것이 바람직하다. 즉, 본 실시형태와 같이 고농도 종단 웰 영역(2a)의 P형 불순물 양은, 2.0×1014/㎠∼1×1015/㎠로 함으로써, 스위칭시의 변위 전류에 의해 발생하는 전계를 완화할 수 있다.
전술한 것과 같이, 본 실시형태에서는, 종단 웰 영역(2)을, 고농도 종단 웰 영역(2a)을 제외하고 일정한 불순물 양으로 했지만, 소위 JTE(Junction Termination Extension) 영역으로 불리는 탄화 규소 반도체층(1b)의 외주측을 향함에 따라 불순물 농도가 저하하는 구성으로 하여도 상관없다. 예를 들면, 본 실시형태에 관한 탄화 규소 반도체장치(100)에 있어서, 종단 웰 영역(2)보다도 외주측에 종단 웰 영역(2)에 접하여, 종단 웰 영역(2)보다도 P형 불순물 양이 낮은 저농도 종단 웰 영역을 설치하는 것으로 하면 된다.
또한, 본 실시형태에서는, 탄화 규소 반도체로 구성된 SBD에 대해 예시했지만, 도 12에 나타낸 것과 같은, 소위 JBS(Junction Barrier Schottky diode)나 MPS(Merged PiN Schottky diode)로 불리는 구성으로서 해도 상관없다. 즉, 탄화 규소 반도체층(1b)의 활성 영역 내에 있어서, 쇼트키 전극(4)과 오믹 콘택하는 P형의 활성 웰 영역(11)과, 활성 웰 영역(11) 내부에 설치되는 P형의 고농도 활성 웰 영역(11a)을 복수 구비하는 것으로 하고, 쇼트키 전극(4)이 탄화 규소 반도체층(1b)과 쇼트키 콘택하는 영역과 오믹 콘택하는 영역의 양쪽이 혼재하도록 구성해도 된다. 또한, JBS 구조와 MPS 구조에 있어서, 고농도 활성 웰 영역(11a)을 생략하는 것으로 해도 된다.
또한, 본 실시형태에서는, 종단 웰 영역(2)과 고농도 종단 웰 영역(2a)을 설치하는 것으로 했지만, 도 13에 나타낸 것과 같이, 종단 웰 영역(2)보다도 외주측의 탄화 규소 반도체층(1b) 내부에 있어서, 이격되는 복수의 FLR 영역(10)을 설치하는 것으로 해도 된다. FLR 영역(10)은, P형의 불순물 영역이며, 예를 들면, 종단 웰 영역(2)과 동일한 P형 불순물 양으로 한다. 또한, 평면에서 볼 때, 종단 웰 영역(2)과 마찬가지로, FLR 영역(10)은 링 형상의 형상을 이루고 있다(미도시).
또한, 본 실시형태와 같은 구성으로 함으로써, 표면 전극(5)의 외주 끝, 특히 외주 하단의 전계를 완화할 수 있지만, 이와 같은 경우, 표면 전극(5)의 외주 상단에 있어서의 전계를 완화하기 위해, 표면 전극(5)의 외주 끝의 형상을 테이퍼 형상으로 하는 것으로 해도 된다. 도 14에, 본 실시형태에 관한 탄화 규소 반도체장치(100)의 외주 끝을 테이퍼 형상으로 변형한 경우에 대해 예시한다.
도 14에 있어서, 표면 전극(5)의 외주 끝에는 테이퍼부(5a)가 설치되어 있다. 본 실시형태와 같이 종단 웰 영역(2) 내부에 고농도 종단 웰 영역(2a)을 설치한 경우, 표면 전극(5)의 외주 하단에 있어서의 전계를 효과적으로 완화할 수 있다. 그 때문에, 표면 전극(5)의 외주 상단 주변에 있어서의 전계완화를 꾀함으로써, 필드 절연막(3)과 표면 보호막(6)에 인가되는 전계를 한층 더 완화하여, 탄화 규소 반도체장치의 신뢰성을 향상시키는 것이 기대된다. 따라서, 도 14에 나타낸 것과 같이, 표면 전극(5)의 외주 끝에 테이퍼부를 설치함으로써, 표면 전극(5)의 외주 상단의 주변의 등전위면의 곡률을 완화하여, 외주 상단에 있어서의 전계를 완화할 수 있다.
이때, 테이퍼부(5a)로 특정하는 테이퍼 형상이란, 표면 전극(5)의 외주 끝의 상단 위치가 하단 위치에 대하여 내주측으로 후퇴하고 있는 형상을 말한다. 외주 상단의 후퇴량은, 표면 전극(5)의 두께에 대하여, 40%∼100%로 하는 것이 바람직하다. 또한, 도 14에 있어서는, 테이퍼부(5a)의 단부면이 평탄한 것과 같이 도시하고 있지만, 전계 집중 포인트의 한개가 되는 외주 상단의 전계 완화가 목적이기 때문에, 테이퍼부(5a)의 단부면은 엄밀하게 평탄한 형상일 필요는 없고, 표면 전극(5)의 외주 하단에 대하여 외주 상단이 내주측으로 후퇴하고 있는 것과 같은 형상이면 된다.
또한, 본 실시형태에 관한 탄화 규소 반도체장치(100), 및 도 12 또는 도 14에 나타낸 본 실시형태에 관한 탄화 규소 반도체장치의 변형예는, 본 발명의 범위내에 있어서 적절히 조합할 수 있다는 것은 말할 필요도 없다. 예를 들면, 도 12에 나타낸 JBS 구조에, 도 13에 나타낸 FLR 영역(10)을 조합시키는 것도 가능하고, 그 밖의 조합에 대해서도 본 발명의 범위 내에 당연히 포함된다.
1 탄화 규소 기판, 1a 기판층, 1b 탄화 규소 반도체층, 2 종단 웰 영역, 2a 고농도 종단 웰 영역, 3 필드 절연막, 4 쇼트키 전극, 4a 에칭 잔류물, 5 표면 전극, 6 표면 보호막, 7 이면 전극, 8 금속막, 9 레지스트 막, 10 FLR 영역, 11 활성 웰 영역, 11a 고농도 활성 웰 영역, 100 탄화 규소 반도체장치.

Claims (10)

  1. 제1 도전형의 탄화 규소 반도체층과,
    상기 탄화 규소 반도체층의 표면 위에 형성된 필드 절연막과,
    상기 탄화 규소 반도체층의 표면 위에 상기 필드 절연막보다도 내주측에 형성되는 동시에, 외주 끝이 상기 필드 절연막에 올라타 형성된 쇼트키 전극과,
    상기 쇼트키 전극을 덮고, 상기 쇼트키 전극의 상기 외주 끝을 넘어서 상기 필드 절연막 위로 뻗는 표면 전극과,
    상기 탄화 규소 반도체층 내부의 상부에 있어서 상기 쇼트키 전극의 일부와 접해서 형성되고, 상기 탄화 규소 반도체층 내부에 있어서 상기 표면 전극의 외주 끝보다도 외주측으로 뻗는 제2 도전형의 종단 웰 영역과,
    상기 종단 웰 영역 내부에 형성되고, 제2 도전형의 불순물 농도가 상기 종단 웰 영역보다도 높은 제2 도전형의 고농도 종단 웰 영역을 구비하고,
    상기 표면 전극의 외주 끝은, 상기 종단 웰 영역의 외주 끝보다도 15㎛ 이상 내측에 존재하며,
    상기 표면 전극의 외주 단부에는, 테이퍼부가 설치된 것을 특징으로 하는 탄화 규소 반도체장치.
  2. 제1 도전형의 탄화 규소 반도체층과,
    상기 탄화 규소 반도체층의 표면 위에 형성된 필드 절연막과,
    상기 탄화 규소 반도체층의 표면 위에 상기 필드 절연막보다도 내주측에 형성되는 동시에, 외주 끝이 상기 필드 절연막에 올라타 형성된 쇼트키 전극과,
    상기 쇼트키 전극을 덮고, 상기 쇼트키 전극의 상기 외주 끝을 넘어서 상기 필드 절연막 위로 뻗는 표면 전극과,
    상기 탄화 규소 반도체층 내부의 상부에 있어서 상기 쇼트키 전극의 일부와 접해서 형성되고, 상기 탄화 규소 반도체층 내부에 있어서 상기 표면 전극의 외주 끝보다도 외주측으로 뻗는 제2 도전형의 종단 웰 영역과,
    상기 종단 웰 영역 내부에 형성되고, 제2 도전형의 불순물 농도가 상기 종단 웰 영역보다도 높은 제2 도전형의 고농도 종단 웰 영역을 구비하고,
    상기 표면 전극의 외주 끝은, 상기 고농도 종단 웰 영역의 외주 끝보다도 2㎛ 이상 내측에 존재하며,
    상기 표면 전극의 외주 단부에는, 테이퍼부가 설치된 것을 특징으로 하는 탄화 규소 반도체장치.
  3. 제1 도전형의 탄화 규소 반도체층과,
    상기 탄화 규소 반도체층의 표면 위의 일부에 형성된 필드 절연막과,
    상기 탄화 규소 반도체층의 표면 위의 일부에 상기 필드 절연막보다도 내주측에 형성되는 동시에, 외주 끝이 상기 필드 절연막에 올라타 형성된 쇼트키 전극과,
    상기 쇼트키 전극을 덮고, 상기 쇼트키 전극의 상기 외주 끝을 넘어서 상기 필드 절연막 위로 뻗는 표면 전극과,
    상기 탄화 규소 반도체층 내부의 상부에 있어서 상기 쇼트키 전극의 일부와 접해서 형성되고, 상기 탄화 규소 반도체층 내부에 있어서 상기 표면 전극의 외주 끝보다도 외주측으로 뻗는 제2 도전형의 종단 웰 영역과,
    상기 종단 웰 영역 내부에 형성되고, 제2 도전형의 불순물 농도가 상기 종단 웰 영역보다도 높은 제2 도전형의 고농도 종단 웰 영역을 구비하고,
    상기 고농도 종단 웰 영역에 포함되는 단위면적당의 제2 도전형의 불순물 양은 2.0×1014cm-2 이상이며,
    상기 표면 전극의 외주 단부에는, 테이퍼부가 설치된 것을 특징으로 하는 탄화 규소 반도체장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 고농도 종단 웰 영역 위에 상기 표면 전극의 외주 끝이 존재하는 것을 특징으로 하는 탄화 규소 반도체장치.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 필드 절연막의 두께는, 0.5㎛ 이상인 것을 특징으로 하는 탄화 규소 반도체장치.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 고농도 종단 웰 영역과 상기 쇼트키 전극의 일부가 콘택하고 있는 것을 특징으로 하는 탄화 규소 반도체장치.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 종단 웰 영역에 포함되는 단위면적당의 제2 도전형의 불순물 양은, 1.0×1013/㎠∼1.0×1014/㎠인 것을 특징으로 하는 탄화 규소 반도체장치.
  8. 삭제
  9. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 쇼트키 전극은, Ti, Mo, Ni, Au의 적어도 어느 한 개의 금속을 포함하는 것을 특징으로 하는 탄화 규소 반도체장치.
  10. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 표면 전극은, Al, Cu, Mo, Ni의 적어도 어느 한 개의 금속을 포함하는 것을 특징으로 하는 탄화 규소 반도체장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6649198B2 (ja) * 2016-07-14 2020-02-19 トヨタ自動車株式会社 半導体装置とその製造方法
US10483110B2 (en) 2016-07-26 2019-11-19 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing semiconductor device
JP6558385B2 (ja) * 2017-02-23 2019-08-14 トヨタ自動車株式会社 半導体装置の製造方法
CN110582853B (zh) * 2017-05-12 2022-11-11 三菱电机株式会社 半导体装置和电力变换装置
CN109560142B (zh) * 2018-10-29 2021-11-30 厦门市三安集成电路有限公司 新型碳化硅结势垒肖特基二极管及其制作方法
US11804555B2 (en) * 2019-01-29 2023-10-31 Mitsubishi Electric Corporation Semiconductor device and power conversion device
JP7258668B2 (ja) 2019-06-13 2023-04-17 三菱電機株式会社 半導体装置、及び、半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007235064A (ja) * 2006-03-03 2007-09-13 Matsushita Electric Ind Co Ltd ショットキーバリア半導体装置及びその製造方法
JP2009231321A (ja) 2008-03-19 2009-10-08 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012124329A (ja) * 2010-12-08 2012-06-28 Rohm Co Ltd ＳｉＣ半導体装置
JP2013074148A (ja) * 2011-09-28 2013-04-22 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288426A (ja) * 1985-06-17 1986-12-18 Matsushita Electronics Corp アルミニウム膜のテ−パエツチング方法
JP3708057B2 (ja) 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
JP2005286197A (ja) 2004-03-30 2005-10-13 Shindengen Electric Mfg Co Ltd 半導体装置およびその製造方法
JP2008124362A (ja) 2006-11-15 2008-05-29 Mitsubishi Electric Corp 半導体装置とその製造方法
JP2008251772A (ja) 2007-03-30 2008-10-16 Toshiba Corp 半導体装置
JP2008252143A (ja) 2008-07-17 2008-10-16 Mitsubishi Electric Corp 半導体装置
JP5928101B2 (ja) 2012-03-30 2016-06-01 富士電機株式会社 ＳｉＣ半導体デバイスの製造方法
JP6202944B2 (ja) * 2013-08-28 2017-09-27 三菱電機株式会社 炭化珪素半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007235064A (ja) * 2006-03-03 2007-09-13 Matsushita Electric Ind Co Ltd ショットキーバリア半導体装置及びその製造方法
JP2009231321A (ja) 2008-03-19 2009-10-08 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012124329A (ja) * 2010-12-08 2012-06-28 Rohm Co Ltd ＳｉＣ半導体装置
JP2013074148A (ja) * 2011-09-28 2013-04-22 Mitsubishi Electric Corp 半導体装置およびその製造方法

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