CN103904131A - 肖特基势垒二极管及其制造方法 - Google Patents

肖特基势垒二极管及其制造方法 Download PDF

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Abstract

本发明涉及—种肖特基二极管，包括：设置在n+型碳化硅衬底的第一表面的n-型外延层；设置在n-型外延层内，且设置在n+型碳化硅衬底的第一表面的第一部分上的多个n型柱区；设置在n-型外延层内，且在垂直于n型柱区的方向上延伸的p型区域；多个P+区域，n-型外延层被设置在其表面，且它们与n型柱区和p型区域分隔；设置在n-型外延层和P+区域上的肖特基电极；设置在n+型碳化硅衬底的第二表面的欧姆电极。

Description

肖特基势垒二极管及其制造方法
相关申请的交叉引用
本申请要求2012年12月27日在韩国知识产权局提交的韩国专利申请号NO.10-2012-0155379的优先权，此处通过参考而整体引入本文。
技术领域
本发明涉及一种包括碳化硅(SiC)的肖特基势垒二极管及其制造方法。
背景技术
肖特基势垒二极管(SBD)不使用PN结，不像一般的PN二极管，其使用金属和半导体结合的肖特基结，表现出快速转换特性，并且具有开启电压低于PN二极管的特性。
在传统的SBD中，为了改进降低漏电流的特性，通过应用结型势垒肖特基(JBS)的结构，并通过在施加反向电压时，重叠扩散的PN二极管耗尽层，拦截漏电流和提高击穿电压，其中在结型势垒肖特基的结构中，在肖特基势垒部分的下端部分形成P+区域。
但是，因为存在于肖特基结中的P+区域与n-外延层或n-漂移层和成为正向电流路径的肖特基电极的接触面积减小，这样带来的问题是电阻值增加和SBD的导通电阻增加。
在背景技术部分公开的上述信息仅仅是为了加强对本发明的背景知识的理解。
发明内容
本发明提供一种SBD及其制造方法，当施加正向电压时，其具有降低的SBD导通电阻的优点。
本发明进一步提供一种SBD及其制造方法，当施加反向电压时，其具有防止SBD的击穿电压降低的优点。
本发明的一个示例性实施例提供了一种肖特基势垒二极管，包括：n-型外延层，设置在n+型碳化硅衬底的第一表面；多个n型柱区，设置在n-型外延层内，且设置在n+型碳化硅衬底的第一表面的第一部分上；p型区域，设置在n-型外延层内，且在垂直于n型柱区的方向上延伸；多个P+区域，n-型外延层被设置在其表面，且它们与n型柱区和p型区域分开；肖特基电极，设置在n-型外延层和P+区域上；欧姆电极，设置在n+型碳化硅衬底的第二表面，其中p型区域被设置在n型柱区的上表面和n+型碳化硅衬底的第一表面之间。
n型柱区的掺杂浓度比n-型外延层的掺杂浓度大。
p型区域可被设置在对应于邻近于n+型碳化硅衬底的第一表面的第一部分的n+型碳化硅衬底的第一表面的第二部分的部分。
P+区域可被设置在对应于n+型碳化硅衬底的第一表面的第二部分的部分。
p型区域和P+区域可被设置在n型柱区之间的相应部分。
本发明的另一个实施例提供了一种制造肖特基势垒二极管的方法，该方法包括：在n+型碳化硅衬底的第一表面上形成第一缓冲层图案，该第一缓冲层图案露出n+型碳化硅衬底的第一表面的第一部分；利用第一外延生长，在n+型碳化硅衬底的第一表面的第一部分上形成多个n型柱区；通过去除第一缓冲层图案，使与n+型碳化硅衬底的第一表面的第一部分相邻的n+型碳化硅衬底的第一表面的第二部分露出；在n型柱区上形成第二缓冲层图案；利用第二外延生长，在n+型碳化硅衬底的第一表面的第二部分中形成第一预备n-型外延层，并且利用第三外延生长，在第一预备n-型外延层上形成p型区域；去除部分p型区域，并利用第四外延生长，在第一预备n-型外延层和p型区域上形成第二预备n-型外延层；去除第二缓冲层图案，并利用第五外延生长，在第二预备n-型外延层和n型柱区上完成n-型外延层；通过注入P+离子到n-型外延层的表面形成多个P+区域；在P+区域和n-型外延层上形成肖特基电极；在n+型碳化硅衬底的第二表面形成欧姆电极，其中p型区域形成在n型柱区的上表面和n+型碳化硅衬底的第一表面之间。
n型柱区和第一缓冲层图案可具有相同的厚度。
n型柱区和第二预备n-型外延层可具有相同的厚度。
因此，依据本发明的典型实施例，在SBD中，通过在n-型外延层内设置具有掺杂浓度大于n-型外延层的n型柱区，当施加SBD的正向电压时，SBD的导通电阻能显著地减小。
进一步的，通过在n-型外延层中的n型柱区的上表面和n+型碳化硅衬底之间设置p型区域，当施加SBD的正向电压时，可防止SBD的击穿电压降低。
附图说明
图1是示出根据本发明典型实施例的SBD的剖面图。
图2到8是连续示出根据本发明典型实施例的SBD的制造方法的剖面图。
图9A是示出当对传统SBD施加正向电压时的电子流和电流的示意图。
图9B是示出当对依据本发明典型实施例的SBD施加正向电压时的电子流和电流的示意图。
图10是示出对依据本发明典型实施例的SBD施加反向电压时的电场分布的模拟结果的示意图。
图11是示出沿附图10中线C-D的电场分布的图表。
具体实施方式
将参考附图详细地说明本发明的典型实施例。描述的实施例可以不同的方式修改，而不脱离本发明的精神和范围。这里介绍的典型实施例，为本领域技术人员提供了完整的公开内容并充分地将本发明的精神和范围传递给本领域技术人员。
在附图中，为了清楚，层的厚度和区域被夸大了。当描述一个层被设置在另一层或衬底上时，它的意思是层可被直接形成在另一层或衬底上，或者第三层可被插在它们中间。在说明书中，同样的数字指定同样的元件。
图1是示出根据本发明典型实施例的SBD的剖面图。
参考图1，在根据本发明典型实施例的SBD中，在n+型碳化硅衬底100的第一表面，设置n-型外延层400，且在与n+型碳化硅衬底100相反的n-型外延层400上，设置多个P+区域500。在n-型外延层400和P+区域500上，可设置肖特基电极600，且在与n+型碳化硅衬底100的第一表面相反的第二表面上，设置欧姆电极700。肖特基电极600可与n-型外延层400和P+区域500接触。
进一步的，在n+型碳化硅衬底100的第一表面，在n-型外延层400内，可设置掺杂浓度大于n-型外延层400的多个n型柱区200。n+型碳化硅衬底100的第一表面包括多个相邻的第一部分A和第二部分B，且n型柱区200可被设置在n+型碳化硅衬底100的第一表面的第一部分A上。
进一步的，p型区域300可被设置在n-型外延层400内。p型区域300可在垂直于n型柱区200的方向上被延伸，且与n+型碳化硅衬底100的第一表面分开设置。p型区域300可被设置在对应于n+型碳化硅衬底100的第一表面的第二部分B的部分，且设置在n型柱区200的上表面和n+型碳化硅衬底100的第一表面之间。
P+区域500与n型柱区200和p型区域300分开设置，且设置在对应于n+型碳化硅衬底100的第一表面的第二部分B的部分。即，P+区域500可设置在n型柱区200之间的相应部分。
因为n型柱区200的掺杂浓度大于n-型外延层400的掺杂浓度，当向SBD施加正向电压时，大多数的电子和电流流过n型柱区200。因此，当向SBD施加正向电压时，如果电子和电流流过n型柱区200和n-型外延层400，电子和电流接受较小的电阻，因此SBD的导通电阻就被减小了。
进一步的，当向SBD施加反向电压时，甚至在n-型外延层400和p型区域300下部的结合部分，还有n-型外延层400和P+区域500下部的结合部分也发生高电场分布，因此，电场分布在两个结合部分，由此，可防止击穿电压降低。
在下文中，将参考图1，以及2至8详细描述根据本发明的典型实施例的半导体元件的制造方法。
附图2至8是连续示出制造根据本发明典型实施例的SBD的方法的剖面图。
如图2所示，制备n+型碳化硅衬底100，并在n+型碳化硅衬底100的第一表面，形成第一缓冲层图案50。第一缓冲层图案50露出n+型碳化硅衬底100的第一表面的第一部分A。
如图3所示，在n+型碳化硅衬底100的第一表面的第一部分A进行第一外延生长，形成多个n型柱区200。n型柱区200和第一缓冲层图案50可具有相同的厚度。
如图4所示，通过去除第一缓冲层图案50，露出n+型碳化硅衬底100的第一表面的第二部分B，且在n型柱区200上形成第二缓冲层图案60。n+型碳化硅衬底100的第一表面的第二部分B可被设置成与n+型碳化硅衬底100的第一表面的第一部分A相邻。
如图5所示，在n+型碳化硅衬底100的第一表面的第二部分B上，通过第二外延生长形成第一预备n-型外延层410，并且在第一预备n-型外延层410上进行第三外延生长，形成p型区域300。在这种情况下，通过第二缓冲层图案60，n型柱区200不进行第二外延生长和第三外延生长。p型区域300的上表面位于在n型柱区200上表面的下方。
如图6所示，在去除部分p型区域300之后，在第一预备n-型外延层410和p型区域300上进行第四外延生长形成第二预备n-型外延层420。第二预备n-型外延层420可以具有与n型柱区200相同的厚度。在这种情况下，通过第二缓冲层图案60，n型柱区200不进行第四外延生长。
如图7所示，在去除第二缓冲层图案60之后，在第二预备n-型外延层420和n型柱区200上进行第五外延生长完成n-型外延层400。由于这样的处理，n型柱区200和p型区域300可位于n-型外延层400内。具体地，p型区域300可位于n型柱区200的上表面和n+型碳化硅衬底100的第一表面之间。n-型外延层400的掺杂浓度小于n型柱区200的掺杂浓度。
如图8所示，通过将P+离子注入到对应于n+型碳化硅衬底100的第一表面的第二部分B的n-型外延层400的表面，形成多个P+区域500。P+区域500可以与n型柱区200分隔开，且设置在对应于n+型碳化硅衬底100的第一表面的第二部分B的部分。即，P+区域500可以设置在n型柱区200之间的相应部分。
如图1所示，肖特基电极600可以形成在P+区域500和n-型外延层400上，并且在n+型碳化硅衬底100的第二表面形成欧姆电极700。肖特基电极600与P+区域500和n-型外延层400接触。
在下文中，将参考图9到11详细地描述根据本发明典型实施例的SBD的特性。
在图9A、9B和10中，较浅颜色代表电子流和电流少，较深的颜色代表电子和电流的数量更多。
图9A和9B是示出当对SBD施加正向电压时，电子流和电流的模拟结果的示意图。
图9A是示出当对传统SBD施加正向电压时，电子流和电流的示意图，而图9B是示出当对根据本发明典型实施例的SBD施加正向电压时，电子流和电流的示意图。
如图9A所示，当施加正向电压时，在传统的SBD中，电子和电流的数量大多在P+区域之间的肖特基结部分，随着向欧姆电极的方向推进，电子和电流的数量在减少。
如图9B所示，在根据本发明典型实施例的SBD中，当施加正向电压时，在P+区域之间的肖特基结部分中，大量的电子和电流流过n型柱区。即，当对SBD施加正向电压时，可以看出，与传统的SBD的导通电阻相比，根据本发明典型实施例的SBD的导通电阻被大大减小。
图10是示出对根据本发明典型实施例的SBD施加反向电压时，电场分布的模拟结果的示意图，图11是示出图10中沿线C-D的电场分布的图表。
如图10所示，在根据本发明典型实施例的SBD中，当施加反向电压，电子和电流的数量大多在n-型外延层400和P+区域500下部的结合部分，n-型外延层400和n型柱区200上部的结合部分，以及n-型外延层400和p型区域300下部的结合部分。
如图11所示，在n-型外延层400和P+区域500下部的结合部分，以及n-型外延层400和p型区域300下部的结合部分电场分布最高。图11的电场分布曲线图的积分值(integral value)表示击穿电压，由于p型区域300的存在，电场分布曲线图上升了。因此，电场分布曲线图的积分值也增加了。因此，在根据本发明典型实施例的SBD中，当施加反向电压时，可以看出击穿电压没有降低。
虽然已结合在此认为是实用的典型实施例描述了本发明，但应当理解的是，本发明并不被限定到公开的实施例，相反，本发明旨在覆盖包含在所附权利要求的精神和范围内的各种修改以及等效配置。

Claims (12)

1.一种肖特基势垒二极管，包括：
n-型外延层，被设置在n+型碳化硅衬底的第一表面上；
多个n型柱区，被设置在所述n-型外延层内，且被设置在所述n+型碳化硅衬底的第一表面的第一部分上；
p型区域，设置在所述n-型外延层内，且在垂直于所述n型柱区的方向上延伸；
多个P+区域，其中所述n-型外延层被设置在其表面，且与所述n型柱区和p型区域分开；
肖特基电极，设置在所述n-型外延层和所述P+区域上；
欧姆电极，设置在所述n+型碳化硅衬底的第二表面上，
其中所述p型区域被设置在所述n型柱区的上表面和所述n+型碳化硅衬底的第一表面之间。
2.如权利要求1所述的肖特基势垒二极管，其中所述n型柱区的掺杂浓度大于所述n-型外延层的掺杂浓度。
3.如权利要求2所述的肖特基势垒二极管，其中所述p型区域被设置在对应于与所述n+型碳化硅衬底的第一表面的第一部分相邻的所述n+型碳化硅衬底的第一表面的第二部分的部分。
4.如权利要求3所述的肖特基势垒二极管，其中所述P+区域被设置在对应于所述n+型碳化硅衬底的第一表面的第二部分的部分。
5.如权利要求4所述的肖特基势垒二极管，其中所述p型区域和所述P+区域被设置在所述n型柱区之间的对应部分。
6.一种制造肖特基势垒二极管的方法，所述方法包括：
在n+型碳化硅衬底的第一表面上形成第一缓冲层图案，所述第一缓冲层图案露出所述n+型碳化硅衬底的第一表面的第一部分；
利用第一外延生长，在所述n+型碳化硅衬底的第一表面的第一部分形成多个n型柱区；
通过去除所述第一缓冲层图案，使与所述n+型碳化硅衬底的第一表面的第一部分相邻的所述n+型碳化硅衬底的第一表面的第二部分露出；
在所述n型柱区上形成第二缓冲层图案；
利用第二外延生长，在所述n+型碳化硅衬底的第一表面的第二部分中形成第一预备n-型外延层，并且利用第三外延生长，在所述第一预备n-型外延层上形成p型区域；
去除部分p型区域，并利用第四外延生长，在所述第一预备n-型外延层和所述p型区域上形成第二预备n-型外延层；
去除所述第二缓冲层图案，并利用第五外延生长，在所述第二预备n-型外延层和所述n型柱区上完成n-型外延层；
通过将P+离子注入到所述n-型外延层的表面形成多个P+区域；
在所述P+区域和所述n-型外延层上形成肖特基电极；
在所述n+型碳化硅衬底的第二表面形成欧姆电极，
其中所述p型区域形成在所述n型柱区的上表面和所述n+型碳化硅衬底的第一表面之间。
7.如权利要求6所述的方法，其中所述n型柱区的掺杂浓度大于所述n-型外延层的掺杂浓度。
8.如权利要求7所述的方法，其中所述p型区域被形成在对应于所述n+型碳化硅衬底的第一表面的第二部分的部分中。
9.如权利要求8所述的方法，其中所述P+区域被形成在对应于所述n+型碳化硅衬底的第一表面的第二部分的部分中。
10.如权利要求9所述的方法，其中所述p型区域和所述P+区域被形成在所述n型柱区之间的对应部分。
11.如权利要求6所述的方法，其中所述n型柱区和所述第一缓冲层图案的厚度相同。
12.如权利要求11所述的方法，其中所述n型柱区和所述第二预备n-型外延层的厚度相同。
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