CN102694011A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN102694011A
CN102694011A CN2012100801602A CN201210080160A CN102694011A CN 102694011 A CN102694011 A CN 102694011A CN 2012100801602 A CN2012100801602 A CN 2012100801602A CN 201210080160 A CN201210080160 A CN 201210080160A CN 102694011 A CN102694011 A CN 102694011A
Authority
CN
China
Prior art keywords
district
type
electrode
type district
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012100801602A
Other languages
English (en)
Other versions
CN102694011B (zh
Inventor
野田隆夫
尾原亮一
佐野贤也
杉山亨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN102694011A publication Critical patent/CN102694011A/zh
Application granted granted Critical
Publication of CN102694011B publication Critical patent/CN102694011B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

根据一个实施例，一种半导体器件包括：第一导电类型的半导体层(10)；第二导电类型的第一区(3)，其被选择性设置在所述半导体层(10)的第一主表面中；第二导电类型的第二区，其被选择性设置在所述第一主表面中并且与第一区(3)相连接；第一电极(17)，其被设置为与半导体层(10)和第一区(3)相接触；第二电极，其被设置为与第二区相接触；以及第三电极(19)，其与半导体层中的与第一主表面相对的第二主表面电气连接。

Description

半导体器件
相关专利申请的交叉引用
本专利申请基于2011年3月23日提交的日本专利申请No.2011-065037，并且要求该日本专利申请No.2011-065037的优先权，在此以引用的方式将其全部内容并入本文。
技术领域
本文描述的实施例大体涉及一种半导体器件。
背景技术
氮化物半导体或者诸如碳化硅(SiC)之类的宽能隙半导体具有比硅(Si)的电介质击穿场强高十倍的电介质击穿场强。因此，该宽能隙半导体被期望用作实现高击穿电压和低损耗并且因此胜过硅器件的功率半导体器件的材料。例如，已经开发了包含SiC的肖特基势垒二极管(SBD)作为功率半导体器件，其具有比Si-PiN二极管更高的切换速度并且实现了更小的低损耗功率转换器。
SBD具有例如大的反向漏电流和低正向浪涌电流耐受性的问题。相反地，JBS二极管(结势垒肖特基二极管Junction Barrier Schottky Diode)和MPS二极管(合并PiN肖特基二极管Merged PiN Schottky Diode)都具有肖特基结和p-n结，JBS二极管和MPS二极管被优选用于减小反向漏电流并提高浪涌电流耐受性。
然而，当使用宽能隙半导体时，在p型半导体内难以形成具有低电阻的欧姆接触。因此，JBS或MPS结构不能足够地提高浪涌电流耐受性。此外，在这种情况下，因为p-n结区的电阻是高的，所以正向电流几乎不能在肖特基结区中流动。
因此开发一种由宽能隙半导体制成的并且能够实现更高浪涌电流耐受性和更高正向电流密度的SBD是必要的。
附图说明
图1A是示出根据实施例的半导体器件的平面图；
图1B是沿图1A中的线Ib-Ib截取的截面图；
图1C是沿图1A中的线Ic-Ic截取的截面图；
图2到图7是示出制造图1A、图1B和图1C所示的半导体器件的方法的截面图；
图8是示出根据实施例的半导体器件的正向特性的示意图；以及
图9是示出根据比较示例的半导体器件的平面图。
具体实施方式
通常，根据一个实施例，一种半导体器件包括：第一导电类型的半导体层；第二导电类型的第一区，其被选择性设置在该半导体层的第一主表面中；第二导电类型的第二区，其被选择性设置在第一主表面中并且与第一区连接；第一电极，其被设置为与该半导体层和该第一区接触；第二电极，其被设置为与该第二区接触；以及第三电极，其与半导体层的与第一主表面相对的第二主表面电气连接。
现在将参照附图来描述本发明的实施例。相同的附图标记在全部附图中表示相同的部分。将根据需要省略对相同的部分的详细描述，并且将根据需要解释不同的部分。注意，在下文将描述的实施例中，第一导电类型是n型，并且第二导电类型是p型。然而，第一导电类型可以是p型，并且第二导电类型可以是n型。
图1A、1B和1C是示出根据实施例的半导体器件100的视图。
半导体器件100例如是由SiC制成的SBD。图1A示意性示出了除阳极电极17之外的SBD的芯片表面的布局。图1B是沿图1A中的线Ib-Ib截取的截面图。图1C是沿图1A中的线Ic-Ic截取的截面图。
如图1A所示，半导体器件100包括第一p型区(第一区)3和第二p型区(第二区)5，该第一p型区3被选择性地设置在n型半导体层的n型SiC层(第一导电类型的半导体层)10的第一主表面10a中，并且该第二p型区5被选择性地设置并且与第一p型区3相连接。
第一p型区3形成在第一主表面10a中沿第一方向延伸的多个带(stripe)内。该第一方向是图1A中的竖直方向。第二p型区5沿垂直于第一方向的第二方向延伸。例如，如图1A所示，第二p型区5形成在沿水平方向延伸的带内。
第三p型区7被设置为包围该p型区3和和p型区5。沿着包括p型区3和p型区5的有源区与该有源区之外的端子区之间的边界设置该p型区7。该p型区7用作抑制在有源区的边缘发生边缘击穿的边缘端子(edgetermination)。该p型区7在下文将被称为边缘端子7。
如图1B所示，n型SiC层10例如被设置在n型SiC衬底13中。p型区3和边缘端子7被设置在n型SiC层10的第一主表面10a中。设置了N型区10b，其是由相邻的p型区3界定的n型SiC层10中的部分。
半导体器件100还包括阳极电极17，该阳极电极17用作第一电极并且被设置为与p型区3和n型区10b接触。阳极电极17还被设置为与边缘端子7的表面接触。
如图1C所示，半导体器件100还包括欧姆电极15，该欧姆电极15用作第二电极并且被设置在形成于n型SiC层10表面中的每个p型区5的表面中。如图1C所示，阳极电极17覆盖欧姆电极15。
半导体器件100还包括阴极电极19，阴极电极19用作第三电极并且被设置在n型SiC层10的与第一主表面10a相对的第二主表面10c中。阴极电极19例如被设置在n型SiC衬底13的下表面中并且与第二主表面10c电气连接。
根据该实施例的半导体器件100包括与n型SiC层10肖特基接触的阳极电极17，以及与p型区5欧姆接触的欧姆电极15。阳极电极17也与p型区3的表面接触。因为很难形成与p型SiC的欧姆接触，所以经常在阳极电极17和不具有欧姆电极15的p型区3之间形成肖特基接触。
接下来将参照图2、图3、图4、图5、图6和图7来描述制造半导体器件100的方法。
图2、图3、图4、图5、图6和图7是示出在相应的步骤中晶圆的局部剖视的示意图。图2、图4和图6对应于沿图1A中的线Ib-Ib截取的截面图。图3、图5和图7对应于沿图1A中的线Ic-Ic截取的截面图。
图2和图3示出了一种状态，在该状态中作为p型杂质的铝(Al)被离子注入到n型SiC层10的第一主表面10a中。由例如抗蚀剂制成的注入掩模21形成于第一主表面10a中。该注入掩模21具有开口21a、开口21b和开口21c。
如图2所示，选择性地将Al经由带形开口21a注入，以形成p型区3。同时，选择性地将Al经由开口21c注入，以形成边缘端子7。此外，选择性地将Al经由图3所示的开口21b注入以形成p型区5。设定Al的注入量(剂量)以使得Al的峰值浓度变为2×1018cm-3。
随后，通过例如湿法工艺将注入掩模21去除，并且执行退火。在例如1500℃或更高的温度完成退火以激活离子注入的Al。利用该工艺，p型区3和p型区5以及边缘端子7形成于n型SiC层10的表面中。
接着，形成与p型区5相接触的欧姆电极15。例如，通过例如真空沉积形成镍(Ni)膜作为预期的欧姆电极15。然后，如图4和图5所示，执行构图使得Ni膜在p型区3和n型区10b中被去除并且在p型区5中被保留。
然后，在例如500℃到700℃执行退火。由此在p型区5中形成欧姆电极15。在该实施例中，将边缘端子7上的Ni膜去除。然而，可以在保留在边缘端子7上的Ni膜的同时来形成欧姆电极15。
接着，如图6和图7所示，阳极电极17在n型SiC层10的第一主表面10a中形成，阴极电极19在第二主表面10c中形成。
例如使用通过溅射形成的钛(Ti)和Al的堆叠膜来作为阳极电极17。在这种情况下，Ti膜与p型区3和n型区10b的表面相接触。阳极电极17被形成为与p型区3、n型区10b和边缘端子7的表面相接触，并且覆盖欧姆电极15。另一方面，例如可使用通过真空沉积形成的Ni膜来作为阴极电极19。
在上述制造方法中，被离子注入到n型SiC层10中的Al在退火时不扩散。因此，p型区3和p型区5以及边缘端子7分别形成在与开口21a、开口21b和开口21c的尺寸相同的尺寸中。
在与作为带的延伸方向的第一方向垂直的第二方向上，开口21a优选被形成为0.5μm(含)到5μm(含)的宽度。相邻的p型区3之间的n型区10b的宽度Wn优选被设定为1μm(含)到5μm(含)。
例如，n型区10b的宽度Wn越小，反向漏电流以及阳极电极17与n型区10b之间的肖特基结的场强越小。
然而，如果n型区10b的宽度Wn太小，则耗尽层由于内建电压的缘故而从p型区3扩展到n型区10b的两侧上，并且n型区10b中的中性区变得相当窄。因此，正向电阻变大，从阳极电极17流向n型SiC层10的肖特基电流减小，导致了较小的载流量。
从p型区3扩展到n型区10b的耗尽层的宽度例如是大约0.3μm。因此，宽度Wn优选为至少1μm。
另一方面，当n型区10b的宽度Wn增加时，反向漏电流增大。当宽度Wn例如是大约5μm时，在施加反向偏压时的场强几乎等于p型区3中的场强的区域的宽度Ws大约是2μm。即，使Wd是从p型区3向n型区10b扩展的耗尽层的宽度，Ws由下式得出：
Ws＝Wn-2Wd        ...(1)
流向肖特基结的漏电流与经由p型区3流向p-n结的漏电流的比率由以下得出：
例如，当Ws是2μm，Wn是5μm，并且Wp＜Wn时，
0.2＜r＜0.4
稍后将解释Wp＜Wn的原因。
肖特基结或p-n结的漏电流包含大约一个量级的变化。因此，当r是0.2至0.4时，通过提供p型区3而获得的反向漏电流减小效果并不是那么大。即，优选通过使宽度Wn小于5μm来减小该漏电流。因此，宽度Wn优选在大约1μm至5μm的范围。
这允许在阳极和阴极之间施加反向偏压时，耗尽n型区10b并且减小在阳极电极17和n型区10b之间的肖特基结中的漏电流。
另一方面，p型区3的宽度Wp等于或小于n型区10b的宽度Wn。例如，当宽度Wn具有预定值时，可以通过使p型区3的宽度Wp更小来增加n型区10b的数量。这使得能够增加肖特基结的面积并且增大正向肖特基电流。
然而，当宽度Wp小于0.3μm时，p型区3底部的曲率半径减小。此时，当施加了反向偏压时，在p型区3底部的场强增大，导致击穿。因此，宽度Wp优选是0.5μm或更大。
为了增大正向肖特基电流，宽度Wp优选是0.5μm。然而，考虑到制造方法中的变化，宽度Wp优选大到一定程度。这可以抑制正向和反向伏安特性的变化并且防止制造产量的减小。
例如，当n型区面积与整个电极面积的比率是1/2或更小时，肖特基电流的减小是显著的。
因此，优选满足
1/2≤Wn/(Wn+Wp)                  ...(3)。
即，Wp≤Wn，并且宽度Wp优选在0.5μm至Wn的范围。例如，当Wn＝3μm时，Wp的适当的值是0.5μm至3μm。
垂直于延伸方向的开口21b的宽度优选在10μm至500μm的范围。即，使p型区5的宽度Lp比p型区3的宽度大两个量级。这允许减小流经形成欧姆电极15的p型区5的正向电流的密度，并且提高浪涌电流耐受性。另外，可以形成多个p型区5。
例如，如果p型区5的宽度Lp小于10μm，则肖特基电流在p型区5之下潜行(sneak)以不向p型区5和n型SiC层10之间的p-n结施加正向偏压，并且在施加正向偏压时，没有正向电流流经该p-n结。
另一方面，当宽度Lp较大时，正向电流容易流经p-n结，并且提高了浪涌电流耐受性。然而，因为n型区10b的面积相对减小，所以正向肖特基电流减小，并且降低了在正常操作中的切换速度。
因此，p型区5的面积优选是阳极电极17的面积的20％或更小。即，优选确定宽度Lp以满足
NxLp≤0.2xLe   ...(4)
其中N是p型区5的数量，并且Le是阳极电极在p型区3的延伸方向上的宽度(参见图1A、图1B和图1C)。
例如，当Le＝5mm，并且N＝4时，宽度Lp适当地在10μm至250μm的范围。例如，如图1A所示，在竖直的方向上可以布置三个p型区5，并且它们之间的间隔可以被设定在600μm至6000μm的范围之内。
相邻的p型区5之间的间隔被设定为在如此的范围之内：在这样的范围中，p型区3被维持在与肖特基结等电势以便不处于浮置状态。
例如，如果相邻的p型区5之间的间隔Lsp与p型区3的宽度Wp的比率Lsp/Wp太大，则与p型区5隔开的p型区3无法维持与肖特基结等电势。另外，假定在向肖特基结施加2V的电压的状态中，流向p型区3中的一个带的正向电流是1μA或更小。在这种情况下，为了维持p型区3和肖特基结等电势，p型区3的带的电阻R只需满足：
R＜3V/1μA＝3x106Ω
因为p型区3的薄层电阻大约是10kΩ/□至100kΩ/□，所以Lsp/Wp只需是大约300至3000。例如，当宽度Wp是2μm时，间隔Lsp优选在600μm至6000μm的范围。
开口21c的宽度例如是50μm。因此宽度是50μm的边缘端子7沿有源区形成。
图8是示出半导体器件100的正向特性的示意图。
参照图8，横坐标表示正向偏压，并且纵坐标表示正向电流。图8中的实线A和实线B分别表示不同面积的p型区5的正向电流特性。
图8中的短划线PN1和短划线PN2分别表示流经p型区3和p型区5中的p-n结的正向电流。另一方面，点线S表示流过n型区10b和阳极电极17之间的肖特基结的正向电流。由短划线PN1表示的正向电流与由点线S表示的正向电流的和与由实线A表示的正向特性相对应。
由实线A表示的正向特性表明，在正向偏压达到p型区3和p型区5与n型SiC层10之间形成的p-n结的内建电压(大约3V)之前，流经肖特基结的电流是主导的。当正向偏压超过该内建电压时，流过p-n结的电流变成主导的。
当欧姆电极15形成于p型区表面中时，p-n结的正向电阻减小以抑制热量产生。这提高了正向电流的耐受性并且允许了浪涌电流的耐受性的增强。
实线B表示当p型区5的面积小于在实线A情况下的面积时的正向特性。当p型区5的面积较小时，对流过p-n结的正向电流的电阻增大。因此，如短划线PN2所示，流经p-n结的正向电流减小并且转移到比短划线PN1表示的正向电流更高的偏压侧。
结果，实线B表示的正向特性，即短划线PN2表示的正向电流与点线S表示的正向电流之和，转移到比实线A表示的正向特性更高的偏压侧。
这允许正向偏压的范围变宽，其中流过肖特基结的电流主导到更高的电压侧。即，适当地设置p型区5的面积可以提高浪涌电流的耐受性并且适当地确保具有高速切换属性的偏压范围。
可以通过例如图1A所示p型区5的宽度Lp或者被布置的p型区5的数量N来调整p型区的面积。
此外，在半导体器件100中，可以使流过肖特基结的正向电流的密度比图9所示的半导体器件200中的更高。
例如，如图9所示，在半导体器件200中，既没有形成p型区5也没有形成欧姆电极15。另外，在p型区3和阳极电极17之间存在肖特基结或者高接触电阻。
因此，当正向偏压被施加到半导体器件200时，在p型区3和阳极电极17之间产生电势差。p型区3被设置在浮置状态，因为它们的电势取阳极电极和阴极电极之间的中间值。
当施加正向偏压而在p型区3和阳极电极17之间产生的电势差大时，施加于p型区3和n型SiC层10之间的p-n结的电压变得小。因此，由于p-n结的内建电压而扩展至n型区10b的耗尽区未减小，并且正向电流难以流动。
相反地，在欧姆电极15被设置在阳极电极17和p型区5之间的半导体器件100中，阳极电极17和p型区5等电势，并且连接到p型区5的p型区3和阳极电极17之间的电势差更小。因此可以减小扩展至n型区10b的耗尽区并且提高流经肖特基结的正向电流的密度。
例如，试验性地制造半导体器件100和半导体器件200，同时将芯片尺寸设定为450μm×450μm，将p型区3的宽度设定为2μm，并且将相邻的p型区3的间隔设定为3μm。对于半导体器件100，p型区5的宽度被设定为50μm，并且在三个p型区5之间的间隔被设定为1mm。
对于2V的正向偏压，半导体器件100中的电流密度是半导体器件200中的1.1倍。另外，半导体器件100中的正向浪涌电流耐受性是半导体器件200中的2倍或2倍以上。
如上所述，根据实施例的半导体器件100包括p型区3、连接到p型区3的p型区5以及与p型区5相接触的欧姆电极15。这能够提高正向浪涌电流的耐受性并且提高流经肖特基结的正向电流的密度。
在上述实施例中，p型区3形成为带，并且p型区5与该带垂直。然而，结构不受限于此，并且结构也可以不同于该实施例中的结构。在上述的示例中，SiC被用作半导体材料。然而，也可以使用另一种宽能隙半导体，例如GaN基的氮化物半导体。
在本说明书中，“氮化物半导体”包括由BxInyAlzGa1-x-y-zN表示的III-V族化合物半导体(0≤x≤1，0≤y≤1，0≤z≤1，0≤x+y+z≤1)。作为V族元素，除N(氮)之外，含有磷(P)、砷(As)等等的混合晶体也被包括在内。该“氮化物半导体”还包括含有被添加用以控制诸如导电类型之类的各种物理特性的各种元素的材料，以及还无意地包含各种元素的材料。
根据该实施例，可以实施能够提高浪涌电流的耐受性并且增大正向电流密度的半导体器件。
尽管已经介绍了特定的实施例，但是只是通过示例的形式示出这些实施例，并且这些实施例不被认为限制本发明的范围。实际上，本文所描述的新颖的实施例可以以各种其它形式来实施；此外，可以做出以本文描述的实施例的形式的各种省略、替代和改变，而不背离本发明的精神。所附的权利要求及其等同被认为覆盖将落入本发明范围和精神内的形式或变型。

Claims (20)

1.一种半导体器件，其特征在于，包括：
第一导电类型的半导体层；
第二导电类型的第一区，其被选择性地设置在所述半导体层的第一主表面中；
第二导电类型的第二区，其被选择性地设置在所述第一主表面中并且与所述第一区连接；
第一电极，其被设置为与所述半导体层和所述第一区相接触；
第二电极，其被设置为与所述第二区相接触；以及
第三电极，其与所述半导体层的与所述第一主表面相对的第二主表面电气连接。
2.如权利要求1所述的器件，其特征在于，所述第一电极与所述半导体层肖特基接触，并且所述第二电极与所述第二区欧姆接触。
3.如权利要求1所述的器件，其特征在于，所述第一区包括在所述第一主表面中在第一方向上延伸的多个第一带区，并且所述第二区在垂直于所述第一方向的第二方向上延伸。
4.如权利要求3所述的器件，其特征在于，在所述第二方向上相邻的所述多个第一带区之间的间隔的范围是从1μm(含)至5μm(含)，并且每个第一带区在所述第二方向上不宽于所述间隔并且具有不小于0.5μm的宽度。
5.如权利要求3所述的器件，其特征在于，所述第二区包括在所述第一主表面中在所述第二方向上延伸的多个第二带区。
6.如权利要求5所述的器件，其特征在于，在所述第一方向上相邻的所述多个第二带区之间的间隔的范围是从300×Wp(含)至3000×Wp(含)，并且每个第二带区在所述第一方向上的宽度的范围是从10μm(含)至(0.2×Le)/N，
其中Le是阳极电极在所述第一方向上的宽度，N是所述多个第二带区的数量，并且Wp是每个第一带区在所述第二方向上的宽度。
7.如权利要求1所述的器件，其特征在于，所述半导体层包括SiC和GaN中的一种。
8.如权利要求1所述的器件，其特征在于，还包括：
第二导电类型的第三区，其包围所述第一主表面中的所述第一区和所述第二区。
9.如权利要求8所述的器件，其特征在于，所述第一电极被设置为与所述第三区相接触。
10.如权利要求1所述的器件，其特征在于，所述第二电极被所述第一电极覆盖。
11.一种肖特基二极管，其特征在于，包括：
第一导电类型的半导体层，其包括宽能隙半导体；
第二导电类型的第一区，其被选择性设置在所述半导体层的第一主表面中；
第二导电类型的第二区，其被选择性设置在所述第一主表面中并且与所述第一区相连接；
第一电极，其被设置为与所述半导体层和所述第一区相接触；
第二电极，其被设置为与所述第二区相接触；以及
第三电极，其与所述半导体层的与所述第一主表面相对的第二主表面电气连接。
12.如权利要求11所述的二极管，其特征在于，所述第一电极与所述半导体层肖特基接触，并且所述第二电极与所述第二区欧姆接触。
13.如权利要求11所述的二极管，其特征在于，所述第一区包括在所述第一主表面中在第一方向上延伸的多个第一带区，并且所述第二区在垂直于所述第一方向的第二方向上延伸。
14.如权利要求3所述的二极管，其特征在于，在所述第二方向上相邻的所述多个第一带区之间的间隔的范围是从1μm(含)至5μm(含)，并且每个第一带区在所述第二方向上不宽于所述间隔并且具有不小于0.5μm的宽度。
15.如权利要求13所述的二极管，其特征在于，所述第二区包括在所述第一主表面中在所述第二方向上延伸的多个第二带区。
16.如权利要求15所述的二极管，其特征在于，在所述第一方向上相邻的所述多个第二带区之间的间隔的范围是从300×Wp(含)至3000×Wp(含)，并且每个第二带区在所述第一方向上的宽度的范围是从10μm(含)至(0.2×Le)/N，
其中Le是阳极电极在所述第一方向上的宽度，N是所述多个第二带区的数量，并且Wp是每个第一带区在所述第二方向上的宽度。
17.如权利要求11所述的二极管，其特征在于，所述半导体层包括SiC和GaN中的一种。
18.如权利要求11所述的二极管，其特征在于，还包括：
第二导电类型的第三区，其包围所述第一主表面中的所述第一区和所述第二区。
19.如权利要求18所述的二极管，其特征在于，所述第一电极被设置为与所述第三区相接触。
20.如权利要求11所述的二极管，其特征在于，所述第二电极被所述第一电极覆盖。
CN201210080160.2A 2011-03-23 2012-03-23 半导体器件 Active CN102694011B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011065037A JP5550589B2 (ja) 2011-03-23 2011-03-23 半導体装置
JP065037/2011 2011-03-23

Publications (2)

Publication Number Publication Date
CN102694011A true CN102694011A (zh) 2012-09-26
CN102694011B CN102694011B (zh) 2015-08-12

Family

ID=46859364

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210080160.2A Active CN102694011B (zh) 2011-03-23 2012-03-23 半导体器件

Country Status (3)

Country Link
US (1) US8866151B2 (zh)
JP (1) JP5550589B2 (zh)
CN (1) CN102694011B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282732A (zh) * 2013-07-01 2015-01-14 株式会社东芝 半导体装置
CN105280724A (zh) * 2014-06-19 2016-01-27 株式会社东芝 半导体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952481B2 (en) * 2012-11-20 2015-02-10 Cree, Inc. Super surge diodes
EP3146569B1 (en) 2015-07-03 2018-03-07 ABB Schweiz AG Junction barrier schottky diode with enhanced surge current capability
JP6400544B2 (ja) 2015-09-11 2018-10-03 株式会社東芝 半導体装置
JP6505625B2 (ja) 2016-03-16 2019-04-24 株式会社東芝 半導体装置
JP6786956B2 (ja) * 2016-08-25 2020-11-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6730237B2 (ja) * 2017-09-19 2020-07-29 株式会社東芝 半導体装置
JP7132719B2 (ja) * 2018-01-19 2022-09-07 ローム株式会社 半導体装置
JP7279587B2 (ja) * 2018-09-25 2023-05-23 豊田合成株式会社 半導体装置の製造方法
JP7305591B2 (ja) 2020-03-24 2023-07-10 株式会社東芝 半導体装置
JP7410800B2 (ja) 2020-05-29 2024-01-10 株式会社東芝 半導体装置
US11437525B2 (en) 2020-07-01 2022-09-06 Hunan Sanan Semiconductor Co., Ltd. Silicon carbide power diode device and fabrication method thereof
EP3933934A1 (en) 2020-07-01 2022-01-05 Xiamen Sanan Integrated Circuit Co., Ltd Silicon carbide power diode device and fabrication method thereof
IT202000018127A1 (it) * 2020-07-27 2022-01-27 St Microelectronics Srl Dispositivo mps scalabile basato su sic, metodo di fabbricazione del dispositivo mps e apparecchio elettronico comprendente il dispositivo mps
EP4141961A1 (en) * 2021-08-25 2023-03-01 Nexperia B.V. Wide band-gap mps diode and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000252478A (ja) * 1999-02-26 2000-09-14 Hitachi Ltd ショットキーバリアダイオード
US6861723B2 (en) * 2002-12-18 2005-03-01 Infineon Technologies Ag Schottky diode having overcurrent protection and low reverse current
JP2008042198A (ja) * 2006-08-01 2008-02-21 Cree Inc 半導体デバイス及びその製造方法
US20080277668A1 (en) * 2007-05-10 2008-11-13 Denso Corporation SIS semiconductor having junction barrier schottky device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4160752B2 (ja) * 1999-09-22 2008-10-08 サイスド エレクトロニクス デヴェロプメント ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニ コマンディートゲゼルシャフト 炭化珪素からなる半導体装置とその製造方法
JP4825026B2 (ja) * 2006-03-10 2011-11-30 パナソニック株式会社 ショットキーバリアダイオード及びその製造方法
JP5713546B2 (ja) 2008-09-08 2015-05-07 三菱電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000252478A (ja) * 1999-02-26 2000-09-14 Hitachi Ltd ショットキーバリアダイオード
US6861723B2 (en) * 2002-12-18 2005-03-01 Infineon Technologies Ag Schottky diode having overcurrent protection and low reverse current
JP2008042198A (ja) * 2006-08-01 2008-02-21 Cree Inc 半導体デバイス及びその製造方法
US20080277668A1 (en) * 2007-05-10 2008-11-13 Denso Corporation SIS semiconductor having junction barrier schottky device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282732A (zh) * 2013-07-01 2015-01-14 株式会社东芝 半导体装置
CN104282732B (zh) * 2013-07-01 2017-06-27 株式会社东芝 半导体装置
CN105280724A (zh) * 2014-06-19 2016-01-27 株式会社东芝 半导体装置
CN105280724B (zh) * 2014-06-19 2018-06-12 株式会社东芝 半导体装置

Also Published As

Publication number Publication date
CN102694011B (zh) 2015-08-12
US20120241762A1 (en) 2012-09-27
US8866151B2 (en) 2014-10-21
JP5550589B2 (ja) 2014-07-16
JP2012204411A (ja) 2012-10-22

Similar Documents

Publication Publication Date Title
CN102694011B (zh) 半导体器件
JP5940235B1 (ja) 半導体装置
CN104380471B (zh) 碳化硅半导体装置及其制造方法
CN105280711B (zh) 电荷补偿结构及用于其的制造
CN103606551B (zh) 碳化硅沟槽型半导体器件及其制作方法
JP6649183B2 (ja) 半導体装置
JP2007234925A (ja) ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
JP6560444B2 (ja) 半導体装置
CN108550618B (zh) 半导体装置
JP4282972B2 (ja) 高耐圧ダイオード
US8134219B2 (en) Schottky diodes
CN109564942B (zh) 半导体装置
CN104064604B (zh) 半导体装置的制造方法及半导体装置
CN100573913C (zh) 半导体器件
JP2009141062A (ja) 半導体装置及びその製造方法
KR20070026690A (ko) 쇼트키 소자와 형성 방법
JP2017069551A (ja) 半導体素子
JP2015188066A (ja) 半導体素子及びその製造方法
JP2018056304A (ja) スイッチング装置とその製造方法
JP4948784B2 (ja) 半導体装置及びその製造方法
JP2006332199A (ja) ＳｉＣ半導体装置
JP5547022B2 (ja) 半導体装置
CN104425630A (zh) 肖特基势垒二极管和用于制造肖特基势垒二极管的方法
CN107112325A (zh) 碳化硅半导体装置及其制造方法
CN107958936B (zh) 半导体器件以及用于制造半导体器件的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant