CN104282732A - 半导体装置 - Google Patents

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Abstract

半导体装置包括第一至第五半导体区域、第一电极及第二电极。第一半导体区域具有第一导电型，与第一半导体区域肖特基接合。第二半导体区域具有第二导电型，设置于第一半导体区域与第一电极之间。第三半导体区域具有第二导电型，设置于第一半导体区域与第一电极之间。第三半导体区域与第一电极欧姆接合。第四半导体区域具有第一导电型，设置于第一半导体区域与第三半导体区域之间。第四半导体区域具有比第一半导体区域的杂质浓度高的杂质浓度。第五半导体区域具有第二导电型，设置于第三半导体区域与第一电极之间。第五半导体区域具有比第三半导体区域的杂质浓度高的杂质浓度。第二电极设置于第一半导体区域的与第一电极相反的一侧。

Description

半导体装置
本申请享受以日本专利申请2013-138244号（申请日：2013年7月1日）为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
后述的实施方式涉及半导体装置。
背景技术
作为具有整流功能的半导体装置，已知使肖特基势垒接合和pn接合混合存在的JBS（Junction Barrier Schottky）二极管。JBS二极管具有形成于n型半导体区域内的多个p型半导体区域和与n型半导体区域及p型半导体区域接触的肖特基势垒金属。JBS二极管构成为，在逆向偏置时缓和n型半导体区域与肖特基电极的界面处的电场，从而减少泄露。在半导体装置中，进一步提高对于浪涌电压等的耐量是非常重要的。
发明内容
本发明的实施方式提供一种能够提高对于浪涌电压等的耐量的半导体装置。
实施方式的半导体装置包括：第一半导体区域、第一电极、第二半导体区域、第三半导体区域、第四半导体区域、第五半导体区域和第二电极。
所述第一半导体区域具有第一导电型。
所述第一电极与所述第一半导体区域肖特基接合。
所述第二半导体区域设置于所述第一半导体区域与所述第一电极之间。所述第二半导体区域具有第二导电型。
所述第三半导体区域设置于所述第一半导体区域与所述第一电极之间。所述第三半导体区域与所述第一电极欧姆接合。所述第三半导体区域具有第二导电型。
所述第四半导体区域设置于所述第一半导体区域与所述第三半导体区域之间。所述第四半导体区域具有比所述第一半导体区域的杂质浓度高的杂质浓度。所述第四半导体区域具有第一导电型。
所述第五半导体区域设置于所述第三半导体区域与所述第一电极之间。所述第五半导体区域具有比所述第三半导体区域的杂质浓度高的杂质浓度。所述第五半导体区域具有第二导电型。
所述第二电极设置于所述第一半导体区域的与所述第一电极相反的一侧。
附图说明
图1是例示第一实施方式的半导体装置的构成的示意截面图。
图2是例示第一实施方式的半导体装置的构成的示意俯视图。
图3是例示杂质浓度分布的图。
图4是例示电场强度分布的图。
图5（a）～图6（c）是例示半导体装置的制造方法的示意截面图。
图7是例示第二实施方式的半导体装置的构成的示意截面图。
图8（a）～图10是例示第三实施方式的半导体装置的构成的示意俯视图。
具体实施方式
以下基于附图说明本发明的实施方式。在以下的说明中，对于同一部件赋予同一符号，对于已经说明过的部件适当省略其说明。此外，在以下的说明中，n+、n、n-及p+、p、p-的标记表示各导电型中的杂质浓度的相对的高低。即，“＋”的个数越多，则表示杂质浓度相对较高，“－”的个数越多，则表示杂质浓度相对较低。此外，在以下的说明中，作为一例，举出第一导电型为n型、第二导电型为p型的具体例。
（第一实施方式）
图1是例示第一实施方式的半导体装置的构成的示意截面图。
图2是例示第一实施方式的半导体装置的构成的示意俯视图。
图1表示图2所示的A-A线的示意截面图。
如图1所示，本实施方式的半导体装置110具备：n--型半导体区域（第一半导体区域）11、阳电极（第一电极）81、第一p型半导体区域（第二半导体区域）20、第二p型半导体区域（第三半导体区域）30、n-型半导体区域（第四半导体区域）40、p+型半导体区域（第五半导体区域）50、阴电极（第二电极）82。半导体装置110包括JBS二极管及PN二极管。
n--型半导体区域11例如设置于n+型的基板10之上。基板10例如使用碳化硅（SiC）基板。例如，基板10含有六方晶的SiC（例如4H-SiC）。基板10例如是通过升华法制作的SiC的体基板。在基板10中掺杂有n型的杂质（例如氮（N））。基板10的杂质浓度为例如1×1018cm-3以上、5×1018cm-3以下程度。
n--型半导体区域11是在基板10的第一面10a上例如通过外延生长而形成的区域。n--型半导体区域11例如含有SiC。在n--型半导体区域11中含有n型的杂质（例如N）。n--型半导体区域11的杂质浓度为例如5×1014cm-3以上、5×1016cm-3以下程度。n--型半导体区域11的杂质浓度比基板10的杂质浓度更低。在本实施方式中，n--型半导体区域11的杂质浓度为1×1015cm-3以上、2×1016cm-3以下程度。
n--型半导体区域11的厚度由半导体装置110的耐压特性及其他特性的设计而决定。例如在耐压为600伏特（V）的情况下，n--型半导体区域11的厚度为3.5微米（μm）以上、7μm程度以下。
阳电极81与n--型半导体区域11肖特基接合。阳电极81设置于n--型半导体区域11的与基板10相反的一侧。在本实施方式中，将连结n--型半导体区域11和阳电极81的方向设为Z方向，将与Z方向正交的方向之一设为X方向，将与Z方向及X方向正交的方向设为Y方向。此外，将沿着Z方向从n--型半导体区域11朝向阳电极81的方向称为“上”（上侧），将其相反方向称为“下”（下侧）。
阳电极81设置于n--型半导体区域11之上。通过阳电极81与n--型半导体区域11的肖特基接合而构成肖特基势垒二极管（SBD）。阳电极81例如使用钛（Ti）。
第一p型半导体区域20设置于n--型半导体区域11与阳电极81之间。第一p型半导体区域20与阳电极81接触。第一p型半导体区域20例如含有SiC。
在第一p型半导体区域20中含有p型的杂质（例如铝（Al）或硼（B））。第一p型半导体区域20的杂质浓度为例如5×1017cm-3以上、1×1019cm-3以下程度。在本实施方式中，第一p型半导体区域20的杂质浓度为1×1018cm-3程度。第一p型半导体区域20的厚度（Z方向的厚度）为例如0.3μm以上、1.2μm以下程度。在第一p型半导体区域20与n--型半导体区域11的边界构成有pn接合。
如图2所示，第一p型半导体区域20例如沿着一个方向延伸设置。在本实施方式中，第一p型半导体区域20沿着Y方向延伸。此外，第一p型半导体区域20也可以设有多个。多个第一p型半导体区域20也可以按规定间隔平行地设置。另外，多个第一p型半导体区域20也可以分别设置为岛状。
第二p型半导体区域30设置于n--型半导体区域11与阳电极81之间。第二p型半导体区域30与阳电极81欧姆接合。第二p型半导体区域30例如含有SiC。
在第二p型半导体区域30中含有p型的杂质（例如Al或B）。第二p型半导体区域30的杂质浓度为例如5×1017cm-3以上、1×1019cm-3以下程度。第二p型半导体区域30的杂质浓度也可以与第一p型半导体区域20的杂质浓度实质上相同。在本实施方式中，“实质上相同”指的是相同的情况以及包含制造上的误差的情况。
第二p型半导体区域30的厚度（Z方向的厚度）为例如0.3μm以上、1.2μm以下程度。第二p型半导体区域30的厚度也可以与第一p型半导体区域20的厚度实质上相同。
通过第二p型半导体区域30、n--型半导体区域11及基板10构成PN二极管。如图2所示，也可以是，在从Z方向观察时，第二p型半导体区域30以包围多个第一p型半导体区域20的周围的方式设置。也可以是，在从Z方向观察时，第二p型半导体区域30设置在多个第一p型半导体区域20的旁边。
n-型半导体区域40设置于n--型半导体区域11与第二p型半导体区域30之间。n-型半导体区域40与第二p型半导体区域30接触。n-型半导体区域40例如含有SiC。
在n-型半导体区域40中含有n型的杂质（例如N）。n-型半导体区域40的杂质浓度为例如1×1017cm-3以上、1×1018cm-3以下程度。n-型半导体区域40的杂质浓度比n--型半导体区域11的杂质浓度更高。在本实施方式中，n-型半导体区域40的杂质浓度为2×1017cm-3程度。
p+型半导体区域50设置于第二p型半导体区域30与阳电极81之间。p+型半导体区域50与阳电极81接触。p+型半导体区域50例如含有SiC。
在p+型半导体区域50中含有p型的杂质（例如Al或B）。p+型半导体区域50的杂质浓度为例如2×1019cm-3以上、5×1020cm-3以下程度。p+型半导体区域50的杂质浓度比第二p型半导体区域30的杂质浓度更高。p+型半导体区域50是为了将第二p型半导体区域30和阳电极81可靠地欧姆接合而设置的。在本实施方式中，p+型半导体区域50的杂质浓度为1×1020cm-3程度。
p+型半导体区域50优选为设置在第二p型半导体区域30的内侧（内部）。即p+型半导体区域50被第二p型半导体区域30包围、即p+型半导体区域50不与n--型半导体区域11接触，是优选的。由此，抑制了漏电流。
p+型半导体区域50的X方向的宽度W1为例如20μm以上、100μm以下程度。宽度W1优选为例如n--型半导体区域11的厚度的4倍以上。如果宽度W1较小，则PN二极管不易成为导通状态。此外，导通状态和击穿状态时的电流集中变大。如果宽度W1较大，则JBS二极管的面积相对变小。在本实施方式中，宽度W1为例如40μm以上、50μm以下程度。
从p+型半导体区域50的内侧的端部起到第二p型半导体区域30的内侧的端部为止的X方向的宽度W2为例如2μm以上、10μm以下程度。宽度W2为宽度W1的例如1/20以上、1/5以下程度。在本实施方式中，宽度W2为例如5μm程度。从p+型半导体区域50的外侧的端部起到第二p型半导体区域30的外侧的端部为止的X方向的宽度W3为例如5μm以上、20μm以下程度。宽度W3为宽度W1的例如1/10以上、1/2以下程度。在本实施方式中，宽度W3为例如20μm程度。
在p+型半导体区域50与阳电极81之间，也可以设置用于可靠进行欧姆接合的欧姆电极81a。欧姆电极81a例如使用镍（Ni）。
阴电极82设置于n--型半导体区域11的与阳电极81相反的一侧。在本实施方式中，阴电极82与基板10的第二面10b接触。第二面10b是基板10的与第一面10a相反的一侧的面。阴电极82与基板10欧姆接合。阴电极82例如使用Ni。
半导体装置110也可以还具备p-型半导体区域（第六半导体区域）60。p-型半导体区域60以包围第二p型半导体区域30的端部30e的方式设置。p-型半导体区域60含有p型的杂质（例如Al或B）。p-型半导体区域60的杂质浓度为例如1×1017cm-3以上、1×1018cm-3以下程度。p-型半导体区域60的杂质浓度比第二p型半导体区域30的杂质浓度更低。p-型半导体区域60是半导体装置110的终端区域。在本实施方式中，p-型半导体区域60的杂质浓度为5×1017cm-3程度。
在半导体装置110中，在从Z方向观察时，阳电极81的外周端81e设置于p+型半导体区域50的端部50e与第二p型半导体区域30的端部30e之间。即，在从Z方向观察时，从阳电极81的内侧到外侧地设置第二p型半导体区域30。
这样的半导体装置110包括：由阳电极81、阴电极82、n--型半导体区域11及第一p型半导体区域20构成的JBS二极管；和由阳电极81、阴电极82、n--型半导体区域11及第二p型半导体区域30构成的PN二极管。PN二极管与JBS二极管并联连接。
接下来说明半导体装置110的动作。
若对半导体装置110的阴电极82以使阳电极81为正的方式（顺向）施加电压，则越过肖特基壁垒的电子从阳电极81经由n--型半导体区域11及基板10流向阴电极82。进而，若超过规定的电压（例如3V），则越过内建电场的电子及空穴经由存在于第二p型半导体区域30与n--型半导体区域11的界面处的pn接合面而流动。
另一方面，若对阴电极82以使阳电极81为负的方式（逆向）施加电压，则电子难以越过阳电极81与n--型半导体区域11之间的肖特基壁垒，电流的流动被抑制。此外，在pn接合面的尤其n--型半导体区域11侧分布着耗尽层，在半导体装置110中几乎不流过电流。此外，施加逆向电压时，通过第一p型半导体区域20缓和了阳电极81与n--型半导体区域11的界面处的电场。由此，提高了耐压。
在半导体装置110中，同时实现了基于SBD的低导通电压和基于PN二极管的低导通电阻。
在此，对半导体装置110施加了使阳电极81为负的浪涌电压的情况下，如果未设置有n-型半导体区域40，则在第二p型半导体区域30的端部30e电场容易集中。在半导体装置110中，在第二p型半导体区域30之下设置有n-型半导体区域40，所以与未设置有n-型半导体区域40的情况相比，pn接合部分（第二p型半导体区域30与n--型半导体区域11的边界部分）处的耐压变低。其结果，施加了浪涌电压的情况下，在n-型半导体区域40的位置容易发生击穿。在半导体装置110中，抑制了终端区域处的击穿的集中，防止终端区域的元件破坏。
优选为n-型半导体区域40处的击穿电压比终端区域处的击穿电压低。由此，比终端区域更早地在n-型半导体区域40的部分发生击穿。其结果，在半导体装置110中防止了击穿所导致的终端区域处的元件破坏。
图3是例示杂质浓度分布的图。
图3的横轴表示深度，纵轴表示杂质浓度。纵轴表示在图1所示的b-b线上将p+型半导体区域50与阳电极81的边界作为“0”时的深度。在图3中示出了n型的杂质（N）的浓度分布C1和p型的杂质（Al）的浓度分布C2。
如p型的杂质浓度分布C2所示，p型的杂质浓度从p+型半导体区域50与阳电极81的边界向深度方向逐渐减少。为便于说明，在图1中明确地示出了p+型半导体区域50与第二p型半导体区域30的边界。实际的杂质浓度像图3所示的p型的杂质浓度分布C2那样逐渐减少。
如n型的杂质浓度分布C1所示，n型的杂质浓度在n-型半导体区域40的位置处变高。浓度分布C1的峰值位置为第二p型半导体区域30的下侧（n--型半导体区域11的第二p型半导体区域30侧）。
图4是例示电场强度分布的图。
图4的横轴表示深度，纵轴表示电场强度。纵轴表示在图1所示的b-b线上将p+型半导体区域50与阳电极81的边界作为“0”时的深度。在图4中示出了具备n-型半导体区域40时的电场强度分布E1和不具备n-型半导体区域40时的电场强度分布E2。
如电场强度分布E2所示，不具备n-型半导体区域40时的电场强度以第二p型半导体区域30与n--型半导体区域11的边界附近为峰值，向深度方向逐渐减少。
如电场强度分布E1所示，具备n-型半导体区域40时的电场强度以第二p型半导体区域30与n--型半导体区域11的边界附近为峰值，在n-型半导体区域40的位置急剧降低。此外，电场强度分布E1的电场强度从n-型半导体区域40的位置向深度方向逐渐减少。
即，从图4可知，在具备n-型半导体区域40时的电场强度分布E1中，与不具备n-型半导体区域40时的电场强度分布E2相比，在n-型半导体区域40的位置处电场强度降低。
在此，电场强度分布E1及E2各自的积分为耐压。因此，通过具备n-型半导体区域40，与不具备n-型半导体区域40时相比，耐压降低。在半导体装置110中，通过设置n-型半导体区域40而变得容易发生击穿，抑制了集中于终端区域的击穿。其结果，防止终端区域处的元件破坏。
在半导体装置110中，从Z方向观察时的n-型半导体区域40的位置与从Z方向观察时的p+型半导体区域50的位置实质上相同。例如，n-型半导体区域40的X方向的宽度W4与p+型半导体区域50的X方向的宽度W1实质上相同。此外，从Z方向观察时的n-型半导体区域40的端部的位置与从Z方向观察时的p+型半导体区域50的端部的位置实质上相同。由此，通过n-型半导体区域40，能够更有效地击穿。此外，能够在降低击穿的区域最大限度地使用p+型半导体区域50，并且能够将阳电极81设为最大尺寸而有效地流过顺向电流。
此外，使从Z方向观察时的n-型半导体区域40的位置与从Z方向观察时的p+型半导体区域50的位置实质上相同的情况下，在后述的制造方法中，通过同一掩膜形成n-型半导体区域40和p+型半导体区域50。
接下来说明半导体装置110的制造方法。
图5（a）～图6（c）是例示半导体装置的制造方法的示意截面图。
首先，如图5（a）所示，在基板10的第一面10a上形成n--型半导体区域11。基板10例如使用SiC的体基板。在基板10中掺杂有n型的杂质（例如氮（N））。基板10的杂质浓度为例如1×1018cm-3以上、5×1018cm-3以下程度。
n--型半导体区域11在基板10的第一面10a上通过外延生长而形成。n--型半导体区域11例如含有SiC。在n--型半导体区域11中含有n型的杂质（例如N）。n--型半导体区域11的杂质浓度为例如5×1014cm-3以上、5×1016cm-3以下程度。n--型半导体区域11的杂质浓度比基板10的杂质浓度更低。
接着，如图5（b）所示，在n--型半导体区域11之上形成掩膜M1并设置开口h1。开口h1的位置为形成p-型半导体区域60的位置的上侧。然后，经由掩膜M1的开口h1注入Al等p型杂质的离子。
由此，在开口h1之下的n--型半导体区域11形成p型杂质的离子注入区域60P。然后，将掩膜M1除去。
接着，如图5（c）所示，在n--型半导体区域11之上形成掩膜M2，并设置开口h21及h22。开口h21的位置为形成第一p型半导体区域20的位置的上侧。开口h22的位置为形成第二p型半导体区域30的位置的上侧。然后，经由掩膜M2的开口h21及h22注入Al等的p型杂质离子。
由此，在开口h21之下的n--型半导体区域11形成p型杂质的离子注入区域20P。此外，在开口h22之下的n--型半导体区域11形成p型杂质的离子注入区域30P。然后，将掩膜M3除去。
接着，如图6（a）所示，在n--型半导体区域11之上形成掩膜M3，并设置开口h3。开口h3的位置为形成n-型半导体区域40的位置的上侧。然后，经由掩膜M3的开口h3注入N等的n型杂质的离子。
由此，在开口h3之下的离子注入区域30P的下侧形成n型杂质的离子注入区域40N。
接着，如图6（b）所示，利用在之前的离子注入中使用过的掩膜M3注入Al等的p型杂质的离子。由此，在开口h3之下的离子注入区域30P的表面侧形成有p型杂质的离子注入区域50P。然后，将掩膜M3除去。
接着，进行热扩散。由此，使离子注入区域20P、30P、40P、50P及60P的离子活性化，形成了第一p型半导体区域20、第二p型半导体区域30、n-型半导体区域40、p+型半导体区域50及p-型半导体区域60。
接着，如图6（c）所示，形成阳电极81及阴电极82。阳电极81形成了于n--型半导体区域11、第一p型半导体区域20、第二p型半导体区域30及p+型半导体区域50之上。另外，也可以在p+型半导体区域50之上形成欧姆电极81a之后形成阳电极81。阳电极81例如使用Ni。
阴电极82以与基板10的第二面10b接触的方式形成。阴电极82例如使用Ti。由此，完成了半导体装置110。
（第二实施方式）
接下来说明第二实施方式。
图7是例示第二实施方式的半导体装置的构成的示意截面图。
图7中示出了第二实施方式的半导体装置121。
在图7所示的半导体装置121中，n-型半导体区域40的大小与第一实施方式的半导体装置110的n-型半导体区域40的大小不同。除此以外的构成与第一实施方式的半导体装置110相同。
（第三实施方式）
接下来说明第三实施方式。
图8（a）～图10是例示第三实施方式的半导体装置的构成的示意俯视图。
图8（a）中示出了第三实施方式的第一例的半导体装置131，图8（b）中示出了第三实施方式的第二例的半导体装置132。图9（a）中示出了第三实施方式的第三例的半导体装置133，图9（b）中示出了第三实施方式的第四例的半导体装置134。图10中示出了第三实施方式的第五例的半导体装置135。
如图8（a）所示，半导体装置131的n--型半导体区域11具有第一区域R1、第二区域R2及第三区域R3。在半导体装置131中，第一区域R1具有第一区域部分R1A及R1B。第一p型半导体区域20设置于第一区域R1与阳电极81之间。即，在第一区域R1之上构成有JBS二极管。
第二p型半导体区域30设置于第二区域R2与阳电极81之间、以及第三区域R3与阳电极81之间。n-型半导体区域40在第二区域R2与阳电极81之间不设置。即，在第二区域R1之上构成有不具备n-型半导体区域40的PN二极管。
n-型半导体区域40设置于第三区域R3与阳电极81之间。即，在第三区域R3之上构成有具备n-型半导体区域40的PN二极管。
在半导体装置131中，从Z方向观察，以包围第一区域R1的周围的方式设有第三区域R3。第一区域R1设置于以第二区域R2为中心的两侧。在以第二区域R2为中心的一方侧设有第一区域部分R1A，在另一方侧设有第一区域部分R1B。
如图8（b）所示，半导体装置132的n--型半导体区域11具有第一区域R1、第二区域R2及第三区域R3。在半导体装置132中，第一区域R1具有第一区域部分R1A、R1B及R1C。在半导体装置132中，第二区域R2具有第二区域部分R2A及R2B。
与半导体装置131同样，在第一区域R1之上构成有JBS二极管，在第二区域R2之上构成有不具备n-型半导体区域40的PN二极管，在第三区域R3之上构成有具备n-型半导体区域40的PN二极管。
在半导体装置132中，从Z方向观察，以包围第一区域R1的周围的方式设有第二区域部分R2A。第三区域R3及第二区域部分R2B分别沿着例如X方向延伸。第二区域部分R2B按规定间隔与第三区域R3平行地设置。第三区域R3设置于第一区域部分R1A与第一区域部分R1B之间。第二区域部分R2B设置于第一区域部分R1B与第一区域部分R1C之间。
在上述那样的半导体装置131及132中施加了低电压（例如低于3V）的情况下，构成于第一区域R1之上的JBS二极管所形成的SBD动作。此外，施加了高电压（例如3V以上）的情况下，构成于第一区域R1之上的JBS二极管所形成的PN二极管、构成于第二区域R2及第三区域R3之上的PN二极管动作。通过SBD的动作，实现低导通电压。通过PN二极管的动作，实现低导通电阻化（大电流化）。
在此，通过设置有在第三区域R3之上形成的n-型半导体区域40，在施加了逆向电压时，在n-型半导体区域40的部分容易发生击穿。其结果，抑制了终端区域处的元件破坏。即，提高了耐浪涌电压。
另一方面，在n型杂质浓度比n--型半导体区域11的n型杂质浓度更高的n-型半导体区域40中，少数载流子的生命周期变短。因此，顺向电流与未设置有n-型半导体区域40时相比变少。即，耐浪涌电流降低。
在此，半导体装置131及132在第二区域R2之上设置不具备n-型半导体区域40的PN二极管，在第三区域R3之上设置具备n-型半导体区域40的PN二极管。在半导体装置131及132中，通过设置具备n-型半导体区域40的PN二极管来提高耐浪涌电压，通过设置不具备n-型半导体区域40的PN二极管来提高耐浪涌电流。通过该具备n-型半导体区域40的PN二极管和不具备n-型半导体区域40的PN二极管的大小及配置，兼顾了耐浪涌电压与耐浪涌电流。
如图9（a）所示，半导体装置133的n--型半导体区域11具有第一区域R1、第二区域R2及第三区域R3。在半导体装置133中，第一区域R1具有第一区域部分R1A、R1B及R1C。在半导体装置133中，第二区域R2具有第二区域部分R2A及R2B。
在半导体装置133中，从Z方向观察，以包围第一区域R1的周围的方式设有第三区域R3。第二区域部分R2A及R2B分别沿着例如X方向延伸。第二区域部分R2A按规定间隔与第二区域部分R2B平行地设置。
与半导体装置131及132同样，在第一区域R1之上构成有JBS二极管，在第二区域R2之上构成有不具备n-型半导体区域40的PN二极管，在第三区域R3之上构成有具备n-型半导体区域40的PN二极管。
在上述那样的半导体装置133中，通过在第三区域R3之上设置具备n-型半导体区域40的PN二极管，使得与终端部相比逆偏置施加时的电场强度变强。通过将第三区域R3设置在终端部的附近，在动特性动作时，也稳定地以比终端部低的电压发生击穿。由此，抑制了元件破坏。
另一方面，通过在第二区域R2之上设置不具备n-型半导体区域40的PN二极管，少数载流子生命周期变长，顺向电流增大。
若第二区域R2的面积变大，则顺向电流变大。另一方面，若第二区域R2的面积变大，则用于设置JBS二极管的第一区域R1变小，所以额定的顺向电流变小。因此，第二区域R2的最佳面积根据额定的顺向电流值及顺向浪涌电流值的规格而变化，但是一般来说，优选设为第一区域R1的面积的5%以上、15%以下程度的值。
此外，通过将第二区域R2分散为多处，使流过顺向浪涌电流时的发热分散到芯片整体。由此，抑制了浪涌电流的热破坏，浪涌耐量提高。
如图9（b）所示，半导体装置134的n--型半导体区域11具有第一区域R1、第二区域R2及第三区域R3。在半导体装置134中，第二区域R2具有多个第二区域部分R2C。多个第二区域部分R2C排列在第一区域R1的内侧。在图9（b）所示的例子中，多个第二区域部分R2C分别沿着X方向及Y方向按规定间隔排列。从Z方向观察，第三区域R3以包围第一区域R1的周围的方式设置。
与半导体装置131、132及133同样，在第一区域R1之上构成有JBS二极管，在第二区域R2之上构成有不具备n-型半导体区域40的PN二极管，在第三区域R3之上构成有具备n-型半导体区域40的PN二极管。
在上述那样的半导体装置134中，在多个第二区域部分R2C之上设置的PN二极管的尺寸为n--型半导体区域11的厚度的5倍程度以上。这样，在芯片整面设置多个第二区域部分R2C，在其上设置PN二极管，由此进一步改善了顺向浪涌耐量。
如图10所示，半导体装置135的n--型半导体区域11具有第一区域R1、第二区域R2及第三区域R3。在半导体装置135中，第二区域具有多个第二区域部分R2C和多个第二区域部分R2D。半导体装置135的其他构成与半导体装置134相同。
多个第二区域部分R2D设置在与第三区域R3的角部相当的位置。在图10所示的例子中，在与第三区域R3的4个角部相当的位置分别设有第二区域部分R2D。
在半导体装置135中，由于施加逆向浪涌电压而发生了击穿时，电流在与第三区域R3的角部相当的位置集中，容易发生元件破坏。像半导体装置135那样，通过在与三区域R3的角部相当的位置设置有第二区域部分R2D，提高了该角部处的耐压。由此，在施加逆向浪涌电压时，在角部不流过电流，抑制了角部处的元件破坏。
如以上说明，根据实施方式的半导体装置，能够提高对浪涌电压等的耐量。
另外，以上说明了本实施方式及其变形例，但是本发明不限于这些例子。例如，对于上述各实施方式及其变形例，由本领域技术人员适当进行构成要素的追加、删除、设计变更而得到的方式、以及将各实施方式的特征适当组合而得到的方式，只要具备本发明的主旨，也包含在本发明的范围内。
例如，在上述各实施方式及其变形例中，以第一导电型为n型、第二导电型为p型进行了说明，但是本发明也可以将第一导电型作为p型、将第二导电型作为n型来实施。此外，例示了各半导体区域含有SiC的情况，但是也能够应用SiC以外的半导体（例如Si或GaN）。
以上说明了本发明的几个实施方式，但是这些实施方式只是作为例子提示，不意图限定发明的范围。这些新的实施方式能够以其他各种形态来实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围和主旨中，也包含在权利要求所记载的发明及其等同范围内。

Claims (19)

1.一种半导体装置，其中，具备：
第一导电型的第一半导体区域；
第一电极，与所述第一半导体区域肖特基接合；
第二导电型的第二半导体区域，设置于所述第一半导体区域与所述第一电极之间；
第二导电型的第三半导体区域，设置于所述第一半导体区域与所述第一电极之间，与所述第一电极欧姆接合；
第一导电型的第四半导体区域，设置于所述第一半导体区域与所述第三半导体区域之间，具有比所述第一半导体区域的杂质浓度高的杂质浓度；
第二导电型的第五半导体区域，设置于所述第三半导体区域与所述第一电极之间，具有比所述第三半导体区域的杂质浓度高的杂质浓度；以及
第二电极，设置于所述第一半导体区域的与所述第一电极相反的一侧。
2.如权利要求1所述的半导体装置，其中，
从连结所述第一半导体区域和所述第一电极的方向观察时的所述第四半导体区域的位置，与从所述方向观察时的所述第五半导体区域的位置实质上相同。
3.如权利要求1所述的半导体装置，其中，
还具备：
第二导电型的第六半导体区域，以包围所述第三半导体区域的端部的方式设置，具有比所述第三半导体区域的杂质浓度低的杂质浓度。
4.如权利要求1所述的半导体装置，其中，
从连结所述第一半导体区域和所述第一电极的方向观察时，所述第一电极的外周端设置于所述第五半导体区域的端部与所述第三半导体区域的端部之间。
5.如权利要求1所述的半导体装置，其中，
从连结所述第一半导体区域与所述第一电极的方向观察时，所述第一半导体区域具有第一区域、第二区域及第三区域，
所述第二半导体区域设置于所述第一区域与所述第一电极之间，
所述第三半导体区域设置于所述第二区域与所述第一电极之间、以及所述第三区域与所述第一电极之间，
所述第四半导体区域设置于所述第三区域与所述第一电极之间，而在所述第二区域与所述第一电极之间不设置。
6.如权利要求1所述的半导体装置，其中，
所述第一半导体区域、所述第二半导体区域、所述第三半导体区域、所述第四半导体区域及所述第五半导体区域含有SiC。
7.如权利要求1所述的半导体装置，其中，
所述第二半导体区域设有多个，
所述多个第二半导体区域沿着一个方向延伸地设置，并且相互平行地设置。
8.如权利要求7所述的半导体装置，其中，
所述第三半导体区域以包围所述多个第二半导体区域的周围的方式设置。
9.如权利要求7所述的半导体装置，其中，
所述第四半导体区域以包围所述多个第二半导体区域的周围的方式设置。
10.如权利要求1所述的半导体装置，其中，
所述第五半导体区域设置于所述第三半导体区域的内部。
11.如权利要求5所述的半导体装置，其中，
从所述方向观察时，所述第一区域具有第一部分和第二部分，
从所述方向观察时，所述第二区域设置于所述第一部分与所述第二部分之间。
12.如权利要求11所述的半导体装置，其中，
所述第三区域以包围所述第一区域的周围的方式设置。
13.如权利要求5所述的半导体装置，其中，
从所述方向观察时，所述第一区域具有第一部分、第二部分、第三部分，
从所述方向观察时，所述第二区域设置于所述第二部分与所述第三部分之间，
从所述方向观察时，所述第三区域设置于所述第一部分与所述第二部分之间。
14.如权利要求5所述的半导体装置，其中，
从所述方向观察时，所述第一区域具有第一部分、第二部分、第三部分，
从所述方向观察时，所述第二区域具有第四部分、第五部分，
从所述方向观察时，所述第三区域设置于所述第一部分与所述第二部分之间，
从所述方向观察时，所述第五部分设置于所述第二部分与所述第三部分之间，
从所述方向观察时，所述第四部分以包围所述第一区域的周围的方式设置。
15.如权利要求5所述的半导体装置，其中，
从所述方向观察时，所述第一区域具有第一部分、第二部分、第三部分，
从所述方向观察时，所述第二区域具有第四部分、第五部分，
从所述方向观察时，所述第四部分设置于所述第一部分与所述第二部分之间，
从所述方向观察时，所述第五部分设置于所述第二部分与所述第三部分之间。
16.如权利要求15所述的半导体装置，其中，
从所述方向观察时，所述第三区域以包围所述第一区域的周围的方式设置。
17.如权利要求5所述的半导体装置，其中，
所述第二区域具有多个第四部分，
所述多个第四部分排列在所述第一区域的内侧。
18.如权利要求17所述的半导体装置，其中，
从所述方向观察时，所述第三区域以包围所述第一区域的周围的方式设置。
19.如权利要求5所述的半导体装置，其中，
所述第二区域具有多个第四部分，
所述第三区域以包围所述第一区域的周围的方式设置，
所述多个第四部分设置在与所述第三区域的角部相当的位置。
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