CN111916440A - 半导体器件 - Google Patents
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Abstract
本发明公开了半导体器件。半导体器件包括器件区和终端区，终端区围绕器件区，器件区包括具有第一导电类型的多个肖特基区和具有第二导电类型的多个二极管区，器件区包括中心区域和边缘区域，多个二极管区包括第一多个二极管区和第二多个二极管区，第一多个二极管区设置在所述中心区域，第二多个二极管区设置在边缘区域，第一多个二极管区中第二导电类型的杂质的平均杂质浓度高于第二多个二极管区中第二导电类型的杂质的平均杂质浓度。根据本发明的半导体器件能够改善器件中的电流分布，提高器件的抗浪涌能力，使器件具有更好的电学性能。
Description
技术领域
本发明涉及半导体领域，更具体而言，涉及半导体器件。
背景技术
与硅半导体器件相比，碳化硅半导体器件可在更高的温度和电场下操作，因此具有广阔的应用前景和市场吸引力。各种应用也要求碳化硅半导体器件具有很高的可靠性，例如抗浪涌电流的能力。例如，已经设计出了结势垒肖特基器件。该结构结合了肖特基二极管和双极型二极管的优点，能够极大地提高肖特基器件的抗浪涌电流能力。
然而，结势垒肖特基器件的性能表现极大地依赖于布图设计。在电流比较大时，器件内部会产生热量，从而使得器件温度升高。散热不均匀容易使得器件在某些区域产生过高的热量，从而十分脆弱，容易损坏，成为限制器件可靠性的瓶颈之一。因此，设计具有更优布图设计的此类半导体器件是十分必要的。
发明内容
本发明提出了半导体器件，以解决现有技术中上述一个或多个问题。
根据本发明的一方面，提供了半导体器件，半导体器件包括器件区和终端区，终端区围绕器件区，器件区包括具有第一导电类型的多个肖特基区和具有第二导电类型的多个二极管区。器件区包括中心区域和边缘区域，多个二极管区包括第一多个二极管区和第二多个二极管区，第一多个二极管区设置在中心区域，第二多个二极管区设置在边缘区域，第一多个二极管区中第二导电类型的杂质的平均杂质浓度高于第二多个二极管区中第二导电类型的杂质的平均杂质浓度。
根据本发明的另一方面，提供了一种半导体器件。半导体器件包括第一导电类型的半导体层、多个肖特基区、多个二极管区、第一金属电极、第二金属电极。半导体层包括碳化硅，并且具有第一面和第二面，半导体层包括基底和形成在基底上的漂移层，漂移层的杂质浓度低于基底的杂质浓度。
多个肖特基区设置在漂移层内并且从第一面朝向所述基底的方向延伸。多个二极管区设置在漂移层内，多个二极管区具有第二导电类型并且从第一面朝向基底的方向延伸，相邻两个二极管区被肖特基区隔开。第一金属电极设置在第一面上，第一金属电极与多个肖特基区接触形成肖特基接触，并且与多个二极管区接触形成低阻接触。第二金属电极与第二面形成欧姆接触。半导体器件包括器件区和围绕所述器件区的终端区，器件区包括中心区域和边缘区域，多个肖特基区和多个二极管区设置在器件区内，多个二极管区中的每个二极管区包括第二导电类型的缓冲区，中心区域的每个二极管区中缓冲区的占居率小于边缘区域的每个二极管区中缓冲区的占居率。
根据本发明的再一方面，提供了一种半导体器件。半导体器件包括器件区和终端区，终端区围绕器件区，器件区包括具有第一导电类型的多个肖特基区和具有第二导电类型的多个二极管区，在平面视图下，肖特基区设置成条状，具有长边和短边，器件区包括中心区域，中心区域包括子区域，子区域中的每个肖特基区包括两个或更多个子肖特基区。
根据本发明的又一方面，提供了一种半导体器件。半导体器件包括第一导电类型的半导体层、多个肖特基区、多个二极管区、第一金属电极、以及第二金属电极。半导体层包括碳化硅，并且具有第一面和第二面，半导体层包括基底和形成在基底上的漂移层，漂移层的杂质浓度低于基底的杂质浓度。多个肖特基区设置在漂移层内并且从第一面朝向所述基底的方向延伸。多个二极管区设置在所述漂移层内，多个二极管区具有第二导电类型并且从第一面朝向基底的方向延伸。第一金属电极设置在第一面上，第一金属电极与多个肖特基区接触形成肖特基接触，并且与多个二极管区接触形成低阻接触。第二金属电极与第二面形成欧姆接触。半导体器件包括器件区和围绕器件区的终端区，器件区包括中心区域，中心区域包括子区域，子区域中的肖特基区的器件单元占居率小于在子区域之外的器件区中的肖特基区的器件单元占居率。
根据本发明一个或多个实施例的半导体器件，可改善电流在器件内部的分布，从而提高器件的抗浪涌电流能力。例如，通过实施例所例示的布图设计，使得更多电流流过散热能力较强的中心区域，由此，更少的电流流过散热能力较差的区域(例如边缘区域)，从而可避免热量在散热能力差的区域汇集而损害这些区域。因此可使得器件能承载更高的浪涌电流，由此提高了器件的总体性能和可靠性。
本发明的其他实施例和更多技术效果将在下文详述。
附图说明
现在将参考附图以示例的方式描述本发明的实施例。一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定。为方便计，相同或相似的元件在附图中采用相同或相似的附图标记，除非有特别说明，附图中的图不构成比例限制。其中，
图1示出根据本发明第一实施例的半导体器件的示意性截面图；
图2示出根据第一实施例的半导体器件的示意性顶平面视图；
图3示出根据第一实施例的一个二极管区的示意性顶平面视图；
图4示出根据本发明第二实施例的半导体器件的示意性截面图；
图5示出根据第二实施例的半导体器件的示意性顶平面视图；
图6示出根据本发明第三实施例的半导体器件的示意性顶平面视图；
图7示出根据本发明第四实施例的半导体器件的示意性截面图；
图8示出根据第四实施例的半导体器件的示意性顶平面视图；
图9示出根据本发明第五实施例的半导体器件的示意性顶平面视图；
图10示出根据本发明第六实施例的半导体器件的示意性顶平面视图；
图11示出根据本发明第七实施例的半导体器件的示意性截面图；
图12A示出根据第七实施例的半导体器件的示意性顶平面视图；
图12B示出图12A中的一个肖特基区的示意性顶平面视图；
图12C示出器件单元的示意图；
图13示出根据本发明第八实施例的半导体器件的示意性截面图；
图14示出根据第八实施例的半导体器件的示意性顶平面视图；
图15示出根据本发明第九实施例的半导体器件的示意性截面图；
图16示出根据第九实施例的半导体器件的示意性顶平面视图。
具体实施方式
以下将结合相关附图描述本发明的多个示例性实施例。
如本文所使用的，术语“器件区”指的是在正向偏压下，用于承载流过半导体器件中的至少大部分电流、发挥半导体器件核心功能的区域。
如本文所使用的，术语“终端区”指的是在半导体器件中，处于器件端部或边缘、用于对器件区提供保护的区域。
如本文所使用的，术语“肖特基区”指的是在器件区范围内，位于漂移层之中、漂移层与金属电极接触形成的肖特基结以下的区域。
如本文所使用的，术语“二极管区”指的是位于器件区的漂移层中、具有与漂移层的导电类型相反的区域。
如本文所使用的，术语“条状”指的是在平面视图中，例如x-y坐标平面内，在x轴方向尺寸远大于或远小于在y轴方向的尺寸。
如本文所使用的，术语“边缘区域”指的是器件区中条状二极管区、或条状势垒区、或条状肖特基区的长边的中部更靠近终端区的区域。
如本文所使用的，术语“中心区域”指的是器件区中除去边缘区域之外的区域。
如本文所使用的，术语“低阻接触”指的是欧姆接触或接近于欧姆接触。
如本文所使用的，术语“平均杂质浓度”指的是一空间内的杂质数量除以该空间的体积。
如本文所使用的，术语“顶平面视图”或“平面视图”或“平面视角”指的是半导体层的、在其上设置了半导体器件的面的视图，并不包括在该面上设置的金属层以及金属层之上的层。换言之，在谈及“顶平面视图”或“平面视图”或“平面视角”时，半导体层的该面上设置的金属层以及金属层之上的层已经移除。
如本文所使用的，术语“占居率”指的是在半导体层的顶平面的平面视图中、或与该顶平面平行的面的平面视图中，一个区域中的一个或多个部分与该区域之间的面积比。例如，二极管区中某个区域的占居率可以是例如在平面视图中，该区域与该二极管区的面积比。
如本文所使用的，术语“器件单元占居率”指的是一个器件单元中的一部分与该器件单元之间的面积比。例如，肖特基区的器件单元占居率指的是器件单元中的肖特基区与该器件单元之间的面积比。
根据本发明的一方面，图1、2、3是根据第一实施例的半导体器件的示意图。其中图1示出根据第一实施例的半导体器件的示意性截面图，图1例如是沿着图2中的虚线A-A的截面的一部分。图2是根据第一实施例的半导体器件的示意性顶平面视图(其中移除了金属电极及金属电极之上的层)。
如图1所示，半导体器件例示为结势垒肖特基器件。该半导体器件包括器件区100和终端区20，终端区20围绕器件区100设置。器件区100用于在正向偏压时承载电流的流动，终端区20用于改善反向偏压时电场在器件边缘或端部的分布，从而提高器件的击穿电压，同时提供对器件区100的保护。本领域技术人员将理解的是，在图1中，为了简洁的目的，位于左边、与终端区20对称设置的终端区并未示出。
半导体器件包括半导体层110、第一金属电极或阳极130、以及第二金属电极或阴极140。半导体层110包括碳化硅(SiC)材料，例如单晶4H-SiC。半导体层110具有第一面或顶面112、以及第二面或底面或背面114。第一金属电极130与第一面112接触，第二金属电极140与第二面114接触(例如形成欧姆接触)，使得半导体层110夹置在第一金属电极130与第二金属电极140之间。在终端区20，第一面112的至少一部分上设置有场氧化膜22。在第一金属电极130和场氧化膜22上还设置有钝化层150。
金属电极130、140可由合适金属形成，例如铝(Al)、镍(Ni)、钛(Ti)、银(Ag)、铂(Pt)、金(Au)、钼(Mo)、或其中两种或更多种的组合。场氧化膜22可以是例如二氧化硅膜。钝化层150可以是聚酰亚胺或由其他合适材料形成。
半导体层110包括第一导电类型的基底116和形成在其上的漂移层118。在本特定实施例中，基底116是重掺杂的n型(n+)碳化硅。n型杂质例如可以是氮或磷，杂质浓度例如是5E19cm-3(即，5x1019cm-3)或更高。漂移层118的杂质浓度比基底116的杂质浓度低。例如，漂移层118的n型杂质浓度在5E14cm-3至2E16cm-3之间(例如，8.5E15cm-3)，厚度在5微米至80微米范围。漂移层118例如可以通过外延生长在基底116上。
在器件区100范围，漂移层118包括多个肖特基区120和多个二极管区121。肖特基区120位于漂移层118内且从第一面112朝向基底116的方向延伸。在肖特基区120顶部，漂移层118与第一金属电极130在第一面112接触，形成肖特基结或肖特基接触。二极管区121位于漂移层118内且从第一面112朝向基底116的方向延伸。相邻两个二极管区121被肖特基区120隔开。二极管区121与第一金属电极130形成低阻接触(例如欧姆接触或接近欧姆接触)。
如图1所示，每个二极管区121包括势垒区124和缓冲区122，势垒区124和缓冲区122均为第二导电类型。缓冲区122和势垒区124均与第一面112接触，在其他维度或方向上，缓冲区122围绕或包围势垒区124。
在本特定实施例中，势垒区124和缓冲区122均为p型掺杂(例如杂质为铝)，且势垒区124的杂质浓度高于缓冲区122的杂质浓度。例如，势垒区124的杂质浓度在7E18cm-3至6E20cm-3范围，缓冲区122的杂质浓度在1E17cm-3至6E18cm-3范围。势垒区124具有第一深度d1，第一深度d1为从第一面112沿朝向基底116方向(即图1中的y轴负方向)至势垒区124的下边界的位置的距离。缓冲区122具有第二深度d2，第二深度d2为从第一面112沿朝向基底116方向(即图1中的y轴负方向)至缓冲区122在漂移层118中的下边界的位置的距离。在此处，边界指的是杂质浓度突变或杂质导电类型突变的位置。缓冲区122和势垒区124在平行于第一面112、沿x轴方向的宽度分别为Wb和Wj(参见图1),其中Wb>Wj。
缓冲区122包围势垒区124，因而能够改善势垒区124的侧壁与底部的电场特性，从而改善半导体器件性能，例如降低漏电电流和提高击穿电压。
在终端区20范围，漂移层118包括具有第二导电类型的阱区24。阱区24从漂移层118的第一面112朝向基底116方向延伸。在阱区24中设置有第二导电类型的第一掺杂区26、以及多个第二掺杂区28。第一掺杂区26和第二掺杂区28的杂质浓度均高于阱区24的杂质浓度，并且在图1所示截面且平行于第一面112方向(例如图1中的x方向)，第一掺杂区26的宽度比第二掺杂区28的宽度大。
图3示出根据第一实施例的一个二极管区的示意性顶平面视图。该二极管区可以是例如图1或2所示的任一二极管区121。二极管区121成条状，包括均成条状的势垒区124和缓冲区122。势垒区124具有长边124a和短边124b，缓冲区122具有长边122a和短边122b。在该视图下，二极管区121的平面面积为最外的矩形面积(即长边122a的长度乘以短边122b的长度)，势垒区124的平面面积为图案填充部分的面积(即长边124a的长度乘以短边124b的长度)，缓冲区122的平面面积则为二极管区121的平面面积减去势垒区124的平面面积。缓冲区122的占居率则为缓冲区122的平面面积除以二极管区121的平面面积。如果没有势垒区124，即二极管区由缓冲区构成或占满，在这种情况下，缓冲区的占居率为1。
根据本发明的另一方面，图4和5是关于第二实施例的半导体器件示意图。其中图4示出根据第二实施例的半导体器件的示意性截面图，图4可以是例如沿着图5中的虚线B-B的截面的一部分。图5是半导体器件的示意性顶平面视图。
在该实施例中，半导体器件包括器件区200和围绕器件区200的终端区30。半导体器件包括半导体层210、第一金属电极230、第二金属电极240、场氧化膜32、钝化层250。半导体层210具有第一面212和第二面214，且包括第一导电类型的基底216和漂移层218。在器件区200范围，漂移层218包括多个肖特基区220和多个二极管区221，相邻两个二极管区221被肖特基区220隔开。在终端区30范围，漂移层218包括第二导电类型的阱区34。在阱区34中设置有第二导电类型的、具有更高杂质浓度的第一掺杂区36和多个第二掺杂区38。
如图5所示，器件区200包括边缘区域202和中心区域206。由于条状布局，每个二极管区221的短边距终端区30的距离相同或相近，而不同二极管区221的长边的中部(例如几何中点)距终端区30的距离有明显差别。与中心区域206相比，边缘区域202中的二极管区的长边的中部距终端区30更近。
在本特定实施例中，每个边缘区域202包括1个二极管区，中心区域206包括12个二极管区。在中心区域206中，每个二极管区221包括势垒区224和缓冲区222，缓冲区222围绕势垒区224且具有更高的杂质浓度。在边缘区域202中，每个二极管区221只包括缓冲区222，而不包括势垒区，即每个二极管区221由缓冲区22构成(或二极管区和缓冲区重合)。由于缓冲区的杂质浓度低于势垒区的杂质浓度，边缘区域202中的二极管区的第二导电类型的杂质的平均杂质浓度要低于中心区域206中的二极管区的第二导电类型的杂质的平均杂质浓度。而且，由于边缘区域202中的二极管区整个被缓冲区填满，中心区域206的二极管区中缓冲区的占居率小于边缘区域202的二极管区中缓冲区的占居率。
在本实施例中，由于边缘区域的二极管区具有更低的平均杂质浓度，因而与中心区域相比，电阻更大。在正向偏压时，更多的电流将通过电阻较小的中心区域流动，由此，通过边缘区域流动的电流减少，从而在边缘区域将产生更少的热量。由于边缘区域的散热效果通常较差，成为器件区的脆弱点，这些区域容易首先出现由于热量汇集而导致的烧毁或损坏，成为限制器件总体性能(例如抗浪涌电流能力)的瓶颈。因此，根据本实施例的布图设计可避免或缓解在边缘区域产生的热量汇集，从而提高半导体器件的抗浪涌电流能力，改善器件的性能。
进一步地，根据本实施例的布图设计，边缘区域和中心区域中的肖特基区的面积可保持不变，这对于保持器件结构参数的一致性是有利的。此外，边缘区域的二极管区的缓冲区可设计成与中心区域的二极管区的缓冲区具有相同的深度和杂质浓度，由此可使得二者在同一掩膜、同一离子注入工艺下完成，从而避免增加工艺复杂度，避免增加器件的制造成本。
在本实施例中，中心区域206中的二极管区可称为第一多个二极管区，边缘区域202中的二极管区可称为第二多个二极管区。
图6示出根据本发明第三实施例的半导体器件的示意性顶平面视图。如图6所示，半导体器件包括终端区40和器件区300，器件区300包括边缘区域302和中心区域306。与图5不同之处在于，图6中每个边缘区域包括2个二极管区。
根据本发明的另一方面，图7和8是关于第四实施例的半导体器件示意图。其中图7示出根据第四实施例的半导体器件的示意性截面图，图7可以是例如沿着图8中的虚线C-C的截面的一部分。图8是半导体器件的示意性顶平面视图。沿图8中虚线D-D的截面图将同图1类似，因而未示出。
在该实施例中，半导体器件包括器件区400和围绕器件区400的终端区50。半导体器件包括半导体层410、第一金属电极430、第二金属电极440、场氧化膜52、钝化层450。半导体层410具有第一面412和第二面414，且包括第一导电类型的基底416和漂移层418。在器件区400范围，漂移层418包括多个肖特基区420和多个二极管区421，相邻两个二极管区421被肖特基区420隔开。在终端区50范围，漂移层418包括第二导电类型的阱区54。在阱区54中设置有第二导电类型的、具有更高杂质浓度的第一掺杂区56和多个第二掺杂区58。
如图5所示，器件区400包括边缘区域402和中心区域406。由于条状布局，每个二极管区421的短边距终端区50的距离相同或相近，而不同二极管区421的长边的中部(例如几何中点)距终端区50的距离有明显差别。与中心区域406相比，边缘区域402中的二极管区的长边的中部距终端区50更近。
在本特定实施例中，每个边缘区域402包括2个二极管区，中心区域406包括10个二极管区。在边缘区域402和中心区域406中，每个二极管区421包括势垒区424和缓冲区422，缓冲区422围绕势垒区424且具有更高的杂质浓度。在中心区域406中，每个二极管区中的势垒区是连续的。而在边缘区域402中，每个二极管区中的势垒区是不连续的，包括两个或更多个子势垒区。在本实施例中，边缘区域402中的每个二极管区包括四个子势垒区424a、424b、424c、424d，相邻的子势垒区被该二极管区中的缓冲区隔开。
根据本实施例的布图设计，由于边缘区域402的每个二极管区中势垒区的不连续性或断裂，在平面视图中，每个二极管区中的势垒区的实际面积减少，缓冲区的实际面积增加(由于整个二极管区的面积维持不变)。由此，边缘区域402中的二极管区的第二导电类型的杂质的平均杂质浓度要低于中心区域406中的二极管区的第二导电类型的杂质的平均杂质浓度。而且，边缘区域中402的二极管区中的缓冲区的占居率要大于中心区域406中的二极管区中的缓冲区的占居率。
在正向偏压时，更少的电流将流过电阻更高的边缘区域，从而在边缘区域将产生更少的热量，避免了由于边缘区域散热能力较差而引起的器件损坏，从而提高半导体器件的抗浪涌电流能力。
图9示出根据本发明第五实施例的半导体器件的示意性顶平面视图。如图9所示，半导体器件包括终端区60和器件区500，器件区500包括边缘区域502和中心区域506。在中心区域506，每个二极管区包括第二导电类型的势垒区和围绕势垒区的缓冲区。与图8不同之处在于，图9中每个边缘区域502包括第一边缘区域502a和第二边缘区域502b。在第一边缘区域502a，每个二极管区只包括缓冲区，而不包括势垒区，也即，每个二极管区由缓冲区构成。即，第一边缘区域502a的配置类似于图5所示的边缘区域202的配置。在第二边缘区域502b，每个二极管区包括势垒区和缓冲区，但是势垒区是不连续的，包括两个或更多个子势垒区。即，第二边缘区域502b的配置类似于图8所示的边缘区域402的配置。该实施例结合了第二、第四实施例的优点，而又不会过多地牺牲势垒区的面积。
图10示出根据本发明第六实施例的半导体器件的示意性顶平面视图。图10示出了终端区70和器件区600，以及器件区600的边缘区域602和中心区域606。边缘区域602包括第一边缘区域602a和第二边缘区域602b。在第二边缘区域602b中，沿二极管区长边方向(即z轴方向)，二极管区内离二极管区短边最近的子势垒区到该二极管区短边的距离为Le。在中心区域606，沿二极管区长边方向(即z轴方向)，每个二极管区内的势垒区到二极管区短边的距离为Lc。与图9不同的是，在图10实施例中，Le＝Lc(在图9中，中心区域中的二极管区内的势垒区到二极管区短边的距离更小)。在另一相对的二极管区短边，也具有类似的距离关系(如图10所示)。图10实施例的布图设计可进一步改善正向偏压下，条状二极管区短边的热量汇集(即，减小在短边附近的热量汇集)，从而提高半导体器件的抗浪涌电流能力。
根据本发明的又一方面，图11、12A-12C是根据第七实施例的半导体器件的示意图。其中图11示出根据第七实施例的半导体器件的示意性截面图，图11例如是沿着图12A中的虚线E-E的截面的一部分。图12A是根据第七实施例的半导体器件的示意性顶平面视图(其中移除了金属电极及金属电极之上的层)。
如图11所示，半导体器件例示为结势垒肖特基器件。半导体器件包括器件区700和围绕器件区700的终端区80。半导体器件包括半导体层710、第一金属电极730、第二金属电极740、场氧化膜82、钝化层750。半导体层710具有第一面712和第二面714，且包括第一导电类型的基底716和漂移层718。在器件区700范围，漂移层718包括多个肖特基区720和多个二极管区721。在终端区80范围，漂移层718包括第二导电类型的阱区84。在阱区84中设置有第二导电类型的、具有更高杂质浓度的第一掺杂区86和多个第二掺杂区88。
如图11和12A所示，在器件区700范围，除了靠近终端区80的二极管区721e之外，每个二极管区721包括第二导电类型的势垒区724和缓冲区722。缓冲区722和势垒区724均与第一面712接触，在其他维度或方向上，缓冲区722围绕或包围势垒区724。缓冲区722和势垒区724在平行于第一面712、沿x轴方向的宽度分别为Wb1和Wj1(参见图11),其中Wb1>Wj1。靠近终端区80的二极管区721e则包括仅缓冲区722e，而不包括势垒区，也即，二极管区721e与缓冲区722e重合。而且，二极管区721e(或缓冲区722e)与阱区84相连通。
图12B示出图12A中的一个肖特基区720的示意性顶平面视图。肖特基区720成条状，具有长边720a(z轴方向)和短边720b(x轴方向),长边720a的尺寸与短边720b的尺寸有明显区别，因而不可视为点状。在本特定实施例中，肖特基区720示出为矩形，因此长边720a的长度与短边720b的长度的乘积即为该肖特基区720的面积。
图12C示出一个器件单元700u的示意图。例如，图12A中的视图包含多个这样的器件单元。在图12C中，器件单元700u定义为A、B、C、D四个点围成的矩形区域(或称之为区域ABCD)，其包括一个肖特基区720、一个势垒区724、以及两个夹置势垒区724的缓冲区722。最左边的肖特基区720并不在区域ABCD内，示出该肖特基区720只是为了更清楚例示区域ABCD的目的，因为在图12C中，最左边的肖特基区720与区域ABCD存在公共边AD。在该示例中，区域ABCD的面积即为器件单元700u的面积，区域ABCD内的肖特基区720与区域ABCD的面积比即为肖特基区的器件单元占有率。
根据本发明的又一方面，图13和14是关于第八实施例的半导体器件示意图。其中图13示出根据第八实施例的半导体器件的示意性截面图，图13可以是例如沿着图14中的虚线F-F的截面的一部分。图14是半导体器件的示意性顶平面视图。
在该实施例中，半导体器件包括器件区800和围绕器件区800的终端区90。半导体器件包括半导体层810、第一金属电极830、第二金属电极840、场氧化膜92、钝化层850。半导体层810具有第一面812和第二面814，且包括第一导电类型的基底816和漂移层818。在器件区800范围，漂移层818包括多个肖特基区820和多个二极管区821。在终端区90范围，漂移层818包括第二导电类型的阱区94。在阱区94中设置有第二导电类型的、具有更高杂质浓度的第一掺杂区96和多个第二掺杂区98，阱区94与靠近终端区90的二极管区821e(或缓冲区822e)相连通。
如图14所示，器件区800包括边缘区域802和中心区域806。由于条状布局，每个势垒区824(或肖特基区820)的短边距终端区90的距离相同或相近，而不同势垒区824的长边的中部(例如几何中点)距终端区90的距离有明显差别。与中心区域806相比，边缘区域802中的势垒区的长边的中部距终端区90更近。
在本特定实施例中，中心区域806包括子区域806a。与子区域806a之外的肖特基区相比，子区域806a中的肖特基区在z方向(也即肖特基区或势垒区的长边方向)不连续。如图14所示，子区域806a断开成四个子肖特基区820a、820b、820c、820d。在z方向，相邻的两个子肖特基区被缓冲区822隔开，形成孤立的肖特基岛。根据这样的布图设计，由于子区域806a中的肖特基区断开成多个不连续的子肖特基区，子区域中的肖特基区的实际面积减小。由此，与子区域806a之外的器件单元相比，子区域806a中的肖特基区的器件单元占有率更小。
沿着图14的F-F截面的一部分在图13示出。如图13、14所示，由于肖特基区的断开，子区域中的相邻两个二极管区的缓冲区在断开处相连通，从而在断开处的缓冲区宽度(沿x轴方向)增加(图13所示Wb2)，而其中的势垒区824的宽度保持不变。
在示例器件中，正向偏压达到一定数值时，二极管区将导通，并且随着正向偏压增加，二极管区的电流将以更快的速率增大，并超过肖特基区承载的电流。在本实施例中，由于中心区域的子区域中肖特基区的不连续，肖特基区的面积减小，二极管区的面积增加，因而在较大正向偏压下，与肖特基区未断开的情况相比，子区域的电阻变小，将承载更多的电流，相应地，通过子区域之外(例如边缘区域)流动的电流减少，从而在边缘区域将产生更少的热量。因此，根据本实施例的布图设计可避免或缓解在边缘区域产生的热量汇集，从而提高半导体器件的抗浪涌电流能力，改善器件的性能。
此外，边缘区域802的二极管区的缓冲区可设计成与中心区域806的二极管区的缓冲区具有相同的深度和杂质浓度，由此可使得二者在同一掩膜、同一离子注入工艺下完成，从而避免增加工艺复杂度，避免增加器件的制造成本。
根据本发明的再一方面，图15和16是关于第九实施例的半导体器件示意图。其中图15示出根据第九实施例的半导体器件的示意性截面图，图16可以是例如沿着图15中的虚线G-G的截面的一部分。图16是半导体器件的示意性顶平面视图。
在该实施例中，半导体器件包括器件区900和围绕器件区900的终端区10。半导体器件包括半导体层910、第一金属电极930、第二金属电极940、场氧化膜12、钝化层950。半导体层910具有第一面912和第二面914，且包括第一导电类型的基底916和漂移层918。在器件区900范围，漂移层918包括多个肖特基区920和多个二极管区921。在终端区10范围，漂移层918包括第二导电类型的阱区14。在阱区14中设置有第二导电类型的、具有更高杂质浓度的第一掺杂区16和多个第二掺杂区18，阱区14与靠近终端区10的二极管区921e相连通。
如图16所示，器件区900包括边缘区域902和中心区域906，中心区域906具有子区域906a。子区域906a中的肖特基区不连续，在z方向(也即肖特基区或势垒区的长边方向)断开为四个子肖特基区920a、920b、920c、以及920d。与图14所示实施例最大不同之处在于，在图16中，沿着势垒区长边方向(即z方向)，相邻的子肖特基区被缓冲区922和势垒区924隔开。也即，如图所示，子区域906a中的两个相邻势垒区924通过相邻子肖特基区之间的势垒“桥”相连通。因此，在平面视图下，沿着z方向，在相邻子肖特基区之间，不但有缓冲区，还有势垒区。
根据该实施例的布图设计，与第八实施例相比，子区域中由于势垒区的面积进一步增加，因此电阻可进一步减小(由于势垒区的杂质浓度高于势垒区的杂质浓度)，在偏压下可承载更多的电流，相应地，边缘区域将承载的电流进一步减小。因此，该布图设计可进一步避免在边缘区域发生热量汇集而导致的器件损坏或烧毁的可能性，从而增加半导体器件的抗浪涌电流能力。
上述实施例只是为了例示本发明思想的目的，而非对本发明的限制。例如，虽然以上描述实施例时，使用术语诸如第一、第二等表示各个元件，但是可以理解的是，这些元件不应被上述术语所限制。上述术语仅用于区分一个元件和另一个元件。例如，第一元件可以被命名为第二元件，相似地，第二元件可以被命名为第一元件，上述所作之命名并不用于限制本发明的保护范围。
在上述实施例中，第一导电类型为n型，第二导电类型为p型。本领域技术人员会理解的是，第一导电类型也可以为p型，第二导电类型也可以为n型。
在上述实施例中，为例示性目的，漂移层示出为仅一层。本领域技术人员要理解的是，任一这些漂移层可包括两层或更多层，例如可包括缓冲层、外延层、及其组合。
在上述实施例中，边缘区域202、302、502a、602a分别包括一个、两个、一个、一个条状二极管区，中心区域206、306、406、506、606分别包括12个、10个、10个、8个、8个条状二极管区。本领域技术人员要理解的是，这些仅仅是为了阐释本发明的思想，而绝非限定性的，而是，这些边缘区域和中心区域可包括更多或更少的二极管区(如果包括一个二极管区，则不可更少)。例如，根据实际情况或需要，在器件中，中心区域可包括几十个、甚至上百个二极管区。
图8、9中二极管区示出为包含四个子势垒区，图9和10示出了第一、第二边缘区域。然而，本领域技术人员要理解的是，在有多个子势垒区的二极管区中，子势垒区的数目可以更少或更多。边缘区域的数目也可以更多，例如可以有三个或更多个边缘区域。每个边缘区域中的二极管区的配置可以根据需要，与其他一个或多个边缘区域中的二极管区的配置相同或不同。
本领域技术人员还要理解的是，为了清楚例示的目的，在各个附图中的要素(例如元件、区域、层等)并非按照实际比例画出。例如，漂移层的厚度可从几微米至几十微米，而基底的厚度可达约200微米，如果按照实际比例画出，将会降低附图的易识性。
此外，附图中的各个要素也不一定是其实际形状。例如，图1、4、7、11、13、15中的势垒区、缓冲区、阱区、掺杂区的截面示出为方形，本领域技术人员要理解的是，这些只是为了例示的目的，例如，实际的掺杂轮廓通常具有一定的过渡区或坡度或梯度，而不是梯度在某个点或边界无限大的轮廓。
再例如，在图2、5、6、8、9中，终端区、器件区、以及二极管区示出了方形。本领域技术人员要理解的是，这些区都可以是其他合适的形状，例如具有圆角。或者，二极管区在短边的端部具有圆角、或半圆形、或椭圆形。其他有些图示也具有类似情形。
在上述实施例中，有些区域之间示出为存在间隙，例如边缘区域与中心区域之间、与终端区之间不是无缝衔接的。本领域技术人员要理解的是，这些仅仅是为了更直观地例示实施例的设计思想的目的(例如便于用箭头标出，供本领域技术人员阅读和理解)。本领域技术人员要理解的是，相邻区域之间可以是无缝衔接、没有间隙的。
在上述实施例中，例如图12A中的器件区700包括了10个势垒区和11个肖特基区，本领域技术人员要理解的是，这只是为了例示本发明的思想，绝非限制性的，而是，可根据需要，器件区可包括更多或更少的势垒区和肖特基区，例如几十、上百个势垒区和肖特基区。这一点也同样适用于其他具有类似情形的图示。
图14所例示的子区域包括了两个势垒区和四个子肖特基区。本领域技术人员要理解的是，子区域中也可包含更多的势垒区和肖特基区。在子区域中，沿着肖特基区或势垒区的长边方向，可包括少于四个或多于四个子肖特基区。而且，每个子肖特基区沿着长边方向的长度可以相同，也可以不同。可以其中一些子肖特基区沿着长边方向的长度相同，而另外一些的长度不相同。
此外，尽快图14、16示出了仅一个子区域，本领域技术人员要理解的是，中心区域可包括两个或更多个子区域。例如，在一些实施例中，中心区域包括两个子区域(即第一子区域和第二子区域，或称之为子区域和另一子区域)，第二子区域中的肖特基区的器件单元占居率小于在第一子区域和第二子区域之外的区域中肖特基区的器件单元占居率。在一些实施例中，中心区域包括三个或更多个子区域，在每个子区域中，沿着势垒区的长边方向，肖特基区都是不连续的(被断开为若干个子肖特基区)，不同子区域可包括相同数目的子肖特基区，也可包括不同数目的子肖特基区。
此外，为简洁目的，并未都标出重复单元中每个要素的附图标记。例如图1、2中的重复配置的肖特基区和二极管区，为了简洁起见，并未示出每个肖特基区的附图标记120以及每个二极管区的附图标记121。这一点也同样适用于其他具有类似情形的图示。
类似地，在图1、4、7中，为了简洁的目的，位于左边、与终端区对称设置的终端区并未示出。这一点也同样适用于其他具有类似情形的图示。
此外，本领域技术人员要理解的是，以上实施例试图从不同方面例示本发明，它们并非是孤立的；而是，本领域技术人员可根据上述示例，将不同实施例进行适当的组合，以得到其他的技术方案。
除非另外限定，本文所使用的技术和科学术语具有作为本发明所属领域的普通技术人员通常所理解的相同的含义。在非限定性实施例中例示了本发明的实施方式。在上述公开的实施例的基础上，本领域技术人员能想到的各种变型，都落入本发明的范围。
Claims (20)
1.一种半导体器件，其特征在于，所述半导体器件包括器件区和终端区，所述终端区围绕所述器件区，所述器件区包括具有第一导电类型的多个肖特基区和具有第二导电类型的多个二极管区，平面视图下所述多个二极管区中的每个二极管区设置成条状并且具有长边和短边，每个二极管区的长边与其他二极管区的长边平行,所述器件区包括中心区域和边缘区域，所述多个二极管区包括第一多个二极管区和第二多个二极管区，所述第一多个二极管区设置在所述中心区域，所述第二多个二极管区设置在所述边缘区域，所述第一多个二极管区中第二导电类型的杂质的平均杂质浓度高于所述第二多个二极管区中第二导电类型的杂质的平均杂质浓度。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一多个二极管区中的每个二极管区包括第二导电类型的势垒区和缓冲区，所述缓冲区包围所述势垒区，并且所述缓冲区的杂质浓度低于所述势垒区的杂质浓度，所述第二多个二极管区中的每个二极管区由第二导电类型的势垒区构成。
3.根据权利要求2所述的半导体器件，其特征在于，所述第二多个二极管区中的每个二极管区的势垒区的杂质浓度与所述第一多个二极管区中的每个二极管区的势垒区的杂质浓度相同。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一多个二极管区和所述第二多个二极管区中的每个二极管区均包括第二导电类型的势垒区和缓冲区，在每个二极管区，缓冲区包围势垒区，所述第一多个二极管区中的每个二极管区中的势垒区是连续的，所述第二多个二极管区中的每个二极管区中的势垒区包括两个或更多个不连续的子势垒区，相邻两个子势垒区被二极管区中的缓冲区隔开。
5.根据权利要求1所述的半导体器件，其特征在于，所述边缘区域包括第一边缘区域和第二边缘区域，所述第一边缘区域中的每个二极管区由第二导电类型的缓冲区构成，所述第二边缘区域中的每个二极管区包括第二导电类型的势垒区和包围势垒区的缓冲区，所述第二边缘区域中的每个二极管区中的势垒区包括两个或更多个不连续的子势垒区，相邻两个子势垒区被二极管区中的缓冲区隔开。
6.根据权利要求1至5中任一项所述的半导体器件，其特征在于，所述多个二极管区中的每个二极管区的平面视图成条状。
7.一种半导体器件，其特征在于，所述半导体器件包括：
第一导电类型的半导体层，所述半导体层包括碳化硅，并且具有第一面和第二面，所述半导体层包括基底和形成在所述基底上的漂移层；
多个肖特基区，所述多个肖特基区设置在所述漂移层内并且从所述第一面朝向所述基底的方向延伸；
多个二极管区，所述多个二极管区设置在所述漂移层内，所述多个二极管区具有第二导电类型并且从所述第一面朝向所述基底的方向延伸；
第一金属电极，所述第一金属电极设置在所述第一面上，所述第一金属电极与所述多个肖特基区接触形成肖特基接触，并且与所述多个二极管区接触形成低阻接触；以及
第二金属电极，所述第二金属电极与所述第二面形成欧姆接触，
所述半导体器件包括器件区和围绕所述器件区的终端区，所述器件区包括中心区域和边缘区域，所述多个肖特基区和所述多个二极管区设置在所述器件区内，所述多个二极管区中的每个二极管区包括第二导电类型的缓冲区，所述中心区域的每个二极管区中缓冲区的占居率小于所述边缘区域的每个二极管区中缓冲区的占居率。
8.根据权利要求7所述的半导体器件，其特征在于，所述中心区域中的每个二极管区还包括第二导电类型的势垒区，势垒区连续并且被该二极管区中的缓冲区围绕，势垒区的杂质浓度高于缓冲区的杂质浓度。
9.根据权利要求8所述的半导体器件，其特征在于，所述边缘区域包括第一边缘区域和第二边缘区域，所述第一边缘区域中的每个二极管区由缓冲区构成，所述第二边缘区域中的每个二极管区包括第二导电类型的势垒区，势垒区被该二极管区中的缓冲区包围，所述第二边缘区域中的每个二极管区中的势垒区包括两个或更多个不连续的子势垒区，相邻两个子势垒区被二极管区中的缓冲区隔开。
10.根据权利要求9所述的半导体器件，其特征在于，所述多个二极管区中的每个二极管区设置成条状并且具有长边和短边，每个二极管区的长边与其他二极管区的长边平行，在所述第二边缘区域中，沿二极管区的长边方向，每个二极管区内的离该二极管区短边最近的子势垒区到该二极管区短边的距离为Le，在所述中心区域中，沿二极管区长边方向，每个二极管区内的势垒区到该二极管区短边的距离为Lc，其中Le＝Lc。
11.一种半导体器件，其特征在于，所述半导体器件包括器件区和终端区，所述终端区围绕所述器件区，所述器件区包括具有第一导电类型的多个肖特基区和具有第二导电类型的多个二极管区，所述肖特基区设置成条状，具有长边和短边，所述器件区包括中心区域，所述中心区域包括子区域，所述子区域中的每个肖特基区包括两个或更多个子肖特基区。
12.根据权利要求11所述的半导体器件，其特征在于，所述中心区域中的每个二极管区包括第二导电类型的势垒区和缓冲区，所述势垒区具有长边和短边，所述缓冲区围绕所述势垒区，所述缓冲区的杂质浓度低于所述势垒区的杂质浓度，沿所述势垒区的长边方向，所述子区域中相邻的子肖特基区被缓冲区隔开。
13.根据权利要求12所述的半导体器件，其特征在于，沿所述势垒区的长边方向，相邻的子肖特基区进一步被势垒区隔开。
14.根据权利要求11至13中任一项所述的半导体器件，其特征在于，所述终端区包括第二导电类型的掺杂区，所述器件区还包括边缘区域，所述边缘区域包括第二导电类型的缓冲区，所述边缘区域中的缓冲区与所述终端区中的掺杂区相连通。
15.一种半导体器件，其特征在于，所述半导体器件包括：
第一导电类型的半导体层，所述半导体层包括碳化硅，并且具有第一面和第二面，所述半导体层包括基底和形成在所述基底上的漂移层，所述漂移层的杂质浓度低于所述基底的杂质浓度；
多个肖特基区，所述多个肖特基区设置在所述漂移层内并且从所述第一面朝向所述基底的方向延伸；
多个二极管区，所述多个二极管区设置在所述漂移层内，所述多个二极管区具有第二导电类型并且从所述第一面朝向所述基底的方向延伸；
第一金属电极，所述第一金属电极设置在所述第一面上，所述第一金属电极与所述多个肖特基区接触形成肖特基接触，并且与所述多个二极管区接触形成低阻接触；以及
第二金属电极，所述第二金属电极与所述第二面形成欧姆接触，
所述半导体器件包括器件区和围绕所述器件区的终端区，所述器件区包括中心区域，所述中心区域包括子区域，所述子区域中的肖特基区的器件单元占居率小于在所述子区域之外的器件区中的肖特基区的器件单元占居率。
16.根据权利要求15所述的半导体器件，其特征在于，在平面视图中，所述多个肖特基区中的每个肖特基区设置成条状，具有长边和短边，沿着肖特基区的长边方向，所述子区域中的每个肖特基区断开成两个或更多个子肖特基区。
17.根据权利要求16所述的半导体器件，其特征在于，沿着肖特基区的长边方向，所述两个或更多个子肖特基区的长度均相同。
18.根据权利要求16所述的半导体器件，其特征在于，沿着肖特基区的长边方向，所述两个或更多个子肖特基区中至少两个子肖特基区的长度不同。
19.根据权利要求15所述的半导体器件，其特征在于，所述中心区域还包括另一子区域，所述另一子区域中的肖特基区的器件单元占居率小于在所述另一子区域和所述子区域之外的器件区中的肖特基区的器件单元占居率。
20.根据权利要求19所述的半导体器件，其特征在于，所述另一子区域中的肖特基区的器件单元占居率与所述子区域中的肖特基区的器件单元占居率不同。
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| US20070029634A1 (en) * | 2005-05-24 | 2007-02-08 | Hans-Joachim Schulze | High speed diode |
| US20080296587A1 (en) * | 2007-05-30 | 2008-12-04 | Denso Corporation | Silicon carbide semiconductor device having junction barrier schottky diode |
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Patent Citations (3)
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