CN216084895U - 一种结势垒肖特基二极管 - Google Patents

Abstract

一种结势垒肖特基二极管，包括：半导体衬底层；位于半导体衬底层上的漂移层,漂移层包括有源区和包围所述有源区的边缘终端区；位于所述有源区中的主掺杂层；边界掺杂层，所述边界掺杂层位于边缘终端区中且与有源区邻接，边界掺杂层的宽度大于主掺杂层的宽度；欧姆接触层，位于边界掺杂层的顶部表面，且欧姆接触层在漂移层表面的投影与主掺杂层没有重叠区域；覆盖所述有源区、边界掺杂层和主掺杂层的阳极层。所述结势垒肖特基二极管的抗浪涌能力高且成本较低。

Description

一种结势垒肖特基二极管

技术领域

本实用新型涉及半导体领域，具体涉及一种结势垒肖特基二极管。

背景技术

功率二极管是最常用的电子元器件之一，是电力电子线路最基本的组成单元，它的单向导电性可用于电路的整流、箝位、续流。外围电路中二极管主要起防反作用，防止电流反灌造成器件损坏。传统的功率二极管主要包括肖特基功率二极管和PN结功率二极管。与PN结功率二极管相比，肖特基功率二极管利用金属与半导体接触(金-半接触)形成金属半导体结，使得其正向开启电压较小。而且肖特基功率二极管是单极多数载流子导电机制，它的反向恢复时间在理想情况下为零，没有过剩少数载流子的积累。

结势垒肖特基二极管(Junction Barrier Schottky Diode,JBS)为一种重要的肖特基二极管。

然而，现有的结势垒肖特基功率二极管无法兼顾抗浪涌能力高且成本较低的问题。

实用新型内容

本实用新型要解决的技术问题在于克服现有技术中结势垒肖特基二极管无法兼顾抗浪涌能力高且成本较低的问题。

为了解决上述技术问题，本实用新型提供一种结势垒肖特基二极管，包括：半导体衬底层；位于所述半导体衬底层上的漂移层,所述漂移层包括有源区和包围所述有源区的边缘终端区；位于所述有源区中的主掺杂层，所述主掺杂层的导电类型与所述漂移层的导电类型相反；边界掺杂层，所述边界掺杂层位于所述边缘终端区中且与所述有源区邻接，所述边界掺杂层的宽度大于所述主掺杂层的宽度，所述边界掺杂层的导电类型与所述漂移层的导电类型相反；欧姆接触层，位于所述边界掺杂层的顶部表面，且所述欧姆接触层在漂移层表面的投影与所述主掺杂层没有重叠区域；覆盖所述有源区、边界掺杂层和主掺杂层的阳极层。

可选的，所述边界掺杂层为环状结构；所述欧姆接触层为环状结构。

可选的，所述边界掺杂层的数量为若干个，若干个边界掺杂层相互间隔，若干个边界掺杂层包围所述有源区；所述欧姆接触层的数量为若干个，若干个欧姆接触层包围所述有源区。

可选的，所述边界掺杂层的宽度为所述主掺杂层的宽度的2倍～100倍。

可选的，所述边界掺杂层的宽度为5μm～200μm；所述主掺杂层的宽度为0.5μm～5μm。

可选的，所述欧姆接触层的宽度小于所述边界掺杂层的宽度。

可选的，所述欧姆接触层的边缘至所述边界掺杂层的边缘之间的最小距离为1微米至2微米。

可选的，所述欧姆接触层为金属硅化物层。

可选的，所述欧姆接触层的厚度为0.05μm～1μm。

可选的，所述主掺杂层的数量为若干个，相邻的主掺杂层之间的间距为0.5μm～5μm。

本实用新型技术方法具有以下有益效果：

本实用新型技术方案提供的结势垒肖特基二极管，一方面，由于边界掺杂层的顶部表面设置了欧姆接触层，使得阳极层和边界掺杂层的接触电阻降低，这样阳极层和边界掺杂层之间在浪涌电流通过时没有反向结的势垒需要克服；另一方面，由于边界掺杂层的宽度大于所述主掺杂层的宽度，边界掺杂层的宽度较大，电流在边界掺杂层底部的横向路径边长，电流路径上的压降提高，因此使得主掺杂层和漂移层之间的PN结容易导通，容易实现主掺杂层、漂移层和半导体衬底层形成的PIN二极管的抗浪涌能力。其次，所述主掺杂层的宽度小于所述边界掺杂层的宽度，主掺杂层的宽度较小，这样能使得相邻主掺杂层之间的间距较大，这样在有源区的面积一定的情况下，相邻主掺杂层之间有源区的面积增加，正向导通电阻减小，使得正向压降降低。由于在实现浪涌能力同时并没有消耗相邻的主掺杂区之间的间距，因此不会对正向导通压降有影响，有源区的面积不需要增加，无需显著增加版图的面积，因此降低了成本。

附图说明

为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图；

图1为一种结势垒肖特基二极管的结构示意图；

图2为另一种结势垒肖特基二极管的俯视图；

图3为本实用新型一实施例中的结势垒肖特基二极管的结构示意图。

具体实施方式

一种结势垒肖特基二极管(JBS)，参考图1，包括：阴极金属层10；位于阴极金属层10上的半导体衬底层11；位于所述半导体衬底层11上的N型的漂移层13，所述漂移层13包括有源区和包围所述有源区的截至区；位于所述有源区中的若干P型的掺杂层12；覆盖所述有源区的阳极层15。

结势垒肖特基二极管在正向低电压下工作时，阳极层15与相邻的掺杂层12之间的有源区导通，为主要的工作模式。掺杂层12用于降低肖特基电场，减小肖特基接触界面处的漏电流。在浪涌电流下，结势垒肖特基二极管类似于PIN二极管。为了实现抗浪涌能力，需要增加掺杂层12的宽度，使得电流在掺杂层12底部的横向路径边长，电流路径上的压降提高，这样容易使得掺杂层12和漂移层13之间的PN结导通。

然而，由于掺杂层12的宽度变大，占用了有源区的较多的面积，在一定的有源区面积的情况下，导致相邻的掺杂层12之间的间距变窄，这样导致结势垒肖特基二极管的正向压降提高。为了不影响结势垒肖特基二极管的正向压降，相邻的掺杂层12之间的间距需要设计在一定宽度范围。在此基础上，掺杂层12的宽度较宽必然导致版图面积较大，导致结势垒肖特基二极管的成本提高。

另一种结势垒肖特基二极管，在图1的基础上，在相邻的掺杂层12 之间的有源区中设置了副掺杂岛14(参考图2)；在副掺杂岛14的顶部表面设置了欧姆接触层16。

图2的结势垒肖特基二极管中，掺杂层12以及副掺杂岛14包围的有源区称为有效有源区a。有效有源区a与阳极层(未在图2中示出)形成肖特基接触，在正向电压下工作，阳极层与有效有源区a导通。在浪涌电流下，若不设置欧姆接触层16，阳极层和副掺杂岛14之间的结反向偏置，若阳极层和副掺杂岛14之间的结不导通的话，掺杂层、漂移层和半导体衬底层形成的PIN二极管就不能有效工作。由于设置了欧姆接触层16，使得阳极层和副掺杂岛14的接触电阻降低，这样阳极层和副掺杂岛14之间没有反向结的势垒需要克服，因此使得掺杂层、漂移层和半导体衬底层形成的PIN二极管容易导通，容易实现抗浪涌的能力。

然而，由于副掺杂岛14占用了相邻的掺杂层12之间的部分区域，因此在一定的有源区面积的情况下，使得有效有源区的面积占比降低，这样导致结势垒肖特基二极管的正向压降提高。为了不影响结势垒肖特基二极管的正向压降，需要有效有源区的面积设计在一定范围。在此基础上，导致整个版图的总增大，那么导致成本增加。

基于此，本实用新型提供一种结势垒肖特基二极管，包括：半导体衬底层；位于所述半导体衬底层上的漂移层,所述漂移层包括有源区和包围所述有源区的边缘终端区；位于所述有源区中的主掺杂层，所述主掺杂层的导电类型与所述漂移层的导电类型相反；边界掺杂层，所述边界掺杂层位于所述边缘终端区中且与所述有源区邻接，所述边界掺杂层的宽度大于所述主掺杂层的宽度，所述边界掺杂层的导电类型与所述漂移层的导电类型相反；欧姆接触层，位于所述边界掺杂层的顶部表面，且所述欧姆接触层在漂移层表面的投影与所述主掺杂层没有重叠区域；覆盖所述有源区、边界掺杂层和主掺杂层的阳极层。所述结势垒肖特基二极管的抗浪涌能力高且成本较低。

下面将结合附图对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

此外，下面所描述的本实用新型不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

本实用新型一实施例提供一种结势垒肖特基二极管，结合参考图3，包括：

半导体衬底层100；

位于所述半导体衬底层100上的漂移层110,所述漂移层110包括有源区A和包围所述有源区A的边缘终端区B；

位于所述有源区A中的主掺杂层120，所述主掺杂层120的导电类型与所述漂移层110的导电类型相反；

边界掺杂层130，所述边界掺杂层130位于所述边缘终端区B中且与所述有源区A邻接，所述边界掺杂层130的宽度大于所述主掺杂层120的宽度，所述边界掺杂层130的导电类型与所述漂移层110的导电类型相反；

欧姆接触层140，位于所述边界掺杂层130的顶部表面，且所述欧姆接触层140在漂移层表面的投影与所述主掺杂层120没有重叠区域；

覆盖所述有源区A、边界掺杂层130和主掺杂层120的阳极层150。

本实施例中，以所述结势垒肖特基二极管为SiC基结势垒肖特基二极管为示例进行说明，相应的，所述半导体衬底层100为掺杂有导电离子的碳化硅(SiC)。基于SiC为代表的新一代半导体器件具有更高的反向耐压能力、更低的正向导通损耗、更快的开关频率和更强的环境耐受能力，因此被认为是电能转换领域的新希望。其中，SiC基结势垒肖特基二极管在中高压领域因其频率高、损耗低等众多优点正逐渐替代Si基器件成为市场的主流。

在其他实施例中，结势垒肖特基二极管还可以为氮化镓基结势垒肖特基二极管。在其他实施例中，结势垒肖特基二极管为还可以为硅基结势垒肖特基二极管。需要说明的是，本实施例中，对于半导体衬底层100的材料不做限制。

本实施例中，所述漂移层110中掺杂有漂移离子。所述漂移层110的材料为掺杂有漂移离子的碳化硅。本实施例中，所述漂移层110的导电类型为N型。需要说明的是说，在其他实施例中，所述漂移层110的材料还可以为其他材料。漂移离子可以为磷离子。

在一个实施例中，所述漂移层110的厚度为10微米～20微米，例如为 10微米、12微米、15微米、18微米或20微米。

所述漂移层110包括有源区A和边缘终端区B。边缘终端区B的作用包括：减小或者防止有源区边缘的电场拥挤，减少或者防止耗尽区与器件表面的相互作用。

相邻的主掺杂层120之间的区域以及主掺杂层120与边界掺杂层130 之间区域称为有效有源区。有效有源区与阳极层150形成肖特基接触。在正向电压下，阳极层150与有效有源区之间的结导通，结势垒肖特基二极管表现出肖特基二极管特性。

主掺杂层120用于降低肖特基电场，减小肖特基接触界面处的漏电流。

在一个实施例中，主掺杂层120的数量为若干个，主掺杂层120为条状结构，若干个主掺杂层120间隔排布，若干个主掺杂层120的排布方向垂直于主掺杂层120的延伸方向。

在另一个实施例中，所述边界掺杂层的数量为若干个，若干个边界掺杂层相互间隔，若干个边界掺杂层包围所述有源区。

所述主掺杂层120的宽度小于所述边界掺杂层130的宽度，主掺杂层 120的宽度较小，这样能使得相邻主掺杂层120之间的间距较大，这样在有源区的面积一定的情况下，相邻主掺杂层120之间有源区的面积增加，正向导通电阻减小，使得正向压降降低。

在一个实施例中，所述边界掺杂层130为环状结构，所述边界掺杂层 130环绕有源区。

在浪涌电流下，一方面，由于边界掺杂层130的顶部表面设置了欧姆接触层，使得阳极层150和边界掺杂层130的接触电阻降低，这样阳极层 150和边界掺杂层130之间在浪涌电流通过时没有反向结的势垒需要克服；另一方面，由于边界掺杂层130的宽度较大，电流在边界掺杂层130底部的横向路径边长，电流路径上的压降提高；因此使得主掺杂层120和漂移层之间的PN结容易导通，容易实现主掺杂层120、漂移层110和半导体衬底层100形成的PIN二极管的抗浪涌能力。

由于在实现浪涌能力同时并没有消耗相邻的主掺杂区120之间的间距，因此不会对正向导通压降有影响，有源区的面积不需要增加，无需显著增加版图的面积，因此降低了成本。

本实施例中，所述边界掺杂层130为环状结构；所述欧姆接触层140 为环状结构。

在其他实施例中，当边界掺杂层的数量为若干个，若干个边界掺杂层包围所述有源区时，所述欧姆接触层的数量为若干个，若干个欧姆接触层包围所述有源区，若干个欧姆接触层分别位于边界掺杂层的顶部表面。

在一个具体的实施例中，所述边界掺杂层130的宽度为所述主掺杂层 120的宽度的2倍～100倍。例如，所述边界掺杂层130的宽度为5μm～200 μm,所述主掺杂层120的宽度为0.5μm～5μm。

在一个具体的实施例中，所述欧姆接触层140的宽度小于所述边界掺杂层130的宽度，这样避免欧姆接触层140由于位置偏移而导致欧姆接触层140与主掺杂层120之间的漂移层110直接接触，避免边缘漏电。

在一个具体的实施例中，所述欧姆接触层140的边缘至所述边界掺杂层130的边缘之间的最小距离为1微米至2微米。

所述欧姆接触层140为金属硅化物层。

所述欧姆接触层140的厚度为0.05μm～1μm。

所述主掺杂层120的数量为若干个，相邻的主掺杂层120之间的间距为0.5μm～5μm。

在一个实施例中，所述漂移层的导电类型为N型；所述主掺杂层120 和边界掺杂层130的导电类型均为P型。

本实施例中，还包括：位于所述边缘终端区B中的场限环170；位于所述边缘终端区B中的结扩展环180；覆盖所述边缘终端区B的钝化层200。

所述场限环170还贯穿所述结扩展环180。

所述钝化层200的材料包括氧化硅或者氮化硅。

本实施例中，还包括：位于所述半导体衬底层100背向所述漂移层110 一侧表面的阴极层160。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本实用新型创造的保护范围之中。

Claims (10)

1.一种结势垒肖特基二极管，其特征在于，包括：

半导体衬底层；

位于所述半导体衬底层上的漂移层,所述漂移层包括有源区和包围所述有源区的边缘终端区；

位于所述有源区中的主掺杂层，所述主掺杂层的导电类型与所述漂移层的导电类型相反；

边界掺杂层，所述边界掺杂层位于所述边缘终端区中且与所述有源区邻接，所述边界掺杂层的宽度大于所述主掺杂层的宽度，所述边界掺杂层的导电类型与所述漂移层的导电类型相反；

欧姆接触层，位于所述边界掺杂层的顶部表面，且所述欧姆接触层在漂移层表面的投影与所述主掺杂层没有重叠区域；

覆盖所述有源区、边界掺杂层和主掺杂层的阳极层。

2.根据权利要求1所述的结势垒肖特基二极管，其特征在于，所述边界掺杂层为环状结构；所述欧姆接触层为环状结构。

3.根据权利要求1所述的结势垒肖特基二极管，其特征在于，所述边界掺杂层的数量为若干个，若干个边界掺杂层相互间隔，若干个边界掺杂层包围所述有源区；所述欧姆接触层的数量为若干个，若干个欧姆接触层包围所述有源区。

4.根据权利要求1所述的结势垒肖特基二极管，其特征在于，所述边界掺杂层的宽度为所述主掺杂层的宽度的2倍～100倍。

5.根据权利要求1所述的结势垒肖特基二极管，其特征在于，所述边界掺杂层的宽度为5μm～200μm；所述主掺杂层的宽度为0.5μm～5μm。

6.根据权利要求1所述的结势垒肖特基二极管，其特征在于，所述欧姆接触层的宽度小于所述边界掺杂层的宽度。

7.根据权利要求6所述的结势垒肖特基二极管，其特征在于，所述欧姆接触层的边缘至所述边界掺杂层的边缘之间的最小距离为1微米至2微米。

8.根据权利要求1所述的结势垒肖特基二极管，其特征在于，所述欧姆接触层为金属硅化物层。

9.根据权利要求1所述的结势垒肖特基二极管，其特征在于，所述欧姆接触层的厚度为0.05μm～1μm。

10.根据权利要求1所述的结势垒肖特基二极管，其特征在于，所述主掺杂层的数量为若干个，相邻的主掺杂层之间的间距为0.5μm～5μm。

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