CN208521942U - 一种碳化硅结势垒肖特基二极管 - Google Patents

Abstract

本实用新型公开了一种碳化硅结势垒肖特基二极管，其特征在于：具有正八边形和正方形的P型离子注入掺杂区(2)，并且，正八边形P型离子注入掺杂区(21)和正方形P型离子注入掺杂区(22)等间距交替排列。本实用新型提供的SIC JBS器件，通过设计其P型离子注入掺杂区为正方形和正八边形，同时交替等间距排列设计，以使器件芯片区的面积利用率更高，获得更大的面积因子，从而使得器件的正向电流密度更大。

Description

一种碳化硅结势垒肖特基二极管

技术领域

本实用新型涉及半导体器件，尤其是涉及一种改善P型离子注入掺杂区设计的碳化硅结势垒肖特基二极管。

背景技术

在SIC JBS(碳化硅结势垒肖特基二极管)器件中，Pgrid(P型离子注入掺杂区)是阻止电流通过的区域，当前SIC JBS的主流器件中，Pgrid的结构大多设计成如图1所示的正六边形和如图2所示的长条形状，然而这两种主流的设计在面积的利用上仍有欠缺，面积因子有待提高。

以上背景技术内容的公开仅用于辅助理解本实用新型的发明构思及技术方案，其并不必然属于本专利申请的现有技术，在没有明确的证据表明上述内容在本专利申请的申请日前已经公开的情况下，上述背景技术不应当用于评价本申请的新颖性和创造性。

实用新型内容

本实用新型的主要目的在于提出一种通过改善P型离子注入掺杂区结构设计，来提高面积因子的碳化硅结势垒肖特基二极管，以克服现有的结构设计面积利用率不高的问题。

本实用新型为达上述目的提出以下技术方案：

一种碳化硅结势垒肖特基二极管，具有正八边形和正方形的P型离子注入掺杂区，并且，正八边形P型离子注入掺杂区和正方形P型离子注入掺杂区等间距交替排列。

更进一步地，各所述P型离子注入掺杂区的纵向厚度相同。

更进一步地，所述正八边形P型离子注入掺杂区和所述正方形P型离子注入掺杂区等间距交替排列形成对称图案，所述对称图案同时满足中心对称和轴对称。

更进一步地，每一对相邻的正方形P型离子注入掺杂区和正八边形P型离子注入掺杂区，正方形的其中两条平行边与正八边形的其中两条平行边相互平行。

更进一步地，正八边形P型离子注入掺杂区和正方形P型离子注入掺杂区之间的所述间距是相邻的正方形和正八边形之间距离最近的两条平行边之间的距离。

更进一步地，正方形P型离子注入掺杂区和正八边形P型离子注入掺杂区的边长相同。

更进一步地，所述间距根据正向导通电流和反向击穿电压来设置。

本实用新型提供的SIC JBS器件，通过设计其P型离子注入掺杂区为正方形和正八边形，同时交替等间距排列设计，以使器件芯片区的面积利用率更高，获得更大的面积因子，从而使得器件的正向电流密度更大。

附图说明

图1是现有的SIC JBS器件的正六边形Pgrid结构示意图；

图2是现有的SIC JBS器件的长条形Pgrid结构示意图；

图3是本实用新型一优选实施例的SIC JBS器件的Pgrid结构示意图；

图4是具有图3所示Pgrid结构的SIC JBS器件的芯片区的剖面图。

具体实施方式

下面结合附图和具体的实施方式对本实用新型作进一步说明。

碳化硅结势垒肖特基二极管(或称为“SIC JBS器件”)具有cell芯片区和terminal终端区。其中，芯片区的P型离子注入掺杂区(可简称“Pgrid”)是阻止电流通过的区域，在器件反向关断时，Pgrid会因为PN结加反向电压的原因而扩宽PN结耗尽区宽度，从而关断电流，实现器件反向电流截止特性；芯片区的其它区域为电流导通区域。面积因子是表征器件性能的参数之一，在其它参数相同的情况下，面积因子越大，代表面积利用率高，正向电流密度越大。面积因子＝(芯片区总面积-Pgrid总面积)/芯片区总面积。

本实用新型的具体实施方式提供一种面积因子更大、正向电流密度更大的碳化硅结势垒肖特基二极管，如图3所示，其P型离子注入掺杂区的形状具有正方形和正八边形，正八边形P型离子注入掺杂区21和正方形P型离子注入掺杂区22等间距交替排列。相邻的两个Pgrid之间的间距为S，正八边形P型离子注入掺杂区21的宽度为W。

如图4所示为具有图3所示Pgrid结构的SIC JBS器件的芯片区的剖面图，各P型离子注入掺杂区2具有相同的纵向厚度h。如图4芯片区从上至下依次为Ni/Ti/Al金属层1、P型离子注入掺杂区2、SIC n-漂移层3、SIC n+缓冲层4、4H-SIC衬底5、Ni/Ti/Ag金属层6。

如图3所示，在一种优选的实施例中，所述正八边形P型离子注入掺杂区21和所述正方形P型离子注入掺杂区22等间距交替排列形成对称图案，所述对称图案同时满足中心对称和轴对称(对称轴如图3中虚线所示)。

继续参考图3，每一对相邻的正方形P型离子注入掺杂区22和正八边形P型离子注入掺杂区21，正方形的其中两条平行边与正八边形的其中两条平行边相互平行。

例如，图3中所标示的正方形22和正八边形21，是两个相邻的Pgrid，正方形的两条平行边a、b与正八边形的其中两条平行边c、d相互平行。正八边形P型离子注入掺杂区21和正方形P型离子注入掺杂区22之间的所述间距S是相邻的正方形和正八边形之间距离最近的两条平行边之间的距离，例如边a和边c之间的距离即为所述间距。

所述间距S具体可以根据产品性能要求(例如正向导通电流和反向击穿电压的需求)来设计合适的间距。间距S越大则正向电流越大，但反向击穿电压会降低，需要兼顾这两个因素来设计合适的间距S。

在更加优选的实施例中，正方形P型离子注入掺杂区22和正八边形P型离子注入掺杂区21的边长相同。

与传统的六边形Pgrid和长条形Pgrid的结构设计相比，在宽度W和间距S相同的情况下，本实用新型的正八边形结合正方形排列组合的Pgrid结构设计，能有效提高SIC JBS器件的面积因子，从而提高器件的正向电流密度，且并未造成器件其他电学特性的退化。

以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本实用新型的保护范围。

Claims (7)

1.一种碳化硅结势垒肖特基二极管，其特征在于：具有正八边形和正方形的P型离子注入掺杂区(2)，并且，正八边形P型离子注入掺杂区(21)和正方形P型离子注入掺杂区(22)等间距交替排列。

2.如权利要求1所述的碳化硅结势垒肖特基二极管，其特征在于：各所述P型离子注入掺杂区(2)的纵向厚度(h)相同。

3.如权利要求1所述的碳化硅结势垒肖特基二极管，其特征在于：所述正八边形P型离子注入掺杂区(21)和所述正方形P型离子注入掺杂区(22)等间距交替排列形成对称图案，所述对称图案同时满足中心对称和轴对称。

4.如权利要求3所述的碳化硅结势垒肖特基二极管，其特征在于：每一对相邻的正方形P型离子注入掺杂区(22)和正八边形P型离子注入掺杂区(21)，正方形的其中两条平行边与正八边形的其中两条平行边相互平行。

5.如权利要求4所述的碳化硅结势垒肖特基二极管，其特征在于：正八边形P型离子注入掺杂区(21)和正方形P型离子注入掺杂区(22)之间的所述间距(S)是相邻的正方形和正八边形之间距离最近的两条平行边之间的距离。

6.如权利要求4所述的碳化硅结势垒肖特基二极管，其特征在于：正方形P型离子注入掺杂区(22)和正八边形P型离子注入掺杂区(21)的边长相同。

7.如权利要求4所述的碳化硅结势垒肖特基二极管，其特征在于：所述间距(S)根据正向导通电流和反向击穿电压来设置。