CN101663741B - 半导体器件和制造半导体器件的方法 - Google Patents

半导体器件和制造半导体器件的方法 Download PDF

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Abstract

由六方晶系的SiC构成的衬底被制备成使得其主表面处于在该主表面和与(0001)面垂直的面之间的最小角度为一度以下的方向上，例如，在主表面和与(0001)面垂直的[0001]方向之间的最小角度为一度以下的方向上。在通过前述方法制备的衬底的一个主表面上形成横向半导体器件。因而，可以相对于其中由六方晶系的SiC构成的衬底的主表面处于沿着(0001)方向的方向上的横向半导体器件，可以显著提高击穿电压的值。

Description

半导体器件和制造半导体器件的方法
技术领域
本发明涉及一种半导体器件和制造半导体器件的方法，更具体而言，涉及通过控制衬底的晶面方向来提高击穿电压值和导通电阻值的横向型半导体器件和制造该半导体器件的方法。
背景技术
近年来，已经增强了并入半导体器件的设备的性能。因而，市场越来越需要半导体器件增加它们的操作速度和降低它们的损耗。为了满足该需求，重要的是增加半导体器件的击穿电压和降低半导体器件的导通电阻。
通常，例如，在诸如通过利用由六方晶系的碳化硅(SiC)构成的衬底所形成的金属氧化物半导体(MOS)二极管的垂直半导体器件的情况下，在形成多晶线型4H-SiC衬底时，例如，以便处于沿着(0001)面的方向上，在驱动时，在沿着[0001]方向的方向上产生电场，该方向是与衬底垂直的方向。然而，例如，在诸如金属氧化物半导体场效应晶体管(MOSFET)和结型场效应晶体管(JFET)的横向半导体器件的情况下，在形成SiC衬底时，例如，以便处于沿着4H-SiC的(0001)面的方向上，可以认识到如下特性。即，例如，如下面描述的非专利文献1中陈述的横向半导体器件中的一样，在与[0001]方向相交的方向上产生电场，该方向是沿着(0001)面的方向。
非专利文献1：Masato Noborio和其他三个人，“Materials ScienceForum”2006，第527-529卷，第1305-1308页。
发明内容
本发明要解决的问题
通常，知道沿着(0001)面的方向上的绝缘击穿电场低于与(0001)面相交的方向上的绝缘击穿电场。更具体地，绝缘击穿电场是与(0001)面的方向相交方向上的绝缘击穿电场的大约3/4。因此，在衬底被制备成使其处于与(0001)面正交的方向上的情况下，在沿着(0001)面的方向上形成的电极之间的击穿电压是在与(0001)面相交的方向上形成的电极之间的击穿电压的大约0.6倍那样小。换句话说，相对于衬底的晶面，产生的电场的值具有各向异性，这是公知的现象。
根据上面的描述，例如，如非专利文献1中所陈述的，在横向半导体器件被制备成使得4H-SiC衬底的主表面处于沿着(0001)面的方向上时，横向半导体器件的绝缘击穿电场值和击穿电压值低于垂直半导体器件的绝缘击穿电场值和击穿电压值。
另外，同样可以应用于电子迁移率。在作为形成垂直半导体器件的电阻的主要成分的漂移层中，其中该垂直半导体器件被制备成使得4H-SiC衬底的主表面处于沿着(0001)面的方向上，电流在与4H-SiC衬底(0001)面相垂直的方向上流动。然而，例如，在横向半导体器件被形成为使4H-SiC衬底的主表面处于沿着(0001)面的方向上的情况下，电流在沿着(0001)面的方向上流动。如与沿着(0001)面方向上的绝缘击穿电场比与(0001)面相交的方向上的绝缘击穿电场低的事实一样，沿着(0001)面方向上的电子迁移率是与(0001)面相交的方向上的电子迁移率大约0.8倍，这是公知的。因此，例如，当4H-SiC衬底的主表面被制备成处于沿着(0001)面的方向上时，电子迁移率的值低于例如在4H-SiC衬底的主表面被制备成处于与(0001)面相交的方向时的电子迁移率。因而，电流的值也会变低，这是一个问题。根据上面的描述，会造成如下所述的问题。例如，当4H-SiC衬底的主表面被制备成处于沿着(0001)面的方向上时，半导体器件的电流值变得比形成衬底的材料(在这种情况下为SiC)的理论值更低。结果，增加了导通电阻。
考虑到上述情况，作出本发明来解决上述问题。本发明的目的是提供一种通过控制衬底的晶面方向来提高击穿电压值和导通电阻值的横向型半导体器件和制造上述半导体器件的方法。
解决问题的方式
本发明的半导体器件提供有下面的部件：
(a)衬底，其由六方晶系的碳化硅构成，并且其具有相对于与(0001)面垂直的面形成一度以下的最小角度的主表面，
(b)半导体层，其布置在衬底的一个主表面上，
(c)源极区，其形成在半导体层的一个表面层中，以及
(d)漏极区，其形成在半导体层的表面层中，以便与源极区以一定的距离隔开。
对如上所述制备衬底的晶面的具体说明，能够提供具有提高的击穿电压值和导通电阻值的横向半导体器件。
在本发明的半导体器件中，衬底的主表面具有如下晶面，该晶面与(0001)面的交叉角，即，与(0001)面形成的角度，接近直角。例如，可以认识到，衬底的主表面与(11-20)面等价与的面之间的最小角度为一度以下。可替选地，可以认识到，衬底的主表面与(1-100)面等价的面之间的最小角度为一度以下。
本发明的半导体器件具有如下结构，所述结构在半导体层的一个主表面上的源极区与漏极区之间存在的表面层中进一步提供栅极区。可替选地，本发明的半导体器件具有进一步提供有如下构件的结构：
(a)栅极绝缘膜，其位于半导体层的一个主表面上的源极区与漏极区之间存在的表面层中，以及
(b)栅电极，其在栅极绝缘膜的一个主表面上。
此外，可替选地，本发明的半导体器件具有在半导体层的一个主表面上的源极区与漏极区之间存在的表面层上进一步提供有栅电极的结构，该栅电极与半导体层形成肖特基接触。
用于制造该半导体器件的本发明的方法提供有下面的步骤：
(a)制备衬底，其由六方晶系的碳化硅构成，并且其具有相对于与(0001)面垂直的面成一度以下的最小角度的主表面，
(b)形成在该衬底的一个主表面上布置的半导体层，以及
(c)形成在半导体层的一个表面层中形成的源极区和在半导体层的该表面层中形成的漏极区，以便其与源极区以一定的距离隔开。
执行如上所述的指定晶面来制备衬底的步骤能够提供横向半导体器件，该横向半导体器件具有改善的击穿电压值和导通电阻值。
此外，在通过上述制造方法形成的半导体器件中，例如，可以认识到，衬底的主表面与(11-20)面等价的面之间的最小角度为一度以下。可替选地，可以认识到，衬底的主表面和与(1-100)面等价的面之间的最小角度为一度以下。
用于制造半导体器件的本发明的方法进一步提供有在半导体层的一个主表面上的源极区与漏极区之间存在的表面层中形成栅极区的步骤。可替选地，用于制造半导体器件的本发明的方法进一步提供有如下步骤：
(a)在半导体层的一个主表面上的源极区与漏极区之间存在的表面层中形成栅极绝缘膜，以及
(b)在该栅极绝缘膜的一个主表面上形成栅电极。
此外，还可替选地，用于制造半导体器件的本发明的方法进一步提供有在半导体层的一个主表面上的源极区与漏极区之间存在的表面层上形成栅电极的步骤，该栅电极与半导体层形成肖特基接触。
发明效果
本发明可以提供横向半导体器件，因为该器件并入SiC衬底，该衬底的主表面相对于与(0001)面垂直的面形成一度以下的最小角度，所以改善了半导体器件的击穿电压和导通电阻。
附图说明
图1是示出制造本发明实施例1中的半导体器件的方法的流程图。
图2是示出本发明实施例1中的在执行图1中的流程图所示的步骤(S10)和步骤(S20)之后的状态示意图。
图3是示出本发明实施例1中的在执行了图1中的流程图所示的步骤(S30)之后的状态示意图。
图4是示出本发明实施例1中的在执行了图1中的流程图所示的步骤(S40)之后的状态示意图。
图5是示出本发明实施例1中的在执行了图1中的流程图所示的步骤(S60)之后的状态示意图。
图6是示出本发明实施例1中的在执行了图1中的流程图所示的步骤(S70)之后的状态示意图。
图7是示出本发明实施例2中的制造半导体器件的方法的流程图。
图8是示出本发明实施例2中的在执行了图7中的流程图所示的步骤(S80)之后的状态示意图。
图9是示出制造本发明实施例3中的半导体器件的方法的流程图。
图10是示出本发明实施例3中的在执行了图9中的流程图所示的步骤(S60)之后的状态示意图。
图11是示出本发明实施例3中的在执行了图9中的流程图所示的步骤(S80)之后的状态示意图。
图12是示出用于本发明实施例4的在执行图1中的流程图所示的步骤(S10)和步骤(S20)之后的状态示意图。
图13是示出用于本发明实施例4的在执行图1中的流程图所示的步骤(S30)之后的状态示意图。
图14是示出用于本发明实施例4的在执行图1中的流程图所示的步骤(S40)之后的状态示意图。
图15是示出用于本发明实施例4的在执行图1中的流程图所示的步骤(S60)之后的状态示意图。
图16是示出用于本发明的实施例1的在执行图1中的流程图所示的步骤(S70)之后的状态示意图。
具体实施方式
下面参考附图来说明本发明的实施例。在各个实施例中，将相同的附图标记赋予实现相同功能的构件，以省略对该构件的重复描述，除非特别需要。
实施例1
图1是示出制造本发明的实施例1中的半导体器件的方法的流程图。图2是示出本发明实施例1中的在执行图1中的流程图所示的步骤(S10)和步骤(S20)之后的状态示意图。图3是示出本发明实施例1中的在执行图1中的流程图所示的步骤(S30)之后的状态示意图。图4是示出本发明实施例1中的在执行图1中的流程图所示的步骤(S40)之后的状态示意图。图5是示出本发明实施例1中的在执行图1中的流程图所示的步骤(S60)之后的状态示意图。图6是示出本发明实施例1中的在执行图1中的流程图所示的步骤(S70)之后的状态示意图。
本发明的实施例1示出制造半导体器件之中的图6所示的横向JFET 10的方法。如图6所示，横向JFET10是一种半导体器件，提供有：n型衬底11，其具有n型导电类型；p型半导体层12，其形成在n型衬底11的一个主表面上；n型半导体层13，其形成在p型半导体层12上；源极区15，对所述源极区15供应电子；漏极区17，从所述漏极区17取得电子；以及栅极区16，其布置在源极区15与漏极区17之间，并且在源极区15与漏极区17之间电连接或断开。例如，该半导体器件由形成六方晶系的SiC构成。期望SiC是被称为4H-SiC的多晶型。
制备n型衬底11，所述n型衬底11构成本发明实施例1中的JFET10的一部分，其由SiC构成，并且其具有n型导电类型，以便处于其主表面和与(0001)面垂直的面之间的最小角度为一度以下的方向上，例如，在主表面和与(0001)面垂直的[0001]方向之间的最小角度为一度以下的方向上。在沿着[0001]方向的方向上具有主表面的晶面的类型，例如，包括与(11-20)面等价的面和与(1-100)面等价的面。因此，希望制备n型衬底11，以便相对于例如与(11-20)面等价的面形成1度或以下的最小角度。可替选地，希望制备n型衬底11，以便相对于与(1-100)面等价的面形成一度以下的最小角度。
p型半导体层12通过外延生长被形成在n型衬底11的一个主表面上。n型半导体层13通过相同的外延生长方法被形成在p型半导体层12上。执行外延生长的原因是使半导体器件的浮动电容最小化。如图6所示，源极区15和漏极区17以一定距离分离地形成在距n型半导体层13的一个主表面的一定深度内的区域中，也就是说，在表面层中。栅极区16形成在源极区15与漏极区17之间存在的表面层中。源极区15和漏极区17是含有具有n型导电类型(n型掺杂剂)且具有浓度比n型半导体层13中的浓度更高的掺杂剂的区域。栅极区16是含有具有p型导电类型(p型掺杂剂)且具有浓度比p型半导体层12中的浓度更高的掺杂剂的区域。JFET 10可以具有相对于半导体的导电类型(p型和n型)根据上述构造来反转的构造。换句话说，JFET 10可以具有n型半导体层和p型半导体层顺序形成在由p型SiC构成且具有p型导电类型的p型衬底的一个主表面上的结构。
欧姆电极19被形成为与源极区15、栅极区16和漏极区17中的每个的顶表面接触。欧姆电极19由诸如硅化镍(NiSi)的、可以与源极区15、栅极区16和漏极区17实现欧姆接触的材料来形成。
氧化物膜18形成在邻近的欧姆电极19之间。更具体而言，氧化物膜18作为绝缘层被形成在n型半导体层13的顶表面上，以便覆盖除了形成欧姆电极19的区域之外的整个区域。因而，邻近的欧姆电极19彼此绝缘。
接下来，通过参考图1至6对制造本发明的实施例1中的半导体器件的方法进行说明。在制造作为本发明的实施例1中的半导体器件的JFET 10的方法中，如图1所示，执行衬底制备步骤(S10)。更具体而言，如上所述，制备具有n型导电类型且由晶体是六方晶系的SiC构成的n型衬底11(参见图2至6)，以便处于其主表面和与(0001)面垂直的面之间的最小角度为一度以下的方向上，例如，在主表面和例如与(0001)面垂直的[0001]方向之间的最小角度为一度以下的方向上。例如，在沿着[0001]方向的方向上具有主表面的晶面的类型包括与(11-20)面等价的面和与(1-100)面等价的面。因此，希望制备n型衬底11，以便形成相对于例如与(11-20)等价的面的最小角度为1度或以下。可替选地，希望制备n型衬底11，以便形成相对于与(1-100)面等价的面的最小角度为一度以下。
接下来，如图1所示，执行外延生长步骤(S20)。更具体地，如图2所示，在该步骤中，由SiC构成的p型半导体层12和n型半导体层13，例如，通过气相外延生长以层压方式顺序形成在前述步骤(S10)制备的n型衬底11的一个主表面上。电流在n型半导体层13中流动。为了控制电流的路径(为了抑制电流路径的宽度过度加宽)，布置了p型半导体层12。在气相外延生长中，例如，可以使用硅烷(SiH4)气体和丙烷(C3H8)气体作为原料气体并且可以使用氢气(H2)气体作为载气。作为形成p型半导体层12的p型掺杂剂源，例如，可以使用乙硼烷(B2H6)或三甲基铝(TMA)。作为形成n型半导体层13的n型掺杂剂源，例如，可以使用氮气(N2)气体。
接下来，如图1所示，执行第一离子注入步骤(S30)。更具体地，在该步骤中，形成了包含高浓度n型掺杂剂的源极区和漏极区。通过参考图3，首先，将抗蚀剂涂布到n型半导体层13的顶表面13A上。然后，执行曝光和显影以在根据源极区15和漏极区17的形状的区域处形成具有开口的抗蚀剂膜。通过利用抗蚀剂膜作为掩模，通过离子注入将诸如磷(P)的n型掺杂剂引入到n型半导体层13中。代替P，可以离子注入氮(N)。此外，代替离子注入，可以生长n型外延层作为掩埋层以执行作为第一离子注入步骤(S30)的步骤。因而，形成了源极区15和漏极区17。
接下来，执行第二离子注入步骤(S40)。在该步骤(S40)中，形成了包含高浓度p型掺杂剂的栅极区。更具体地，通过参考图4，首先，用步骤(S30)中使用的工序，抗蚀剂膜被形成为在根据栅极区16的形状的区域处具有开口。通过利用抗蚀剂膜作为掩模，通过离子注入将诸如铝(Al)的p型掺杂剂引入到n型半导体层13中。代替Al，可以离子注入硼(B)。此外，代替离子注入，可以生长p型外延层作为掩埋层，以执行作为第二离子注入步骤(S40)的步骤。因而，形成了栅极区16。本发明没有严格指定执行上述的第一离子注入步骤(S30)和第二离子注入步骤(S40)的顺序。换句话说，可以颠倒的顺序执行两个步骤。
接下来，执行活化退火步骤(S50)。在该步骤(S50)中，首先，去除在步骤(S40)中形成的抗蚀剂膜。然后，对在步骤(S30)和(S40)中进行离子注入的n型半导体层13加热，以活化由上述离子注入引入的掺杂剂。因而，通过进行热处理执行活化退火。例如，可以通过在氩气(Ar)气氛中进行热处理来执行活化退火。代替Ar气体气氛，还可以通过在诸如氖气(Ne)气氛的惰性气氛中进行热处理来执行活化退火步骤。此外，还可以通过在真空中进行热处理来执行活化退火。
接下来，执行氧化物膜形成步骤(S60)。通过参考图5，该步骤(S60)执行n型半导体层13、p型半导体层12和n型衬底11的热氧化，其包括通过步骤(S10)至(S50)形成的离子注入层。因此，形成由二氧化硅(SiO2)构成的氧化物膜18作为场氧化物膜，以便覆盖n型半导体层13的顶表面13A。
接下来，执行欧姆电极形成步骤(S70)。如图6所示，在该步骤(S70)中，例如由NiSi构成的欧姆电极19被形成为与源极区15、栅极区16和漏极区17中的每个的顶表面接触。更具体地，首先，通过步骤(S30)中使用的相同工序，抗蚀剂膜被形成为在根据欧姆电极19的形状的区域处具有开口。通过利用抗蚀剂膜作为掩模，例如，通过反应性离子蚀刻(RIE)，去除源极区15、栅极区16和漏极区17上的氧化物膜18(场氧化物膜)。
随后，通过气相沉积例如Ni，在源极区15、栅极区16和漏极区17上以及抗蚀剂膜上形成Ni层，其中在形成Ni层之前源极区15、栅极区16和漏极区17在氧化物膜18的开口处全部暴露。然后，通过去除抗蚀剂膜，去除了抗蚀剂膜上的Ni层(剥离法)。结果，Ni层残留在源极区15、栅极区16和漏极区17上，其在形成Ni层之前在氧化物膜18的开口处都被暴露。接下来，通过在例如氩气(Ar)气氛中在大约950℃下对它们加热大约两分钟来执行热处理。该热处理执行Ni层的硅化。因而，如图6所示，形成了欧姆电极19，其由NiSi构成并且可以与源极区15、栅极区16和漏极区17形成欧姆接触。
除了上述的剥离法之外，欧姆电极可以通过另外的方法形成，在整个表面上形成膜之后通过光刻技术蚀刻去除膜中的不需要的部分。更具体地，如同上述的欧姆电极形成步骤(S70)一样，首先，去除源极区15、栅极区16和漏极区17上的氧化物膜18(场氧化物膜)。然后，例如，通过气相沉积Ni来形成Ni层。随后，将光致抗蚀剂涂布到形成的Ni层的顶表面上。接下来，执行曝光和显影以在除了用于源极区15、栅极区16和漏极区17的区域之外的区域处形成具有开口的抗蚀剂膜。通过利用抗蚀剂膜作为掩模，通过例如湿法蚀刻来去除不需要Ni层的区域处(除了源极区15、栅极区16和漏极区17的区域之外的区域)的Ni层。结果，Ni层残留在源极区15、栅极区16和漏极区17上。之后，用上述的工序，通过在例如Ar气氛中在大约950℃下对它们加热大约两分钟来执行热处理。该热处理执行Ni层的硅化。因而，如图6所示，欧姆电极19被形成为由NiSi构成并且可以与源极区15、栅极区16和漏极区17形成欧姆接触。
在本发明的实施例1中，如上所述，JFET 10可以具有相对于半导体的导电类型(p型和n型)根据上述构造反转的构造。在采用反转构造的情况下，当要在p型半导体层12的顶表面上形成欧姆电极19时，欧姆电极可以通过利用由钛(Ti)和Al构成的合金来形成，所述合金是TiAl。更具体地，例如利用上述剥离法或光刻技术，在源极区15、栅极区16和漏极区17上顺序形成Ti层和Al层。之后，用上述工序，通过在例如Ar气氛中在大约950℃下对它们加热大约两分钟来执行热处理。热处理形成欧姆电极19，所述欧姆接触19由TiAl构成并且可以与源极区15、栅极区16和漏极区17形成欧姆接触。
通过上述步骤形成的JFET 10使用在倒置偏置的p-n结中形成的耗尽层，以改变电流流过区域的横截面面积。因而，控制了源极区15和漏极区17之间的电流流动。换句话说，该结构使电流在源极区15和漏极区17之间流动，也就是说，在沿着n型衬底11的主表面的方向上流动。因此，该结构具有横向结构。结果，如本发明的实施例1所示，n型衬底11被制备成处于其主表面和与(0001)面垂直的面之间的最小角度为一度以下的方向上，例如，在主表面和例如与(0001)面垂直的[0001]方向之间的最小角度为一度以下的方向上。结果，例如，在以主表面处于沿着(0001)面的方向上的方式执行该制备的情况相比，能够增加绝缘击穿电场的值、击穿电压的值和电子迁移率的值，并且能够降低导通电阻的值。
实施例2
图7是示出制造本发明实施例2中的半导体器件的方法的流程图。图8是示出在执行本发明实施例2中的图7的流程图所示的步骤(S80)之后的状态示意图。
本发明的实施例2示出制造在半导体器件之中的图8所示的横向MOSFET 20的方法。如图8所示，在横向MOSFET 20中，欧姆电极19被形成为与源极区15和漏极区17中的每个的顶表面接触。在n型半导体层13的顶表面13A中(参见图2至5)，如与具有除了源极区15和漏极区17的顶表面上的区域之外的区域一样，在栅极区16的顶表面上形成氧化物膜18。在氧化物膜18中，尤其是，在栅极区16的顶表面上形成的氧化物膜18用作栅氧化物膜。在该氧化物膜18(栅氧化物膜)的顶表面上形成栅极电极21。横向MOSFET 20与本发明的实施例1中的横向JFET 10仅在上述特征方面不同。
如图7和8所示，制造本发明的实施例2中的横向MOSFET 20的方法与制造本发明的实施例1中的横向JFET 10的方法在从衬底制备步骤(S10)到活化退火步骤(S50)的步骤方面是相同的。然而，如图8所示，在第二离子注入步骤(S40)中，栅极区16被形成为穿过n型半导体层13并且穿透进p型半导体层12到特定深度。该结构使栅极区16与p型半导体层12互连。结果，可以平滑地执行通过栅极区16的反转对MOSFET 20进行的操作。在该情况下，希望要被注入栅极区16中的p型掺杂剂的浓度可与p型半导体层12中包含的p型掺杂剂的浓度相当，并且被调节成落入10％的误差范围内。
在接下来的氧化物膜形成步骤(S60)中，氧化物膜18形成在n型半导体层13的顶表面13A中的栅极区16的顶表面处(参见图2至5)。氧化物膜18是用于产生MOS结构的场效应的氧化物膜。因此，与本发明的实施例1中的在氧化物膜形成步骤(S60)中形成的前述氧化物膜18(场氧化物膜)相比，具有所需厚度的氧化物膜18(栅氧化物膜)可以通过执行较短时间的热氧化来形成。在这种情况下，与例如在本发明的实施例1中形成的前述氧化物膜18(场氧化物膜)的厚度相比，在除了在作为栅极区16上的氧化物膜18的栅氧化物膜的区域、以及要在下一步骤(S70)中形成欧姆电极的区域之外的区域中形成的氧化物膜18的厚度更薄。在形成上述氧化物膜18(栅氧化物膜)之后，在n型半导体层13的顶表面13A中，例如，氧化物膜的形成可以仅在除了形成栅氧化物膜的区域和要在下一步骤(S70)中形成欧姆电极的区域之外的区域进一步继续。当实施该操作时，可以形成比栅氧化物膜更厚的场氧化物膜。
接下来，执行欧姆电极形成步骤(S70)。更具体地，如图8所示，由例如NiSi构成的欧姆电极19被形成为与源极区15和漏极区17中的每个的顶表面接触。在如前所述地采用倒置结构的情况下，当要在p型半导体层的顶表面上形成欧姆电极19时，该欧姆电极可以通过利用由钛(Ti)和Al构成的合金来形成，所述合金为TiAl。
接下来，执行栅电极形成步骤(S80)。更具体地，如图8所示，形成由例如Al层形成的栅电极21被形成为与在栅极区16的顶表面上、在上述氧化物膜形成步骤(S60)中形成的氧化物膜18(栅氧化物膜)的顶表面接触。更具体地，例如，在执行欧姆电极形成步骤(S70)之后，例如，在氧化物膜18和欧姆电极19的整个顶表面上气相沉积Al以形成Al层。随后，光致抗蚀剂被涂布到形成的Al层的顶表面上。然后，执行曝光和显影，以在除了栅极区16的顶表面上形成的氧化物膜18(栅氧化物膜)的顶表面上的区域之外的区域形成具有开口的抗蚀剂膜。通过利用抗蚀剂膜作掩模，通过例如湿法蚀刻，去除不需要Al层的区域处(除了栅极区16的顶表面上形成的氧化物膜18(栅氧化物膜)的顶表面上的区域之外的区域)的Al层。结果，Al层残留在栅极区16的顶表面上形成的氧化物膜18(栅氧化物膜)的顶表面上。上述的操作在所希望的位置处形成Al层作为栅电极21。
代替上述的Al，可以通过利用多晶硅来形成栅电极21。在该情况下，通过与上述Al的情况下使用的方法相同的方法来形成该栅电极。除了上述方法之外，该栅电极21可以通过利用例如剥离法来形成。
在通过上述步骤形成的MOSFET 20中，沟道层被形成在n型半导体层13中的源极区15和漏极区17之间存在的表面层中。通过根据施加到栅电极21的电压的幅值改变表面层中(尤其是在栅极区16的附近)的沟道层的状态，MOSFET 20控制在源极区15和漏极区17之间流动的电流值。换句话说，该结构使电流在源极区15和漏极区17之间流动，也就是说，在沿着n型衬底11的主表面的方向上流动。因此，该结构具有横向结构。因此，如本发明的实施例2所示，n型衬底11被制备成处于它的主表面和与(0001)面垂直的面之间的最小角度为一度以下的方向上，例如，在主表面和垂直于(0001)面的[0001]方向之间的最小角度为一度以下的方向上。结果，例如，与以主表面在沿着(0001)面的方向的方式执行该制备的情况相比较，如前所述，绝缘击穿电场的值、击穿电压的值和电子迁移率的值会增加，并且导通电阻的值会降低。
实施例2仅在上述特征方面与本发明的实施例1不同。更具体地，本发明的实施例2的说明中描述的非所有的结构、条件、制造步骤等与本发明的实施例1的结构、条件、制造步骤等相一致。
实施例3
图9是示出制造本发明的实施例3中的半导体器件的方法的流程图。图10是示出在执行本发明的实施例3中的图9的流程图所示的步骤(S60)之后的状态示意图。图11是示出在执行本发明的实施例3中的图9的流程图所示的步骤(S80)之后的状态示意图。
本发明的实施例3示出制造在半导体器件之中的图11所示的横向MESFET 30的方法。如图11所示，在横向MESFET 30中，欧姆电极19被形成为与源极区15和漏极区17中的每个的顶表面接触。例如，在图6所示的JFET 10和图8所示的MOSFET 20中提供的栅极区16没有提供在MESFET 30中。而是，与n型半导体层13形成肖特基接触的栅电极22直接布置在n型半导体层13的顶表面13A上。更具体地，栅电极22布置在栅极区16提供在JFET 10和MOSFET 20中的区域的顶表面上。横向MESFET 30仅在上述特征方面与本发明的实施例1的横向JFET 10不同。
如图7和8所示，制造本发明的实施例3中的横向MESFET 30的方法在从衬底制备步骤(S10)到第一离子注入步骤(S30)的步骤方面与本发明的实施例1的横向JFET 10相同。然而，如上所述，因为没有形成栅极区16，所以不执行第二离子注入。因此，下一步骤是活化退火步骤(S50)。活化退火步骤(S50)和氧化物膜形成步骤(S60)与本发明的实施例1中的前述横向JFET 10的活化退火步骤和氧化物膜形成步骤相同。
接下来，执行欧姆电极形成步骤(S70)。更具体地，如图11所示，由例如NiSi构成的欧姆电极19被形成为与源极区15和漏极区17中的每个的顶表面接触。在如前所述地采用倒置结构的情况下，当要在p型半导体层的顶表面上形成欧姆电极19时，该欧姆电极可以通过利用由钛(Ti)和Al构成的合金来形成，所述合金为TiAl。
接下来，执行栅电极形成步骤(S80)。更具体地，在该步骤中，例如，栅电极22被形成在源极区15和漏极区17之间存在的n型半导体层13的表面上(在n型半导体层13的顶表面13A中，栅极区16提供在JFET 10和MOSFET 20中的区域的顶表面中)。更具体地，例如，在执行欧姆电极形成步骤(S70)之后，将光致抗蚀剂涂布到氧化物膜18和欧姆电极19的整个顶表面上。然后，执行曝光和显影以根据在要形成栅电极22的区域处的氧化物膜18的形状在要形成栅电极22的区域处来形成具有开口的抗蚀剂膜。换句话说，在n型半导体层13的顶表面13A中，该开口设置在栅极区16提供在JFET 10和MOSFET 20中的区域的顶表面处。通过利用该抗蚀剂膜作掩模，气相沉积能够与n型半导体层13形成肖特基接触的、诸如Ni的金属材料。因而，Ni层形成暴露n型半导体层13的顶表面上(该暴露区域是要形成栅电极22的区域)而没有由氧化物膜18覆盖，并且Ni层形成在氧化物膜18和欧姆电极19的顶表面上的抗蚀剂膜上。然后，通过去除抗蚀剂膜，去除抗蚀剂上的Ni层(剥离法)。结果，Ni层残留在曾经暴露的n型半导体层13上，而没有由氧化物膜18覆盖。因而，作为栅电极22的Ni层被形成在所期望的位置处。
在如前所述地采用倒置结构的情况下，当栅电极22要被形成在p型半导体层的顶表面上时，栅电极22可以通过利用Ti代替上述的Ni以及通过利用与上述的Ni的情况下使用的方法相同的方法来形成。除了上述方法之外，栅电极22可以通过利用适当地组合例如上述剥离法和光刻技术的任意方法来形成。
通过上述步骤形成的MESFET 30与先前描述的JFET 10的不同之处在于，例如，代替JFET 10的栅极区中使用的p-n结，使用金属与半导体之间(栅电极22与n型半导体层13之间)形成的肖特基接触。然而，MESFET 30执行与JFET 10的操作基本相似的操作。更具体地，MESFET 30控制电流在源极区15和漏极区17之间流动。换句话说，该结构使电流在源极区15和漏极区17之间流动，也就是说，在沿着n型衬底11的主表面的方向上流动。因此，MESFET 30具有横向结构。结果，如本发明的实施例3所示，n型衬底11被制备成处于它的主表面和与(0001)面垂直的面之间的最小角度为一度以下的方向上，例如，在主表面和垂直于(0001)面的[0001]方向之间的最小角度为一度以下的方向上。结果，如上所述，与以主表面在沿着(0001)面的方向上的方式执行制备的情况相比较，绝缘击穿电场的值、击穿电压的值和电子迁移率的值会增加，并且导通电阻的值会降低。
实施例3仅在上述特征方面与本发明的实施例1不同。更具体地，本发明的实施例3的说明中描述的非所有的结构、条件、制造步骤等与本发明的实施例1的结构、条件、制造步骤等相一致。
实施例4
图12是示出用于本发明的实施例4的在执行图1中的流程图所示的步骤(S10)和步骤(S20)之后的状态示意图。图13是示出用于本发明的实施例4的在执行图1中的流程图所示的步骤(S30)之后的状态示意图。图14是示出用于本发明的实施例4的在执行图1中的流程图所示的步骤(S40)之后的状态示意图。图15是示出用于本发明的实施例4的在执行图1中的流程图所示的步骤(S60)之后的状态示意图。图16是示出用于本发明的实施例1的在执行图1中的流程图所示的步骤(S70)之后的状态示意图。
本发明的实施例4示出制造半导体器件之中的图16所示的横向RESURF-JFET 40的方法。如图16所示，在横向RESURF-JFET 40中，通过外延生长在n型半导体层13上进一步形成薄的第二p型半导体层14。源极区15、栅极区16和漏极区17被形成为穿过第二p型半导体层14，并且穿透到n型半导体层13中，从第二p型半导体层14的主表面到特定深度(参见图14至16)。该结构使得能够实现栅极区16和漏极区17之间的区域的电场强度的均匀分布，并且因此抑制了场集中。第二p型半导体层14的存在使得能够减小半导体器件内部的寄生电阻。横向RESURF-JFET 40仅在上述特征方面与本发明的实施例1中的横向JFET 10不同。
在制造本发明的实施例4中的横向RESURF-JFET 40的方法中，在外延生长步骤(S20)中，在形成n型半导体层13之后，通过外延生长在n型半导体层13上形成第二p型半导体层14。在第一离子注入步骤(S30)和第二离子注入步骤(S40)中，执行抗蚀剂涂布、曝光和显影，以便形成源极区15、栅极区16和漏极区17，使得源极区15、栅极区16和漏极区17穿过第二p型半导体层14并且穿透到n型半导体层13中，从第二p型半导体层14的一个主表面到特定深度。在氧化物膜形成步骤(S60)中，形成由二氧化硅(SiO2)组成的氧化物膜18作为场氧化物膜，以便覆盖第二p型半导体层14的顶表面14A。制造RESURF-JFET 40的方法仅在上述特征方面与在前描述的制造本发明的实施例1中的JFET 10的方法不同。
实施例4仅在上述特征方面与本发明的实施例1不同。更具体地，本发明的实施例4的说明中描述的非所有的结构、条件、制造步骤等与本发明的实施例1的结构、条件、制造步骤等相一致。
示例1
在下文中，通过参考示例进一步具体地说明本发明。然而，本发明不受这些示例限制。
在下面的单个示例中，通过制造本发明的实施例1中的前述的JFET 10来进行评估。因此，根据需要，通过参考图1至6给出说明。
在下面说明作为示例1的形成JFET 10的方法。首先，执行图1所示的衬底制备步骤(S10)。衬底是具有六方晶系的半导体。SiC晶片作为衬底被制备成处于它的主表面和与(0001)面垂直的面之间的最小角度为一度以下的方向上，例如，在主表面和例如垂直于(0001)面的[0001]方向之间的最小角度为一度以下的方向上。期望的是SiC为被称为4H-SiC的多晶类型。SiC晶片被制备成具有n型导电类型并且具有由与(11-20)面等价的面形成的主表面作为具有主表面处于主表面和[0001]方向之间的最小角度为一度以下的方向上的晶面(该晶片对应于图2至6中的n型衬底11)。在图1所示的外延生长步骤(S20)中，在n型半导体层11的一个主表面上，通过外延生长顺序形成具有厚度为10μm且p型掺杂剂浓度为1×1016cm-3的p型半导体层12以及具有厚度为0.7μm且n型掺杂剂浓度为1×1017cm-3的n型半导体层13。
接下来，在图1所示的第一离子注入步骤(S30)中，执行P的离子注入以形成具有距n型半导体层13的表面的深度为0.5μm且掺杂剂浓度为5×1018cm-3的源极区15和漏极区17。在图1所示的第二离子注入步骤(S40)，执行Al的离子注入以形成离n型半导体层13的表面深度为0.4μm且掺杂剂浓度为2×1018cm-3的栅极区16。
接下来，在图1所示的活化退火步骤(S50)中，在Ar气体气氛中在1700℃下加热在形成JFET 10的工艺下的SiC晶片30分钟。在图1所示的氧化物膜形成步骤(S60)，在氧气气氛中在1300℃下加热在形成JFET 10的工艺下的SiC晶片60分钟，以形成氧化物膜18作为场氧化物膜。在欧姆电极形成步骤(S70)中，首先，去除源极区15、栅极区16和漏极区17上的氧化物膜18(场氧化物膜)。然后，例如，通过气相沉积Ni，在源极区15、栅极区16和漏极区17的顶表面上形成Ni层作为欧姆电极19。通过上述工序，形成JFET 10作为本发明的示例1。
示例2
下面说明形成JFET 10的方法作为示例2。首先，执行图1所示的衬底制备步骤(S10)。衬底是具有六方晶系的半导体。SiC晶片作为衬底被制备层处于它的主表面和与(0001)面垂直的面之间的最小角度为一度以下的方向上，例如，在主表面和例如垂直于(0001)面的[0001]方向之间的最小角度为一度以下的方向上。在作为示例2形成JFET 10的方法中，SiC晶片被制备成具有n型导电类型并且具有由与(1-100)面等价的面形成的主表面作为具有主表面处于主表面和[0001]方向之间的最小角度为一度以下的方向上的晶面(该晶片对应于图2至6中的n型衬底11)。作为示例2的JFET 10仅在上述特征方面与作为示例1的JFET 10不同。更具体地，在作为示例2的形成JFET 10的方法的说明中描述的非所有的结构、条件、制造步骤等与作为示例1的结构、条件、制造步骤等相一致。
比较例
与作为根据本发明实施例1形成的示例1和2的上述JFET 10相比较，在下面对作为比较例的形成JFET的方法作出说明。首先，执行图1所示的衬底制备步骤(S10)。作为比较例的JFET包括具有六方晶系的半导体材料。SiC晶片作为衬底(参见图2至6中的n型衬底11)被制备成处于它的主表面和与(0001)面平行的方向之间的最小角度为八度的方向上。作为比较例的JFET仅在上述特征方面与作为示例1的JFET 10不同。更具体地，在作为比较例的形成JFET的方法的说明中描述的非所有的结构、条件、制造步骤等与作为示例1的形成JFET 10的方法的结构、条件、制造步骤等相一致。
如上所述，在所有其他条件下形成的以下JFET是相同的：
(a)作为示例1和2的JFET 10中的每个具有如下的衬底，该衬底被形成为具有根据本发明的实施例的晶面，以及
(b)作为比较例的JFET，其中，衬底的主表面处于根据传统实践沿着(0001)面的方向上。
对各个JFET进行击穿电压和导通电阻的测量。在以上描述中，击穿电压是能够施加在源极区上的欧姆电极与漏极区上的欧姆电极之间的最大电压，并且用单位伏特(V)表示。导通电阻是在通过将电压施加到栅极区上的欧姆电极使电流在源极区与漏极区之间流动来驱动JFET的导通状态期间在源极区上的欧姆电极与漏极区上的欧姆电极之间的电阻。表I在下面示出了测量的结果。
表I
 击穿电压(V)   击穿电压的比率   导通电阻的比率
  示例1   275   1.62   0.83
  示例2   280   1.65   0.85
  比较例   170   1   1
如能够从表I所示的结果看到的，示例1和2这两者相对于比较例将击穿电压的幅值提高了大于100V。当比较例的击穿电压的幅值取为1时，示例1和2这两者具有的击穿电压的幅度大于1.6。当比较例的导通电阻的幅值取为1时，示例1的导通电阻为0.83以及示例2的导通电阻为0.85。该结果示出了导通电阻也被显著提高。上述结果示出，因为横向半导体器件被形成为使得SiC衬底处于与(0001)面相交的方向上，所以与半导体器件被形成为使得SiC衬底处于沿着(0001)面的方向上的传统情况相比较，击穿电压的值增加以及导通电阻的值减小。如上所述，通过形成横向半导体器件使得其SiC衬底处于与(0001)面相交的方向上，例如，在其主表面和与(0001)面垂直的面之间的最小角度为一度以下的方向上，能够显著提高绝缘击穿电场的值、击穿电压的值和导通电阻的值。在横向半导体器件中，电流在沿着衬底的主表面的方向上流动，示出施加了电场。能够增加在沿着衬底的主表面的方向上的击穿电压的值和电子载流子的值。因此，很可能当以SiC衬底处于与(0001)面相交的方向上的方式来形成半导体器件时，例如，在其主表面和与(0001)面垂直的面之间的最小角度为一度以下的方向上时，例如，甚至能够增加电流的容许值。
应该理解，上述公开的实施例和示例在所有方面都是示例性的而不是限制性的。本发明的范围是通过所附的权利要求的范围示出的，而不是由上述实施例示出。因此，本发明旨在覆盖在与权利要求的范围等价的意义和范围内包含的所有修正和修改。
工业实用性
作为用于提高击穿电压和导通电阻的技术，用于制造半导体器件的本发明的方法是极好的。

Claims (12)

1.一种半导体器件，包括：
(a)衬底，其由六方晶系的碳化硅构成，并且具有相对于与(0001)面垂直的面形成一度以下的最小角度的主表面；
(b)半导体层，其由六方晶系的碳化硅SiC构成，并且布置在所述衬底的一个主表面上；
(c)源极区，其由六方晶系的碳化硅SiC构成，并且形成在所述半导体层的一个表面层中；以及
(d)漏极区，其由六方晶系的碳化硅SiC构成，并且形成在所述半导体层的所述表面层中，与所述源极区隔开一定的距离。
2.根据权利要求1所述的半导体器件，其中，
所述衬底的所述主表面相对于与(11-20)面等价的面形成一度以下的最小角度。
3.根据权利要求1所述的半导体器件，其中，
所述衬底的所述主表面相对于与(1-100)面等价的面形成一度以下的最小角度。
4.根据权利要求1至3中的任一项所述的半导体器件，所述器件进一步包括：
设置在所述表面层中且位于设置在所述半导体层的所述一个主表面上的所述源极区与所述漏极区之间的栅极区。
5.根据权利要求1至3中的任一项所述的半导体器件，所述器件进一步包括：
(a)设置在所述表面层中且位于设置在所述半导体层的所述一个主表面上的所述源极区与所述漏极区之间的栅极绝缘膜；以及
(b)在所述栅极绝缘膜的一个主表面上的栅电极。
6.根据权利要求1至3中的任一项所述的半导体器件，所述器件进一步包括：设置在所述表面层中且位于设置在所述半导体层的所述一个主表面上的所述源极区和所述漏极区之间的栅电极，所述栅电极与所述半导体层形成肖特基接触。
7.一种制造半导体器件的方法，所述方法包括以下各步骤：
(a)制备衬底，所述衬底由六方晶系的碳化硅构成，并且具有相对于与(0001)面垂直的面形成一度以下的最小角度的主表面；
(b)形成半导体层，所述半导体层由六方晶系的碳化硅SiC构成，并且布置在所述衬底的一个主表面上；以及
(c)形成由六方晶系的碳化硅SiC构成的源极区和由六方晶系的碳化硅SiC构成的漏极区，其中，在所述半导体层的一个表面层中形成所述源极区，以及在所述半导体层的所述表面层中形成所述漏极区使其与所述源极区隔开一定的距离。
8.根据权利要求7所述的制造半导体器件的方法，其中，
所述衬底的所述主表面相对于与(11-20)面等价的面形成一度以下的最小角度。
9.根据权利要求7所述的制造半导体器件的方法，其中，
所述衬底的所述主表面相对于与(1-100)面等价的面形成一度以下的最小角度。
10.根据权利要求7至9中的任一项所述的制造半导体器件的方法，所述方法进一步包括：
在位于所述半导体层的所述一个主表面上的所述源极区和所述漏极区之间的所述表面层中形成栅极区的步骤。
11.根据权利要求7至9中的任一项所述的制造半导体器件的方法，所述方法进一步包括以下步骤：
(a)在位于所述半导体层的所述一个主表面上的所述源极区和所述漏极区之间的所述表面层中形成栅极绝缘膜；以及
(b)在所述栅极绝缘膜的一个主表面上形成栅电极。
12.根据权利要求7至9中的任一项所述的制造半导体器件的方法，所述方法进一步包括：
在位于所述半导体层的所述一个主表面上的所述源极区和所述漏极区之间的所述表面层上形成栅电极的步骤，所述栅电极与半导体层形成肖特基接触。
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