CN107482052B - 隐埋n型沟道的碳化硅功率器件及其制造方法 - Google Patents

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Abstract

一种隐埋N型沟道的碳化硅功率器件及其制造方法,通过改变沟道内结构,从而改善电场分布,保护器件,防止器件在高压环境下过热而过早的击穿,起到提高碳化硅功率器件稳定性与可靠性的作用。该隐埋N型沟道的碳化硅功率器件包括:设置在最下方的背面金属接触,设置在背面金属接触的上方的碳化硅衬底,设置在碳化硅衬底的上方的碳化硅外延层,设置在碳化硅外延层中的有源注入区、JTE注入区以及N型隐埋沟道,其中,有源注入区和JTE注入区分别沿器件的中心线对称分布,JTE注入区设置在有源注入区的外侧,N型隐埋沟道设置在有源注入区的主结的下方,设置在碳化硅外延层上方的氧化物钝化层和表面金属接触。

Description

隐埋N型沟道的碳化硅功率器件及其制造方法
技术领域
本发明涉及一种碳化硅功率器件及其制造方法,具体涉及一种隐埋N型沟道的碳化硅功率器件及其制造方法。
背景技术
碳化硅(SiC)是一种性能优异的宽禁带半导体,不但具有禁带宽、热导率高、击穿场强高、饱和电子漂移速率高等特点,而且还具有极好的物理稳定性与化学稳定性、极强的抗辐照能力和机械强度等,因此,SiC可用于研制高温、高频、大功率的功率器件。
在高温、高频、大功率的功率器件中,半导体功率器件的稳定性与可靠性是半导体在生产考核中很重要的指标,同时也是严重影响半导体器件下游产品的重要因素。而在大功率器件中,高温高频器件仍然面临着各种各样的问题。在传统的SiC器件中,当正向导通时,有可能会发生瞬间的高过电流脉冲,损毁器件;当反向电压高于器件的额定电压时,会发生雪崩击穿,使得器件的阻断能力受到雪崩击穿的限制;另外,当器件的局部温度过高时,也会使得器件产生热击穿,遭到破坏。
为了提高器件的稳定可靠性,技术人员已经做了很多的改善,但还是存在不足,还需要做更多的努力,使得器件在使用过程中能够提供稳定的整流或者开关等特性。隐埋沟道工艺就是很好的解决办法之一。通过改变沟道内结构,从而改善电场分布,保护器件,防止器件在高压环境下过热而过早的击穿,起到提高碳化硅功率器件可靠性的作用。
发明内容
针对现有SiC功率器件可靠性不足的问题,本发明对器件的沟道结构进行隐埋工艺的改善,从而保护器件,防止器件在高压环境下过热而过早的击穿,起到提高碳化硅功率器件可靠性的作用。
本发明的目的在于提供一种隐埋N型沟道的碳化硅功率器件及其制造方法,来解决碳化硅功率器件的稳定性与可靠性的问题。
为了实现上述发明目的,本发明提供一种隐埋N型沟道的碳化硅功率器件,其特征在于,包括:设置在最下方的背面金属接触,设置在所述背面金属接触的上方的碳化硅衬底,设置在所述碳化硅衬底的上方的碳化硅外延层,设置在所述碳化硅外延层中的有源注入区、JTE注入区以及N型隐埋沟道,其中,所述有源注入区和所述JTE注入区分别沿器件的中心线对称分布,所述JTE注入区设置在所述有源注入区的外侧,所述N型隐埋沟道设置在有源注入区的主结的下方,设置在所述碳化硅外延层上方的氧化物钝化层和表面金属接触。
根据本发明的隐埋N型沟道的碳化硅功率器件,在器件的中心区域也间隔设置了有源注入区。
根据本发明的隐埋N型沟道的碳化硅功率器件,所述碳化硅衬底为N型衬底,所述碳化硅外延层为N-型外延层。
根据本发明的隐埋N型沟道的碳化硅功率器件,所述有源注入区为P+注入区,注入深度在0.4~2微米之间。
根据本发明的隐埋N型沟道的碳化硅功率器件,所述JTE注入区的注入深度在0.2~1微米之间。
根据本发明的隐埋N型沟道的碳化硅功率器件,所述N型隐埋沟道的注入杂质为N或P,注入深度在0.2~1微米之间,注入剂量在1e12~1e16之间。
根据本发明的隐埋N型沟道的碳化硅功率器件,所述氧化物钝化层的厚度在0.3~2微米之间。
另外,本发明还提供了一种隐埋N型沟道的碳化硅功率器件的制造方法,其特征在于,包括以下步骤:在碳化硅衬底片上生长碳化硅外延层,然后进行清洗;对清洗后的碳化硅片,进行有源区注入,有源区注入的位置为沿器件的中心线对称分布的位置;对完成有源区注入的碳化硅片进行JTE注入,JTE注入的位置为沿器件的中心线对称分布且在有源注入区外侧的位置;对完成JTE注入的碳化硅片进行N型沟道的隐埋注入,隐埋注入的位置位于有源注入区的主结的下方;对完成上述所有注入的碳化硅片进行碳膜溅射,并于溅射后进行高温退火;对完成高温退火的碳化硅片进行牺牲氧化;在所述碳化硅外延层上生长氧化物钝化层;所述碳化硅片的背面的金属淀积并退火,形成背面金属接触;在所述氧化物钝化层开窗;在所述氧化物钝化层开窗口的位置淀积表面金属,并退火形成表面金属接触。
根据本发明的隐埋N型沟道的碳化硅功率器件的制造方法,在器件的中心区域间隔分布的位置也进行有源区注入。
根据本发明的隐埋N型沟道的碳化硅功率器件的制造方法,所述碳化硅衬底为N型衬底,所述碳化硅外延层为N-型外延层,所述清洗为RCA标准清洗,所述有源区注入为P+注入,注入深度在0.4~2微米之间,所述JTE注入的注入深度在0.2~1微米之间,所述N型沟道的隐埋注入的注入杂质为N或P,注入深度在0.2~1微米之间,注入剂量在1e12~1e16之间,所述氧化物钝化层的厚度在0.3~2微米之间。
本发明提供的隐埋N型沟道的方法同样可适用于包含SBD、JBS、PIN、JFET、APD、MOS、IGBT等碳化硅基二极管器件和三极管器件的沟道。
根据本发明的隐埋N型沟道的碳化硅功率器件的制造方法以及通过这种制造方法所制造的隐埋N型沟道的碳化硅功率器件,能够产生以下的有益效果:采用隐埋沟道工艺使得碳化硅功率器件在使用过程中能够提供稳定的整流或者开关等特性。通过改变沟道内结构,从而改善电场分布,保护器件,防止器件在高压环境下过热而过早的击穿,起到提高碳化硅功率器件稳定性与可靠性的作用。
附图说明
下面参考附图结合实施例说明本发明。在附图中:
图1是本发明的实施例一所涉及的隐埋N型沟道的碳化硅功率器件的截面图。
图2是本发明的实施例二所涉及的隐埋N型沟道的碳化硅功率器件的截面图。
图3是本发明的隐埋N型沟道的碳化硅功率器件的制造方法的流程图。
具体实施方式
为了进一步说明本发明的技术内容,以下结合实施例及附图进行详细说明。
<实施例一>
图1是实施例一所涉及的隐埋N型沟道的碳化硅功率器件的截面图,以下结合图1详细说明实施例一的碳化硅功率器件的结构。
如图1所示,在最下方设置的是背面金属接触8,该背面金属接触为欧姆接触,金属种类包含有Ti、Al、Ni、Au、Ag、Pt、Wu等金属、或一些氧化物类金属。
在背面金属接触8的上方设置的是碳化硅衬底1,本实施例采用的是N型碳化硅衬底。在碳化硅衬底1的上方设置的是碳化硅外延层2,本实施例采用的是N-型碳化硅外延层。
在碳化硅外延层2中设置了有源注入区3、JTE注入区4以及N型隐埋沟道5。本实施例的有源注入区3采用的是P+有源注入区,通常P+有源注入区的注入深度在0.4~2微米之间,本实施例采用的P+有源注入区的注入深度为1微米。如图1所示,该有源注入区3沿器件的中心线左右对称分布,JTE注入区4也是沿器件的中心线左右对称分布,JTE注入区4设置在有源注入区3的外侧。通常JTE注入区的注入深度在0.2~1微米之间,本实施例采用的JTE注入区的注入深度为0.5微米。另外,在有源注入区3的主结的下方设置了N型隐埋沟道5,该N型隐埋沟道的注入杂质为N或P,通常N型隐埋沟道的注入深度在0.2~1微米之间,注入剂量在1e12~1e16之间,本实施例采用的N型隐埋沟道的注入深度为1微米,注入剂量为1e15
在碳化硅外延层2的上方设置的是氧化物钝化层6和表面金属接触7。该氧化物钝化层6的厚度在0.3~2微米之间。该表面金属接触包含有欧姆接触及肖特基接触,金属种类包含有Ti、Al、Ni、Au、Ag、Pt、Wu等金属、或一些氧化物类金属,以及存在上述某几种金属共同使用的情况。
图3是本发明的隐埋N型沟道的碳化硅功率器件的制造方法的流程图。以下结合图3详细介绍实施例一的碳化硅功率器件的制造流程。
在步骤S1,在碳化硅衬底片上生长碳化硅外延层,然后进行清洗。本实施例采用的碳化硅衬底片是N型碳化硅衬底,采用的碳化硅外延层是N-型碳化硅外延层,采用的清洗是RCA标准清洗。
在步骤S2,对清洗后的碳化硅片进行有源区注入,本实施例采用的是有源区P+注入,注入位置为沿器件的中心线左右对称分布的位置。通常有源区P+注入的注入深度在0.4~2微米之间,本实施例采用的有源区P+注入的注入深度为1微米。
在步骤S3,对完成有源区注入的碳化硅片进行JTE注入,注入位置也是沿器件的中心线左右对称分布的位置,该JTE注入区位于有源区注入区的外侧。通常JTE注入区的注入深度在0.2~1微米之间,本实施例采用的JTE注入区的注入深度为0.5微米。
在步骤S4,对完成JTE注入的碳化硅片进行N型沟道的隐埋注入,位置位于有源区的主结的下方,注入杂质为N或P。通常N型沟道的隐埋注入的注入深度在0.2~1微米之间,注入剂量在1e12~1e16之间,本实施例采用的N型沟道的隐埋注入的注入深度为1微米,注入剂量为1e15
在步骤S5,对完成上述所有注入的碳化硅片进行碳膜溅射,并于溅射后进行1750℃的高温退火。
在步骤S6,对完成以上高温退火的碳化硅片进行6小时的牺牲氧化。
在步骤S7,在经过以上工艺的碳化硅片上生长氧化物钝化层,本实施例采用的二氧化硅钝化层。通常氧化物钝化层的厚度在0.3~2微米之间,本实施例采用的氧化物钝化层的厚度为2微米。
在步骤S8,背面金属淀积并退火,形成背面金属接触。该背面金属接触为欧姆接触,金属种类包含有Ti、Al、Ni、Au、Ag、Pt、Wu等金属、或一些氧化物类金属。本实施例中采用淀积Ni,淀积后,进行1000℃退火,形成欧姆接触。
在步骤S9,在正面的氧化物钝化层开窗。
在步骤S10,在氧化物钝化层所开窗口的位置淀积表面金属,并退火形成表面金属接触。该表面金属接触包含有欧姆接触及肖特基接触,金属种类包含有Ti、Al、Ni、Au、Ag、Pt、Wu等金属、或一些氧化物类金属,以及存在上述某几种金属共同使用的情况。本实施例采用在氧化物钝化层所开窗口的位置淀积表面金属Ti/Al,并退火形成表面金属接触。
<实施例二>
图2是实施例二所涉及的隐埋N型沟道的碳化硅功率器件的截面图,以下结合图2详细说明实施例二的碳化硅功率器件的结构。
如图2所示,在最下方设置的是背面金属接触8,该背面金属接触为欧姆接触,金属种类包含有Ti、Al、Ni、Au、Ag、Pt、Wu等金属、或一些氧化物类金属。
在背面金属接触8的上方设置的是碳化硅衬底1,本实施例采用的是N型碳化硅衬底。在碳化硅衬底1的上方设置的是碳化硅外延层2,本实施例采用的是N-型碳化硅外延层。
在碳化硅外延层2中设置了有源注入区3、JTE注入区4以及N型隐埋沟道5。本实施例的有源注入区3采用的是P+有源注入区,通常P+有源注入区的注入深度在0.4~2微米之间,本实施例采用的P+有源注入区的注入深度为1微米。如图2所示,该有源注入区3沿器件的中心线左右对称分布以及在器件的中心区域间隔分布,有源注入区3分布的位置是与实施例一不同的。JTE注入区4也是沿器件的中心线左右对称分布,JTE注入区4设置在有源注入区3的主结的外侧。通常JTE注入区的注入深度在0.2~1微米之间,本实施例采用的JTE注入区的注入深度为0.4微米。另外,在有源注入区3的主结的下方设置了N型隐埋沟道5,该N型隐埋沟道的注入杂质为N或P,通常N型隐埋沟道的注入深度在0.2~1微米之间,注入剂量在1e12~1e16之间,本实施例采用的N型隐埋沟道的注入深度为0.8微米,注入剂量为1e15
在碳化硅外延层2的上方设置的是氧化物钝化层6和表面金属接触7。该氧化物钝化层6的厚度在0.3~2微米之间。该表面金属接触包含有欧姆接触及肖特基接触,金属种类包含有Ti、Al、Ni、Au、Ag、Pt、Wu等金属、或一些氧化物类金属,以及存在上述某几种金属共同使用的情况。
图3是本发明的隐埋N型沟道的碳化硅功率器件的制造方法的流程图。以下结合图3详细介绍实施例二的碳化硅功率器件的制造流程。
在步骤S1,在碳化硅衬底片上生长碳化硅外延层,然后进行清洗。本实施例采用的碳化硅衬底片是N型碳化硅衬底,采用的碳化硅外延层是N-型碳化硅外延层,采用的清洗是RCA标准清洗。
在步骤S2,对清洗后的碳化硅片进行有源区注入,本实施例采用的是有源区P+注入,注入位置为沿器件的中心线左右对称分布的位置以及在器件的中心区域间隔分布的位置。通常有源区P+注入的注入深度在0.4~2微米之间,本实施例采用的有源区P+注入的注入深度为1微米。
在步骤S3,对完成有源区注入的碳化硅片进行JTE注入,注入位置也是沿器件的中心线左右对称分布的位置,该JTE注入区位于有源区注入区的主结的外侧。通常JTE注入区的注入深度在0.2~1微米之间,本实施例采用的JTE注入区的注入深度为0.4微米。
在步骤S4,对完成JTE注入的碳化硅片进行N型沟道的隐埋注入,位置位于有源区的主结的下方,注入杂质为N或P。通常N型沟道的隐埋注入的注入深度在0.2~1微米之间,注入剂量在1e12~1e16之间,本实施例采用的N型沟道的隐埋注入的注入深度为0.8微米,注入剂量为1e15
在步骤S5,对完成上述所有注入的碳化硅片进行碳膜溅射,并于溅射后进行1750℃的高温退火。
在步骤S6,对完成以上高温退火的碳化硅片进行6小时的牺牲氧化。
在步骤S7,在经过以上工艺的碳化硅片上生长氧化物钝化层,本实施例采用的二氧化硅钝化层。通常氧化物钝化层的厚度在0.3~2微米之间,本实施例采用的氧化物钝化层的厚度为2微米。
在步骤S8,背面金属淀积并退火,形成背面金属接触。该背面金属接触为欧姆接触,金属种类包含有Ti、Al、Ni、Au、Ag、Pt、Wu等金属、或一些氧化物类金属。本实施例中采用淀积Ni,淀积后,进行1000℃退火,形成欧姆接触。
在步骤S9,在正面的氧化物钝化层开窗。
在步骤S10,在氧化物钝化层所开窗口的位置淀积表面金属,并退火形成表面金属接触。该表面金属接触包含有欧姆接触及肖特基接触,金属种类包含有Ti、Al、Ni、Au、Ag、Pt、Wu等金属、或一些氧化物类金属,以及存在上述某几种金属共同使用的情况。本实施例采用在氧化物钝化层所开窗口的位置淀积表面金属Ti/Al,并退火形成表面金属接触。
根据以上实施例的隐埋N型沟道的碳化硅功率器件的制造方法以及通过这种制造方法所制造的隐埋N型沟道的碳化硅功率器件,采用隐埋沟道工艺使得碳化硅功率器件在使用过程中能够提供稳定的整流或者开关等特性。通过改变沟道内结构,从而改善电场分布,保护器件,防止器件在高压环境下过热而过早的击穿,起到提高碳化硅功率器件稳定性与可靠性的作用。
以上记载了本发明的优选实施例,但是本发明的精神和范围不限于这里所公开的具体内容。本领域技术人员能够根据本发明的教导而做出更多的实施方式和应用,这些实施方式和应用都在本发明的的精神和范围内。本发明的精神和范围不由具体实施例来限定,而由权利要求来限定。

Claims (6)

1.一种隐埋N型沟道的碳化硅功率器件,其特征在于,包括:
设置在最下方的背面金属接触,
设置在所述背面金属接触的上方的碳化硅衬底,
设置在所述碳化硅衬底的上方的碳化硅外延层,
设置在所述碳化硅外延层中的有源注入区、JTE注入区以及N型隐埋沟道,其中,所述有源注入区和所述JTE注入区分别沿器件的中心线对称分布,所述JTE注入区设置在所述有源注入区的外侧,所述N型隐埋沟道设置在有源注入区的主结的下方,
设置在所述碳化硅外延层上方的氧化物钝化层和表面金属接触;
所述有源注入区为P+注入区,注入深度在0.4~2微米之间;所述JTE注入区的注入深度在0.2~1微米之间;所述N型隐埋沟道的注入杂质为N或P,注入深度在0.2~1微米之间,注入剂量在1e12~1e16之间。
2.根据权利要求1所述的隐埋N型沟道的碳化硅功率器件,其特征在于,
在器件的中心区域也间隔设置了有源注入区。
3.根据权利要求1或2所述的隐埋N型沟道的碳化硅功率器件,其特征在于,
所述碳化硅衬底为N型衬底,所述碳化硅外延层为N-型外延层。
4.根据权利要求1或2所述的隐埋N型沟道的碳化硅功率器件,其特征在于,
所述氧化物钝化层的厚度在0.3~2微米之间。
5.一种隐埋N型沟道的碳化硅功率器件的制造方法,其特征在于,包括以下步骤:
在碳化硅衬底片上生长碳化硅外延层,然后进行清洗;
对清洗后的碳化硅片,进行有源区注入,有源区注入的位置为沿器件的中心线对称分布的位置;
对完成有源区注入的碳化硅片进行JTE注入,JTE注入的位置为沿器件的中心线对称分布且在有源注入区外侧的位置;
对完成JTE注入的碳化硅片进行N型沟道的隐埋注入,隐埋注入的位置位于有源注入区的主结的下方;
对完成上述所有注入的碳化硅片进行碳膜溅射,并于溅射后进行高温退火;
对完成高温退火的碳化硅片进行牺牲氧化;
在所述碳化硅外延层上生长氧化物钝化层;
所述碳化硅片的背面的金属淀积并退火,形成背面金属接触;
在所述氧化物钝化层开窗;
在所述氧化物钝化层开窗口的位置淀积表面金属,并退火形成表面金属接触;
所述碳化硅衬底为N型衬底,所述碳化硅外延层为N-型外延层,所述清洗为RCA标准清洗,所述有源区注入为P+注入,注入深度在0.4~2微米之间,所述JTE注入的注入深度在0.2~1微米之间,所述N型沟道的隐埋注入的注入杂质为N或P,注入深度在0.2~1微米之间,注入剂量在1e12~1e16之间,所述氧化物钝化层的厚度在0.3~2微米之间。
6.根据权利要求5所述的隐埋N型沟道的碳化硅功率器件的制造方法,其特征在于,
在器件的中心区域间隔分布的位置也进行有源区注入。
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JP2013232564A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法
EP3180799B1 (en) * 2015-06-09 2018-12-26 ABB Schweiz AG Silicon carbide power semiconductor device comprising an edge termination and method for manufacturing said edge termination

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