CN109216436B - 半导体器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制备方法，所述半导体器件包括：N+衬底，所述N+衬底上形成有朝背面开口的多个开孔；形成于所述N+衬底上的N‑外延层，所述N‑外延层包括有源区外延层和终端区外延层，所述有源区外延层包括多个P++区域环和多个凹槽结构，其中，单个P++区域环上形成有单个凹槽结构；所述终端区外延层包括N+场截止环和多个P+保护环；形成于所述有源区外延层上的肖特基接触，形成于所述终端区外延层上的钝化层，以及形成于所述N+衬底背面和所述多个开孔内的欧姆接触。
Description
技术领域
本发明的实施例涉及半导体技术领域，特别涉及一种沟槽型(Trench)器件及其制备方法。
背景技术
沟槽型(Trench)器件以其高集成度和优良性能而在半导体领域发挥着重要作用。例如，沟槽型结势垒肖特基二极管(TJBS)在结势垒肖特基结构(JBS)的基础上，利用沟槽(Trench)结构将pn结势垒进一步推向器件内部，可充分降低高反向阻断电压下器件表面肖特基势垒降低效应，排除反向漏电流对最高阻断电压的限制。然而，在引入Trench结构的同时，TJBS导电沟道的长度较JBS进一步加长，使得正向电阻增加，进而正向电压下的正向电流降低。由此，传统Trench器件在提升反向阻断能力的同时引入了正向导通电阻变大的缺陷。
在Trench器件中，衬底电阻在整个导通电阻中所占比例很大，例如在1200V SiCTJBS器件中衬底电阻所占比例高达50％。因此，优化衬底电阻是提升器件正向导通能力的必要手段。现有技术主要通过衬底减薄技术来优化衬底电阻，但是，当衬底减薄至100μm以后会出现凹凸及应力不均衡的问题，导致后续无法采用光刻、刻蚀、氧化等方式在器件正面进行精细工艺，这使得减薄衬底的Trench器件需要一套完全不同于传统器件的工艺，增加了制作复杂度和难度。
因此，有必要研究一种导通电阻小、工艺简单的Trench器件。
发明内容
本发明的实施例旨在提出一种改进正向特性的半导体器件及其制备方法。
根据本发明的一个方面，提出一种半导体器件，包括：N+衬底，所述N+衬底上形成有朝背面开口的多个开孔；形成于所述N+衬底上的N-外延层，所述N-外延层包括有源区外延层和终端区外延层，所述有源区外延层包括多个P++区域环和多个凹槽结构，其中，单个P++区域环上形成有单个凹槽结构；所述终端区外延层包括N+场截止环和多个P+保护环；形成于所述有源区外延层上的肖特基接触，形成于所述终端区外延层上的钝化层，以及形成于所述N+衬底背面和所述多个开孔内的欧姆接触。
根据一些实施方式，所述N+衬底包括有源区衬底和终端区衬底，其中，所述有源区衬底和所述终端区衬底上均形成有所述多个开孔。
根据一些实施方式，所述N+衬底包括有源区衬底和终端区衬底，其中，仅在所述有源区衬底上形成所述多个开孔。
根据一些实施方式，有源区衬底的多个开孔与所述多个凹槽结构错位排列。
根据一些实施方式，终端区衬底的多个开孔与所述多个P+保护环对应排列。
根据一些实施方式，所述多个开孔的深度大于、等于或小于所述N+衬底的厚度。
根据一些实施方式，单个凹槽结构的宽度为1-8μm、深度为0.5-1μm，以及相邻凹槽结构之间的距离为1-10μm。
根据一些实施方式，单个P+保护环的宽度为1-5μm、深度为0.5-1μm，以及相邻P+保护环之间的距离为1-5μm。
根据一些实施方式，所述肖特基接触的材料包括Mo、Al或者比Mo、Al势垒更低的金属。
根据一些实施方式，所述半导体器件包括SiC沟槽型(Trench)器件。
根据本发明的另一方面，提出一种制备半导体器件的方法，包括：提供N+衬底；在所述N+衬底上形成N-外延层，其中，所述N-外延层包括有源区外延层和终端区外延层，在所述有源区外延层上形成多个凹槽结构；在有源区外延层位于所述多个凹槽结构下方的区域形成多个P++区域环，使得单个凹槽结构下形成单个P++区域环；在所述终端区外延层上形成N+场截止环和多个P+保护环在所述N+衬底上形成朝背面开口的多个开孔；在所述N+衬底背面和所述多个开孔内形成欧姆接触；在所述终端区外延层上形成钝化层，以及在所述有源区外延层上形成肖特基接触。
根据一些实施方式，所述N+衬底包括有源区衬底，基于所述多个凹槽结构来确定所述有源区衬底上的多个开孔的位置。
根据一些实施方式，所述N+衬底包括终端区衬底，基于所述多个P+保护环来确定所述终端区衬底上的多个开孔的位置。
根据一些实施方式，采用热退火工艺形成肖特基接触，热退火工艺的温度为400～900℃、时间为2～30min。
在根据本发明的实施例的半导体器件中，通过在N+衬底上形成多个开孔，可大大降低衬底电阻，从而降低器件导通损耗；同时，在有源区外延层上结合设置多个P++区域环和多个凹槽结构，可降低器件表面电场，减小肖特基势垒的降低效应，并抑制漏电流，降低器件电学特性的温度依赖性和敏感性；此外，本发明的半导体器件可采用正面工艺制备，工艺简单、可重复性好。
附图说明
通过下文中参照附图对本发明所作的描述，本发明的其它目的和优点将显而易见，并可帮助对本发明有全面的理解。
图1-11示出了根据本发明的一个示例性实施例的半导体器件的制备过程的示意图，其中，图11示出了半导体器件的结构示意图；
图12示出了根据本发明的一个示例性实施例的半导体器件的静态仿真正向I-V特性图；以及
图13示出了根据本发明的一个示例性实施例的半导体器件的静态仿真反向I-V特性图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向。因此，使用的方向用语是用来说明并非用来限制本发明的保护范围。
图11示出了根据本发明的一个示例性实施例的半导体器件100的结构示意图。如图11所示，半导体器件100包括：N+衬底1，N+衬底1上形成有朝背面开口的多个开孔13；形成于N+衬底1上的N-外延层2，N-外延层2包括有源区外延层21和终端区外延层22，有源区外延层21包括多个P++区域环3和多个凹槽结构4，其中，单个P++区域环3上形成有单个凹槽结构4；终端区外延层22包括N+场截止环5和多个P+保护环6；形成于有源区外延层21上的肖特基接触7，形成于终端区外延层22上的钝化层8，以及形成于N+衬底1背面和多个开孔13内的欧姆接触9。在根据本发明的实施例的半导体器件100中，通过在N+衬底上形成多个开孔，可大大降低衬底电阻，从而降低器件导通损耗；同时，在有源区外延层上结合设置多个P++区域环和多个凹槽结构，可降低器件表面电场，减小肖特基势垒的降低效应，并抑制漏电流，降低器件电学特性的温度依赖性和敏感性；此外，本发明的半导体器件可采用正面工艺制备，工艺简单、可重复性好。
在本发明的实施例中，半导体器件100是一种沟槽型(Trench)器件，例如可以是沟槽型结势垒肖特基二极管(TJBS)，除此之外，也可以是沟槽型绝缘栅双极型晶体管(Trench-IGBT)或沟槽型金属-氧化物-半导体场效应晶体管(Trench-MOSFET)等器件。就材料而言，半导体器件100可以优选为SiC沟槽型(Trench)器件。碳化硅材料具有优良的物理和电学特性，以其宽的禁带宽度、高的热导率、大的饱和漂移速度和高的临界击穿电场等独特优点，成为制作高功率、高频、耐高温、抗辐射器件的理想半导体材料，在军事和民事方面具有广阔的应用前景，以SiC材料制作的电力电子器件已成为目前半导体领域的热点器件和前沿研究领域之一。在本发明的实施例中，N+衬底1、N-外延层2、P++区域环3、N+场截止环5、P+保护环6均为掺杂的SiC材料。
需要说明的是，N、P表示掺杂的类型，“++”、“+”和“-”表示掺杂浓度的大小，并且掺杂浓度依次减小。例如，“N-”表示用N型掺杂剂轻掺杂，“P++”的掺杂浓度要大于“P+”。在本发明的实施例中，N+衬底1的掺杂浓度可以为1018～1019cm-3；N-外延层2的掺杂浓度可以为5×1015cm-3～2×1016cm-3，优选为1×1016cm-3，并且N-外延层2的厚度可以为5～100μm，优选为11μm；P++区域环3的掺杂浓度可以为2×1019cm-3；多个P+保护环6的掺杂浓度可以为8×1018cm-3。
肖特基接触7的材料可以包括Mo、Al或者比Mo、Al势垒更低的金属，可灵活地选择势垒低的金属作为肖特基接触，这样，在大幅提高器件正向导通能力的同时，也不会导致反向漏电流增加。欧姆接触9的材料可以为Ni金属。钝化层8的材料可以为SiO2。
继续参照图11，N+衬底1可包括有源区衬底11和终端区衬底12。在本发明的实施例中，有源区外延层21和有源区衬底11分别表示N-外延层2和N+衬底1位于器件有源区部分的区域；终端区外延层22和终端区衬底12分别表示N-外延层2和N+衬底1位于器件终端区部分的区域。图11中的虚线划分开了半导体器件100的有源区和终端区，有源区由肖特基接触与PN结并连，终端区包括保护环等作为器件的终端保护结构。
在一些实施例中，有源区衬底11和终端区衬底12上均形成有多个开孔13；在另一些实施例中，半导体器件100仅在有源区衬底11上形成多个开孔13，而终端区衬底12上并不设置开孔。根据图11，有源区衬底11的多个开孔13与有源区外延层21的多个凹槽结构4错位排列，即，开孔与相邻凹槽结构之间的间隔在位置上对应，而相邻开孔之间的间隔与凹槽结构在位置上对应，可以基于多个凹槽结构4来确定有源区衬底11上的多个开孔13的位置。由此，位于有源区衬底11的开孔的宽度与相邻凹槽结构之间的距离一致，而相邻开孔之间的距离与单个凹槽结构的宽度一致。在本发明的实施例中，单个凹槽结构的宽度可以为1-8μm、深度可以为0.5-1μm，以及相邻凹槽结构之间的距离可以为1-10μm。可根据凹槽结构4的宽度与间距确定有源区衬底11的多个开孔13的间距与宽度。本发明将有源区衬底11的多个开孔13与有源区外延层21的多个凹槽结构4错位排列，不仅可以有效降低导通电阻(主要是漂移层电阻)，而且正向导通时，可以缩短导通路径，缓解电流拥挤效应；此外，还可避免反向击穿耗尽时的提前击穿，最大限度保证反向击穿特性，即在获得最优正向特性的同时，反向特性也不会受到影响。
进一步地，终端区衬底12的多个开孔13与终端区外延层22的多个P+保护环6对应排列，即，开孔与相邻P+保护环之间的间隔在位置上对应，而相邻开孔之间的间隔与P+保护环在位置上对应，可以基于多个P+保护环6来确定终端区衬底12上的多个开孔13的位置。由此，位于终端区衬底12的开孔的宽度与相邻P+保护环之间的距离一致，而相邻开孔之间的距离与单个P+保护环的宽度一致。在本发明的实施例中，单个P+保护环的宽度可以为1-5μm、深度可以为0.5-1μm，以及相邻P+保护环之间的距离可以为1-5μm。可根据P+保护环6的宽度与间距确定终端区衬底12的多个开孔13的间距与宽度。本发明将终端区衬底12的多个开孔13与终端区外延层22的多个P+保护环6对应排列，有利于优化反向击穿特性，终端区衬底12的多个开孔13相当于衬底部分形成的多个刻蚀“JTE”柱，类似场截止区的隔离作用；同时还可以缓解器件导通初期产生的不良效应，更利于器件导通。
多个开孔13的深度可以大于、等于或小于N+衬底1的厚度。即，多个开孔13可以穿透衬底而延伸到N-外延层2，也可以是孔深与N+衬底1厚度相当的通孔结构，还可以是孔深小于N+衬底1厚度的由背面开口的盲孔结构。
可根据实际情况确定多个开孔13的数量及深度。将N+衬底1设置为包括多个开孔13的结构，可以在保证衬底一定强度的基础上降低衬底电阻，一方面保证了器件制备的可行性和简便程度，另一方面可有效降低器件导通损耗。
图1-11示出了根据本发明的一个示例性实施例的半导体器件100的制备过程的示意图，参照图1-11，半导体器件100可如下制备：
首先，如图1所示，提供N+衬底1；
之后，如图2-4所示，在N+衬底1上例如利用CVD工艺形成N-外延层2，其中，N-外延层2包括有源区外延层21和终端区外延层22，在有源区外延层21上形成多个凹槽结构4；
之后，如图5-6所示，在有源区外延层21位于多个凹槽结构4下方的区域形成多个P++区域环3，使得单个凹槽结构4下形成单个P++区域环3；
之后，如图7-8所示，在终端区外延层22上形成N+场截止环5和多个P+保护环6；
之后，如图9所示，在N+衬底1上形成朝背面开口的多个开孔13；
之后，如图10所示，在N+衬底1背面和多个开孔13内形成欧姆接触9：
最后，在终端区外延层22上形成钝化层8，以及在有源区外延层21上形成肖特基接触7。由此，半导体器件100制备完成。
具体地，可以在N-外延层2上通过选择性刻蚀来形成多个凹槽结构4，具体包括如下步骤：
首先，如图3所示，在N-外延层2上形成掩模层10，例如，可使用PECVD工艺对掩模层10进行淀积，掩模层10的厚度可以为
掩模层10的材料可以为SiO2、Si3N4等；
之后，在掩模层10上旋涂光刻胶，光刻图形化并干法刻蚀掩模层10以得到凹槽结构窗口，然后，进一步采用于法刻蚀工艺形成图4所示的凹槽结构4，使用的刻蚀气体可以为HBr、Cl2中的一种或多种，必要时还可以添加SF6、O2等气体；
具体地，可以通过离子注入形成多个P++区域环3，具体包括如下步骤：
首先，在N-外延层2上形成掩模层10，例如，可使用PECVD工艺对掩模层10进行淀积，掩模层10的厚度可以为
之后，在掩模层10上旋涂光刻胶，通过光刻和干法刻蚀技术形成P++区域环3的选择性注入窗口；
之后，如图5所示，在温度500℃的环境中，进行不同能量和剂量组合的离子注入，注入离子可以为Al离子，注入能量可以为50kev～450kev，总注入剂量可以为1×1014cm-2～1×1015cm-2，由此掺杂浓度可以为2×1019cm-3，注入深度可以为0.5μm；
离子注入完成后，去除掩模层10，并进行激活退火，用于激活P++区域环3处的Al离子，激活退火的温度可以为1700℃、时间可以为30min。
具体地，可以通过离子注入在终端区外延层22上形成N+场截止环5和多个P+保护环6，具体包括如下步骤：
首先，在N-外延层2上形成掩模层10，例如，可使用PECVD工艺对掩模层10进行淀积，掩模层10的厚度可以为
之后，在掩模层10上旋涂光刻胶，通过光刻和干法刻蚀技术形成N+场截止环5和多个P+保护环6的选择性注入窗口；
之后，如图7所示，进行不同能量和剂量组合的离子注入，针对N+场截止环5的选择性注入窗口，在200℃～500℃的温度下进行N离子注入，N离子能量可以为40～550kev，注入总剂量可以为4×1012～1×1014cm-2；针对P+保护环6的选择性注入窗口，在温度500℃的环境中，进行不同能量和剂量组合的Al离子箱型注入，注入能量可以为50～450kev，总注入剂量可以为1×1014～8×1014cm-2，由此掺杂浓度可以为8×1018cm-3，注入深度可以为0.5μm；
离子注入完成后，去除掩模层10，并在惰性气体氛围中进行A1离子和N离子注入后的高温激活退火，激活退火的温度可以为1300～1700℃。
具体地，在N+衬底1上形成朝背面开口的多个开孔13可包括如下步骤：
首先，在N+衬底1上形成掩模层10，例如，可以使用PECVD工艺对掩模层10进行淀积，掩模层10的厚度可以为
之后，在掩模层10上旋涂光刻胶，光刻图形化并干法刻蚀掩模层10以得到多个开孔13的窗口，然后，进一步采用干法刻蚀工艺形成图9所示的多个开孔13，开孔深度可以为100μm，使用的刻蚀气体可以为HBr、Cl2中的一种或多种，必要时还可以添加SF6、O2等气体。
具体地，在N+衬底1背面和多个开孔13内形成欧姆接触9可包括如下步骤：
首先，通过溅射技术在N+衬底1背面和多个开孔13内生长Ni金属，Ni金属厚度可以
之后，在900～1000℃的温度范围内，在真空环境或惰性气体氛围中进行快速热退火，以形成欧姆接触9；例如，可以在氮气氛围以及950℃温度下，进行5min的快速热退火以形成欧姆接触；
进一步地，还可以再生长背面加厚金属，背面加厚金属可以为Ni/Ag金属和电镀Cu。
具体地，在终端区外延层22上形成钝化层8、在有源区外延层21上形成肖特基接触7可包括如下步骤：
首先，利用热氧化工艺在N-外延层2上生长
厚的SiO2，再利用PECVD工艺在样品表面淀积厚度为
的掩模层10，并采用光刻技术形成肖特基窗口，而肖特基窗口以外的部分保留作为钝化层8；
之后，在肖特基窗口生长Ti金属，生长厚度可以为
并利用低温快速热退火工艺形成肖特基接触7，退火工艺的温度可以为400～900℃，时间可以为2～30min；例如，可以在氮气氛围中以及500℃温度下，进行5min的快速热退火，以形成肖特基接触7；
进一步地，还可以采用金属蒸发工艺生长4μm厚的封装加厚金属Al；在其他实施例中，肖特基接触7和封装加厚金属也可以都为Al金属。
肖特基接触7如上采用低温退火工艺形成，这样可使肖特基金属与半导体(例如SiC)的接触介于肖特基接触和欧姆接触之间，成为偏向于肖特基接触的类肖特基接触，从而可以大幅度提高正向导通能力；并且由于凹槽结构的存在，可以大幅度降低器件表面电场，器件的反向截止能力也能够得到保障。
图12示出了根据本发明的一个示例性实施例的半导体器件100的静态仿真正向I-V特性图，如图12所示，正向电压为1.6V时，采用本发明结构的半导体器件100的正向导通电流比传统器件提高了约35％，大大改善了正向导通能力。图13示出了根据本发明的一个示例性实施例的半导体器件100的静态仿真反向I-V特性图，如图13所示，半导体器件100的反向截止电流明显小于常规器件，漏电流小，反向截止能力较常规器件得以提高。
虽然结合附图对本发明进行了说明，但是附图中公开的实施例旨在对本发明的实施方式进行示例性说明，而不能理解为对本发明的一种限制。
本领域普通技术人员将理解，在不背离本发明总体构思的原则和精神的情况下，可对这些实施例做出改变，本发明的范围以权利要求和它们的等同物限定。
Claims (13)
1.一种半导体器件，包括：
N+衬底，所述N+衬底上形成有朝背面开口的多个开孔；
形成于所述N+衬底上的N-外延层，所述N-外延层包括有源区外延层和终端区外延层，所述有源区外延层包括多个P++区域环和多个凹槽结构，其中，单个P++区域环上形成有单个凹槽结构；所述终端区外延层包括N+场截止环和多个P+保护环；
形成于所述有源区外延层上的肖特基接触，形成于所述终端区外延层上的钝化层，以及形成于所述N+衬底背面和所述多个开孔内的欧姆接触；
其中，所述N+衬底包括有源区衬底和终端区衬底，所述有源区衬底的多个开孔与所述多个凹槽结构错位排列。
2.根据权利要求1所述的半导体器件，其特征在于，所述有源区衬底和所述终端区衬底上均形成有所述多个开孔。
3.根据权利要求1所述的半导体器件，其特征在于，仅在所述有源区衬底上形成所述多个开孔。
4.根据权利要求2所述的半导体器件，其特征在于，终端区衬底的多个开孔与所述多个P+保护环对应排列。
5.根据权利要求1所述的半导体器件，其特征在于，所述多个开孔的深度大于、等于或小于所述N+衬底的厚度。
6.根据权利要求1所述的半导体器件，其特征在于，单个凹槽结构的宽度为1-8μm、深度为0.5-1μm，以及相邻凹槽结构之间的距离为1-10μm。
7.根据权利要求1所述的半导体器件，其特征在于，单个P+保护环的宽度为1-5μm、深度为0.5-1μm，以及相邻P+保护环之间的距离为1-5μm。
8.根据权利要求1所述的半导体器件，其特征在于，所述肖特基接触的材料包括Mo、Al或者比Mo、Al势垒更低的金属。
9.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包括SiC沟槽型(Trench)器件。
10.一种制备半导体器件的方法，包括：
提供N+衬底，其中，所述N+衬底包括有源区衬底和终端区衬底；
在所述N+衬底上形成N-外延层，其中，所述N-外延层包括有源区外延层和终端区外延层，在所述有源区外延层上形成多个凹槽结构；
在有源区外延层位于所述多个凹槽结构下方的区域形成多个P++区域环，使得单个凹槽结构下形成单个P++区域环；
在所述终端区外延层上形成N+场截止环和多个P+保护环；
在所述N+衬底上形成朝背面开口的多个开孔，其中，所述有源区衬底的多个开孔与所述多个凹槽结构错位排列；
在所述N+衬底背面和所述多个开孔内形成欧姆接触；
在所述终端区外延层上形成钝化层，以及在所述有源区外延层上形成肖特基接触。
11.根据权利要求10所述的方法，其特征在于，基于所述多个凹槽结构来确定所述有源区衬底上的多个开孔的位置。
12.根据权利要求10所述的方法，其特征在于，基于所述多个P+保护环来确定所述终端区衬底上的多个开孔的位置。
13.根据权利要求10所述的方法，其特征在于，采用热退火工艺形成肖特基接触，热退火工艺的温度为400～900℃、时间为2～30min。
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