CN115832017A - 碳化硅基板及其制造方法 - Google Patents

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冲野泰之
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Abstract

本发明涉及碳化硅基板及其制造方法，通过提高在碳化硅基板内，将作为导致通电可靠性劣化的缺陷的基底面位错(BPD)转换为作为无害缺陷的贯通刃状位错(TED)的效率，进而防止向基板注入少数载流子，从而提高碳化硅基板的可靠性。在具有SiC基板(1)和依次形成于SiC基板(1)上的作为外延层的第一半导体层(11)、第二半导体层(2)以及漂移层(3)的碳化硅基板中，使第一半导体层(11)的杂质浓度低于SiC基板(1)及第二半导体层(2)的杂质浓度，第二半导体层(2)以高杂质浓度或厚膜形成。

Description

碳化硅基板及其制造方法
技术领域
本发明涉及碳化硅基板及其制造方法。
背景技术
半导体功率元件除了要求高耐压以外，还要求低导通电阻、低开关损耗，但当前主流的硅(Si)功率元件已接近理论上的性能极限。碳化硅(SiC)的绝缘击穿电场强度比Si约大一个数量级，因此，通过使保持耐压的漂移层薄至约1/10，将杂质浓度提高约100倍，理论上可以将元件电阻降低三个数量级以上。另外，由于带隙相对于Si约大三倍，因此还能够进行高温动作，期待SiC半导体元件具有超过Si半导体元件的性能。
由于SiC中存在几个能级相近的稳定的晶体结构，因此，已知如下现象：比较容易发生晶体的重组，接受通过通电注入的空穴与电子的复合能量，使晶体内存在的BPD(BasalPlane Dislocation，基底面位错)成为堆垛层错而扩张。堆垛层错会使少数载流子寿命降低、或者成为多数载流子陷阱，因此，若大幅扩张则会导致电阻增大，元件特性劣化。该现象损害元件的可靠性，因此正致力于减少BPD。
专利文献1(国际公开第2018/150861号)中记载了在SiC基板上形成杂质浓度比SiC基板低且杂质浓度比漂移层高的1×1017cm-3以下的第一半导体层(第一外延层)，将BPD转换为TED(Threading Edge Dislocation，贯通刃状位错)。而且，在第一半导体层上形成杂质浓度比第一半导体层高的第二半导体层(第二外延层)来抑制耗尽层的扩展。
专利文献2(国际公开第2016/092887号)中记载了如下结构：在SiC基板上依次形成第一外延层、第二外延层以及第三外延层来控制堆垛层错的扩张时，通过将第二外延层的浓度提高至1×1017cm-3以上，并使膜厚变薄，从而能够在不降低耐压的情况下，抑制导通电阻增大。
现有技术文献
专利文献
专利文献1：国际公开第2018/150861号
专利文献2：国际公开第2016/092887号
发明内容
发明所要解决的技术问题
SiC基板中存在多个BPD。即使通过形成于基板上的外延膜将BPD转换为TED，当在元件动作的过程中向基板注入空穴时，也会在基板中引起空穴与电子的复合，结果导致从基板的BPD生长出堆垛层错。该堆垛层错扩张至外延层内，因而产生元件的电阻值增大的问题。
虽然也能够设定空穴不会过剩地流动至元件的基板部分这样的动作条件，但可能会因为浪涌电流或者并联元件间的不平衡等而引起与设想相比过大的空穴注入。另外，根据元件的额定电压或元件的最大电流密度的不同，元件动作的过程中注入基板的空穴的量也会发生变化。
如此处所记载，专利文献1、2中未公开提高通过形成于基板上的外延膜将基板中存在的BPD转换为TED的效率，且在元件动作的过程中使得空穴不注入基板中的方法。
根据本说明书的描述及附图，其他的技术问题和新颖的特征将变得清楚。
用于解决问题的技术方案
本申请公开的实施方式中代表性的实施方式简单说明如下。
一实施方式中的碳化硅基板具有：预定的导电型的第一基板，包含碳化硅；所述导电型的第一半导体层，形成于所述第一基板上并包含碳化硅；所述导电型的第二半导体层，形成于所述第一半导体层上并包含碳化硅；以及所述导电型的第三半导体层，形成于所述第二半导体层上并包含碳化硅，所述第一半导体层与所述第一基板的上表面相接触，所述第一半导体层的第一杂质浓度比所述第二半导体层的第二杂质浓度及所述第一基板的所述上表面的第四杂质浓度的任一方都低，所述第二杂质浓度N2[cm-3]、所述第二半导体层的膜厚W2[μm]、以及形成于碳化硅基板上的元件的额定电压Vn[V]满足下式(1)所示的条件：
W2≥(-2.69×1012ln(Vn)+2.22×1013)N2－0.65···(1)。
在一实施方式中的碳化硅基板中，所述第一杂质浓度大于1×1016cm-3且小于等于1×1017cm-3。
在一实施方式中的碳化硅基板中，所述第一半导体层的膜厚大于等于0.5μm且小于等于2μm。
一实施方式中的碳化硅基板具有：预定的导电型的第一基板，包含碳化硅；所述导电型的第一半导体层，形成于所述第一基板上并包含碳化硅；所述导电型的第二半导体层，形成于所述第一半导体层上并包含碳化硅；以及所述导电型的第三半导体层，形成于所述第二半导体层上并包含碳化硅，所述第一半导体层与所述第一基板的上表面相接触，所述第一半导体层的第一杂质浓度比所述第二半导体层的第二杂质浓度及所述第一基板的所述上表面的第四杂质浓度的任一方都低，所述第二杂质浓度N2[cm-3]、所述第二半导体层的膜厚W2[μm]、以及形成于碳化硅基板上的元件的额定电压Vn[V]满足下式(2)所示的条件：
W2≥(-2.53×1012ln(Vn)+2.16×1013)N2－0.65···(2)。
在一实施方式中的碳化硅基板中，所述第一杂质浓度大于1×1016cm-3且小于等于1×1017cm-3。
在一实施方式中的碳化硅基板中，所述第一半导体层的膜厚大于等于0.5μm且小于等于2μm。
一实施方式中的碳化硅基板具有：预定的导电型的第一基板，包含碳化硅；所述导电型的第一半导体层，形成于所述第一基板上并包含碳化硅；所述导电型的第二半导体层，形成于所述第一半导体层上并包含碳化硅；以及所述导电型的第三半导体层，形成于所述第二半导体层上并包含碳化硅，所述第一半导体层与所述第一基板的上表面相接触，所述第一半导体层的第一杂质浓度比所述第二半导体层的第二杂质浓度及所述第一基板的所述上表面的第四杂质浓度的任一方都低，所述第二杂质浓度N2[cm-3]、所述第二半导体层的膜厚W2[μm]、以及形成于碳化硅基板上的元件的使用时的最大的电流密度J[A/cm2]满足下式(3)所示的条件：
W2≥(2.52×1012ln(J)-1.31×1013)N2－0.65···(3)。
在一实施方式中的碳化硅基板中，所述第一杂质浓度大于1×1016cm-3且小于等于1×1017cm-3。
在一实施方式中的碳化硅基板中，所述第一半导体层的膜厚大于等于0.5μm且小于等于2μm。
一实施方式中的碳化硅基板的制造方法具有如下工序：(a)准备包含碳化硅的预定的导电型的第一基板；(b)在所述第一基板上，形成包含碳化硅的所述导电型的第一外延层；(c)在所述第一外延层上，形成包含碳化硅的所述导电型的第二外延层；以及(d)在所述第二外延层上，形成包含碳化硅的所述导电型的第三外延层。其中，所述第一外延层的第一杂质浓度比所述第二外延层的第二杂质浓度及所述第一基板的上表面的第四杂质浓度的任一方都低，所述第二杂质浓度N2[cm-3]、所述第二外延层的膜厚W2[μm]、以及形成于碳化硅基板上的元件的额定电压Vn[V]满足下式(1)所示的条件：
W2≥(-2.69×1012ln(Vn)+2.22×1013)N2－0.65···(1)。
一实施方式中的碳化硅基板的制造方法具有如下工序：(a)准备包含碳化硅的预定的导电型的第一基板；(b)在所述第一基板上，形成包含碳化硅的所述导电型的第一外延层；(c)在所述第一外延层上，形成包含碳化硅的所述导电型的第二外延层；以及(d)在所述第二外延层上，形成包含碳化硅的所述导电型的第三外延层。其中，所述第一外延层的第一杂质浓度比所述第二外延层的第二杂质浓度及所述第一基板的上表面的第四杂质浓度的任一方都低，所述第二杂质浓度N2[cm-3]、所述第二外延层的膜厚W2[μm]、以及形成于碳化硅基板上的元件的使用时的最大的电流密度J[A/cm2]满足下式(3)所示的条件：
W2≥(2.52×1012ln(J)-1.31×1013)N2－0.65···(3)。
发明效果
根据代表性的实施方式，可以提高碳化硅半导体基板的可靠性。
附图说明
图1是在使用了本发明的实施方式1的碳化硅基板的半导体芯片中形成了晶胞的阶段的俯视图。
图2是沿图1的A-A线的半导体芯片的剖视图。
图3是使用了本发明的实施方式1的碳化硅基板的半导体芯片的俯视图。
图4是表示使用了本发明的实施方式1的碳化硅基板的半导体芯片的制造工序的剖视图。
图5是表示接在图4之后的半导体芯片的制造工序的剖视图。
图6是表示接在图5之后的半导体芯片的制造工序的剖视图。
图7是表示接在图6之后的半导体芯片的制造工序的剖视图。
图8是表示接在图7之后的半导体芯片的制造工序的剖视图。
图9是表示接在图8之后的半导体芯片的制造工序的剖视图。
图10是表示接在图9之后的半导体芯片的制造工序的剖视图。
图11是表示接在图10之后的半导体芯片的制造工序的剖视图。
图12是表示接在图11之后的半导体芯片的制造工序的剖视图。
图13是表示接在图12之后的半导体芯片的制造工序的剖视图。
图14是表示本发明的实施方式1的碳化硅基板的第二半导体层的杂质浓度与膜厚的关系的图表。
图15是表示规定本发明的实施方式1的碳化硅基板的第二半导体层的杂质浓度与膜厚的关系的系数与额定电压的关系的图表。
图16是表示本发明的实施方式2的碳化硅基板的第二半导体层的杂质浓度与膜厚的关系的图表。
图17是表示规定本发明的实施方式2的碳化硅基板的第二半导体层的杂质浓度与膜厚的关系的系数与额定电压的关系的图表。
图18是表示本发明的实施方式中的第一半导体层的膜厚与电阻的比例的关系的图表。
图19是表示本发明的实施方式中的第一半导体层的膜厚与电阻的比例的关系的图表。
图20是表示本发明的实施方式3的碳化硅基板的第二半导体层的杂质浓度与膜厚的关系的图表。
图21是表示规定本发明的实施方式3的碳化硅基板的第二半导体层的杂质浓度与膜厚的关系的系数与电流密度的关系的图表。
附图标记说明
1：SiC基板；2：第二半导体层(外延层)；3：漂移层(外延层)；11：第一半导体层(基底面位错转换层、外延层)。
具体实施方式
下面根据附图对本发明的实施方式详细进行说明。此外，在用于说明实施方式的所有附图中，对具有相同功能的部件标注相同的附图标记，并且不再赘述。另外，在实施方式中，除了特别需要时以外，原则上不重复相同或同样的部分的说明。
另外，符号“-”及“+”表示导电型为n型或p型的杂质的相对浓度，例如为n型杂质时，其杂质浓度按照“n--”、“n-”、“n”、“n+”、“n++”的顺序变高。
本申请中所说的基板有时是指不包含外延层的半导体基板，有时是指具有包含半导体基板和该半导体基板上的外延层的层叠结构的基板。在以下的各实施方式中简称为“SiC基板”、“半导体基板”或“SiC半导体基板”的情况下，这些基板是指不包含外延层的基板。相对于此，在以下的各实施方式中简称为“碳化硅基板”的情况下，该基板是指包含半导体基板及该半导体基板上的外延层的层叠基板。以下，主要对实施方式1进行说明，在本申请中称为“本实施方式”时，是指实施方式1。但是，图16、图17以及关于这些图的描述以及式(2)则相当于实施方式2。另外，后述的变形例可以应用于实施方式1、2的任何一个。
(实施方式1)
＜碳化硅基板的构成＞
以下，使用图1至图3对使用了本实施方式的碳化硅基板的半导体芯片的结构进行说明。图1是在使用了本实施方式的碳化硅基板的半导体芯片中形成了晶胞70的阶段的俯视图。图2是沿图1的A-A线的半导体芯片剖视图。图3是使用了本实施方式的碳化硅基板的半导体芯片的俯视图，且表示比图1所示的形成有多个元件的区域更靠上层的焊盘的形成层。
如图1所示，半导体芯片60在半导体基板上具有形成于半导体基板的表面侧的作为外延层的漂移层3。在图1中，主要示出漂移层3的上表面，省略了漂移层3上的栅极绝缘膜、栅极电极、层间绝缘膜、硅化物层、接触插塞、钝化膜以及焊盘等的图示。在图1中示出漂移层3的上表面和形成于该上表面的各种半导体区域。
图2的左侧是沿图1的A-A线的剖视图，示出了包含SiC(碳化硅)MOSFET(MetalOxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)的半导体芯片60(参照图1、图3)的中心部的元件区域的结构。也就是说，图2的左侧的剖视图表示半导体芯片60中的活性区域的多个SiCMOSFET(以下有时简称为MOSFET)的剖面。
图2的右侧用图表表示图2的左侧所示的剖面结构的深度方向与杂质浓度的关系。也就是说，该图表的横轴表示杂质浓度Nd(此处为n型杂质的浓度)，纵轴表示深度(Depth)。这里所说的深度是指由构成半导体芯片60的SiC基板(半导体基板、半导体层)1、第一半导体层(基底面位错转换层、外延层)11、第二半导体层(外延层)2以及漂移层(半导体层、外延层)3构成的层叠结构的上表面至下表面的深度。另外，深度是指在与SiC基板1的主面垂直的方向上从上方朝向下方的距离。在该图表中，仅示出SiC基板1、第一半导体层11、第二半导体层2以及漂移层3各自的杂质浓度，未表示形成有其他的接触区域、阱区域、源极区域以及漏极区域等的部位的杂质浓度。
SiC基板1是n++型的六方晶系半导体基板，SiC基板1、第一半导体层11、第二半导体层2以及漂移层3均通过由SiC(碳化硅)构成的n型半导体构成。本实施方式的碳化硅基板通过由构成半导体芯片60的SiC基板1、第一半导体层11、第二半导体层2以及漂移层3构成的层叠结构构成。
此外，本申请中所说的碳化硅基板不仅是指切割前的圆板状的基板，也是指构成在基板上的外延层形成元件之后进行切割工序后得到的半导体芯片的基板。
如图1所示，本实施方式的碳化硅基板上搭载有由单元结构构成的多个MOSFET，单片化的碳化硅基板构成半导体芯片60。图3中示出了用于向构成这些MOSFET的栅极电极(未图示)及源极区域81供给电位的各焊盘。
如图3所示，在半导体芯片60的上表面形成有从外部的控制电路(未图示)施加栅极电压的栅极焊盘61。栅极焊盘61与构成上述MOSFET的栅极电极92(参照图2)电连接。另外，形成于半导体芯片60的多个MOSFET各自的源极区域并联地电连接，并与源极焊盘62连接。也就是说，一个源极焊盘62与多个源极区域电连接。
在图1所示的半导体芯片60的中央部的元件区域(有源区域)65，配置有多个成为MOSFET的最小单位结构的晶胞70。通过栅极焊盘61向各晶胞70的栅极电极(未图示)供给施加于图3所示的栅极焊盘61的栅极电压。需要说明的是，图3所示的栅极焊盘61的位置和个数、或者源极焊盘62的形状等可以是多种多样的，但并不影响本实施方式的碳化硅基板的效果。
如图1所示，半导体芯片60在俯视时具有矩形的形状。在俯视时，在半导体芯片60的中央部存在元件区域65，并以将元件区域65的周围包围的方式存在周缘区域66及终端区域67。也就是说，在俯视时，从构成半导体芯片60的半导体基板上的漂移层3的上表面的中央部朝向漂移层3的上表面的端部，依次存在元件区域65、周缘区域66以及终端区域67。
此外，终端区域67是包含周缘区域66的区域。周缘区域66是用于向形成于终端区域67的JTE(Junction Termination Extension：结终端扩展)区域85供给电位的供电部。周缘区域66及终端区域67分别具有沿矩形的半导体芯片60的各边延伸的环状结构。JTE区域85是形成于漂移层3的上表面的p型的半导体区域。
在被周缘区域66包围的区域、即元件区域65中，配置有多个由阱区域80、源极区域81以及第一接触区域82构成的晶胞70。晶胞70是MOSFET的最小单位结构。在漂移层3的上表面，多个晶胞70相互分离。在俯视时，在各个晶胞70内，以第一接触区域82为中心在其周围依次配置有源极区域81及阱区域80。
也就是说，在俯视时，以将第一接触区域82的外侧包围的方式形成有源极区域81，进而以将源极区域81的外侧包围的方式形成有阱区域80。在俯视时，第一接触区域82、源极区域81以及阱区域80均具有矩形的结构。
第一接触区域82及源极区域81相互邻接，以跨越第一接触区域82及源极区域81的边界的方式，在第一接触区域82及源极区域81的上表面形成有硅化物层95(参照图2)。
在此，将晶胞70示为在俯视时具有正四边形的结构，但并不限于此，例如晶胞70的形状也可以为长方形或多边形等。另外，图1中仅示出五个晶胞70，但实际上在元件区域65内配置有更多的晶胞70。
另外，此处将多个晶胞70沿着与半导体芯片60端部的平行的两条边平行的第一方向排列配置，将这样设置的列在与第一方向正交的方向上配置了多个。进而，将在第二方向上相邻的列彼此的晶胞70在第一方向上错开半周期而交错地排列。但是，并不限于此，也可以纵横呈等间距(pitch)地配置多个晶胞70。也就是说，多个晶胞70也可以配置成矩阵状。
在周缘区域66内，在漂移层3的上表面形成有环状的第二接触区域83。这里所说的周缘区域66是指俯视时与第二接触区域83重叠的区域。也就是说，周缘区域66的布局由第二接触区域83的形成区域规定。第二接触区域83是形成于漂移层3的上表面的p+型的半导体区域。第二接触区域83是为了终端区域67的电位固定而形成的区域，另外，是用于向JTE区域85供给电位的区域。
通过经由第二接触区域83向JTE区域85施加电位，可以缓和施加反向电压时终端区域中的电场集中，从而可以将半导体芯片的耐压维持得较高。在此，作为半导体芯片的终端结构，对形成了JTE区域的结构进行说明，但为了缓和半导体芯片的电场，终端结构例如也可以是具有多个俯视时将元件区域环状包围的p型半导体区域的FLR(Field LimitingRing：场限环)结构等。
如图2所示，本实施方式的半导体芯片60(参照图1)具有作为n++型的六方晶系半导体基板的SiC基板1。SiC基板1上形成有由杂质浓度比SiC基板1低的SiC构成的n-型的第一半导体层11。第一半导体层11上形成有杂质浓度比第一半导体层11高的n+型的第二半导体层2。第二半导体层2上形成有由杂质浓度比第一半导体层11低的SiC构成的n--型的漂移层3。
SiC基板1、第一半导体层11、第二半导体层2以及漂移层3包含n型杂质(例如，氮(N)或磷(P))。SiC基板1、第一半导体层11、第二半导体层2以及漂移层3各自的上述杂质浓度均是指n型杂质的浓度。在元件区域中，在漂移层3的上表面形成有多个n沟道型的MOSFET单元结构。
如图2右侧的图表所示，杂质浓度的大小关系为：SiC基板1、第二半导体层2＞第一半导体层11＞漂移层3。对于SiC基板1与第二半导体层2的杂质浓度的大小关系没有规定，但本实施方式的主要特征在于，在高浓度的SiC基板1上，以与SiC基板1的主面相接触的方式形成杂质浓度比SiC基板1低的第一半导体层(基底面缺陷转换层)11，并且，形成于第一半导体层11上的第二半导体层2的杂质浓度N2、第二半导体层2的膜厚W2、元件的额定电压Vn满足下式(1)的关系。
W2≥(-2.69×1012ln(Vn)+2.22×1013)N2－0.65···(1)
此外，本申请中所说的系数是在式(1)中与N2相乘的部分，也就是“(-2.69×1012ln(Vn)+2.22×1013)”的部分。额定电压按照应用相对于输入电压具有余量地设定，例如在铁路用途中为1700V、3300V、6500V等，在汽车用途中为600V、1200V等。在MOSFET的情况下，将在对栅极施加了0V或者负的电压的截止状态下对源极与漏极电极之间施加了电压时的击穿电压设计为额定电压以上进行制造。
另外，本实施方式的其他特征在于，第一半导体层11的杂质浓度比上表面具有元件的漂移层3的杂质浓度高。在图2中，记载为第二半导体层2的杂质浓度在膜厚方向上恒定，但也可以在满足杂质浓度的大小关系的范围内在膜厚方向上变化，该情况下将平均浓度视为N2。
SiC基板1的n型杂质的浓度例如大于1×1018cm-3且小于等于1×1019cm-3。SiC基板1的主面是例如在＜11-20＞方向上倾斜4～8度的{0001}面。例如，第一半导体层11的膜厚为数百nm～2μm。第一半导体层11的n型的杂质浓度大于1×1016cm-3且小于等于1×1017cm-3。第二半导体层2的膜厚例如大于等于0.5μm，第二半导体层2的n型的杂质浓度大于等于1×1017cm-3，满足式(1)。漂移层3的膜厚例如为3～120μm。漂移层3的n型的杂质浓度能够根据形成于漂移层3的上部的功率器件的规格进行任意设定，例如为1×1014cm-3～5×1016cm-3(不含5×1016cm-3)。
需要说明的是，此处例示的基板及各半导体层各自的杂质浓度的数值存在相互重叠的范围，但在本实施方式的碳化硅基板中，关于杂质浓度的大小关系，优选为SiC基板1＞第一半导体层11＞漂移层3。例如，在漂移层3的杂质浓度为2×1016cm-3的情况下，第一半导体层11的杂质浓度必须大于2×1016cm-3。
另外，在半导体芯片60(参照图1)的主面的相反侧的背面侧，形成有上述MOSFET的漏极布线用电极90。具体而言，在SiC基板1的背面形成有作为杂质浓度比SiC基板1高的n型的半导体区域的漏极区域84，与漏极区域84的底面相接触地形成有第三硅化物层100。也就是说，SiC基板1的背面被第三硅化物层100覆盖。第三硅化物层100的底面、也就是SiC基板1侧的相反侧的面被漏极布线用电极90覆盖。
在元件区域中，从漂移层3的上表面起以预定的深度形成有多个作为p型的半导体区域的阱区域80。阱区域80是被导入了p型杂质(例如铝(Al)或硼(B))的半导体区域。在各阱区域80内，从漂移层3的上表面起以预定的深度形成有作为n+型的半导体区域的源极区域81。源极区域81是被导入了n型杂质(例如氮(N)或磷(P))的半导体区域。
另外，在各阱区域80内，从漂移层3的上表面起以预定的深度形成有作为p+型的半导体区域的第一接触区域82。第一接触区域82是为了固定阱区域的电位而设置的区域，具有与源极区域81大致相同的深度。第一接触区域82是被导入了p型杂质(例如铝(Al)或硼(B))的半导体区域。第一接触区域82配置为被邻接的源极区域81从两侧夹住。另外，第一接触区域82的底部、以及源极区域81的底部及侧面被阱区域80覆盖。
在漂移层3的上表面形成有多个由阱区域80、源极区域81以及第一接触区域82构成的晶胞70，晶胞70彼此相互分离。在相邻的晶胞70彼此之间的漂移层3上，隔着栅极绝缘膜91形成有栅极电极92，栅极绝缘膜91的端部的上表面、栅极电极92的侧面以及上表面被层间绝缘膜93覆盖。在覆盖各栅极电极92的层间绝缘膜93彼此之间的开口部68中，第一接触区域82及源极区域81未被栅极绝缘膜91、栅极电极92以及层间绝缘膜93覆盖。也就是说，栅极绝缘膜91、栅极电极92以及层间绝缘膜93具有到达晶胞70的上表面的开口部68，在开口部68的底部，第一接触区域82及源极区域81露出。
在元件区域中的层间绝缘膜93的开口部68、也就是在接触孔内的底部露出的源极区域81的一部分及第一接触区域82各自的表面上，形成有硅化物层95。在与源极区域81的一部分及第一接触区域82相接触的硅化物层95上的开口部68中，埋入有作为连接部的接触插塞(contact plug)94。埋入多个开口部68中的多个接触插塞94分别与形成于层间绝缘膜93的源极布线用电极96成为一体。源极布线用电极96与源极焊盘62(参照图3)电连接。在此，从将终端区域的上部覆盖的钝化膜(未图示)露出的源极布线用电极96的上表面自身构成源极焊盘62。
源极区域81的一部分及第一接触区域82经由硅化物层95与接触插塞94以具有欧姆性的方式电连接。因此，源极区域81的一部分及第一接触区域82经由硅化物层95、接触插塞94以及源极布线用电极96与源极焊盘62连接。同样地，在栅极电极92上，在未图示的区域中连接有接触插塞，栅极电极92经由该接触插塞及栅极布线用电极与栅极焊盘61(参照图3)电连接。
本实施方式的在半导体芯片形成的MOSFET至少具有栅极电极92、源极区域81以及漏极区域84。在使MOSFET进行动作时，通过向栅极电极92施加预定的电压而使MOSFET导通，从而使电流从电位高的漏极流向电位低的源极。该MOSFET的沟道区域形成于作为p型半导体区域的阱区域80内的上部。也就是说，驱动MOSFET时的电流从漏极布线用电极90流动，穿过漂移层3内且栅极绝缘膜91附近的区域，并穿过漂移层3的上表面附近的阱区域80内且栅极电极92正下方的区域，流向源极区域81。
在本实施方式中，在向第一接触区域82供给电位时，pn电流在MOSFET的内置二极管(内置pn二极管)的pn结中流动。另外，在向第二接触区域83供给电位时，pn电流在终端区域的内置二极管的pn结中流动。这里所说的MOSFET的内置二极管是指例如与p+型的第一接触区域82连接的p型阱区域80和n--型的漂移层3之间的pn结部分。另外，这里所说的终端区域的内置二极管是指例如与p+型的第二接触区域83(参照图1)连接的p型的JTE区域85(参照图1)和n--型的漂移层3之间的pn结部分。此外，在本申请中，将在包含漂移层3的基板内的pn连接中流动的电流称为pn电流。
＜碳化硅基板的制造方法＞
使用图4至图13按工序顺序对本实施方式中的碳化硅基板及包含该基板的半导体装置的制造方法进行说明。图4至图13是表示使用了本实施方式的碳化硅基板的半导体芯片的制造工序的剖视图。在图4至图13中，示出供MOSFET形成的元件区域的剖面。图4至图13的元件区域的剖面是与使用图2说明的位置相同的位置处的剖面。
首先，如图4所示，准备n+型的SiC基板1。SiC基板1中以较高的浓度导入了n型的杂质。该n型杂质例如为N(氮)，该n型杂质的杂质浓度例如大于1018cm-3且小于等于1×1019cm-3。SiC基板1的主面是例如在＜11-20＞方向上倾斜4～8度的{0001}面。SiC基板1的主面及与主面相反侧的背面分别通过CMP(Chemical Mechanical Polishing：化学机械抛光)法被研磨后成为镜面。
接着，如图5所示，在SiC基板1上依次形成第一半导体层11、第二半导体层2以及漂移层3。也就是说，如以下这样通过外延生长法依次形成由SiC构成的各种半导体层(外延层、外延生长层)。
首先，对SiC基板1进行RCA清洗之后，设置于化学气相沉积(CVD：Chemical VaporDeposition)装置的炉内的承载座(Susceptor)。接着，对炉内进行排气直到达到1×10-4Pa以下的真空度。接着，向炉内导入作为载气的氢，使炉内的压力为1～40kPa左右。在像这样导入氢的同时加以保持直到承载座稳定于设定温度。承载座的设定温度例如为1400～1700℃。接着，向炉内导入原料气体。原料气体使用硅烷和丙烷，作为杂质掺杂气体使用氮。通过供给这些原料气体，由SiC构成的外延层开始生长。
通过在任意变更这些气体流量和承载座的设定温度、炉内压力的同时进行外延生长，在SiC基板1上以所希望的杂质浓度及膜厚依次形成第一半导体层(第一外延层)11、第二半导体层(第二外延层)2以及漂移层(第三外延层)3。
第一半导体层11是为了提高在SiC基板1与第一半导体层11的界面处将BPD转换为TED的效率而设置的层。该转换效率的提高利用如下性质实现：在从杂质浓度高的层内朝向杂质浓度低的层内传播时，由于这些层相互间的浓度差而容易引起从BPD向TED的转换。因此，第一半导体层11以比SiC基板1低的杂质浓度形成。
第一半导体层11的n型的杂质浓度大于1×1016cm-3且小于等于1×1017cm-3。为提高在SiC基板1与第一半导体层11的界面处BPD转换为TED的效率，期望第一半导体层11的杂质浓度较低。但是，由于第一半导体层11的浓度越低则电阻越高，因此，在外延层的上表面与基板的背面之间成为电流路径的功率器件中，元件特性劣化。因此，第一半导体层11的杂质浓度需要大于1×1016cm-3。
另外，第一半导体层11的膜厚优选小于等于2μm。由于电阻与膜厚成正比，这是为了防止过度厚膜化而成为高电阻。但是，从BPD向TED的转换并非仅在SiC基板1与第一半导体层11的界面发生，在第一半导体层11内也进行转换，因此，期望第一半导体层11具有一定程度大的膜厚，优选大于等于0.5μm。
需要使第二半导体层2具有如下功能：使从形成于漂移层3上部的功率器件注入的少数载流子在第二半导体层2中衰减为足够小的量。因此，第二半导体层2的杂质浓度N2、第二半导体层2的膜厚W2以及元件的额定电压Vn需要满足式(1)的关系。
另一方面，若第二半导体层2的杂质浓度过低，则导致元件电阻增大。另外，若第二半导体层2的杂质浓度过高，则在形成于第二半导体层2上的漂移层3形成多个形态缺陷(例如三角缺陷等)。因此，在此，第一半导体层2的n型的杂质浓度大于等于1×1017cm-3且小于1×1019cm-3。第二半导体层2的膜厚例如大于等于0.5μm。
漂移层3的杂质浓度及膜厚根据试制的功率器件的规格任意设定。漂移层3的杂质浓度例如为1×1014cm-3～5×1016cm-3(不含5×1016cm-3)。漂移层3的膜厚例如为3～120μm。
在第一半导体层11、第二半导体层2以及漂移层3的各层的形成工序中，也可以变更原料气体的流量、承载座的设定温度以及炉内的压力。另外，也可以在各层的成膜结束之后，暂时中止供给原料气体而停止成膜，然后再次开始供给原料气体进行下一层的成膜。由此，由于是在原料气体的流量、承载座的设定温度以及炉内的压力稳定后进行下一层的成膜，因此可以减少各层的杂质浓度及膜厚的偏差。
在第一半导体层11、第二半导体层2以及漂移层3全部形成之后，停止供给原料气体，一边向炉内导入氢，一边冷却承载座。在承载座的温度充分下降后，停止导入氢，对炉内进行排气，然后取出承载座。由此，完成本实施方式的碳化硅基板。
接着，在漂移层3的上表面上形成掩模，对此省略图示。掩模是使终端区域的漂移层3的上表面的一部分露出的膜。掩模的材料例如使用SiO2(氧化硅)或光致抗蚀剂等。接着，对终端区域的漂移层3离子注入p型杂质(例如铝(Al))。由此，在终端区域的漂移层3的上表面形成作为p型的半导体区域的JTE区域(未图示，参照图1所示的JTE区域85)。JTE区域从漂移层3的上表面起的深度例如为0.5～2.0μm左右。另外，JTE区域的杂质浓度例如为1×1016cm-3～5×1019cm-3(不含5×1019cm-3)。
接着，如图6所示，在除去上述掩模之后，在漂移层3的上表面上形成掩模17。掩模17是使元件区域的漂移层3的上表面的多个部位露出的膜。掩模17的厚度例如为1.0～5.0μm左右。掩模17的材料使用例如SiO2或光致抗蚀剂等。
接着，对上部形成有掩模17的漂移层3离子注入p型杂质(例如铝(Al))。由此，在元件区域的漂移层3的上表面形成多个作为p型的半导体区域的阱区域80。阱区域80从漂移层3的上表面起的深度例如为0.5～2.0μm左右。另外，阱区域80的杂质浓度例如为1×1016～1×1019cm-3。
接着，如图7所示，在除去掩模17之后，在漂移层3的上表面上形成掩模12。掩模12的厚度例如为0.5～2.0μm左右。掩模12的材料使用例如SiO2或光致抗蚀剂等。
接着，对上部形成有掩模12的漂移层3离子注入n型杂质(例如氮(N))。由此，在元件区域的漂移层3的上表面形成多个作为n+型的半导体区域的源极区域81。各源极区域81形成于阱区域80的俯视时的中央部。各源极区域81从漂移层3的上表面起的深度例如为0.05～1.0μm左右。另外，源极区域81的杂质浓度例如为1×1018～1×1020cm-3。
接着，如图8所示，在除去掩模12之后，在漂移层3的上表面上形成掩模13。掩模13的厚度例如为0.5～2.0μm左右。掩模13的材料使用例如SiO2或光致抗蚀剂等。
接着，对上部形成有掩模13的漂移层3离子注入p型杂质(例如铝(Al))。由此，在元件区域的漂移层3的上表面形成多个作为p+型的半导体区域的第一接触区域82，在终端区域的漂移层3的上表面形成作为p+型的半导体区域的第二接触区域(未图示，参照图1所示的第二接触区域83)。各第一接触区域82形成于各源极区域81的俯视时的中央部。第二接触区域形成于JTE区域85的上表面。在俯视时，第二接触区域具有矩形的环状结构，并以将元件区域包围的方式形成。
第一接触区域82及第二接触区域从漂移层3的上表面起的深度例如为0.05～2.0μm左右。另外，第一接触区域82和第二接触区域的杂质浓度例如为1×1018～1×1020cm-3。
接着，如图9所示，在除去掩模13之后，在漂移层3的上表面上形成成为保护膜的掩模14。然后，向SiC基板1的背面离子注入n型杂质(例如氮(N))。由此，在SiC基板1的背面形成作为n+型的半导体区域的漏极区域84。漏极区域84从SiC基板1的背面起的深度例如为0.05～2.0μm左右。另外，漏极区域84的杂质浓度例如为1×1019～1×1021cm-3。
接着，除去全部的掩模，以与漂移层3的上表面及SiC基板1的背面分别相接触的方式，使用例如等离子体CVD法堆积碳(C)膜，对此省略图示。碳(C)膜的厚度例如为0.03～0.05μm左右。如上所述，在利用碳(C)膜将漂移层3的上表面及SiC基板1的背面覆盖之后，在1500度以上的温度下实施2～3分钟左右的热处理。由此，进行离子注入至漂移层3的上表面和SiC基板1的背面的各杂质的活性化。然后，通过例如等离子体处理来除去上述碳(C)膜。
接着，如图10所示，在漂移层3的上表面上依次形成绝缘膜89及n型的多晶Si膜之后，在多晶Si膜上形成掩模15。绝缘膜89及多晶Si膜通过例如CVD法形成。掩模15形成于在漂移层3的上表面相邻的第一接触区域82彼此之间。接着，通过使用掩模15的干式蚀刻法对多晶Si膜进行加工，从而形成由多晶Si膜构成的栅极电极92。绝缘膜89的厚度例如为0.05～0.15μm左右。栅极电极92的厚度例如为0.2～0.5μm左右。
接着，在除去掩模15之后，在漂移层3的上表面上，以将栅极电极92及绝缘膜89覆盖的方式，通过例如等离子体CVD法形成层间绝缘膜93。然后，通过使用掩模16并利用干蚀刻法对层间绝缘膜93及绝缘膜89进行加工，从而使漂移层3的上表面露出。
由此，如图11所示，在元件区域中，在栅极电极92及层间绝缘膜93的正下方形成由绝缘膜89构成的栅极绝缘膜91。另外，通过上述蚀刻工序，在元件区域的层间绝缘膜93形成使源极区域81的一部分及第一接触区域82各自的上表面露出的开口部68，在终端区域的层间绝缘膜93形成使第二接触区域(未图示)的上表面的一部分露出的开口部(未图示)。
通过以上，形成多个作为MOSFET的最小单位结构的晶胞70。多个晶胞70分别具有相互邻接的阱区域80、源极区域81及第一接触区域82、以及隔着栅极绝缘膜91形成于该阱区域80正上方的栅极电极92。
接着，如图12所示，在除去掩模16之后，在元件区域的开口部68的底部形成硅化物层95，在终端区域的开口部的底面形成硅化物层(未图示)。
在形成硅化物层95时，首先，以将露出的漂移层3覆盖的方式，通过例如溅射法堆积第一金属(例如镍(Ni))膜。该第一金属膜的厚度例如为0.05μm左右。接着，通过实施600～1000℃的硅化物化热处理，在元件区域的开口部68的底面，使第一金属膜与漂移层3发生反应，从而形成例如由硅化镍(NiSi)构成的硅化物层95。通过该工序，在终端区域的开口部的底面也形成硅化物层。
接着，如图13所示，以将到达硅化物层95的开口部68、到达终端区域的硅化物层的开口部(未图示)以及到达栅极电极92的开口部(未图示)各自的内部填埋的方式，在层间绝缘膜93上依次层叠第二金属(例如钛(Ti))膜、氮化钛(TiN)膜以及铝(Al)膜，铝(Al)膜的厚度例如优选大于等于1.0μm。接着，通过对上述由第二金属膜、氮化钛膜以及铝膜构成的层叠膜进行加工，形成由该层叠膜构成的接触插塞94、源极布线用电极96以及栅极布线用电极(未图示)。
源极布线用电极96或栅极布线用电极由层间绝缘膜93上的上述层叠膜构成，接触插塞94由开口部68内的上述层叠膜构成。源极布线用电极96经由硅化物层95与第一接触区域82以具有欧姆性的方式电连接。另外，在未图示的终端区域中，源极布线用电极96经由硅化物层与第二接触区域连接。另外，未图示的栅极布线用电极与栅极电极92电连接。
接着，以将栅极布线用电极及源极布线用电极96覆盖的方式形成由SiO2膜或聚酰亚胺膜构成的绝缘膜，并对该绝缘膜进行加工而形成钝化膜(未图示)。钝化膜将终端区域覆盖，并在元件区域开口。
接着，在SiC基板1的背面，通过例如溅射法形成第三金属膜，并实施激光硅化物化热处理，由此使第三金属膜与SiC基板1发生反应，形成第三硅化物层100。第三硅化物层100与漏极区域84的下表面相接触。第三金属膜的厚度例如为0.1μm左右。接着，以将第三硅化物层100的底面覆盖的方式形成漏极布线用电极90。漏极布线用电极90通过从第三硅化物层100侧依次层叠钛(Ti)膜、镍(Ni)膜以及金(Au)膜而形成的0.5～1μm的层叠膜构成。
然后，通过切割工序对SiC基板1进行切削而单片化，由此得到多个半导体芯片。通过以上，完成包括图1、图2以及图3所示的SiCMOSFET的本实施方式的半导体芯片60。
＜本实施方式的效果＞
接着，使用图14至图17对本实施方式1涉及的碳化硅基板的效果进行说明。在图14及图16中，标绘(plot)是基于实测通过计算进行了插补的数据，虚线是将标绘模型化的近似曲线。在图15及图17中，标绘是从图14及图16的近似曲线提取的数据，虚线是标绘的近似曲线。此外，图16、图17相当于实施方式2。
SiC基板1中存在多个BPD。若该BPD延续至漂移层3，则通过元件在通常动作时被注入的少数载流子而使BPD作为堆垛层错扩张，结果导致元件电阻增大。通过在SiC基板1上形成与SiC基板1的杂质浓度相差较大的第一半导体层11，可以将BPD转换为TED，可以提高通常动作时的元件可靠性。第一半导体层11的杂质浓度越低，并且第一半导体层11的膜厚越厚，则从BPD向TED的转换效率越高。
另一方面，在电流浪涌等相比通常注入更多的少数载流子的状况下，若少数载流子到达SiC基板1，则堆垛层错从基板扩张而导致元件电阻增大。在该状况下，无论减少多少漂移层3中的BPD都起不到效果。图14是示出关于各个额定电压的等级的元件，防止堆垛层错从基板扩张的第二半导体层2的杂质浓度与膜厚的关系的图表。图14所示的图表的纵轴表示第二半导体层2的膜厚，横轴表示第二半导体层2的n型的杂质浓度。图14中示出了以圆形的标绘表示的额定电压1.2kV的图表、以三角的标绘表示的额定电压1.7kV的图表、以及以四角的标绘表示的额定电压3.3kV的图表。这些图表表示：若满足图14所记载的杂质浓度与膜厚的关系，则可以使注入元件中的少数载流子的数量在第二半导体层2中得到充分衰减。因此，各个额定电压的等级的元件中的第二半导体层2的杂质浓度或膜厚只要大于等于图14所示的值即可。
额定电压的等级越高，则作为第二半导体层2所要求的杂质浓度或膜厚为越大的值，以乘方(膜厚∝杂质浓度-0.65)表示杂质浓度与膜厚的关系时的系数与额定电压的关系为图15所示的图表。即，若满足式(1)的关系，则还可以防止堆垛层错从基板扩张，能够提高元件的长期可靠性。图15所示的图表的纵轴表示系数，横轴表示元件的额定电压。在图15的纵轴所记载的系数中，例如“1”是指1×1012。这在之后的说明中使用的图17中也相同。
以下，对图14的物理意义进行说明。少数载流子以exp(-t/弛豫时间)随时间推移呈指数函数地衰减。由于时间t＝膜厚/热速度、弛豫时间＝1/(热速度×俘获截面积×复合中心密度)的关系、以及在第二半导体层2中复合中心密度可视为杂质密度，因此，少数载流子以exp(-俘获截面积×杂质密度×膜厚)衰减。即，满足俘获截面积×杂质密度×膜厚恒定这样的关系的第二半导体层2为所希望的结构。俘获截面积依赖于杂质的能级，在作为复合中心而考虑施主杂质的状况下，杂质的能级依赖于杂质密度。也就是说，由于俘获截面积依赖于杂质密度，因此，俘获截面积×杂质密度×膜厚恒定这样的关系可以还原为杂质密度与膜厚的关系，表示出图14所示那样的关系性。
另外，作为与通常一个元件动作时的电流相比在元件中流动大电流的状况，还考虑因为将多个元件并联连接时的元件间的特性偏差等而发生了电流不平衡时。图16示出了在这种情况下防止堆垛层错从基板扩张的第二半导体层2的杂质浓度与膜厚度的关系。图16所示的图表的纵轴表示第二半导体层2的膜厚，横轴表示第二半导体层2的n型的杂质浓度。图16中示出了以圆形的标绘表示的额定电压1.2kV的图表、以三角的标绘表示的额定电压1.7kV的图表、以及以四角的标绘表示的额定电压Vn3.3kV的图表。另外，图17示出以乘方(膜厚∝杂质浓度-0.65)表示杂质浓度与膜厚的关系时的系数与额定电压的关系。图17所示的图表的纵轴表示系数，横轴表示元件的额定电压。在这样的情况下，若第二半导体层2的杂质浓度N2[cm-3]、第二半导体层2的膜厚W2[μm]以及元件的额定电压Vn[V]的关系满足从图16及图17导出的下式(2)，则能够进一步提高作为组件的长期可靠性。图16、图17相当于实施方式2。实施方式2中的制造工序可以使用利用图4至图13说明的制造工序。
W2≥(-2.53×1012ln(Vn)+2.16×1013)N2－0.65···(2)
＜变形例1＞
在此，第一半导体层11的杂质浓度相比SiC基板1的杂质浓度越低，并且，第一半导体层11的膜厚越厚，则越能提高从BPD向TED的转换效率。但是，在第一半导体层11的杂质浓度过低的情况下，或者在第一半导体层11的膜厚过厚的情况下，第一半导体层11的电阻变大。该情况下，在如图2所示的MOSFET那样，使电流向与SiC基板1的主面垂直的方向流动的功率元件中，源极区域81与漏极区域84之间的电阻值增大，因此，发生元件特性劣化的问题。
图18及图19示出了使第一半导体层11的杂质浓度为1×1016、3×1016、1×1017cm-3时第一半导体层11的厚度与电阻的比例的关系。图18及图19所示的实线为计算值。在图18及图19的各图中，纵轴表示第一半导体层11的电阻相对于元件的总电阻的比例，横轴表示第一半导体层11的膜厚。元件的总电阻在MOSFET的情况下是指对栅极施加充分的正电压(例如15V左右)而成为导通状态时源极-漏极间的电阻。图18是元件的额定电压为3300V时的图表，图19是元件的额定电压为1200V时的图表。图18及图19的各图中示出第一半导体层11的n型的杂质浓度分别为1×1016cm-3、3×1016cm-3、1×1017cm-3时的图表。
根据图18及图19所示的测定结果，在本变形例的碳化硅基板中，使第一半导体层11的n型的杂质浓度大于1×1016cm-3且小于等于1×1017cm-3，使第一半导体层11的膜厚为0.5～2μm。由此，防止第一半导体层11的电阻值上升。当使第一半导体层11的膜厚为0.5～1μm时，能够抑制电阻上升，因而更为有效。
因此，在本变形例中，能够防止因通电而使BPD生长进而导致碳化硅基板的电阻增大、以及因第一半导体层11的低浓度化和厚膜化导致的碳化硅基板的电阻增大。也就是说，通过利用使用了碳化硅基板的半导体装置，能够防止该碳化硅基板及该半导体装置各自的特性劣化，因此可以提高碳化硅基板的可靠性。
在本变形例中，由于能够抑制基底面位错(BPD)在外延层内传播，因此漂移层3的基底面位错密度小于等于0.03个/cm2。进而，若在低浓度侧使用第一半导体层11的杂质浓度，则漂移层3的基底面位错密度小于等于0.01个/cm2。
(实施方式3)
在上述实施方式中，对第二半导体层2的杂质浓度N2、第二半导体层2的膜厚W2、元件的额定电压Vn满足式(1)的关系的情况进行了说明。在本实施方式3中，对通过使第二半导体层2(参照图2)的杂质浓度N2、第二半导体层2的膜厚W2、元件在使用时的最大的电流密度J满足预定式子的关系，可以分别提高从BPD向TED的转换效率及元件可靠性的情况进行说明。
本实施方式3中的碳化硅基板及使用该碳化硅基板的半导体装置的构成与上述实施方式相同。如图2右侧的图表所示，杂质浓度的大小关系为：SiC基板1、第二半导体层2＞第一半导体层11＞漂移层3。对于SiC基板1与第二半导体层2的杂质浓度的大小关系没有规定，但本实施方式3的主要特征在于，在高浓度的SiC基板1上，以与SiC基板1的主面相接触的方式形成杂质浓度比SiC基板1低的第一半导体层(基底面缺陷转换层)11，并且，形成于第一半导体层11上的第二半导体层2的杂质浓度N2、第二半导体层2的膜厚W2、元件在使用时的最大的电流密度J满足下式(3)的关系。
W2≥(2.52×1012ln(J)-1.31×1013)N2－0.65···(3)
需要说明的是，本申请中简称为电流密度时是指元件使用时的最大的电流密度。该元件的额定电压按照应用相对于输入电压具有余量地设定，例如在铁路用途中为1700V、3300V、6500V等，在汽车用途中为600V、1200V等。
在本实施方式3的碳化硅基板中，关于杂质浓度的大小关系，优选为SiC基板1＞第二半导体层2＞第一半导体层11＞漂移层3。例如，在漂移层3的杂质浓度为2×1016cm-3的情况下，第一半导体层11的杂质浓度必须大于2×1016cm-3。另外，在第二半导体层2的杂质浓度为1×1017cm-3的情况下，第一半导体层11的杂质浓度必须小于1×1017cm-3。
需要使第二半导体层2具有如下功能：使从形成于漂移层3上部的功率器件注入的少数载流子在第二半导体层2中衰减为足够小的量。因此，第二半导体层2的杂质浓度N2、第二半导体层2的膜厚W2、元件的电流密度J需要满足式(3)的关系。
＜本实施方式3的效果＞
接着，使用图20及图21对本实施方式3涉及的碳化硅基板的效果进行说明。在图20中，标绘(plot)是基于实测通过计算进行了插补的数据，虚线是将标绘模型化的近似曲线。在图21中，标绘是从图20的近似曲线提取的数据，虚线是标绘的近似曲线。
SiC基板1中存在多个BPD。若该BPD延续至漂移层3，则通过元件的通常动作时注入的少数载流子而使BPD作为堆垛层错扩张，结果导致元件电阻增大。通过在SiC基板1上形成与SiC基板1的杂质浓度相差较大的第一半导体层11，可以将BPD转换为TED，可以提高通常动作时的元件可靠性。第一半导体层11的杂质浓度越低，并且第一半导体层11的膜厚越厚，则从BPD向TED的转换效率越高。
另一方面，在电流浪涌等相比通常注入更多的少数载流子的状况下，若少数载流子到达SiC基板1，则堆垛层错从基板扩张而导致元件电阻增大。在该状况下，无论减少多少漂移层3中的BPD都起不到效果。图20是示出关于各个电流密度的等级的元件，防止堆垛层错从基板扩张的第二半导体层2的杂质浓度与膜厚的关系的图表。图20所示的图表的纵轴表示第二半导体层2的膜厚，横轴表示第二半导体层2的n型的杂质浓度。图20中示出了以圆形的标绘表示的电流密度600A/cm2的图表、以三角形的标绘表示的电流密度400A/cm2的图表、以菱形的标绘表示的电流密度300A/cm2的图表、以及以四边形的标绘表示的电流密度200A/cm2的图表。这些图表表示：若满足图20所记载的杂质浓度与膜厚的关系，则可以使注入元件中的少数载流子的数量在第二半导体层2中得到充分衰减。因此，各个电流密度的等级的元件中的第二半导体层2的杂质浓度或膜厚只要大于等于图20所示的值即可。
电流密度的等级越高，则作为第二半导体层2所要求的杂质浓度或膜厚为越大的值，以乘方(膜厚∝杂质浓度-0.65)表示杂质浓度与膜厚的关系时的系数与电流密度的关系为图21所示的图表。即，若满足式(1)的关系，则还可以防止堆垛层错从基板扩张，能够提高元件的长期可靠性。图21所示的图表的纵轴表示系数，横轴表示元件的最大的电流密度。在图21的纵轴所记载的系数中，例如“1”是指1×1012。
以上，根据实施方式对本发明人完成的发明具体进行了说明，但本发明并不限定于上述实施方式，当然也可以在不脱离其主旨的范围内进行各种变更。

Claims (11)

1.一种碳化硅基板，具有：
预定的导电型的第一基板，包含碳化硅；
所述导电型的第一半导体层，形成于所述第一基板上并包含碳化硅；
所述导电型的第二半导体层，形成于所述第一半导体层上并包含碳化硅；以及
所述导电型的第三半导体层，形成于所述第二半导体层上并包含碳化硅，
所述第一半导体层与所述第一基板的上表面相接触，
所述第一半导体层的第一杂质浓度比所述第二半导体层的第二杂质浓度及所述第一基板的所述上表面的第四杂质浓度的任一方都低，
所述第二杂质浓度(N2)[cm-3]、所述第二半导体层的膜厚(W2)[μm]、以及形成于碳化硅基板上的元件的额定电压(Vn)[V]满足下式(1)所示的条件：
W2≥(-2.69×1012ln(Vn)+2.22×1013)N2－0.65···(1)。
2.根据权利要求1所述的碳化硅基板，其中，
所述第一杂质浓度大于1×1016cm-3且小于等于1×1017cm-3。
3.根据权利要求2所述的碳化硅基板，其中，
所述第一半导体层的膜厚大于等于0.5μm且小于等于2μm。
4.一种碳化硅基板，具有：
预定的导电型的第一基板，包含碳化硅；
所述导电型的第一半导体层，形成于所述第一基板上并包含碳化硅；
所述导电型的第二半导体层，形成于所述第一半导体层上并包含碳化硅；以及
所述导电型的第三半导体层，形成于所述第二半导体层上并包含碳化硅，
所述第一半导体层与所述第一基板的上表面相接触，
所述第一半导体层的第一杂质浓度比所述第二半导体层的第二杂质浓度及所述第一基板的所述上表面的第四杂质浓度的任一方都低，
所述第二杂质浓度(N2)[cm-3]、所述第二半导体层的膜厚(W2)[μm]、以及形成于碳化硅基板上的元件的额定电压(Vn)[V]满足下式(2)所示的条件：
W2≥(-2.53×1012ln(Vn)+2.16×1013)N2－0.65···(2)。
5.根据权利要求4所述的碳化硅基板，其中，
所述第一杂质浓度大于1×1016cm-3且小于等于1×1017cm-3。
6.根据权利要求5所述的碳化硅基板，其中，
所述第一半导体层的膜厚大于等于0.5μm且小于等于2μm。
7.一种碳化硅基板，具有：
预定的导电型的第一基板，包含碳化硅；
所述导电型的第一半导体层，形成于所述第一基板上并包含碳化硅；
所述导电型的第二半导体层，形成于所述第一半导体层上并包含碳化硅；以及
所述导电型的第三半导体层，形成于所述第二半导体层上并包含碳化硅，
所述第一半导体层与所述第一基板的上表面相接触，
所述第一半导体层的第一杂质浓度比所述第二半导体层的第二杂质浓度及所述第一基板的所述上表面的第四杂质浓度的任一方都低，
所述第二杂质浓度(N2)[cm-3]、所述第二半导体层的膜厚(W2)[μm]、以及形成于碳化硅基板上的元件在使用时的最大的电流密度(J)[A/cm2]满足下式(3)所示的条件：
W2≥(2.52×1012ln(J)-1.31×1013)N2－0.65···(3)。
8.根据权利要求7所述的碳化硅基板，其中，
所述第一杂质浓度大于1×1016cm-3且小于等于1×1017cm-3。
9.根据权利要求7所述的碳化硅基板，其中，
所述第一半导体层的膜厚大于等于0.5μm且小于等于2μm。
10.一种碳化硅基板的制造方法，具有如下工序：
(a)准备包含碳化硅的预定的导电型的第一基板；
(b)在所述第一基板上，形成包含碳化硅的所述导电型的第一外延层；
(c)在所述第一外延层上，形成包含碳化硅的所述导电型的第二外延层；以及
(d)在所述第二外延层上，形成包含碳化硅的所述导电型的第三外延层，
所述第一外延层的第一杂质浓度比所述第二外延层的第二杂质浓度及所述第一基板的上表面的第四杂质浓度的任一方都低，
所述第二杂质浓度(N2)[cm-3]、所述第二外延层的膜厚(W2)[μm]、以及形成于碳化硅基板上的元件的额定电压(Vn)[V]满足下式(1)所示的条件：
W2≥(-2.69×1012ln(Vn)+2.22×1013)N2－0.65···(1)。
11.一种碳化硅基板的制造方法，具有如下工序：
(a)准备包含碳化硅的预定的导电型的第一基板；
(b)在所述第一基板上，形成包含碳化硅的所述导电型的第一外延层；
(c)在所述第一外延层上，形成包含碳化硅的所述导电型的第二外延层；以及
(d)在所述第二外延层上，形成包含碳化硅的所述导电型的第三外延层，
所述第一外延层的第一杂质浓度比所述第二外延层的第二杂质浓度及所述第一基板的上表面的第四杂质浓度的任一方都低，
所述第二杂质浓度(N2)[cm-3]、所述第二外延层的膜厚(W2)[μm]、以及形成于碳化硅基板上的元件在使用时的最大的电流密度(J)[A/cm2]满足下式(3)所示的条件：
W2≥(2.52×1012ln(J)-1.31×1013)N2－0.65···(3)。
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