CN113228236A - 碳化硅半导体装置以及碳化硅半导体装置的制造方法 - Google Patents

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Abstract

使构成JBS结构的p型区域(13)在层间绝缘膜(17)的开口部(17a’)露出，在层间绝缘膜(17)的开口部(17a’)以与p型区域(13)接触的方式形成成为材料膜的金属层叠膜(52)，金属层叠膜(52)是依次层叠铝膜和镍膜而成。并且，通过热处理使铝膜中的铝原子热扩散而在p型区域(13)的表面区域以自对准的方式形成p+型接触区(14)。其后，在除去金属层叠膜(52)后，在形成于层间绝缘膜(17)的接触孔中形成与n‑型漂移区(12)肖特基接合，并与p+型接触区(14)欧姆接合的钛膜(31)。由此，在混合有肖特基结和pn结的JBS结构的碳化硅二极管中，能够维持基于SBD结构的低的正向电压，并且提高浪涌电流耐量。

Description

碳化硅半导体装置以及碳化硅半导体装置的制造方法
技术领域
本发明涉及碳化硅半导体装置和碳化硅半导体装置的制造方法。
背景技术
近年来，碳化硅(SiC)半导体作为能够制作(制造)超过使用了硅(Si)半导体的半导体装置的极限的半导体装置(以下，记为碳化硅半导体装置)的半导体材料而受到关注。特别是碳化硅半导体发挥介电击穿电场强度比硅半导体大、热导率比硅半导体高这样的优点而在高耐压(例如，1700V以上)半导体装置中的应用受到期待。
在碳化硅半导体装置为二极管(以下，记为碳化硅二极管)的情况下，能够将构成n-型漂移区的n-型外延层的设计规格设定为厚度薄和杂质浓度高，因此，耐压达到3300V等级左右的碳化硅二极管一般采用肖特基势垒二极管(SBD：Schottky Barrier Diode)结构。
对现有的SBD结构的碳化硅二极管的结构进行说明。图31是表示从半导体基板的正面侧观察现有的碳化硅半导体装置而得的状态的俯视图。图31所示的现有的碳化硅半导体装置140是在有源区110中在由碳化硅构成的半导体基板130的整个正面沿着半导体基板130的正面形成有肖特基结的SBD结构的碳化硅二极管。
现有的碳化硅半导体装置140的肖特基结由在半导体基板130的正面露出的n-型漂移区112和由设置于半导体基板130的正面上的金属层构成的正面电极(未图示)形成。符号120、121分别是边缘终端区域和场限环(FLR：Field Limiting Ring)。
通常，在SBD结构中，存在在半导体基板130与正面电极的接合面的电场强度高、在施加反向电压时电子隧穿肖特基势垒所引起的反向漏电流增大、或者由碳化硅特有的表面缺陷导致的反向漏电流增大这样的问题。因此，提出了采用在半导体基板130的正面侧混合有肖特基结和pn结而成的Junction Barrier Schottky(JBS，结势垒肖特基)结构的碳化硅二极管。
对现有的JBS结构的碳化硅二极管的结构进行说明。图32是表示从半导体基板的正面侧观察现有的碳化硅半导体装置的另一例而得的状态的俯视图。图32所示的现有的碳化硅半导体装置140’与图31所示的现有的碳化硅半导体装置140的不同之处是在有源区110中在半导体基板130的正面侧，混合有基于n-型漂移区112与正面电极(未图示)之间的肖特基结的SBD结构以及基于p型区域113与n-型漂移区112之间的pn结的JBS结构。
p型区域113在有源区110中选择性地设置于半导体基板130的正面的表面区域。在相邻的p型区域113之间在半导体基板130的正面露出有n-型漂移区112。在半导体基板130的正面由p型区域113与n-型漂移区112形成有pn结。相邻的p型区域113之间的n-型漂移区112与设置于半导体基板130的正面上的正面电极形成肖特基结。
这样，通过在半导体基板130与正面电极的接合面设置混合有肖特基结和pn结的JBS结构，从而能够使在半导体基板130与正面电极的接合面的电场强度降低，因此能够抑制为与使用了硅半导体的FWD(Free Wheeling Diode：续流二极管)相当的反向漏电流。在图32中，用阴影线表示沿与半导体基板130的正面平行的方向延伸的条纹状的p型区域113。
另外，在图31所示的现有的碳化硅半导体装置140中，在施加浪涌电压时，沿正向流通的浪涌电流被从半导体基板130内向正面电极抽取的电流量(以下，记为抽取量)小。其理由是，SBD结构的二极管是不将少数载流子用于导电的单极器件，由此，在二极管中流通大正向电流的高电流范围，半导体基板与正面电极之间的接触(电接触)成为高电阻。
在半导体基板130与正面电极之间的接触成为高电阻的情况下，在半导体基板内沿正向流通有大的浪涌电流时，由于在半导体基板130与正面电极的界面处的发热而导致浪涌电流在局部集中。因该浪涌电流集中，从而在肖特基结面和肖特基结面正下方的n-型外延层(n-型漂移区112)产生击穿，因此，从半导体基板130内向正面电极抽取的浪涌电流的抽取量变小。
已确认该浪涌电流的抽取量在使用了硅半导体的JBS结构的二极管中会变大。因此，假定在图32所示的现有的碳化硅半导体装置140’中，也与使用了硅半导体的JBS结构的二极管同样地因由p型区域113与n-型漂移区112形成于半导体基板130的正面的pn结的双极动作所引起的浪涌电流的上升现象，从而使得浪涌电流的抽取量变大，但是该效果没有显著表现出来。
对于在图32所示的现有的碳化硅半导体装置140’中的浪涌电流的抽取量小的主要原因之一，可举出无法得到构成JBS结构的pn结部的p型区域113与正面电极之间的电阻足够低的欧姆接触。因此，假定在p型区域113与正面电极之间，形成与p型区域113欧姆接合的金属电极(以下，记为欧姆电极)，使浪涌电流在JBS结构的pn结部局部地流通而提高浪涌电流耐量。
作为现有的JBS结构的碳化硅二极管的制造方法，已提出如下方法：仅在n-型漂移区的在半导体基板的正面露出的部分上，形成与n-型漂移区肖特基接合的金属电极(以下，记为肖特基电极)，之后，在半导体基板的正面上以覆盖肖特基电极的方式形成与构成JBS结构的pn结部的p型区域欧姆接合的欧姆电极(例如，参照下述专利文献1。)。
在下述专利文献1中，公开了使用铝(Al)或镍(Ni)作为欧姆电极的材料，使用钼(Mo)作为肖特基电极的材料。另外，在下述专利文献1中，公开了在构成JBS结构的pn结部的p型区域的内部选择性地形成杂质浓度比该p型区域高的p+型接触区而使该p型区域与欧姆电极之间的欧姆性提高的碳化硅二极管。
作为现有的JBS结构的碳化硅二极管的另一制造方法，已提出如下方法：仅在构成JBS结构的pn结部的p型区域上形成欧姆电极之后，在半导体基板的正面上以覆盖欧姆电极的方式形成与n-型漂移区肖特基接合的肖特基电极(例如，参照下述专利文献2。)。在下述专利文献2中，公开了使用钼(Mo)作为肖特基电极的材料。
作为在p型区域上形成欧姆电极的方法，已提出如下方法：在由碳化硅构成的半导体基板上以覆盖p型区域的方式将铝膜和镍膜依次层叠之后，通过在1000℃下的退火(热处理)，使半导体基板中的硅原子与镍膜中的镍原子发生反应，而形成成为与p型区域欧姆接合的欧姆电极的镍硅化物(NiSi)膜(例如，参照下述非专利文献1。)。
作为在p型区域上形成欧姆电极的另一方法，已提出如下方法：在由碳化硅构成的半导体基板上以覆盖p型区域的方式将镍膜和铝膜依次层叠之后，通过热处理使这些金属膜与半导体基板发生反应而形成含有镍、铝、硅和碳的合金的p型欧姆电极(例如，参照下述专利文献3。)。在下述专利文献3中，将镍膜的厚度设为50nm以上且150nm以下，并将铝膜的厚度设为10nm以上且50nm以下。
作为形成精细图案的欧姆电极的方法，提出了如下方法：在层间绝缘膜形成接触孔之后，通过溅射等在半导体基板的整个正面形成镍膜，并在通过热处理在镍膜的与半导体基板的接触位置形成镍硅化物作为欧姆电极后，通过蚀刻将镍膜的未与半导体基板反应的未反应部分除去，由此，以自对准的方式将欧姆电极留在接触孔内(例如，参照下述专利文献4。)。
作为在由碳化硅构成的半导体基板的内部形成p型区域的方法，已提出如下方法：使用对含有铝的气体环境内的半导体基板进行激光照射从而注入该气体环境中的铝的激光掺杂技术而在n-型漂移区内形成p型区域(例如，参照下述专利文献5。)。在下述专利文献5中，记载了利用激光掺杂技术形成的p型区域包括电场缓和区域、构成JBS结构的p型区域、FLR和沟道截断区域。
现有技术文献
专利文献
专利文献1：专利第5546759号公报
专利文献2：日本特开2008-282972号公报
专利文献3：专利第4291875号公报
专利文献4：日本特开2005-276978号公报
专利文献5：日本特开2016-207881号公报
非专利文献
非专利文献1：N.Kiritani及另外7人，在4H-SiC纵向MOSFET的源极/P阱/栅极上同时形成单一材料欧姆接触(Single Material Ohmic Contacts Simultaneously Formedon the Source/P-well/Gate of 4H-SiC Vertical MOSFETs)，材料科学论坛(MaterialsScience Forum)，瑞士(Switzerland)，跨技术出版社(Trans Tech Publications)，2003年，第433卷-第436卷，pp.669-672。
发明内容
技术问题
在制作上述的现有的碳化硅半导体装置140’(JBS结构的碳化硅二极管：参照图32)时，在将有源区110设为相同的表面积的情况下，越为了提高浪涌电流耐量而使p型区域113与欧姆电极(未图示)之间的接合面积增大，则n-型漂移区112与肖特基电极(未图示)之间的接合面积越小。因此，在正向偏置时从n-型漂移区112朝向肖特基电极的电子电流量减少，难以进行低正向电压(Vf)化。
为了将p型区域113与欧姆电极之间的接合面积设为为了得到预定的浪涌电流耐量所需的接合面积，并使n-型漂移区112与肖特基电极之间的接合面积尽可能增大，只要仅在p型区域113上形成欧姆电极，并在相邻的p型区域113之间在n-型漂移区112的整个面形成与肖特基电极的肖特基结即可。然而，在由碳化硅构成的半导体基板130的正面上形成欧姆电极时，存在如下问题。
以在半导体基板130的正面上形成镍硅化物膜131作为欧姆电极的情况为例对在现有的碳化硅半导体装置140’产生的问题进行说明。图29、30是示意地表示由碳化硅构成的半导体基板上的欧姆电极的说明图。图29是将半导体基板130的正面上的镍硅化物膜131的一部分放大表示的截面图。图30是表示镍硅化物膜131的表面(与最表面的钛膜132之间的界面)的状态的截面图。
通常，为了在由碳化硅构成的半导体基板130上形成欧姆电极，而在半导体基板130的表面区域通过离子注入以高杂质浓度形成p+型区域(未图示)。然后，通过热处理使在该p+型区域上形成的由例如镍等金属种类构成的金属膜(以下，记为镍膜)中的镍原子与半导体基板130中的硅原子发生反应，而使镍膜的与p+型区域的接触位置硅化物化，从而形成成为欧姆电极的镍硅化物膜131。
如果通过镍膜的硅化物化而形成镍硅化物膜131，则半导体基板130的构成碳化硅的硅原子和碳原子中的未用于硅化物化而剩下的剩余的碳(阴影部分)131a在镍硅化物膜131中析出(图29)。在该剩余的碳131a呈层状的情况下，镍硅化物膜131与半导体基板130之间的紧贴性降低，导致镍硅化物膜131连同剩余的碳131a的层从半导体基板130剥离。
另外，在镍硅化物膜131的生成本身较差的情况下，会在镍硅化物膜131的内部产生空洞131b，或者镍硅化物膜131的阶梯覆盖率(表面覆盖性)变差。因此，由于在镍硅化物膜131的表面产生凹凸，或者在镍硅化物膜131与形成于镍硅化物膜131上的钛膜132之间产生空洞，从而导致在钛膜132的表面产生凹凸(图30)。
另外，由于p型区域113的宽度(与p型区域113以条纹状延伸的方向垂直的方向的宽度)w101(参照图32)窄到数μm以下，因此难以将蚀刻率不同的两种金属(铝和镍)的层叠膜加工为精细图案，由该层叠膜构成的欧姆电极的宽度比p型区域113的宽度w101还宽。在上述专利文献4中，虽然以自对准的方式形成了精细图案的欧姆电极，但是本发明的发明人们已确认p型区域与欧姆电极之间的接触电阻不会变得足够低。
本发明为了解决上述的现有技术的问题点，目的在于提供一种碳化硅半导体装置以及碳化硅半导体装置的制造方法，该碳化硅半导体装置作为混合有肖特基结和pn结的JBS结构的碳化硅二极管，能够维持基于SBD结构的低正向电压，并且提高浪涌电流耐量。
技术方案
为了解决上述课题，达成本发明的目的，本发明的碳化硅半导体装置的制造方法具有以下特征。进行第1工序，上述第1工序在由碳化硅构成的半导体基板的内部形成构成上述半导体基板的第1主面的第1导电型区域。进行第2工序，上述第2工序在上述半导体基板的第1主面侧，在上述第1导电型区域的表面区域选择性地形成第2导电型区域。进行第3工序，上述第3工序在上述半导体基板的第1主面形成覆盖上述第1导电型区域和上述第2导电型区域的层间绝缘膜。进行第4工序，上述第4工序选择性地除去上述层间绝缘膜而形成使上述第2导电型区域露出的开口部。
进行第5工序，上述第5工序在上述层间绝缘膜的上述开口部形成金属层叠膜，上述金属层叠膜是依次层叠与上述半导体基板的第1主面接触的铝膜和覆盖上述铝膜的盖膜而成。进行第6工序，上述第6工序通过第1热处理，从上述铝膜与上述半导体基板之间的接触位置将上述铝膜中的铝原子热扩散到上述第2导电型区域，在上述第2导电型区域的表面区域形成杂质浓度比上述第2导电型区域高的第2导电型高浓度区域。进行第7工序，上述第7工序在上述第6工序之后除去上述金属层叠膜。
进行第8工序，上述第8工序在上述第7工序之后，选择性地除去上述层间绝缘膜而形成接触孔。进行第9工序，上述第9工序在上述接触孔的内部将钛膜与含有铝的金属膜依次层叠在上述半导体基板的第1主面上而形成第1电极，上述钛膜与上述第1导电型区域接触并与上述第1导电型区域进行肖特基接合，并且上述钛膜与上述第2导电型高浓度区域接触并与上述第2导电型高浓度区域进行欧姆接合。进行第10工序，上述第10工序在上述半导体基板的第2主面形成第2电极。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在上述第4工序中，通过干蚀刻选择性地除去上述层间绝缘膜而形成上述开口部。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在上述第5工序中，将上述铝膜的厚度设为50nm以上且150nm以下。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在上述第5工序中，将上述铝膜的厚度设为80nm以上且120nm以下。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在上述第2工序中，将上述第2导电型区域的杂质浓度设为1×1018/cm3以上且2×1019/cm3以下，在上述第6工序中，将上述第2导电型高浓度区域的杂质浓度设为3×1020/cm3以上。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，上述盖膜是镍、钛和钼中的任一种。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在上述第6工序中，以使构成上述盖膜的元素不包含于上述第2导电型高浓度区域的方式形成上述第2导电型高浓度区域。
另外，为了解决上述课题，达成本发明的目的，本发明的碳化硅半导体装置具有以下特征。在由碳化硅构成的半导体基板内部设置有在上述半导体基板的第1主面露出的第1导电型区域。在上述半导体基板的第1主面与上述第1导电型区域之间以与上述第1导电型区域接触的方式选择性地设置有第2导电型区域。在上述半导体基板的第1主面与上述第2导电型区域之间，以与上述第2导电型区域接触的方式设置有杂质浓度比上述第2导电型区域高的第2导电型高浓度区域。
在上述半导体基板的第1主面设置有使上述第2导电型高浓度区域在底面露出的凹部。第1电极是将钛膜与含有铝的金属膜依次层叠在上述半导体基板的第1主面上而成。上述钛膜与上述第1导电型区域接触并与上述第1导电型区域进行肖特基接合，并且上述钛膜在上述凹部的底面与上述第2导电型高浓度区域接触并与上述第2导电型高浓度区域进行欧姆接合。第2电极设置于上述半导体基板的第2主面。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第2导电型高浓度区域的杂质是铝。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第2导电型高浓度区域具有与上述第2导电型区域相同的宽度。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第2导电型区域的杂质浓度为1×1018/cm3以上且2×1019/cm3以下。上述第2导电型高浓度区域的杂质浓度为3×1020/cm3以上。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在上述第1电极与上述半导体基板之间以及上述第1电极的内部不含有硅化物。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第2导电型高浓度区域与上述钛膜之间的接合面积在上述第1电极与引线之间的接合部的正下方最大，且上述第2导电型高浓度区域的配置位置离上述接合部越远，第2导电型高浓度区域与上述钛膜之间的接合面积越小。
根据上述发明，能够仅在构成JBS结构的第2导电型区域的表面区域以自对准的方式形成第2导电型高浓度区域，能够在构成JBS结构的相邻的p型区域之间的第1导电型区域的整个面形成与钛膜之间的肖特基结。另外，通过构成JBS结构的第2导电型区域的表面区域的p+型接触区，能够使钛膜与构成JBS结构的第2导电型区域之间的欧姆性提高。
技术效果
根据本发明的碳化硅半导体装置和碳化硅半导体装置的制造方法，能够起到作为混合有肖特基结和pn结的JBS结构的碳化硅二极管，能够维持基于SBD结构的低正向电压，并且提高浪涌电流耐量这样的效果。
附图说明
图1是表示从半导体基板的正面侧观察实施方式1的碳化硅半导体装置而得的布局的俯视图。
图2是表示从半导体基板的正面侧观察实施方式1的碳化硅半导体装置而得的布局的俯视图。
图3是表示图2的切割线A-A’处的截面结构的截面图。
图4是将图3的一部分放大表示的截面图。
图5是表示图4的切割线B-B’处的杂质浓度分布的特性图。
图6是表示实施方式1的碳化硅半导体装置的制造方法的概要的流程图。
图7是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图8是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图9是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图10是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图11是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图12是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图13是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图14是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图15是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图16是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图17是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图18是示意地表示实施方式1的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。
图19是示意地表示实施方式1的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。
图20是示意地表示实施方式1的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。
图21是示意地表示参考例的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。
图22是示意地表示参考例的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。
图23是示意地表示参考例的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。
图24是表示实施例的接触电阻特性的特性图。
图25是表示实施例的接触电阻与浪涌电流耐量之间的关系的特性图。
图26是示意地表示观察实施例的欧姆结附近而得的状态的截面图。
图27是表示从半导体基板的正面侧观察实施方式2的碳化硅半导体装置而得的布局的一例的俯视图。
图28是表示从半导体基板的正面侧观察实施方式2的碳化硅半导体装置而得的布局的一例的俯视图。
图29是示意地表示由碳化硅构成的半导体基板上的欧姆电极的说明图。
图30是示意地表示由碳化硅构成的半导体基板上的欧姆电极的说明图。
图31是表示从半导体基板的正面侧观察现有的碳化硅半导体装置而得的状态的俯视图。
图32是表示从半导体基板的正面侧观察现有的碳化硅半导体装置的另一例而得的状态的俯视图。
符号说明
10：有源区
11：n+型起始基板
12：n-型漂移区
13：构成JBS结构的p型区域
13a：构成JBS结构的p型区域的杂质浓度分布
14：p+型接触区
14a：p+型接触区的杂质浓度分布
15：半导体基板的正面的凹部
16：正面电极
17：层间绝缘膜
17a、17b：接触孔
17a’：层间绝缘膜的开口部
18：钝化膜
18a：钝化膜的开口部
19：背面电极
20：边缘终端区域
21：场限环
22：构成JTE结构的p-型区域
23：构成JTE结构的p--型区域
24：n+型沟道截断区域
25：沟道截断电极
30：半导体基板
31：钛膜
32：铝合金膜
40：碳化硅半导体装置
41：键合垫
42：键合垫与铝引线之间的接合部
51：碳保护膜
52：金属层叠膜
53：铝膜
54：镍膜
55：铝硅化合物
56：镍铝化合物
61～64：热扩散
70、70’：碳化硅半导体装置
71～74：p型区域
d1：构成JBS结构的p型区域的、距离半导体基板的正面的深度
d2：p+型接触区的、距离半导体基板的正面的深度
d3：半导体基板的正面的凹部的深度
w1：构成JBS结构的p型区域的宽度
w2：p+型接触区的宽度
具体实施方式
以下，参照附图对本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法的优选实施方式进行详细的说明。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。另外，在密勒指数的标记中，“-”表示伴随其后的指数的横线，并通过在指数之前标记“-”来表示负的指数。
(实施方式1)
对实施方式1的碳化硅半导体装置的结构进行说明。图1、2是表示从半导体基板的正面侧观察实施方式1的碳化硅半导体装置而得的布局的俯视图。在图1中示出构成JBS结构的p型区域(第2导电型区域)13的布局的一例。在图2中图示出由碳化硅(SiC)构成的半导体基板(半导体芯片)30的正面上的各部分中的键合垫41的布局的一例。在图1、2中，对p+型接触区(第2导电型高浓度区域)14省略图示。
图1、2所示的实施方式1的碳化硅半导体装置40是在有源区10中在半导体基板30的正面侧混合有由正面电极(第1电极)16(参照图3)与n-型漂移区(第1导电型区域)12之间的肖特基结构成的SBD结构、以及由p型区域13与n-型漂移区12之间的pn结构成的JBS结构的碳化硅二极管。在p型区域13与正面电极16之间配置有与正面电极16欧姆接合的p+型接触区14(参照图3)。
n-型漂移区12、p型区域13和p+型接触区14在半导体基板30的正面的表面区域，被配置为沿与例如半导体基板30的正面平行的同一方向延伸的条纹状。n-型漂移区12与p型区域13在与以条纹状延伸的长边方向垂直的短边方向上交替重复地配置，并且相互接触。n-型漂移区12在相邻的p型区域13之间在半导体基板30的正面露出。
有源区10是在碳化硅二极管处于导通状态时流通电流的区域。有源区10具有例如大致矩形状的平面形状，并配置于半导体基板30的大致中央。边缘终端区域20是有源区10与半导体基板30的端部之间的区域，并且包围有源区10的周围。边缘终端区域20是缓和n-型漂移区12的、半导体基板30的正面侧的电场并保持耐压的区域。耐压是指不引起元件误动作或破坏的极限的电压。
在边缘终端区域20配置有结终端扩展(JTE：Junction Termination Extension)结构等耐压结构(参照图3)。JTE结构是以配置杂质浓度随着从内侧(半导体基板30的中央侧)向外侧(半导体基板30的端部侧)远离而变低的p型区域的方式，将杂质浓度不同的多个p型区域(图3的符号22、23)以包围有源区10的周围的大致矩形状的平面形状配置为以有源区10的中央为基准的同心圆状的耐压结构。
在有源区10与边缘终端区域20之间的边界配置有场限环(FLR：Field LimitingRing)21。FLR21是在有源区10与构成JTE结构的后述的p-型区域22(参照图3)之间与p-型区域22接触地配置，并将有源区10的周围以大致矩形状包围的p+型区域。FLR21可以在p型区域13以条纹状延伸的长边方向上，与p型区域13和p+型接触区14接触。
正面电极16在有源区10中设置于半导体基板30的正面上。正面电极16与n-型漂移区12和p+型接触区14接触而与n-型漂移区12和p+型接触区14电连接。在半导体基板30的正面上设置有钝化膜18(参照图3)。钝化膜18作为保护半导体基板30的正面侧的元件结构和正面电极16的保护膜发挥功能。
在钝化膜18设置有使正面电极16的一部分露出的开口部18a。正面电极16的、在钝化膜18的开口部18a露出的部分作为键合垫41发挥功能。键合垫41配置于例如半导体基板30的中央。在键合垫41键合(接合)有在向键合垫41供给电流时作为最常见的布线连接的省略图示的铝(Al)引线。
在图2中用圆形的平面形状表示键合垫41与铝引线(未图示)之间的接合部42。在将例如直径500μm的铝引线与键合垫41接合的情况下，键合垫41与铝引线之间的接合部42需要假定大约1mm见方左右的表面积。其理由是，因为根据碳化硅二极管的耐压等级，在半导体基板30的面内施加浪涌电压时沿正向流通的浪涌电流的流通方式不同。
接下来，对实施方式1的碳化硅半导体装置40的截面结构进行说明。图3是表示图2的切割线A-A’处的截面结构的截面图。图4是将图3的一部分放大表示的截面图。在图4中，将构成JBS结构的p型区域13附近放大表示。图5是表示图4的切割线B-B’处的杂质浓度分布的特性图。在图5中，示出构成JBS结构的p型区域13和p+型接触区14的各杂质浓度分布13a、14a。
如上所述，实施方式1的碳化硅半导体装置40在由碳化硅构成的半导体基板30的有源区10具备碳化硅二极管的SBD结构和JBS结构，并在边缘终端区域20作为耐压结构而具备JTE结构。半导体基板30是在由碳化硅构成的n+型起始基板11的正面上层叠有成为n-型漂移区12的n-型外延层的外延基板。n+型起始基板11是n+型阴极区域。
半导体基板30将n-型漂移区12侧的主面(成为n-型漂移区12的n-型外延层的表面)作为正面，并将n+型起始基板11侧的主面(n+型起始基板11的背面)作为背面。在有源区10中，在半导体基板30的正面侧的表面区域，选择性地设置有构成JBS结构的一个以上的p型区域13。p型区域13与n-型漂移区12接触地设置于半导体基板30的正面与n-型漂移区12之间。
p型区域13是如后所述第1离子注入的p型杂质呈放射状地扩散而得的扩散区域。p型区域13具有从半导体基板30的正面起沿深度方向杂质浓度均匀的箱型轮廓(boxprofile)的杂质浓度分布13a(图5)。杂质浓度均匀是指在包括由于工艺的偏差而被允许的误差的范围内大致相同的杂质浓度。p型区域13的杂质浓度为例如1×1018/cm3以上且2×1019/cm3以下的程度。
在图5中，示出在将第1离子注入以不同的加速能量分为多段(这里为5段)进行而形成p型区域13的情况下的p型区域13的杂质浓度分布13a。在图5中，分别用虚线表示分为5段进行的第1离子注入的各杂质浓度分布。p型区域13的杂质浓度分布13a是对该分为5段进行的第1离子注入的所有的杂质浓度分布进行积分而得的。p型区域13的、从半导体基板30的正面起算的深度d1可以是例如500nm左右。
在半导体基板30的正面与p型区域13之间，与p型区域13接触地设置有p+型接触区14。p+型接触区14是如后所述通过从沉积于半导体基板30的正面上的铝膜53热扩散的铝原子而形成于p型区域13的表面区域的扩散区域(参照图18～20)。在碳化硅内在任一方向上杂质都难以进行热扩散，因此，在p+型接触区14以高杂质浓度导入有从铝膜53热扩散的铝原子。
p+型接触区14的杂质浓度的峰值(最大值：以下，记为峰浓度)比p型区域13的杂质浓度的峰值高。p+型接触区14在半导体基板30的正面(与铝膜53之间的接触面)示出峰浓度，具有杂质浓度随着从半导体基板30的正面起沿深度方向远离(变深)而变低的杂质浓度分布14a(图5)。p+型接触区14是从后述的凹部15的底面到p+型接触区14的杂质浓度分布14a与p型区域13的杂质浓度分布13a之间的交点的深度(后述的深度d2的深度位置)为止的区域。
p+型接触区14的峰浓度为能够使后述的钛膜31与p+型接触区14可靠地进行欧姆接合的例如3×1020/cm3以上的程度。优选地，p+型接触区14的峰浓度可以为例如3×1021/cm3以上的程度。通过将p+型接触区14的峰浓度设为3×1021/cm3以上，从而能够使钛膜31与p+型接触区14可靠地进行电阻足够低的欧姆接合。
p+型接触区14的、从半导体基板30的正面起算的深度d2比p型区域13的、从半导体基板30的正面起算的深度d1浅。具体而言，p+型接触区14的、从半导体基板30的正面起算的深度d2为例如10nm以上且50nm以下的程度。p+型接触区14在形成于半导体基板30的正面的凹部15的内壁露出，并在凹部15的内壁(大致为内壁中的底面)中与后述的钛膜31进行欧姆接合(图4)。
p+型接触区14的宽度w2优选与p型区域13的宽度w1大致相同。通过将p+型接触区14的宽度w2设为与p型区域13的宽度w1相同，从而使p型区域13不在半导体基板30的正面和/或凹部15的内壁露出。由此，不会形成p型区域13与钛膜31之间的高电阻的肖特基结，因此与p型区域13在半导体基板30的正面和/或凹部15的内壁露出的情况相比，能够实现碳化硅二极管的低正向电压(Vf)化。
p+型接触区14的宽度w2也可以比p型区域13的宽度w1窄。通过使p+型接触区14的宽度w2比p型区域13的宽度w1窄，从而能够留取用于提高在形成p+型接触区14时使用的掩模(后述的层间绝缘膜17的残留部：参照图13)的位置对准精度的设计余量。由此，能够位置精度良好地将p+型接触区14配置于半导体基板30的正面与p型区域13之间。
p+型接触区14的宽度w2虽然可以如上所述为p型区域13的宽度w1以下，但是也可以比p型区域13的宽度w1宽。其理由是，因为即使p+型接触区14的宽度w2比p型区域13的宽度w1宽，通过p+型接触区14与钛膜31之间的接触，也能够形成与形成有由碳化硅构成的半导体基板130与镍硅化物(NiSi)膜131之间的欧姆接触的现有结构(参照图29、30)同等程度的低电阻的欧姆接触。
另一方面，在p+型接触区14的宽度w2比p型区域13的宽度w1宽的情况下，形成p+型接触区14与n-型漂移区12的pn结。与p+型接触区14和n-型漂移区12不接触的情况相比，在反向偏置时漏电流会增加，但是由于如后所述在半导体基板30与正面电极16之间不存在硅化物膜，所以与具有镍硅化物膜131的现有结构相比，能够抑制反向偏置时的漏电流。
在半导体基板30的正面，在沿深度方向与各p+型接触区14对置的位置分别形成有凹部15。该凹部15如后所述在用于将在形成p+型接触区14时用作掩模的层间绝缘膜17(参照图13)开口的干蚀刻时，通过除去半导体基板30的正面的表面区域的一部分而形成。凹部15具有与p型区域13相比距离半导体基板30的正面更浅的深度d3、以及与p+型接触区14的宽度w2大致相同的宽度。
在有源区10与边缘终端区域20之间的边界，在半导体基板30的正面与n-型漂移区12之间，与n-型漂移区12接触地选择性地设置有FLR21。FLR21被设置为从有源区10跨越到边缘终端区域20。FLR21例如与p型区域13同时形成，具有与p型区域13相同的深度和箱型轮廓。FLR21可以与例如在平行于半导体基板30的正面的长边方向上延伸的p型区域13和p+型接触区14的端部接触。
在边缘终端区域20中，在半导体基板30的正面与n-型漂移区12之间，与n-型漂移区12接触地分别选择性地设置有构成JTE结构的例如1×1017/cm3以下程度的不同的杂质浓度的一个以上的p型区域(这里为两个：p-型区域22和p--型区域23)和n+型沟道截断区域24。p-型区域22在FLR21的外侧与FLR21邻接地配置。p--型区域23在p-型区域22的外侧与p-型区域22邻接地配置。
n+型沟道截断区域24与p--型区域23分离地配置在比p--型区域23靠近外侧的位置。n+型沟道截断区域24在半导体基板30的端部(芯片端部)露出。虽然省略图示，但是n+型沟道截断区域24以包围JTE结构的周围的方式配置为沿着半导体基板30的外周的大致矩形状。p-型区域22、p--型区域23和n+型沟道截断区域24的深度可以与例如p型区域13的深度相同。
在覆盖半导体基板30的正面的层间绝缘膜17设置有露出有源区10中的半导体基板30的正面的几乎整个面的接触孔17a和露出n+型沟道截断区域24的接触孔。在层间绝缘膜17的接触孔17a露出有源区10中的n-型漂移区12和p+型接触区14(在p+型接触区14的宽度w2小于p型区域13的宽度w1的情况下，还包括p型区域13)以及FLR21的内侧的部分。
在接触孔17a的内部在半导体基板30的正面上设置有正面电极16。正面电极16具有将钛膜31和铝合金膜(含有铝的金属膜)32依次层叠而构成的层叠结构。钛膜31在接触孔17a的内部设置于半导体基板30的整个正面，与n-型漂移区12、p+型接触区14和FLR21(在p+型接触区14的宽度w2小于p型区域13的宽度w1的情况下，还包括p型区域13)接触。
钛膜31的、与n-型漂移区12之间的接合位置是形成与n-型漂移区12之间的肖特基结的肖特基电极。钛膜31的、与p+型接触区14之间的接合位置是形成与p+型接触区14之间的欧姆结的欧姆电极。在钛膜31与半导体基板30之间不存在硅化物膜。钛膜31在层间绝缘膜17上向外侧延伸，例如在深度方向上与FLR21对置的位置终止。包含FLR21，比FLR21靠近内侧的区域是有源区10。
铝合金膜32覆盖钛膜31的整个面，并介由钛膜31与n-型漂移区12、p型区域13、p+型接触区14和FLR21电连接。铝合金膜32在层间绝缘膜17上向比钛膜31靠近外侧的位置延伸，例如在深度方向上与p-型区域22对置的位置终止。铝合金膜32例如是铝硅(AlSi)膜。也可以替代铝合金膜32而设置有铝膜。
沟道截断电极25通过层间绝缘膜17的接触孔与n+型沟道截断区域24接触并电连接。沟道截断电极25可以是例如与铝合金膜32同时形成的铝合金膜。半导体基板30的正面的、与正面电极16和沟道截断电极25接触的部分以外的部分被层间绝缘膜17覆盖。在半导体基板30的正面的最表面设置有由聚酰亚胺构成的钝化膜18。
钝化膜18是保护正面电极16、层间绝缘膜17和沟道截断电极25的保护膜。对于钝化膜18而言，在有源区10设置有使铝合金膜32的一部分露出的开口部18a。正面电极16的、在钝化膜18的开口部18a露出的部分作为键合垫41发挥功能。在半导体基板30的整个背面(n+型起始基板11的背面)设置有背面电极(第2电极)19，与n+型起始基板11电连接。
接下来，对实施方式1的碳化硅半导体装置40的制造方法进行说明。图6是表示实施方式1的碳化硅半导体装置的制造方法的概要的流程图。图7～17是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。图18～20是示意地表示实施方式1的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。图21～23是示意地表示参考例的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。
首先，如图7所示，准备掺杂有例如1×1016/cm3左右的氮(N)的碳化硅的四层周期六方晶(4H-SiC)基板作为n+型起始基板(半导体晶片)11。n+型起始基板11的正面可以相对于例如(0001)面具有4°左右的偏移角。接下来，在n+型起始基板11的正面上，使成为n-型漂移区12的掺杂有例如1×1016/cm3左右的氮的n-型外延层生长(第1工序)。
成为n+型阴极区域的n+型起始基板11的厚度可以是例如350μm左右。成为n-型漂移区12的n-型外延层的厚度可以是例如6μm左右。通过到此为止的工序，制作在n+型起始基板11的正面上层叠有成为n-型漂移区12的n-型外延层的半导体基板(半导体晶片)30。如上所述，半导体基板30将n-型漂移区12侧的主面设为正面，将n+型起始基板11侧的主面设为背面。
接下来，如图8所示，通过光刻和铝等p型杂质的第1离子注入，在有源区10(参照图1、图3)中在半导体基板30的正面的表面区域，分别选择性地形成构成JBS结构的一个以上的p型区域13和FLR21(步骤S1(之一)：第2工序)。在图8中，简略地以比图1少的个数(这里为3个)图示了p型区域13。多个p型区域13以例如2μm左右的间隔在平行于半导体基板30的正面的方向上等间隔地配置。
此时，一边以例如500℃左右的温度对半导体基板30加热，一边从半导体基板30的正面向n-型外延层(n-型漂移区12)进行第1离子注入。在该第1离子注入中，以从例如半导体基板30的正面到500nm的深度d1为止的杂质浓度分布13a(参照图5)成为上述的p型区域13的杂质浓度范围内的箱型轮廓的方式，以30keV以上且350keV以下的程度范围的不同的加速能量分为多段而将p型杂质离子注入。
接下来，如图9所示，在不同的条件下重复进行将光刻和杂质的第2离子注入设为一组的工序，在边缘终端区域20(参照图3)中在半导体基板30的正面的表面区域，分别选择性地形成构成JTE结构的p型区域(p-型区域22和p--型区域23)和n+型沟道截断区域24(步骤S1(之二))。该第2离子注入例如与第1离子注入同样地以杂质浓度分布成为箱型轮廓的方式分为多段进行。
接下来，如图10所示，在用例如碳(C)保护膜51将半导体基板30的整个正面覆盖而进行保护后，通过热处理使第1离子注入和第2离子注入的杂质活化(步骤S2)。在步骤S2的处理中，例如，在热处理装置的处理炉内插入半导体基板30，并在抽吸处理炉内的环境空气(抽真空)直到达到1×10-2Pa以下左右的压力后，向处理炉内导入氩(Ar)气，在1×105Pa左右的压力的环境中进行五分钟左右的1700℃左右的温度的热处理。
接下来，如图11所示，使用例如灰化处理(灰化，Ashing)装置通过灰化而除去碳保护膜51。例如，使用反应性离子蚀刻(RIE：Reactive Ion Etching)装置作为灰化装置。在将RIE装置的处理炉内设为6Pa左右的压力的氧(O2)气环境下之后，通过在施加500W左右的高频(RF：Radio Frequency)电力而等离子化的氧气环境下的五分钟左右的灰化从而除去碳保护膜51。
接下来，如图12所示，依次进行例如热氧化法和化学气相沉积(CVD：ChemicalVapor Deposition)法，在半导体基板30的整个正面形成例如500nm左右的厚度的层间绝缘膜17(步骤S3：第3工序)。接下来，如图13所示，通过光刻和蚀刻选择性地除去层间绝缘膜17而形成多个开口部17a’，在层间绝缘膜17的各开口部17a’分别使p型区域13露出(步骤S4：第4工序)。该步骤S4的处理优选利用干蚀刻进行。
通过利用干蚀刻进行步骤S4的处理，从而能够提高层间绝缘膜17的开口部17a’的宽度的尺寸精度，能够使各p型区域13分别尺寸精度良好地露出。因利用干蚀刻进行步骤S4的处理所以成为过度蚀刻，因此，在层间绝缘膜17的开口部17a’内半导体基板30的正面也被稍微除去。由此，在层间绝缘膜17的开口部17a’内的半导体基板30的正面，以例如30nm左右的深度d3形成与层间绝缘膜17的开口部17a’大致相同宽度的凹部15(图14)。
接下来，如图13、图18所示，利用例如溅射法沿着层间绝缘膜17的开口部17a’内的凹部15的内壁在层间绝缘膜17上依次层叠铝膜53和镍膜54(步骤S5：第5工序)。在图13中，将铝膜53和镍膜54一起图示为一层金属层叠膜52。在图18中，对p型区域13、凹部15和层间绝缘膜17省略图示，仅示出金属层叠膜52的、在层间绝缘膜17的开口部17a’内与半导体基板30接触的部分(在图19、图20中也同样)。
铝膜53成为用于在后述的步骤S6的热处理中通过铝原子的热扩散而形成p+型接触区14的材料膜。铝膜也可以含有硅等杂质。镍膜54是在步骤S6的热处理时防止铝膜53的熔融的盖膜，并且具有例如50nm左右的厚度。使用盖膜是因为在铝膜53因步骤S6的热处理而熔融的情况下，会成为铝膜53成为粒状而部分地与半导体基板30接触的状态，因此，无法使p+型接触区14遍及凹部15的整个底面而均匀地形成。盖膜优选能够湿蚀刻的高熔点金属。作为这样的材料，除了镍以外还可举出钛和/或钼等。
铝膜53的厚度t1虽然也取决于步骤S6的热处理温度，但是可以是例如50nm以上且150nm以下的程度，优选可以为80nm以上且120nm以下的程度。这是因为在铝膜53的厚度t1小于50nm的情况下，有可能镍膜54的镍与半导体基板30的硅反应形成镍硅化物，并与现有结构(参照图29、图30)同样地析出剩余的碳(C)，而引起后述的钛膜31的阶梯覆盖率不良。
铝膜53的厚度t1的上限值可以根据例如步骤S5、S7的处理时间来确定。其理由如下。因为铝膜53的厚度t1越厚，步骤S5的处理时间越长。除此之外，铝膜53的厚度t1越厚，铝膜53的、作为在步骤S6的热处理中未与半导体基板30和镍膜54反应的部分(参照图20)残留得越厚，因此，后述的步骤S7的处理时间也会变长。
接下来，通过热处理将金属层叠膜52烧结(Sintering)(步骤S6：第6工序)。如图19所示，通过步骤S6的热处理，半导体基板30中的硅原子向铝膜53内热扩散61。如图19所示，铝膜53中的铝原子分别向半导体基板30内和镍膜54内热扩散62、63。由此，如图20所示，通过半导体基板30中的硅原子向铝膜53内的空位热扩散61，从而在铝膜53的与半导体基板30之间的接触位置生成铝硅(AlSi)化合物55。
另外，如图15、图20所示，通过铝膜53中的铝原子向半导体基板30内热扩散62，从而在与铝膜53之间的接触位置处在半导体基板30的正面的表面区域以自对准的方式形成p+型接触区14。由于在由碳化硅构成的半导体基板30内在任一方向上铝原子都难以热扩散，因此在p型区域13的表面区域以浅的深度d3形成从铝膜53热扩散62的铝原子以高杂质浓度被导入而成的p+型接触区14。另外，在p+型接触区14不含有作为构成盖膜的元素的镍。
另外，如图20所示，通过铝膜53中的铝原子向镍膜54内热扩散63，从而在镍膜54的、与铝膜53之间的接触位置生成镍铝(NiAl)化合物56。这些通过步骤S6的热处理生成的化合物55、56和残留于这些化合物55、56之间的铝膜53能够用预定溶液除去，因此，可以在后面的工序中除去，也可以残留在作为产品的碳化硅半导体装置40内。
另外，如图19所示，镍膜54中的镍原子也向铝膜53内热扩散64，但是通过将铝膜53的厚度t1设在上述范围内为厚的状态，从而能够将半导体基板30与镍膜54分离达到从镍膜54热扩散64的镍原子与从半导体基板30热扩散61的硅原子不发生反应的程度。即，在步骤S6的处理中，不形成镍膜54中的镍原子与半导体基板30中的硅原子的化合物。
另一方面，在铝膜53的厚度t1为小于上述范围的薄的状态的情况下，在步骤S6的热处理中无法形成p+型接触区14。其理由如下。如图21所示，在参考例中，在步骤S6的热处理中作为用于形成p+型接触区14的材料膜而沉积在半导体基板30的正面上的铝膜53’的厚度t1’为小于本实施方式1的铝膜53的厚度t1的上述范围的下限值的薄的状态。
在参考例中，也在步骤S6的热处理中，与实施方式1同样地产生在半导体基板30、铝膜53’和镍膜54’之间的各热扩散61’～64’。即，如图22所示，半导体基板30中的硅原子向铝膜53’内热扩散61’。铝膜53’中的铝原子分别向半导体基板30内和镍膜54’内热扩散62’、63’。镍膜54’中的镍原子向铝膜53’内热扩散64’。
通过这些向铝膜53’内的硅原子的热扩散61’和镍原子的热扩散64’，如图23所示，在半导体基板30的正面上生成铝-镍-硅(Al-Ni-Si)化合物55’，析出半导体基板30中的剩余的碳(在图23中记为析出C)。在铝-镍-硅化合物55’内，通过后述的步骤S8的高温热处理形成镍硅化物，并形成与半导体基板30之间的低电阻的欧姆结。
这样，在参考例中，利用镍膜54’中的镍原子和半导体基板30中的硅原子生成铝-镍-硅化合物55’，因此，不形成p+型接触区14。另外，铝-镍-硅化合物55’以陷入半导体基板30的内部的方式生成，因此，无法通过其后的步骤S7的处理除去。符号56’是通过步骤S6的热处理生成的镍铝化合物，能够与实施方式1的镍铝化合物56同样地除去。
步骤S6的热处理温度优选为例如600℃以上且700℃以下的程度。其理由如下。因为在步骤S6的热处理温度超过700℃的情况下，镍铝化合物56与作为硅氧化(SiO2)膜的层间绝缘膜17发生反应而生成包含镍、硅、氧和铝的化合物。该包含镍、硅、氧和铝的化合物成为在反向偏置时漏电不良的原因。
在步骤S6的热处理温度小于600℃的情况下，铝膜53中的铝原子不向半导体基板30内热扩散62。金属层叠膜52能够使用预定溶液除去，并且在后述的步骤S7的处理中被全部除去。因此，即使在步骤S6以后的处理中，进行了步骤S6的热处理温度以上的热处理，也不形成p+型接触区14，不会得到与钛膜31的欧姆结。
接下来，如图16所示，除去残留在层间绝缘膜17上和层间绝缘膜17的开口部17a’内的剩余的金属膜(步骤S7：第7工序)。剩余的金属膜是铝硅化合物55、镍铝化合物56和步骤S6的热处理后残留的铝膜53。在步骤S7的处理中，可以是使用了例如磷酸、硝酸和醋酸的混合液的湿蚀刻。在半导体基板30的正面上可以残留铝硅化合物55。
接下来，通过例如1000℃左右的热处理将半导体基板30退火(步骤S8)。通过步骤S8的热处理，使在步骤S6的热处理时热扩散62到半导体基板30内的铝原子活化。接下来，如图17所示，通过光刻和蚀刻形成沿深度方向贯通层间绝缘膜17的接触孔17a和接触孔17b(参照图3)，以仅覆盖边缘终端区域20中的半导体基板30的正面的方式残留层间绝缘膜17(步骤S9：第8工序)。
在步骤S9的处理中，将层间绝缘膜17的、从有源区10与边缘终端区域20之间的边界附近起向内侧的部分全部除去而形成接触孔17a，并在该接触孔17a使有源区10中的半导体基板30的几乎整个正面露出。层间绝缘膜17的、从有源区10与边缘终端区域20之间的边界起向内侧的部分是在形成p+型接触区14时用作覆盖除p型区域13以外的部分的掩模的部分。
在接触孔17a露出全部的p+型接触区14、相邻的p+型接触区14之间的n-型漂移区12和FLR21的一部分。在p+型接触区14的宽度w2小于p型区域13的宽度w1的情况下，在接触孔17a还露出p型区域13的、被夹在p+型接触区14与n-型漂移区12之间的部分。在接触孔17b使n+型沟道截断区域24露出。
接下来，如图17所示，通过例如溅射等物理气相沉积法(PVD：Physical VaporDepositionion)，在从层间绝缘膜17的表面到接触孔17a内的半导体基板30的正面为止的整个面形成钛膜31。接下来，通过光刻和蚀刻将钛膜31仅残留在接触孔17a内(步骤S10：第9工序)。钛膜31可以从接触孔17a内延伸到层间绝缘膜17上。
接下来，通过在例如500℃左右的温度下进行10分钟左右的热处理将钛膜31烧结(步骤S11)。通过步骤S11的热处理形成钛膜31与n-型漂移区12之间的肖特基结，并形成钛膜31与p+型接触区14之间的欧姆结。即，钛膜31兼作与n-型漂移区12肖特基接合的肖特基电极和与p+型接触区14欧姆接合的欧姆电极。
在上述的步骤S7的处理中在接触孔17a内的半导体基板30的正面上残留有铝硅化合物55的情况下，在铝硅化合物55上形成钛膜31。在这种情况下，通过步骤S11的热处理而从钛膜31中热扩散到铝硅化合物55内的钛原子与铝硅化合物55发生反应而生成的化合物与p+型接触区14之间形成欧姆结。
接下来，通过例如溅射等物理气相沉积法，在从钛膜31的表面到层间绝缘膜17的表面和接触孔17b内的半导体基板30的正面为止的整个面，形成例如5μm左右的厚度的铝合金膜(第9工序)。接下来，通过光刻和蚀刻选择性地除去该铝合金膜，而作为成为正面电极16的铝合金膜32残留在钛膜31的表面，并且作为沟道截断电极25残留在接触孔17b内。
接下来，从背面侧对半导体基板30进行研磨，并研磨到作为碳化硅半导体装置40使用的产品厚度的位置为止。接下来，通过例如溅射等物理气相沉积法，在半导体基板30的整个背面(n+型起始基板11的背面)形成背面电极19(第10工序)。其后，通过将半导体晶片切割(切断)而单片化为一片一片的芯片状，从而完成图1、图3、图4所示的碳化硅半导体装置40。
接下来，对实施方式1的碳化硅半导体装置40的接触电阻进行验证。图24是表示实施例的接触电阻特性的特性图。按照上述的实施方式1的碳化硅半导体装置40的制造方法，制作了具有与作为肖特基电极发挥功能的钛膜31欧姆接合的p+型接触区14的碳化硅二极管(以下，记为实施例)。将对该实施例的接触电阻进行测定而得的结果在图24中示出。
另外，在图24中，还示出比较例1、2的接触电阻的测定结果。比较例1与实施例的不同之处是不进行上述的实施方式1的碳化硅半导体装置40的制造方法中的步骤S4～S8的处理。记载于图24中的比较例1的括号内的钛(Ti)是比较例1的肖特基电极的材料。比较例2与实施例的不同之处是在上述的实施方式1的碳化硅半导体装置40的制造方法的步骤S5的处理中仅沉积镍膜54。
根据图24所示的结果，确认了实施例与不进行步骤S4～S8的热处理的比较例1和在步骤S6的热处理中不将铝膜53作为材料使用的比较例2相比，接触电阻低。推测在实施例中，通过形成在步骤S6的处理中因来自铝膜53的铝原子的热扩散而形成的p+型接触区14与作为肖特基电极发挥功能的钛膜31之间的欧姆结，从而能够实现低接触电阻化。
接下来，对实施方式1的碳化硅半导体装置40的接触电阻与浪涌电流(IFSM)耐量之间的关系进行验证。图25是表示实施例的接触电阻与浪涌电流耐量之间的关系的特性图。在图25中示出表示上述的实施例的接触电阻与浪涌电流耐量之间的关系的测定点组C。
实施例的测定点组C的浪涌电流耐量以将现有例的测定点组D的浪涌电流耐量设为1而得的比率来示出。现有例的测定点组D是具有成为欧姆电极的镍硅化物膜131的现有结构的碳化硅二极管的测定点(参照图29、图30)。现有例的测定点组E是不具有成为欧姆电极的镍硅化物膜的现有结构的碳化硅二极管(未图示)的测定点。在图25中还示出表示现有例的接触电阻与浪涌电流耐量之间的关系的测定点组D、E。
根据图25所示的结果，确认了在实施例中，即使不具有与半导体基板30欧姆接合的镍硅化物膜，与具有镍硅化物膜131的现有例相比也为低接触电阻并且能得到高的浪涌电流耐量。其理由推测为在实施例中，在步骤S6的处理中因来自铝膜53的铝原子的热扩散而形成的p+型接触区14与钛膜31欧姆接合。
图26是示意地表示观察实施例的欧姆结附近而得的状态的截面图。在图26中示意地示出通过扫描型电子显微镜(SEM：Scanning Electron Microscope)观察实施例的钛膜31与p+型接触区14之间的界面附近而得的状态。
根据图26所示的结果，确认了在实施例中在钛膜31与半导体基板30之间不存在镍硅化物膜。因此，可知在实施例中不会产生由在现有结构中形成镍硅化物膜131时析出的剩余的碳131a所导致的问题。
如以上所说明的，根据实施方式1，在以覆盖半导体基板的整个正面的方式形成的层间绝缘膜形成多个开口部，并在层间绝缘膜的各开口部分别使构成JBS结构的p型区域露出。并且，在层间绝缘膜的各开口部以分别与半导体基板的正面接触的方式将铝膜和镍膜依次层叠之后，通过热处理使铝膜中的铝原子向半导体基板内热扩散。由此，能够仅在构成JBS结构的p型区域的表面区域以自对准的方式形成p+型接触区。
通过该p+型接触区，能够形成与作为肖特基电极发挥功能的钛膜之间的电阻足够低的欧姆结，因此，能够提高钛膜与构成JBS结构的p型区域之间的欧姆性，并能够提高浪涌电流耐量。另外，根据实施方式1，由于在形成p+型接触区时不生成硅化物，因此也不析出剩余的碳。进一步地，p+型接触区的形成中用作材料的金属层叠膜在形成正面电极前被除去。因此，能够在半导体基板的正面阶梯覆盖率良好地形成正面电极。
另外，根据实施方式1，能够仅在构成JBS结构的p型区域的表面区域以自对准的方式形成p+型接触区，因此，能够在构成JBS结构的相邻的p型区域之间的n-型漂移区的整个面形成与钛膜之间的肖特基结。由此，能够在半导体芯片面内实现以n-型漂移区与钛膜之间的全部接合面积能够实现的低正向电压。因此，能够维持基于SBD结构的低的正向电压，并且通过构成JBS结构的p型区域的表面区域的p+型接触区提高浪涌电流耐量。
另外，根据实施方式1，通过来自铝膜的铝原子的热扩散而形成p+型接触区，因此，与通过离子注入形成该p+型接触区的情况相比，能够大幅缩短制造时间，对碳化硅半导体装置的量产有用。另外，由于不通过离子注入形成该p+型接触区，因此不会在半导体基板的正面产生由离子注入导致的表面粗糙。表面粗糙是指在利用原子力显微镜(AFM：AtomicForce Microscope)进行的平均表面粗糙度(Ra)的测定中产生0.2nm以上的凹凸的状态。
(实施方式2)
接下来，对实施方式2的碳化硅半导体装置的结构进行说明。图27、28是表示从半导体基板的正面侧观察实施方式2的碳化硅半导体装置而得的布局的一例的俯视图。在图27、28中用阴影线分别表示p型区域72、p型区域74。
实施方式2的碳化硅半导体装置70、70’的从半导体基板(半导体芯片)30的正面侧观察构成JBS结构的p型区域72、74而得的布局与实施方式1的碳化硅半导体装置40不同。在p型区域72、74与正面电极(未图示：相当于图3的符号16)之间，与实施方式1同样地配置有与作为正面电极的最下层的钛膜(未图示：相当于图3的符号31)欧姆接合的p+型接触区(未图示：相当于图3的符号14)。
因此，虽然省略图示，但是与作为正面电极的最下层的钛膜欧姆接合的p+型接触区的布局与p型区域72、73同样。在实施方式2中，对于与作为正面电极的最下层的钛膜欧姆接合的p+型接触区而言，在正面电极与引线(未图示：相当于图2的符号42)之间的接合部的正下方与钛膜之间的接合面积最大，且配置位置离正面电极与引线之间的接合部越远，与钛膜之间的接合面积越小。
具体而言，在图27所示的实施方式2的碳化硅半导体装置70中，例如在正面电极与引线之间的接合部(有源区10的中央)的正下方，以大致矩形状的平面形状配置有p型区域71。构成JBS结构的p型区域72以包围p型区域71的大致矩形状的平面形状配置多个为以有源区10的中央为基准的同心圆状。全部的p型区域72通过例如在平行于半导体基板30的正面的方向上以从p型区域71到达FLR21的大致直线状延伸的p型区域73电连接。
在p型区域71～73与半导体基板30的正面之间，以与p型区域71～73相同的平面形状以及相同的布局，且与这些p型区域71～73接触地配置有p+型接触区。该p+型接触区与实施方式1同样地形成与正面电极的最下层的钛膜之间的欧姆结。另外，该p+型接触区之间的n-型漂移区12与实施方式1同样地形成与正面电极的最下层的钛膜之间的肖特基结。
在图28所示的实施方式2的碳化硅半导体装置70’中，n-型漂移区12在有源区10中，以例如相互分离的大致矩形状在半导体基板30的正面露出。n-型漂移区12的、在半导体基板30的正面露出的部分(以下，记为n-型漂移区12的露出部)未配置于键合垫与铝引线之间的接合部的正下方。n-型漂移区12的露出部越远离键合垫与铝引线之间的接合部，配置得越密集。n-型漂移区12的露出部与实施方式1同样地形成与正面电极的最下层的钛膜之间的肖特基结。
构成JBS结构的p型区域74以包围n-型漂移区12的露出部的周围的方式，配置于有源区10中的半导体基板30的整个正面。p型区域74的外周可以与FLR21接触。虽然省略图示，但是在构成JBS结构的p型区域74与半导体基板30的正面之间，与实施方式1同样地，以与p型区域74相同的平面形状以及相同的布局且与p型区域74接触地配置有p+型接触区(未图示：相当于图3的符号14)。该p+型接触区与实施方式1同样地形成与构成正面电极的钛膜之间的欧姆结。
实施方式2的碳化硅半导体装置70、70’的制造方法与实施方式1的碳化硅半导体装置40的制造方法(参照图6～20)相同。因此，即使是形成与构成正面电极的钛膜之间的欧姆结的p+型接触区以精细图案配置于半导体基板30的情况下，也与实施方式1同样地能够在通过干蚀刻而形成于层间绝缘膜的开口部以自对准的方式形成该p+型接触区。
如以上所说明的，根据实施方式2，能够得到与实施方式1同样的效果。另外，通常倾向于在键合垫与铝引线之间的接合部的正下方电流密度最大，发热变多。根据实施方式2，通过在键合垫与铝引线之间的接合部的正下方配置有p+型接触区，从而在键合垫与铝引线之间的接合部的正下方，正面电极与p+型接触区之间的欧姆接合面积变大。由此，能够增大在电流密度最大的位置的浪涌电流耐量，并能够提高整个半导体芯片的浪涌电流耐量。
另外，根据实施方式2，越接近半导体基板的外周侧，正面电极与p+型接触区之间的欧姆结的接合面积越小。因此，即使增大在键合垫与铝引线之间的接合部的正下方的欧姆接合面积而提高浪涌电流耐量，也能够维持在整个半导体芯片的肖特基接合面积，并能够维持整个半导体芯片的正向电压。因此，作为在半导体基板130的正面侧混合有肖特基结和pn结的JBS结构的碳化硅二极管，能够维持预定的低正向电压，并且提高浪涌电流耐量。
以上，本发明不限于上述实施方式，能够在不脱离本发明的主旨的范围内进行各种改变。
【工业上的可利用性】
如上所述，本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法，对使用于电力转换装置、各种工业用机械等的电源装置等的功率半导体装置是有用的。
权利要求书(按照条约第19条的修改)
1.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第1工序，在由碳化硅构成的半导体基板的内部形成构成所述半导体基板的第1主面的第1导电型区域；
第2工序，在所述半导体基板的第1主面侧，在所述第1导电型区域的表面区域选择性地形成第2导电型区域；
第3工序，在所述半导体基板的第1主面形成覆盖所述第1导电型区域和所述第2导电型区域的层间绝缘膜；
第4工序，选择性地除去所述层间绝缘膜而形成使所述第2导电型区域露出的开口部；
第5工序，在所述层间绝缘膜的所述开口部形成金属层叠膜，所述金属层叠膜依次层叠与所述半导体基板的第1主面接触的铝膜和覆盖所述铝膜的盖膜而成；
第6工序，通过第1热处理，从所述铝膜与所述半导体基板之间的接触位置将所述铝膜中的铝原子热扩散到所述第2导电型区域，在所述第2导电型区域的表面区域形成杂质浓度比所述第2导电型区域高的第2导电型高浓度区域；
第7工序，在所述第6工序之后除去所述金属层叠膜；
第8工序，在所述第7工序之后，选择性地除去所述层间绝缘膜而形成接触孔；
第9工序，在所述接触孔的内部将钛膜与含有铝的金属膜依次层叠在所述半导体基板的第1主面上而形成第1电极，所述钛膜与所述第1导电型区域接触并与所述第1导电型区域进行肖特基接合，并且所述钛膜与所述第2导电型高浓度区域接触并与所述第2导电型高浓度区域进行欧姆接合；以及
第10工序，在所述半导体基板的第2主面形成第2电极。
2.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，在所述第4工序中，通过干蚀刻选择性地除去所述层间绝缘膜而形成所述开口部。
3.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，在所述第5工序中，将所述铝膜的厚度设为50nm以上且150nm以下。
4.根据权利要求3所述的碳化硅半导体装置的制造方法，其特征在于，在所述第5工序中，将所述铝膜的厚度设为80nm以上且120nm以下。
5.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，在所述第2工序中，将所述第2导电型区域的杂质浓度设为1×1018/cm3以上且2×1019/cm3以下，
在所述第6工序中，将所述第2导电型高浓度区域的杂质浓度设为3×1020/cm3以上。
6.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，所述盖膜是镍、钛和钼中的任一种。
7.根据权利要求1～6中任一项所述的碳化硅半导体装置的制造方法，其特征在于，在所述第6工序中，以使构成所述盖膜的元素不包含于所述第2导电型高浓度区域的方式形成所述第2导电型高浓度区域。
8.一种碳化硅半导体装置，其特征在于，具备：
半导体基板，其由碳化硅构成；
第1导电型区域，其设置于所述半导体基板的内部，并在所述半导体基板的第1主面露出；
第2导电型区域，其选择性地设置于所述半导体基板的第1主面与所述第1导电型区域之间并与所述第1导电型区域接触；
第2导电型高浓度区域，其设置于所述半导体基板的第1主面与所述第2导电型区域之间并与所述第2导电型区域接触，并且所述第2导电型高浓度区域的杂质浓度比所述第2导电型区域的杂质浓度高；
凹部，其设置于所述半导体基板的第1主面，并在底面露出所述第2导电型高浓度区域；
第1电极，其是将钛膜与含有铝的金属膜依次层叠在所述半导体基板的第1主面上而成，所述钛膜与所述第1导电型区域接触并与所述第1导电型区域进行肖特基接合，并且所述钛膜在所述凹部的底面与所述第2导电型高浓度区域接触并与所述第2导电型高浓度区域进行欧姆接合；以及
第2电极，其设置于所述半导体基板的第2主面，
所述第2导电型高浓度区域具有在所述凹部的底面示出峰浓度，且杂质浓度随着沿深度方向离开所述凹部的底面而变低的杂质浓度分布。
9.根据权利要求8所述的碳化硅半导体装置，其特征在于，所述第2导电型高浓度区域的杂质是铝。
10.根据权利要求8所述的碳化硅半导体装置，其特征在于，所述第2导电型高浓度区域具有与所述第2导电型区域相同的宽度。
11.根据权利要求8所述的碳化硅半导体装置，其特征在于，所述第2导电型区域的杂质浓度为1×1018/cm3以上且2×1019/cm3以下，
所述第2导电型高浓度区域的杂质浓度为3×1020/cm3以上。
12.根据权利要求8所述的碳化硅半导体装置，其特征在于，在所述第1电极与所述半导体基板之间以及所述第1电极的内部不含有硅化物。
13.根据权利要求8～12中任一项所述的碳化硅半导体装置，其特征在于，所述第2导电型高浓度区域与所述钛膜之间的接合面积在所述第1电极与引线之间的接合部的正下方最大，且所述第2导电型高浓度区域的配置位置离所述接合部越远，所述第2导电型高浓度区域与所述钛膜之间的接合面积越小。
说明或声明(按照条约第19条的修改)
权利要求1～7、9～13为申请时的权利要求1～7、9～13。
修改了权利要求8。
权利要求8的修改是以申请时的权利要求8、申请时的说明书第0066段、图5为依据作出的。

Claims (13)

1.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第1工序，在由碳化硅构成的半导体基板的内部形成构成所述半导体基板的第1主面的第1导电型区域；
第2工序，在所述半导体基板的第1主面侧，在所述第1导电型区域的表面区域选择性地形成第2导电型区域；
第3工序，在所述半导体基板的第1主面形成覆盖所述第1导电型区域和所述第2导电型区域的层间绝缘膜；
第4工序，选择性地除去所述层间绝缘膜而形成使所述第2导电型区域露出的开口部；
第5工序，在所述层间绝缘膜的所述开口部形成金属层叠膜，所述金属层叠膜依次层叠与所述半导体基板的第1主面接触的铝膜和覆盖所述铝膜的盖膜而成；
第6工序，通过第1热处理，从所述铝膜与所述半导体基板之间的接触位置将所述铝膜中的铝原子热扩散到所述第2导电型区域，在所述第2导电型区域的表面区域形成杂质浓度比所述第2导电型区域高的第2导电型高浓度区域；
第7工序，在所述第6工序之后除去所述金属层叠膜；
第8工序，在所述第7工序之后，选择性地除去所述层间绝缘膜而形成接触孔；
第9工序，在所述接触孔的内部将钛膜与含有铝的金属膜依次层叠在所述半导体基板的第1主面上而形成第1电极，所述钛膜与所述第1导电型区域接触并与所述第1导电型区域进行肖特基接合，并且所述钛膜与所述第2导电型高浓度区域接触并与所述第2导电型高浓度区域进行欧姆接合；以及
第10工序，在所述半导体基板的第2主面形成第2电极。
2.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，在所述第4工序中，通过干蚀刻选择性地除去所述层间绝缘膜而形成所述开口部。
3.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，在所述第5工序中，将所述铝膜的厚度设为50nm以上且150nm以下。
4.根据权利要求3所述的碳化硅半导体装置的制造方法，其特征在于，在所述第5工序中，将所述铝膜的厚度设为80nm以上且120nm以下。
5.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，在所述第2工序中，将所述第2导电型区域的杂质浓度设为1×1018/cm3以上且2×1019/cm3以下，
在所述第6工序中，将所述第2导电型高浓度区域的杂质浓度设为3×1020/cm3以上。
6.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，所述盖膜是镍、钛和钼中的任一种。
7.根据权利要求1～6中任一项所述的碳化硅半导体装置的制造方法，其特征在于，在所述第6工序中，以使构成所述盖膜的元素不包含于所述第2导电型高浓度区域的方式形成所述第2导电型高浓度区域。
8.一种碳化硅半导体装置，其特征在于，具备：
半导体基板，其由碳化硅构成；
第1导电型区域，其设置于所述半导体基板的内部，并在所述半导体基板的第1主面露出；
第2导电型区域，其选择性地设置于所述半导体基板的第1主面与所述第1导电型区域之间并与所述第1导电型区域接触；
第2导电型高浓度区域，其设置于所述半导体基板的第1主面与所述第2导电型区域之间并与所述第2导电型区域接触，并且所述第2导电型高浓度区域的杂质浓度比所述第2导电型区域的杂质浓度高；
凹部，其设置于所述半导体基板的第1主面，并在底面露出所述第2导电型高浓度区域；
第1电极，其是将钛膜与含有铝的金属膜依次层叠在所述半导体基板的第1主面上而成，所述钛膜与所述第1导电型区域接触并与所述第1导电型区域进行肖特基接合，并且所述钛膜在所述凹部的底面与所述第2导电型高浓度区域接触并与所述第2导电型高浓度区域进行欧姆接合；以及
第2电极，其设置于所述半导体基板的第2主面。
9.根据权利要求8所述的碳化硅半导体装置，其特征在于，所述第2导电型高浓度区域的杂质是铝。
10.根据权利要求8所述的碳化硅半导体装置，其特征在于，所述第2导电型高浓度区域具有与所述第2导电型区域相同的宽度。
11.根据权利要求8所述的碳化硅半导体装置，其特征在于，所述第2导电型区域的杂质浓度为1×1018/cm3以上且2×1019/cm3以下，
所述第2导电型高浓度区域的杂质浓度为3×1020/cm3以上。
12.根据权利要求8所述的碳化硅半导体装置，其特征在于，在所述第1电极与所述半导体基板之间以及所述第1电极的内部不含有硅化物。
13.根据权利要求8～12中任一项所述的碳化硅半导体装置，其特征在于，所述第2导电型高浓度区域与所述钛膜之间的接合面积在所述第1电极与引线之间的接合部的正下方最大，且所述第2导电型高浓度区域的配置位置离所述接合部越远，所述第2导电型高浓度区域与所述钛膜之间的接合面积越小。
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