JP2000261004A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 37
- 229910052710 silicon Inorganic materials 0.000 abstract description 37
- 239000010703 silicon Substances 0.000 abstract description 37
- 230000004888 barrier function Effects 0.000 abstract description 33
- 239000000463 material Substances 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000008188 pellet Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 電流サージ耐量に対して充分なマージンを得
ることが可能なショットキーバリアダイオードを有する
半導体装置を提供すること。 【解決手段】 Ｎ-型シリコン領域１にショットキー接
触するショットキー接合層３と、ショットキー接合層３
上に形成されたデバイス電極４と、デバイス電極４に電
気的に接合される外部配線材料５と、前記Ｎ-型シリコ
ン領域１とデバイス電極４とが逆バイアスされたときに
空乏層がピンチオフする間隔ＷP1で、Ｎ-型シリコン領
域１に複数形成されたＰ+型シリコン領域２とを具備す
る。そして、Ｐ+型シリコン領域２相互間の間隔を、少
なくとも接続部６直下において狭くした（ＷP2）ことを
特徴としている。
ることが可能なショットキーバリアダイオードを有する
半導体装置を提供すること。 【解決手段】 Ｎ-型シリコン領域１にショットキー接
触するショットキー接合層３と、ショットキー接合層３
上に形成されたデバイス電極４と、デバイス電極４に電
気的に接合される外部配線材料５と、前記Ｎ-型シリコ
ン領域１とデバイス電極４とが逆バイアスされたときに
空乏層がピンチオフする間隔ＷP1で、Ｎ-型シリコン領
域１に複数形成されたＰ+型シリコン領域２とを具備す
る。そして、Ｐ+型シリコン領域２相互間の間隔を、少
なくとも接続部６直下において狭くした（ＷP2）ことを
特徴としている。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に係わ
り、特に大電流通電型ショットキーバリアダイオードに
関する。
り、特に大電流通電型ショットキーバリアダイオードに
関する。
【０００２】
【従来の技術】図５（Ａ）は、従来の大電流通電型ショ
ットキーバリアダイオード装置を示す平面図、図５
（Ｂ）は、図５（Ａ）中の５Ｂ−５Ｂ線に沿う断面図で
ある。
ットキーバリアダイオード装置を示す平面図、図５
（Ｂ）は、図５（Ａ）中の５Ｂ−５Ｂ線に沿う断面図で
ある。
【０００３】図５（Ａ）、（Ｂ）に示すように、Ｎ-型
シリコン領域１には、ストライプ状のＰ+型シリコン領
域２が形成されている。Ｎ-型シリコン領域１、Ｐ+型シ
リコン領域２上には、シリコンにショットキー接触する
メタルから成るショットキーバリアメタル層３が形成さ
れている。ショットキーバリアメタル層３上には、ショ
ットキーバリアメタルにオーミックコンタクトするメタ
ルから成るデバイス電極４が形成されている。デバイス
電極４には外部配線材料５が接続部６を介して接合され
ている。
シリコン領域１には、ストライプ状のＰ+型シリコン領
域２が形成されている。Ｎ-型シリコン領域１、Ｐ+型シ
リコン領域２上には、シリコンにショットキー接触する
メタルから成るショットキーバリアメタル層３が形成さ
れている。ショットキーバリアメタル層３上には、ショ
ットキーバリアメタルにオーミックコンタクトするメタ
ルから成るデバイス電極４が形成されている。デバイス
電極４には外部配線材料５が接続部６を介して接合され
ている。
【０００４】上記大電流通電型ショットキーバリアダイ
オードにおいて、Ｐ+型シリコン領域２の形成間隔ＷP1
は均一である。形成間隔ＷP1は、Ｎ-型シリコン領域１
とデバイス電極４とが逆バイアスされたときに空乏層が
ピンチオフする間隔である。
オードにおいて、Ｐ+型シリコン領域２の形成間隔ＷP1
は均一である。形成間隔ＷP1は、Ｎ-型シリコン領域１
とデバイス電極４とが逆バイアスされたときに空乏層が
ピンチオフする間隔である。
【０００５】このようにＰ+型シリコン領域２を設ける
ことによって、逆バイアス時、Ｎ-型シリコン領域１と
ショットキーバリアメタル層３との間に空乏層が生じ
る。即ち、順方向降下電圧ＶＦと逆方向漏れ電流ＩＲと
がトレードオフの関係であるショットキーバリアダイオ
ードにおいて、順方向降下電圧ＶＦを維持したまま、逆
方向漏れ電流ＩＲを少なくできる構造である。よって、
大電流通電型として、特に好適な構造である。
ことによって、逆バイアス時、Ｎ-型シリコン領域１と
ショットキーバリアメタル層３との間に空乏層が生じ
る。即ち、順方向降下電圧ＶＦと逆方向漏れ電流ＩＲと
がトレードオフの関係であるショットキーバリアダイオ
ードにおいて、順方向降下電圧ＶＦを維持したまま、逆
方向漏れ電流ＩＲを少なくできる構造である。よって、
大電流通電型として、特に好適な構造である。
【０００６】
【発明が解決しようとする課題】しかし、従来の大電流
通電型ショットキーバリアダイオードでは、図５
（Ａ）、（Ｂ）に示すように、デバイス電極４の面積よ
りも、接続部６の面積が小さい。このため、急峻な電流
サージが外部配線材料５に印加されると、接続部６およ
びその近傍直下の領域に電流が集中して流れ易い。この
ため、電流サージ耐量（ＩＦＳＭ）に対して充分なマー
ジンを得難い、という事情がある。
通電型ショットキーバリアダイオードでは、図５
（Ａ）、（Ｂ）に示すように、デバイス電極４の面積よ
りも、接続部６の面積が小さい。このため、急峻な電流
サージが外部配線材料５に印加されると、接続部６およ
びその近傍直下の領域に電流が集中して流れ易い。この
ため、電流サージ耐量（ＩＦＳＭ）に対して充分なマー
ジンを得難い、という事情がある。
【０００７】この発明は、上記事情に鑑みて為されたも
ので、その目的は、電流サージ耐量に対して充分なマー
ジンを得ることが可能なショットキーバリアダイオード
を有する半導体装置を提供することにある。
ので、その目的は、電流サージ耐量に対して充分なマー
ジンを得ることが可能なショットキーバリアダイオード
を有する半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体装置は、第１導電型の半導体
基体と、前記半導体基体にショットキー接触するショッ
トキー接合層を含む電極と、前記電極に電気的に接合さ
れる配線と、前記半導体基体と前記電極とが逆バイアス
されたときに空乏層がピンチオフする間隔で、前記半導
体基体内に複数形成された第２導電型の半導体領域とを
具備する。そして、前記第２導電型の半導体領域相互間
の間隔が、少なくとも前記配線と前記電極との接続部直
下において狭くなっていることを特徴としている。
に、この発明に係る半導体装置は、第１導電型の半導体
基体と、前記半導体基体にショットキー接触するショッ
トキー接合層を含む電極と、前記電極に電気的に接合さ
れる配線と、前記半導体基体と前記電極とが逆バイアス
されたときに空乏層がピンチオフする間隔で、前記半導
体基体内に複数形成された第２導電型の半導体領域とを
具備する。そして、前記第２導電型の半導体領域相互間
の間隔が、少なくとも前記配線と前記電極との接続部直
下において狭くなっていることを特徴としている。
【０００９】上記構成を有する半導体装置によれば、第
２導電型の半導体領域相互間の間隔が、少なくとも配線
と電極との接続部直下において狭くすることで、急峻な
電流サージが電極に印加されたとき、接続部直下の領域
に電流を流れ難くすることができる。これにより、電流
サージが、電極３の全体に分散され易くなり、接続部直
下の領域への電流集中が緩和される。よって、電流サー
ジ耐量に対して充分なマージンを得ることが可能とな
る。
２導電型の半導体領域相互間の間隔が、少なくとも配線
と電極との接続部直下において狭くすることで、急峻な
電流サージが電極に印加されたとき、接続部直下の領域
に電流を流れ難くすることができる。これにより、電流
サージが、電極３の全体に分散され易くなり、接続部直
下の領域への電流集中が緩和される。よって、電流サー
ジ耐量に対して充分なマージンを得ることが可能とな
る。
【００１０】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照しながら説明する。なお、全図面において、共通
する部分には共通する参照符号を付す。
を参照しながら説明する。なお、全図面において、共通
する部分には共通する参照符号を付す。
【００１１】［第１の実施形態］図１（Ａ）は、この発
明の第１の実施形態に係る大電流通電型ショットキーバ
リアダイオード装置を示す平面図、図１（Ｂ）は、図１
（Ａ）に示すペレットのパターンを示す平面図、図１
（Ｃ）は、図１（Ａ）、（Ｂ）中の１Ｃ−１Ｃ線に沿う
断面図である。
明の第１の実施形態に係る大電流通電型ショットキーバ
リアダイオード装置を示す平面図、図１（Ｂ）は、図１
（Ａ）に示すペレットのパターンを示す平面図、図１
（Ｃ）は、図１（Ａ）、（Ｂ）中の１Ｃ−１Ｃ線に沿う
断面図である。
【００１２】図１（Ａ）、（Ｂ）、（Ｃ）に示すよう
に、ショットキーバリアダイオードペレット１０は、ベ
ッド１１に配置されている。ベッド１１は、たとえばシ
ョットキーバリアダイオードのカソード端子であり、ペ
レット１０のＮ-型シリコン領域１に電気的に接続され
る。リード１２は、そのアノード端子であり、ペレット
１０のデバイス電極４に、外部配線材料５を介して電気
的に接続されている。なお、図１（Ａ）、（Ｂ）中の一
点鎖線枠１３は、デバイス電極４と外部配線材料５との
接続部６およびその近傍の領域を示している。
に、ショットキーバリアダイオードペレット１０は、ベ
ッド１１に配置されている。ベッド１１は、たとえばシ
ョットキーバリアダイオードのカソード端子であり、ペ
レット１０のＮ-型シリコン領域１に電気的に接続され
る。リード１２は、そのアノード端子であり、ペレット
１０のデバイス電極４に、外部配線材料５を介して電気
的に接続されている。なお、図１（Ａ）、（Ｂ）中の一
点鎖線枠１３は、デバイス電極４と外部配線材料５との
接続部６およびその近傍の領域を示している。
【００１３】ペレット１０にはＮ-型シリコン領域１が
形成されている。Ｎ-型シリコン領域１にはストライプ
状のＰ+型シリコン領域２が形成されている。Ｎ-型シリ
コン領域１、Ｐ+型シリコン領域２上には、シリコンに
ショットキー接触するメタルから成るショットキーバリ
アメタル層３が形成されている。ショットキーバリアメ
タル層３上には、ショットキーバリアメタルにオーミッ
クコンタクトするメタルから成るデバイス電極４が形成
されている。デバイス電極４には外部配線材料５が接続
部６を介して接合されている。
形成されている。Ｎ-型シリコン領域１にはストライプ
状のＰ+型シリコン領域２が形成されている。Ｎ-型シリ
コン領域１、Ｐ+型シリコン領域２上には、シリコンに
ショットキー接触するメタルから成るショットキーバリ
アメタル層３が形成されている。ショットキーバリアメ
タル層３上には、ショットキーバリアメタルにオーミッ
クコンタクトするメタルから成るデバイス電極４が形成
されている。デバイス電極４には外部配線材料５が接続
部６を介して接合されている。
【００１４】第１の実施形態において、Ｐ+型シリコン
領域２の形成間隔は、領域１３下を通過する部分を除
き、間隔ＷP1である。間隔ＷP1は、Ｎ-型シリコン領域
１とデバイス電極４とが逆バイアスされたときに空乏層
がピンチオフする間隔である。そして、Ｐ+型シリコン
領域２のうち、領域１３下を通過する部分の形成間隔
は、間隔ＷP2である。間隔ＷP2は間隔ＷP1よりも狭い。
好ましくは、間隔ＷP2は、間隔ＷP1の約５０〜８０％程
度とする。
領域２の形成間隔は、領域１３下を通過する部分を除
き、間隔ＷP1である。間隔ＷP1は、Ｎ-型シリコン領域
１とデバイス電極４とが逆バイアスされたときに空乏層
がピンチオフする間隔である。そして、Ｐ+型シリコン
領域２のうち、領域１３下を通過する部分の形成間隔
は、間隔ＷP2である。間隔ＷP2は間隔ＷP1よりも狭い。
好ましくは、間隔ＷP2は、間隔ＷP1の約５０〜８０％程
度とする。
【００１５】このような第１の実施形態であると、Ｐ+
型シリコン領域２相互間の間隔が、領域１３下におい
て、狭くされている。この構成により、急峻な電流サー
ジがデバイス電極４に印加されたとき、領域１３下にお
いて、電流が流れ難くなる。この結果、領域１３下への
電流サージの集中が緩和され、電流サージはデバイス電
極３の全体に分散されるようになる。よって、電流サー
ジ耐量に対して充分なマージンを得ることができる。
型シリコン領域２相互間の間隔が、領域１３下におい
て、狭くされている。この構成により、急峻な電流サー
ジがデバイス電極４に印加されたとき、領域１３下にお
いて、電流が流れ難くなる。この結果、領域１３下への
電流サージの集中が緩和され、電流サージはデバイス電
極３の全体に分散されるようになる。よって、電流サー
ジ耐量に対して充分なマージンを得ることができる。
【００１６】図２は、本発明による効果を示す図であ
る。図２は、特に第１の実施形態に係るショットキーバ
リアダイオードの電流サージ耐量（ＩＦＳＭ）と、図５
（Ａ）、（Ｂ）に示したショットキーバリアダイオード
の電流サージ耐量とを、ワイブル確率比較したものであ
る。
る。図２は、特に第１の実施形態に係るショットキーバ
リアダイオードの電流サージ耐量（ＩＦＳＭ）と、図５
（Ａ）、（Ｂ）に示したショットキーバリアダイオード
の電流サージ耐量とを、ワイブル確率比較したものであ
る。
【００１７】図２に示すように、第１の実施形態に係る
ショットキーバリアダイオード（本発明）では、図５
（Ａ）、（Ｂ）に示したショットキーバリアダイオード
に比べて、電流サージ耐量が向上する効果が確認され
た。
ショットキーバリアダイオード（本発明）では、図５
（Ａ）、（Ｂ）に示したショットキーバリアダイオード
に比べて、電流サージ耐量が向上する効果が確認され
た。
【００１８】［第２の実施形態］図３は、この発明の第
２の実施形態に係る大電流通電型ショットキーバリアダ
イオード装置を示す断面図である。なお、図３に示す断
面は、図１（Ｃ）に示す断面に相当する。
２の実施形態に係る大電流通電型ショットキーバリアダ
イオード装置を示す断面図である。なお、図３に示す断
面は、図１（Ｃ）に示す断面に相当する。
【００１９】図３に示すように、第２の実施形態は、Ｐ
+型シリコン領域２の形成間隔を変形させたもので、形
成間隔を、領域１３下、さらに接続部６下に向かって、
“Ｗ P1→ＷP1-1→ＷP1-2→ＷP2”と、徐々に狭くしたも
のである。
+型シリコン領域２の形成間隔を変形させたもので、形
成間隔を、領域１３下、さらに接続部６下に向かって、
“Ｗ P1→ＷP1-1→ＷP1-2→ＷP2”と、徐々に狭くしたも
のである。
【００２０】このような構造においても、Ｐ+型シリコ
ン領域２のうち、領域１３下を通過する部分の形成間隔
は、間隔ＷP1よりも狭くなる。このため、領域１３下へ
の電流サージの集中が緩和され、電流サージはデバイス
電極３の全体に分散されるようになる。よって、第１の
実施形態と同様な効果を得ることができる。
ン領域２のうち、領域１３下を通過する部分の形成間隔
は、間隔ＷP1よりも狭くなる。このため、領域１３下へ
の電流サージの集中が緩和され、電流サージはデバイス
電極３の全体に分散されるようになる。よって、第１の
実施形態と同様な効果を得ることができる。
【００２１】［第３の実施形態］図４は、この発明の第
３の実施形態に係る大電流通電型ショットキーバリアダ
イオード装置を示す平面図である。なお、図２に示す平
面は、図１（Ｂ）に示す平面に相当する。
３の実施形態に係る大電流通電型ショットキーバリアダ
イオード装置を示す平面図である。なお、図２に示す平
面は、図１（Ｂ）に示す平面に相当する。
【００２２】図４に示すように、第３の実施形態は、Ｐ
+型シリコン領域２の形状を変形させたもので、形状
を、ストライプ状からドット状にしたものである。ドッ
ト状のＰ+型シリコン領域２の形成間隔は、領域１３下
で間隔ＷP2とされている。
+型シリコン領域２の形状を変形させたもので、形状
を、ストライプ状からドット状にしたものである。ドッ
ト状のＰ+型シリコン領域２の形成間隔は、領域１３下
で間隔ＷP2とされている。
【００２３】このような構造においても、ドット状のＰ
+型シリコン領域２のうち、領域１３下における間隔
が、間隔ＷP1よりも狭い間隔ＷP2である。このため、領
域１３下への電流サージの集中が緩和され、電流サージ
はデバイス電極３の全体に分散されるようになる。よっ
て、第１、第２の実施形態と同様な効果を得ることがで
きる。
+型シリコン領域２のうち、領域１３下における間隔
が、間隔ＷP1よりも狭い間隔ＷP2である。このため、領
域１３下への電流サージの集中が緩和され、電流サージ
はデバイス電極３の全体に分散されるようになる。よっ
て、第１、第２の実施形態と同様な効果を得ることがで
きる。
【００２４】また、第３の実施形態において、第２の実
施形態のように、ドット状のＰ+型シリコン領域２の形
成間隔を、領域１３下、さらに接続部６下に向かって、
“Ｗ P1→ＷP1-1→ＷP1-2→ＷP2”と、徐々に狭くするよ
うにしても良い。
施形態のように、ドット状のＰ+型シリコン領域２の形
成間隔を、領域１３下、さらに接続部６下に向かって、
“Ｗ P1→ＷP1-1→ＷP1-2→ＷP2”と、徐々に狭くするよ
うにしても良い。
【００２５】以上、この発明を第１〜第３の実施形態に
より説明したが、この発明は第１〜第３の実施形態に限
られるものではなく、その趣旨を逸脱しない範囲で様々
な変形が可能である。
より説明したが、この発明は第１〜第３の実施形態に限
られるものではなく、その趣旨を逸脱しない範囲で様々
な変形が可能である。
【００２６】たとえば第１〜第３の実施形態では、ショ
ットキーバリアダイオード装置をディスクリートデバイ
スを想定して説明したが、他の半導体装置と一つのペレ
ット（チップ）に集積されても良い。また、他の半導体
ペレット（チップ）と、一つのパッケージに収容し、マ
ルチチップモジュールとしても良い。
ットキーバリアダイオード装置をディスクリートデバイ
スを想定して説明したが、他の半導体装置と一つのペレ
ット（チップ）に集積されても良い。また、他の半導体
ペレット（チップ）と、一つのパッケージに収容し、マ
ルチチップモジュールとしても良い。
【００２７】また、半導体としてシリコンを例示した
が、シリコン以外の半導体、たとえばガリウム−ヒ素等
を用いることもできる。
が、シリコン以外の半導体、たとえばガリウム−ヒ素等
を用いることもできる。
【００２８】また、電極として、ショットキーバリアメ
タル層３とデバイス電極４とを別々に形成し、二層構造
としたが、たとえばシリコン等の半導体にショットキー
接触し、外部配線材料５にオーミック接触するような導
電体であれば、電極を一層構造とすることができる。
タル層３とデバイス電極４とを別々に形成し、二層構造
としたが、たとえばシリコン等の半導体にショットキー
接触し、外部配線材料５にオーミック接触するような導
電体であれば、電極を一層構造とすることができる。
【００２９】また、Ｐ+型シリコン領域２相互間の間隔
は、領域１３の下において狭くしたが、Ｐ+型シリコン
領域２相互間の間隔は、少なくとも接続部６の下におい
て狭くされれば良い。
は、領域１３の下において狭くしたが、Ｐ+型シリコン
領域２相互間の間隔は、少なくとも接続部６の下におい
て狭くされれば良い。
【００３０】
【発明の効果】以上説明したように、この発明によれ
ば、電流サージ耐量に対して充分なマージンを得ること
が可能なショットキーバリアダイオードを有する半導体
装置を提供できる。
ば、電流サージ耐量に対して充分なマージンを得ること
が可能なショットキーバリアダイオードを有する半導体
装置を提供できる。
【図１】図１（Ａ）はこの発明の第１の実施形態に係る
大電流通電型ショットキーバリアダイオード装置を示す
平面図、図１（Ｂ）は図１（Ａ）に示すペレットのパタ
ーンを示す平面図、図１（Ｃ）は図１（Ａ）、（Ｂ）中
の１Ｃ−１Ｃ線に沿う断面図。
大電流通電型ショットキーバリアダイオード装置を示す
平面図、図１（Ｂ）は図１（Ａ）に示すペレットのパタ
ーンを示す平面図、図１（Ｃ）は図１（Ａ）、（Ｂ）中
の１Ｃ−１Ｃ線に沿う断面図。
【図２】図２は本発明による効果を示す図。
【図３】図３はこの発明の第２の実施形態に係る大電流
通電型ショットキーバリアダイオード装置を示す断面
図。
通電型ショットキーバリアダイオード装置を示す断面
図。
【図４】図４はこの発明の第３の実施形態に係る大電流
通電型ショットキーバリアダイオード装置を示す平面
図。
通電型ショットキーバリアダイオード装置を示す平面
図。
【図５】図５（Ａ）は従来の大電流通電型ショットキー
バリアダイオード装置を示す平面図、図５（Ｂ）は図５
（Ａ）中の５Ｂ−５Ｂ線に沿う断面図。
バリアダイオード装置を示す平面図、図５（Ｂ）は図５
（Ａ）中の５Ｂ−５Ｂ線に沿う断面図。
１…Ｎ-型シリコン領域、 ２…Ｐ+型シリコン領域、 ３…ショットキーバリアメタル層、 ４…デバイス電極、 ５…外部配線材料、 ６…接続部、 １０…ショットキーバリアダイオードペレット、 １１…ベッド、 １２…リード、 １３…接続部およびその近傍の領域。
Claims (2)
- 【請求項１】 第１導電型の半導体基体と、 前記半導体基体にショットキー接触するショットキー接
合層を含む電極と、 前記電極に電気的に接合される配線と、 前記半導体基体と前記電極とが逆バイアスされたときに
空乏層がピンチオフする間隔で、前記半導体基体内に複
数形成された第２導電型の半導体領域とを具備し、 前記第２導電型の半導体領域相互間の間隔が、少なくと
も前記配線と前記電極との接続部直下において狭くなっ
ていることを特徴とする半導体装置。 - 【請求項２】 前記第２の半導体領域相互間の間隔は、
前記電極と前記配線との接合部直下に向かって順次狭く
なっていることを特徴とする請求項１に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11064581A JP2000261004A (ja) | 1999-03-11 | 1999-03-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11064581A JP2000261004A (ja) | 1999-03-11 | 1999-03-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000261004A true JP2000261004A (ja) | 2000-09-22 |
Family
ID=13262364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11064581A Pending JP2000261004A (ja) | 1999-03-11 | 1999-03-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000261004A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10300949B4 (de) * | 2002-05-22 | 2006-10-12 | Mitsubishi Denki K.K. | Halbleitervorrichtung mit Herstellungsverfahren dafür |
| CN100364113C (zh) * | 2003-12-25 | 2008-01-23 | 三洋电机株式会社 | 半导体装置 |
| US7615839B2 (en) | 2004-02-24 | 2009-11-10 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8018020B2 (en) | 2007-08-30 | 2011-09-13 | Panasonic Corporation | Schottky barrier diode and manufacturing method thereof |
| JP2015057843A (ja) * | 2014-11-04 | 2015-03-26 | 三菱電機株式会社 | 電力用半導体装置 |
| WO2021019888A1 (ja) * | 2019-07-29 | 2021-02-04 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| EP4343848A1 (en) * | 2022-09-20 | 2024-03-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1999
- 1999-03-11 JP JP11064581A patent/JP2000261004A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10300949B4 (de) * | 2002-05-22 | 2006-10-12 | Mitsubishi Denki K.K. | Halbleitervorrichtung mit Herstellungsverfahren dafür |
| CN100364113C (zh) * | 2003-12-25 | 2008-01-23 | 三洋电机株式会社 | 半导体装置 |
| US7615839B2 (en) | 2004-02-24 | 2009-11-10 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8018020B2 (en) | 2007-08-30 | 2011-09-13 | Panasonic Corporation | Schottky barrier diode and manufacturing method thereof |
| JP2015057843A (ja) * | 2014-11-04 | 2015-03-26 | 三菱電機株式会社 | 電力用半導体装置 |
| WO2021019888A1 (ja) * | 2019-07-29 | 2021-02-04 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| CN113228236A (zh) * | 2019-07-29 | 2021-08-06 | 富士电机株式会社 | 碳化硅半导体装置以及碳化硅半导体装置的制造方法 |
| JPWO2021019888A1 (ja) * | 2019-07-29 | 2021-11-25 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| EP3989264A4 (en) * | 2019-07-29 | 2022-08-03 | Fuji Electric Co., Ltd. | SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR MAKING SILICON CARBIDE SEMICONDUCTOR DEVICE |
| JP7231040B2 (ja) | 2019-07-29 | 2023-03-01 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| US11929400B2 (en) | 2019-07-29 | 2024-03-12 | Fuji Electric Co., Ltd. | Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device |
| EP4343848A1 (en) * | 2022-09-20 | 2024-03-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
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