JP5670308B2 - 炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法 - Google Patents

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Description

本発明は、マイクロエレクトロニクスデバイスに関し、より詳細には、炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法に関する。
本発明は、その開示が参照により本明細書に完全に述べられているように組み込まれている、２００３年１月１５日に出願した「MULTIPLE FLOATING GUARD RING EDGE TERMINATION FOR SILICON CARBIDE DEVICES AND METHODS OF FABRICATING SILICON CARBIDE DEVICES INCORPORATING SAME」という名称の米国仮特許出願第６０／４４０，１９３号の優先権を主張するものである。
例えば、約６００Ｖから約２．５ｋＶの間の電圧を取り扱うことができる高電圧炭化ケイ素（ＳｉＣ）ショットキーダイオードは、同様な電圧定格で製造されるシリコンＰＩＮダイオードと競合することが予想される。かかるダイオードは、その活性面積に応じて約１００アンペア以上もの電流を取り扱うことができる。高電圧ショットキーダイオードは、特に電力の調整、配電及び制御の分野においていくつかの重要な用途を有する。
かかる用途におけるＳｉＣショットキーダイオードの重要な特性は、そのスイッチング速度である。シリコンベースのＰＩＮデバイスは、一般的に比較的低速なスイッチング速度を示す。シリコンＰＩＮダイオードは、その電圧定格によっては、約２０ｋＨｚの最大スイッチング速度を有することもある。対照的に、炭化ケイ素ベースのデバイスは、理論的にはシリコンよりずっと高速な、例えば、約１００倍を超える良好なスイッチング速度が可能である。さらに、炭化ケイ素デバイスは、シリコンデバイスに比べてずっと大きな電流密度を取り扱うことが可能なこともある。
従来のＳｉＣショットキーダイオード構造は、その上にドリフト領域として機能するｎ−エピタキシャル層が形成されるｎ型ＳｉＣ基板を有する。このデバイスは、一般的にこのｎ−層上に直接に形成されたショットキーコンタクトを含んでいる。このショットキーコンタクトを取り囲んで、一般的にイオン注入によって形成されるｐ型ＪＴＥ（ｊｕｎｃｔｉｏｎ ｔｅｒｍｉｎａｔｉｏｎ ｅｘｔｅｎｓｉｏｎ接合終端延長）領域が存在する。この注入物は、アルミニウム、ホウ素、又は他の適切な任意のｐ型ドーパントとすることができる。このＪＴＥ領域の目的は、このエッジ部で集中する電界を低下させ、又は防止することにあり、また空乏領域（ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）を減らし、又はこのデバイスの表面と相互作用しないようにすることにある。表面効果が、この空乏領域を不均一に広がらせることもあり、これがこのデバイスのブレークダウン電圧に悪影響を及ぼすこともある。他の終端技術には、表面効果によってさらに強い影響を受けることもあるガードリング（ｇｕａｒｄ ｒｉｎｇ）及びフローティングフィールドリング（ｆｌｏａｔｉｎｇ ｆｉｅｌｄ ｒｉｎｇ）が含まれている。チャネルストップ領域を、窒素やリンなどのｎ型ドーパントの注入によって形成して、この空乏領域がこのデバイスのエッジに延びないようにすることもできる。
ＳｉＣショットキーダイオードの従来のさらなる終端方法については、非特許文献１に説明されている。ＳｉＣショットキーバリアダイオードのためのｐ型エピタキシガードリング終端については、非特許文献２に説明されている。さらに、他の終端技術については、公開された"SiC Semiconductor Device Comprising A PN Junction With A Voltage Absorbing Edge."という名称の特許文献１に説明されている。
以上で簡潔に説明したように、接合終端延長部（ＪＴＥ）、ＭＦＧＲ（ｍｕｌｔｉｐｌｅ ｆｌｏａｔｉｎｇ ｇｕａｒｄ ｒｉｎｇ；多重フローティングガードリング）及びＦＰ（ｆｉｅｌｄ ｐｌａｔｅ；フィールドプレート）は、高電圧炭化ケイ素デバイス中における一般的に使用される終端スキームである。ＪＴＥは、非常に効果的なエッジ終端であるが、ＪＴＥは、活性ドーピング濃度と接合深さの積を厳格に制御する必要もある。さらに、フォトリソグラフィステップ及び注入ステップが追加される結果として、追加の製造コストがかかってしまうこともある。
ＦＰは、また、デバイスのエッジ終端についての従来からの技術であり、費用対効果が良いこともある。従来のＦＰデバイスにおいては、高電界が、金属フィールドプレート下の酸化膜層によって維持される。この技術は、シリコンデバイスについてうまく機能し、ここでは、この半導体中の最高電界は、比較的低くなっている。しかし、ＳｉＣデバイスにおいては、このブロッキング状態（ｂｌｏｃｋｉｎｇ ｓｔａｔｅ）における電界は、非常に高い（約２ＭＶ／ｃｍ）こともあり、この酸化膜−半導体境界面において２．５倍になる。これにより、非常に高い酸化膜電界が引き起こされ、長期信頼性問題がもたらされる。したがって、ＦＰは、ＳｉＣデバイス中で使用するのには適していないこともある。
ＪＴＥに追加した多重フローティングガードリングが、このＪＴＥの注入ドーズ変動に対する感受性を低下させる技術として提案されてきている。Ｋｉｎｏｓｈｉｔａらは、かかる技術が注入ドーズ変動に対する感受性を低下させたことを報告している（例えば、非特許文献３参照）。しかし、このガードリングが、ＪＴＥの内部エッジにもＪＴＥの外側にも追加されるので、終端のために利用される面積は、ＪＴＥだけの面積のほとんど３倍まで増大された。
ＭＦＧＲは、ＪＴＥに比べて少ない製造ステップを使用することができるので、エッジ終端の費用対効果の良い方法にもなり得る。しかし、ＭＦＧＲは、この酸化膜−半導体境界面における表面電荷の影響を非常に受けやすいこともある。
図１（Ａ）乃至（Ｄ）は、従来のＭＦＧＲ構造、及びこのＭＦＧＲ構造の理想的な電界プロファイルを示す図である。図１（Ａ）は、従来のＭＦＧＲデバイスを示しており、この図１（Ａ）では、ｐ型ＳｉＣガードリングの間の間隔は、話を簡単にするために一定として示している。ブロッキング状態において、この空乏領域は、この主要接合から出発して横方向にも垂直方向にも広がる。この空乏領域が、第１のガードリングまでパンチスルーした後に、この第１のガードリングの電位は、この主要接合の電位に固定される。このポイントにおいて、このガードリングのパンチスルー側は、少量の正孔をｎ領域に注入する。この失われた電荷は、このガードリングの外側エッジからのｎ電荷の空乏化によって置き換えられる。このパンチスルー及び電荷注入は、この空乏領域が最後のガードリングに到達するまで継続される。これらのガードリングの間の空乏化したｎ電荷量は、（一定間隔のＭＦＧＲでは）同じなので、各ガードリングが見るこのピークｘフィールドは、図１（Ｂ）に示すように、すべてのガードリングについて同じである。しかし、図１（Ｃ）に示すように、ｎ電荷の空乏化の量がすべてのガードリングについて異なるので、ピークｙフィールドは、すべてのガードリングについて異なっている。最高のｙフィールド値が主要接合の位置に存在し、後続のガードリングは、ｙフィールドのレベルを低下させている。ｘフィールドとｙフィールドのベクトル和が、図１（Ｄ）に示され、これは、（図１（Ａ）中において丸で囲まれた）この主要接合の下部コーナにおいて最高の電界を示す。したがって、等間隔のＭＦＧＲ終端が使用される場合に、ブレークダウンは、この主要接合の丸で囲まれた下部エッジにおいて生じることが予想される。各フローティングガードリングが、同じ電界を維持することが望ましい場合には、これらのガードリングの間の間隔を変化させることもできる。この主要接合と最も内側のガードリングの間の間隔を最小にし、この最も外側のガードにおける間隔を最大にすることができる。
国際公開第９７／０８７５４号パンフレット
Singh et al., "Planar Terminations in 4H-SiC Schottky Diodes With Low Leakage And High Yields," ISPSD '97, pp.157-160 Ueno et al., "The Guard-Ring Termination for High-Voltage SiC Schottky Barrier Diode," IEEE Electron Device Letters, Vol.16, No.7, July, 1995, pp.331-332 Kinoshita et al., "Guard Ring Assisted RESURF: A New Termination Structure Providing Stable and High Breakdown Voltage for SiC Power Devices," Tech. Digest of ISPSD '02, pp.253-256 Yilmaz, "Optimization and Surface Charge Sensitivity of High Voltage Blocking Structures with Shallow Junctions," IEEE Transactions on Electron Devices, Vol.38, No.3, July 1991, pp.1666-1675 Appels et al., "High-voltage thin layer devices (RESURF devices)," IEDM Tech. Dig., 1979, pp.238-241
このＭＦＧＲ終端スキームに伴う１つのクリティカルな可能性のある課題は、ＭＦＧＲ終端スキームがこの酸化膜−半導体境界面における電荷の影響を非常に受けやすいことである。ＭＯＳトランジスタのＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ；金属酸化膜半導体）ゲート領域における正味の電荷は、非常に低密度になる可能性がある。しかし、フィールド酸化膜は、しばしば一般的に熱成長ゲート酸化膜に比べると低品質になることがあり、プラズマ処理ステップは、より高密度の酸化膜電荷をもたらすこともある。大量の正電荷が、この酸化膜−半導体境界面に存在するときに、低濃度ドープのｎ層の表面は、ｎ＋領域へと変化し、このｎ＋領域がこれらの等電位線を圧縮させる。これにより、この酸化膜−半導体境界面において非常な高電界がもたらされ、したがって、フローティングガードリングの有効性が低下し、この高電界により、このデバイスについてのブロッキング電圧の低下がもたらされ得る。さらに、この電荷は、たいていは正電荷であるが、この酸化膜−半導体境界面に向かって、又はこの境界面から遠ざかって移動する可能性があり、経時ブレークダウン電圧のウォークアウト（ｗａｌｋ ｏｕｔ）、すなわち、ブレークダウンウォークアウトを引き起こす。このブレークダウンウォークアウトは、ブレークダウン電圧が、第１の値から出発し、時間とバイアスと共に増大する現象のことを意味する。このフィールド酸化膜は、一般的に堆積させられるので、この問題は炭化ケイ素デバイスにおいてはさらに大きくなることさえあり得る。堆積酸化膜は、一般的に熱成長層の特性に比べて劣った特性を有し、炭化ケイ素デバイス中における酸化膜−半導体境界面は、シリコンデバイスの電荷密度に比べてずっと高い電荷密度を有する。
各ガードリング上にオフセットフィールドプレート（Ｏｆｆｓｅｔ Ｆｉｅｌｄ Ｐｌａｔｅ）を配置することが提案されている（例えば、非特許文献４参照）。かかる構造が、図２に示されている。
図２は、オフセットフィールドプレートを有するＭＦＧＲ構造を示す図である。図２に示すように、ｎ型半導体層１０は、その中に形成された主要接合１２と、一連のフローティングガードリング１４を有する。酸化膜層１６が、半導体層１０上に設けられ、開口部がこの酸化膜層１６中に設けられている。オフセットフィールドプレート１８が、この開口部中に設けられて、フローティングガードリング１４に接触させられ、酸化膜層１６上に延在している。
Ｙｉｌｍａｚは、各ガードリングが維持する電圧を均一に分布させることができ、この境界面の近くの等電位線を広げることによって寄生電荷に対する感受性を低下させることができることを実証した。シリコンデバイス中のドリフト層のドーピング濃度は、一般的に低く、ガードリングは、それらガードリングの間にかなり大きな間隔を有することができるので、この技術は、シリコンデバイスにおいては比較的簡単に実装することができる。しかし、炭化ケイ素デバイスにおいては、このドリフト層中のドーピング濃度は、同じブロッキング能力をもつシリコンデバイスのドーピング濃度に比べて１００倍以上にもなる可能性があり、各ガードリングが維持する電界は、シリコンデバイスの電界の１０倍以上にもなり得る。したがって、これらのガードリングは、シリコンデバイスに比べて互いにずっと近づけて配置する必要があることもあり、必要となり得るフィールド酸化膜厚は、シリコンデバイス中で使用される膜厚に比べてずっと厚くなることもある。このオフセットフィールドプレート−フローティングガードリング構造は、別々に各ガードリングに接触する各フィールドプレートを有し、このガードリングのエッジは、次のガードリングのエッジとオーバーラップすべきではないので、炭化ケイ素デバイスでは、フォトリソグラフィなどの従来の製造技法を用いてかかる要件を達成することは難しいこともある。これらの要件を満たすためには、各ガードリングは、拡大する必要があり得るが、これらのガードリングの位置合わせ許容範囲は、０．２５μｍより小さくすべきである。かかる位置合わせ要件は、たとえ不可能でないとしても、ＳｉＣでは従来のコンタクト露光装置を用いて達成することは、困難なこともある。必要となり得る酸化膜の厚みのために、ステップカバレージ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が、このオフセットフィールドプレート−フローティングガードリング構造に伴う別の問題になることもある。さらに、この酸化膜は、この電界又は電圧を維持する酸化膜であるので、フィールドプレート設計においては、酸化膜の品質が、容認できる結果を達成する際に重要となることもある。炭化ケイ素デバイス中の酸化膜は、一般的にシリコンデバイス中で使用可能な酸化膜に比べて低品質を有する。したがって、このオフセットフィールドプレート−フローティングガードリング構造は、炭化ケイ素デバイスでは、実用的でないこともある。
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法を提供することにある。
本発明の実施形態では、炭化ケイ素ベースの半導体接合に近接し、それから間隔のおかれた、炭化ケイ素層中の複数の同心円のフローティングガードリングを有する炭化ケイ素デバイスのためのエッジ終端構造を提供することができる。酸化膜などの絶縁層が、このフローティングガードリング上に設けられ、炭化ケイ素表面電荷補償領域が、これらのフローティングガードリング間に設けられ、この絶縁層に近接している。
本発明の特定の実施形態においては、このフローティングガードリングは、この炭化ケイ素層中に第１の距離だけ延び、この表面電荷補償領域は、この炭化ケイ素層中に第２の距離だけ延びている。この第２の距離は、一部の実施形態においては第１の距離より短くすることができる。さらなる実施形態においては、この表面電荷補償領域は、これらのフローティングガードリングより低濃度にドーピングされる。この表面電荷補償領域は、これらのフローティングガードリングのうちの隣接するフローティングガードリング間で延びて、これらのフローティングガードリングのうちの隣接するフローティングガードリングに接触することもある。また、この表面電荷補償領域は、これらのフローティングガードリングのうちの隣接するフローティングガードリング間で延びるが、この隣接するフローティングガードリングの一方にしか接触しないこともある。
また、この表面電荷補償領域は、これらのフローティングガードリングの形成前又は形成後に炭化ケイ素層中にドーパントを注入することによって設けて、この表面電荷補償層を実現することができる。したがって、この表面電荷補償領域は、いくつかの表面電荷補償領域として設け、これらのフローティングガードリングとオーバーラップする単一の領域として設け、かつ／又はそれらの組合せとして設けることができる。この表面電荷補償領域は、また、この炭化ケイ素層上に第２の炭化ケイ素層として設けることもできる。かかる第２の炭化ケイ素層は、例えば、炭化ケイ素層のエピタキシャル成長によって設けることもできる。
本発明の一部の実施形態においては、この表面電荷補償領域は、この酸化膜層に近接したこの表面電荷補償領域の表面が、この酸化膜層の表面電荷によって部分的に空乏化し、逆バイアスがこのデバイスに印加されたときには、完全に空乏化するようなドーパント濃度を有することができる。したがって、ある種の実施形態においては、これらのフローティングガードリング間の領域を補償する表面電荷の存在にもかかわらず、最大ブロッキング電圧がこのデバイスに印加されたときに、これらのフローティングガードリングを、互いに分離することもできる。また、本発明の一部実施形態においては、この表面電荷補償領域は、約１×１０１２から約７×１０１２ｃｍ−２のドーズ電荷を有し、ここでこのドーズ電荷は、このドーパント濃度にこの表面電荷補償層の深さを乗じたものである。この表面電荷補償領域は、一部の実施形態においては、この炭化ケイ素層中に約０．１μｍから約２．０μｍの距離だけ延びることができる。さらに、この表面電荷補償領域が隣接したフローティングガードリングを接続しない本発明の実施形態においては、約０．１μｍから約２．０μｍのギャップを設けることができる。
本発明の特定の実施形態においては、これらのフローティングガードリングは、一様な間隔配置、非一様な間隔配置、あるいは一様な間隔と非一様な間隔の組合せで配置することができる。さらに、これらのフローティングガードリングは、この炭化ケイ素層中に約０．１μｍから約２．０μｍだけ延びることができる。これらのフローティングガードリングは、約０．１μｍから約１０μｍの間隔を有することができる。さらに、本発明のある種の実施形態においては、約１個から約１００個のフローティングガードリングを設けることもできる。これらのフローティングガードリングは、このデバイスの主要接合から約２μｍから約１ｍｍの距離だけ延びることができる。これらのフローティングガードリングは、約１×１０１８ｃｍ−３から約１×１０２０ｃｍ−３のドーパント濃度を有することができる。
本発明のさらなる実施形態においては、この炭化ケイ素層は、ｎ型の炭化ケイ素層であり、これらのフローティングガードリング及び表面電荷補償層は、ｐ型炭化ケイ素である。相補的な構造を実現することもできる。
エッジ終端構造の製造方法について、本明細書中で説明しており、これらの製造方法も提供される。
本発明の利点及び特徴、ならびにこれらが実現される方法については、本発明の以下の詳細な説明を、好ましい例示の実施形態を示す添付図面と併せ考察することにより、さらに簡単に明らかとなろう。
（Ａ）乃至（Ｄ）は、従来のＭＦＧＲ構造、及びこのＭＦＧＲ構造の理想的な電界プロファイルを示す図である。 オフセットフィールドプレートを有するＭＦＧＲ構造を示す図である。 本発明の実施形態によるエッジ終端構造を示す断面図である。 本発明の他の実施形態によるエッジ終端構造を示す断面図である。 本発明の実施形態によるエッジ終端構造の可能な動作を示す断面図（その１）である。 本発明の実施形態によるエッジ終端構造の可能な動作を示す断面図（その２）である。 本発明の実施形態によるエッジ終端構造の製造方法を示す断面図（その１）である。 本発明の実施形態によるエッジ終端構造の製造方法を示す断面図（その２）である。 本発明の実施形態によるエッジ終端構造の製造方法を示す断面図（その３）である。 本発明の実施形態によるエッジ終端構造の製造方法を示す断面図（その４）である。 本発明の実施形態によるエッジ終端構造の製造方法を示す断面図（その５）である。 本発明の実施形態によるエッジ終端構造の製造方法を示す断面図（その６）である。 本発明の実施形態によるエッジ終端構造の製造方法を示す断面図（その７）である。 本発明の実施形態によるエッジ終端構造の製造方法を示す断面図（その８）である。 本発明の実施形態によるエッジ終端構造の製造方法を示す断面図（その９）である。 本発明の実施形態によるエッジ終端構造の製造方法を示す断面図（その１０）である。 ６枚の別々のウェハ上に設けられた、４重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、６重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、８重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、最後のガードリングにＪＴＥを有する８重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 非特許文献３中で説明された終端構造と同様の、６枚の別々のウェハ上に設けられた、ガードリング及びＪＴＥの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、電荷補償層を伴う１．７５μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、電荷補償層を伴う２．０μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、ＪＴＥ終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、４重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、６重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、８重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、最後のガードリングにＪＴＥを有する８重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 非特許文献３中で説明された終端構造と同様の、６枚の別々のウェハ上に設けられた、ガードリング及びＪＴＥの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、電荷補償層を伴う１．７５μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、電荷補償層を伴う２．０μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、ＪＴＥ終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、４重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、６重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、８重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、最後のガードリングにＪＴＥを有する８重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 非特許文献３中で説明された終端構造と同様の、６枚の別々のウェハ上に設けられた、ガードリング及びＪＴＥの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、電荷補償層を伴う１．７５μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、電荷補償層を伴う２．０μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、ＪＴＥ終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、４重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、６重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、８重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、最後のガードリングにＪＴＥを有する８重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 非特許文献３中で説明された終端構造と同様の、６枚の別々のウェハ上に設けられた、ガードリング及びＪＴＥの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、電荷補償層を伴う１．７５μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、電荷補償層を伴う２．０μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、ＪＴＥ終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、４重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、６重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、８重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、最後のガードリングにＪＴＥを有する８重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 非特許文献３中で説明された終端構造と同様の、６枚の別々のウェハ上に設けられた、ガードリング及びＪＴＥの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、電荷補償層を伴う１．７５μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、電荷補償層を伴う２．０μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、ＪＴＥ終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、４重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、６重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、８重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、最後のガードリングにＪＴＥを有する８重ガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 非特許文献３中で説明された終端構造と同様の、６枚の別々のウェハ上に設けられた、ガードリング及びＪＴＥの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、電荷補償層を伴う１．７５μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、電荷補償層を伴う２．０μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。 ６枚の別々のウェハ上に設けられた、ＪＴＥ終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットを示す図である。
以下の図に示すように、層又は領域のサイズは、図示の目的のために誇張されており、したがって一般的な構造又は本発明を例示するために提供されている。さらに、本発明の様々な態様は、基板又は他の層上に形成される層に関して説明されている。当業者には理解されるように、別の層又は基板上に形成される層への言及については、追加の層が介在し得ることを企図している。介在する層なしに別の層又は基板上に形成される層への言及については、本明細書中では、この層又は基板上に「直接に」形成されているとして説明している。同様な番号は、全体を通して同様な要素を示している。
本発明の実施形態では、Ｐ−Ｎデバイス、ショットキーデバイス、ＰｉＮデバイス、かかる他の半導体デバイスなどの半導体デバイスの改善されたエッジ終端を実現することができる。本発明の特定の実施形態は、炭化ケイ素（ＳｉＣ）デバイスについてのエッジ終端を提供している。例えば、本発明の実施形態は、ＳｉＣショットキーダイオード、接合バリアショットキー（ＪＢＳ）ダイオード、ＰｉＮダイオード、サイリスタ、トランジスタ又はかかる他のＳｉＣデバイスのためのエッジ終端として利用することができる。本発明の実施形態は、酸化膜−半導体表面電荷に対する多重フローティングガードリング終端の感受性を低下させることができる。特定の実施形態においては、ｐ型薄層などの表面電荷補償層が、この多重フローティングガードリングに追加して設けられる。この表面電荷補償層を使用して、この炭化ケイ素デバイス中の酸化膜−半導体境界面における電荷の影響を少なくとも部分的に中和する。
以下、図面を参照して本発明の実施形態について説明する。
図３は、本発明の特定の実施形態を示す炭化ケイ素半導体デバイスの断面図である。図３に示すように、炭化ケイ素半導体デバイス２０において、低濃度にドーピングしたｎ型炭化ケイ素層などの炭化ケイ素層３０は、その中に、例えば、ｐ型炭化ケイ素の主要接合３２、及びｐ型炭化ケイ素フローティングガードリングなど、複数のフローティングガードリング３４を備えている。酸化膜層などの絶縁層２６が、炭化ケイ素層３０上に設けられる。この絶縁層２６は、堆積させられた酸化膜又は成長された酸化膜とすることができ、当業者に知られている技術を利用して製造することができる。本発明の特定の実施形態においては、この絶縁層２６は、ＳｉＯ２などの酸化膜、Ｓｉ３Ｎ４などの窒化膜、酸化膜−窒化膜−酸化膜構造及び／又は酸窒化膜、あるいはポリイミド層などの有機膜とすることができる。
さらに図３に示すように、ｐ型炭化ケイ素などの炭化ケイ素の薄い領域が、間隔をおいて配置されたフローティングガードリング３４の間に設けられて、等電位線を拡散させて、この表面電界を低下させ、したがって、表面電荷補償領域又は表面電荷補償層３６がもたらされる。図３に示すように、表面電荷補償領域３６のそれぞれは、２つの隣接したフローティングガードリング３４のうちの第１のフローティングガードリングに近接し接触しており、これら２つの隣接したフローティングガードリングのうちのこの第１のフローティングガードリングからこの第２のフローティングガードリングに向かって延びることができる。また、炭化ケイ素の２つ以上の薄い領域を、これらのフローティングガードリング３４のうちの隣接したフローティングガードリング間に設けることができ、これらの２つ以上の薄い領域は、これらのフローティングガードリング３４のそれぞれ一方から他方に向かって延びることができる。本発明の他の実施形態においては、表面電荷補償領域３６は、サイズ、ドーピング、形状、又はこれらの隣接するフローティングガードリング３４に対する位置が同じである必要はない。表面電荷補償領域３６は、例えば、ｐ型炭化ケイ素層として実現することができる。
ｐ型炭化ケイ素表面電荷補償領域３６が、ｎ型炭化ケイ素層３０中に設けられる、図３に示す構造では、この表面電荷補償領域又は表面電荷補償層３６のドーズ電荷（密度×深さ＝ドーズ）は、約１×１０１２から約５×１０１２ｃｍ−２のはずである。この酸化膜−半導体境界面は、約１×１０１２から約２×１０１２ｃｍ−２の正電荷を有することが予想される。表面電荷補償領域３６の表面は、一般的にこの正の表面電荷によって空乏化することになり、表面電荷補償領域３６中のこの空乏領域中の負電荷は、この酸化膜境界面電荷から発生するＥフィールド線を終端し、この正の境界面電荷の悪影響を中和することになる。さらに、表面電荷補償領域３６における電荷量は、十分に小さく、その結果、これらの領域は、（このデバイスのブロッキング電圧より低い）低電圧において完全に空乏化する可能性があり、これはフローティングガードリングが、適切に機能するために必要となることもある。したがって、表面電荷補償領域３６により、この多重フローティングガードリング終端では、この酸化膜電荷の変化に対する影響を少なくし、又は影響をなくすることができる。したがって、本発明の実施形態による表面電荷補償領域３６の動作は、ＲＥＳＵＲＦ原理（例えば、非特許文献５参照）を利用したＪＴＥ終端とは非常に異なるように機能することができ、その理由は、本明細書中で説明している表面電荷補償領域３６の機能が、この酸化膜の電荷について補償するのに対して、従来のＪＴＥにおいてはｐ層を使用して、このドリフト層の空乏領域中の電荷を垂直方向に終端し、その結果、この横方向の電界が最小化されるからである。
図３に示す構造は、酸化膜電荷を補償するのに有効にすることができるが、炭化ケイ素デバイス中に設けられるこれらのフローティングガードリング間の小さな間隔により、フォトリソグラフィのために必要となり得る厳しい位置合わせ許容範囲のためにかかるデバイスの製造が困難になってしまうこともある。したがって、図４に示すように、炭化ケイ素デバイス２０’においては、すべてのフローティングガードリングを接続する１つのパターンにすべての表面電荷補償ｐ層をマージ（ｍｅｒｇｅ）することがより実用的になり得る。
図４は、本発明の他の実施形態によるエッジ終端構造を示す断面図である。したがって、図４に示すように、炭化ケイ素デバイス２０’は、これらのフローティングガードリング３４のうちの隣接するフローティングガードリング３４間に設けられた表面電荷補償層３８を有するように実現される。炭化ケイ素デバイス２０’においては、表面電荷補償層３８は、ｐ型炭化ケイ素層として示されている。このｐ型炭化ケイ素層３８は、約１×１０１２から約７×１０１２ｃｍ−２の同じ総電荷を有することができ、これは図３に示す総電荷と同じである。ｐ型炭化ケイ素層３８中のこの電荷は、この正の酸化膜電荷を中和することになり、したがって、このデバイスを酸化膜−半導体境界面電荷の影響をあまり受けないようにする。
また、表面電荷補償領域／層３６、３８は、約０．１μｍから約２μｍの厚さを有する。さらに、表面電荷補償領域３６が隣接したフローティングガードリングを接続していない、本発明の実施形態においては、０．１μｍから約２．０μｍのギャップを提供することができる。
本発明の特定の実施形態においては、フローティングガードリング３４は、一様な間隔配置、非一様な間隔配置、又は、一様な間隔と非一様な間隔の組合せで配置することができる。さらに、フローティングガードリング３４は、約０．１μｍから約２μｍだけ、この炭化ケイ素層３０中へと延びることができる。フローティングガードリング３４は、約０．１μｍから約１０μｍの間隔を有することができる。さらに、本発明のある種の実施形態においては、約１個から約１００個のフローティングガードリング３４を設けることができる。このフローティングガードリング３４は、このデバイスの主要接合から約２μｍから約１ｍｍの距離だけ延びることができる。フローティングガードリング３４は、約１×１０１８ｃｍ−３から１×１０２０ｃｍ−３のドーパント濃度を有することができる。
本発明のある種の実施形態によるデバイスを製造する際に、ｐ層３８又はｐ型領域３６は、フローティングガードリング３４の形成前又は形成後に形成することができる。かかる領域３６又は層３８は、例えば、イオン注入、又は当業者に知られている他の技術によって設けることができる。また、このｐ層３８及び／又はｐ領域３６は、炭化ケイ素層３０上に形成されて、また、これらの複数の領域の場合には、パターン形成されてこの所望の表面電荷補償領域及び／又は表面電荷補償層が設けられたＳｉＣのエピタキシャル成長層又はＳｉＣの堆積層とすることもできる。かかる場合においては、これらのフローティングガードリングは、ＳｉＣ層の形成に先立って、又はＳｉＣ層の形成後に、形成することができる。
図５Ａ及び図５Ｂは、本発明の実施形態によるエッジ終端構造の可能な動作を示す断面図である。本発明のある種の実施形態によるこの終端部の動作が、図５Ａ及び図５Ｂに示されている。小さな逆バイアスが印加されたときに、この表面電荷補償層（ＳＣＣＬ）３８の中性の部分（すなわち、層３８の、この酸化膜電荷によって空乏化していない部分）は、空乏化し始め、図５Ａに示すように空乏領域５０をもたらす。ＳＣＣＬ３８は、完全には空乏化しないので、すべてのフローティングガードリングは、このポイントにおいては、電気的に接続されており、ＳＣＣＬ３８の、最も外側のフローティングガードリングから外に延びる部分は、図５Ａに示すように、この空乏領域を広げることにより、早期のブレークダウンを防止する。さらに高い逆バイアスの印加とともに、ＳＣＣＬ３８は、完全に空乏化するようになり、これらのフローティングガードリングは、電気的に分離されるようになる。しかし、これらのフローティングガードリングは、依然としてこれらのキャパシタンス（図５Ａに示されるＣ１、Ｃ２、Ｃ３及びＣ４を参照）によって互いに結合されている。このデバイスに印加される電圧は、これらのフローティングガードリング間でこれらのキャパシタンスに応じて分割される。
例えば、図５Ａにおいて、Ｖ１が主要接合３２と第１のフローティングガードリング３４の間の電圧であり、Ｖ２が第１のフローティングガードリング３４と第２のフローティングガードリング３４の間の電圧であり、Ｖ３が第２のフローティングガードリングと第３のフローティングガードリングの間の電圧であり、Ｖ４が第３のフローティングガードリングとｎ層３０の間の電圧である場合には、Ｖ１＝（（１／Ｃ１）／（１／Ｃ１＋１／Ｃ２＋１／Ｃ３＋１／Ｃ４））・合計電圧（Ｔｏｔａｌ Ｖｏｌｔａｇｅ）となり、式中でこの合計電圧は、Ｖ１＋Ｖ２＋Ｖ３＋Ｖ４となる。各フローティングガードリングの電位は、このキャパシタンス比と印加された逆バイアス電圧によって決定され、この場合に、この電位は、各フローティングガードリング下の、垂直方向の空乏層幅を決定する。各フローティングガードリングの電位は、フローティングガードリングが、その主要接合に近づくにつれて増大する。この結果、図５Ｂに示すように、滑らかに広がった空乏領域５０’を実現することができる。
本発明の開示を考慮すれば当業者には理解されるように、本発明の実施形態は、Ｐ−Ｎ主要接合に関して示されているが、本発明の実施形態によるエッジ終端技術は、ショットキー接合など、他のデバイスタイプ及び／又は接合タイプと共に利用することもできる。
図６Ａ乃至図６Ｊは、本発明の実施形態によるエッジ終端構造の製造方法を示す断面図である。図６Ａに示すように、炭化ケイ素層３０は、その中に接合３２と、間隔をおいた同心円のフローティングガードリング３４を形成している。かかる領域は、例えば、イオン注入によって炭化ケイ素基板及び／又は炭化ケイ素エピタキシャル層中に形成することができる。
図６Ｂに示すように、炭化ケイ素層３０上にマスク層１００を形成し、パターン形成することができ、これらは、接合３２及びフローティングガードリング３４領域に対応したものにすることができる。マスク層１００は、従来のマスク材料からなることもでき、また例えば、当業者に知られている従来のフォトリソグラフィ技術又は他のかかる技術を使用してパターン形成することができる。マスク層１００は、接合３２及びフローティングガードリング３４に隣接したウィンドウを開口する。これらのウィンドウは、隣接した複数のフローティングガードリング３４及び／又は１つのフローティングガードリング３４と、接合３２との間に部分的に又は全体に広がることができる。
図６Ｃは、マスク層１００をイオン注入マスクとして使用したイオン注入を用いた表面電荷補償領域３６の形成を示している。次いで、マスク層１００を除去し（図６Ｄ）、この結果、構造上に絶縁層２６を形成することができる（図６Ｅ）。絶縁層２６は、例えば、この結果、構造上で熱酸化及び／又は酸化膜を堆積させることによって形成することができる。
図６Ｆは、本発明のさらなる実施形態による、エッジ終端構造の製造方法を示す断面図である。図６Ｆに示すように、炭化ケイ素層３０は、その上に薄い炭化ケイ素層１２０を形成している。この炭化ケイ素層１２０は、注入層及び／又はエピタキシャル層でもよく、またその表面電荷補償領域及び／又は表面電荷補償層に関して前述したような厚さ及びドーピングレベルを有することもできる。
図６Ｇは、マスク層の形成及びパターン形成を示す図である。マスク層１４０は、従来のマスキング技術を利用して形成することができ、それらの表面電荷補償領域に対応している。マスク中のこれらのウィンドウは、接合３２及び／又はフローティングガードリング３４に対応することができる。マスク層１４０をイオン注入マスクとして利用して、イオンが炭化ケイ素層３０中に注入されて、接合３２及び／又はフローティングガードリング３４が設けられる（図６Ｈ）。次いで、マスク層１４０を除去し（図６Ｉ）、絶縁層２６をこの結果構造上に形成することができる（図６Ｊ）。絶縁層２６は、例えば、この結果構造上に熱酸化及び／又は酸化膜を堆積させることによって形成することができる。
本発明の実施形態は、特定の製造工程、特定のマスクパターンなどに関して説明してきたが、本発明の開示を考慮すれば当業者には理解されるように、本発明の教示の恩恵を依然として受けながら、他の工程、工程シーケンス、マスクパターンなどを利用することもできる。例えば、ガードリング及び表面電荷補償領域の注入の異なるシーケンスを実現することもできる。さらに、このデバイスの個々の製造工程が、製造するデバイスに依存することもある。したがって、例えば、トランジスタの製造は、ダイオードの製造とは異なる製造ステップを有することもある。したがって、本発明の実施形態は、特定の製造工程だけに限定されるものと解釈すべきではなく、本明細書中で説明するようなエッジ終端構造を提供する製造工程を包含することもできる。
以下の実施例は、本発明の特定の実施形態を示すものであり、本発明の実施形態を限定するものとは解釈すべきではない。
１．５８ｍｍ２の活性面積を有するショットキーダイオードが、本発明の実施形態による接合終端技術を利用して製造された。様々な接合終端構成が、以下の表１において記述されている。表１において、これらのデバイスは、ガードリング（ＧＲ）数と、接合終端延長部（ＪＴＥ）が存在したかどうかと、存在した場合にはそのＪＴＥがどこに配置されていたかと、その電荷補償層（ｐ層）がそのデバイス中に存在したかどうかとによって識別される。１ゾーンＪＴＥについての言及は、１つのドーピングレベルＪＴＥを有するデバイスを意味している。これらのデバイスの様々な物理特性及び電気特性もまた、表１に示されている。表１において、ＢＶは、ブレークダウン電圧を意味し、製造された６枚のウェハのうちの１枚のウェハ上のデバイスについての平均（ＡＶＥ）及び最大（ＭＡＸ）のブレークダウン電圧が示されている。
Figure 0005670308
６枚のウェハは、ウェハ１については約７．１ｅ１５、ウェハ２については約７．７ｅ１５、ウェハ３については約６．２５ｅ１５、ウェハ４については約６．３ｅ１５、ウェハ５については約５．３ｅ１５、及びウェハ６については約５．５ｅ１５のドーピング濃度で製造された。ｐ層デバイスの注入はすべて、フォトレジストマスクを用いて室温で実施された。しかし、他の注入温度も利用することが可能であった。ホウ素がすべてのデバイスについてのドーパントとして使用された。図７Ａ乃至図１２Ｈは、表１に説明する６枚のウェハについての様々な終端タイプを有するデバイスについての分布プロットである。表１から分かるように、この低濃度にドーピングされたｐ層は、この電荷補償層のない同様なガードリングデバイスより優れた改善を実現することができる。
図７Ａ乃至図１２Ｈは、表１のデバイス間におけるブレークダウン電圧分布を示す図である。図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ及び図１２Ａは、６枚の別々のウェハ上に設けられた４重ガードリング終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットである。図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ及び図１２Ｂは、６枚の別々のウェハ上に設けられた６重ガードリング終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットである。図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ及び図１２Ｃは、６枚の別々のウェハ上に設けられた８重ガードリング終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットである。図７Ｄ、図８Ｄ、図９Ｄ、図１０Ｄ、図１１Ｄ及び図１２Ｄは、６枚の別々のウェハ上に設けられた、最後のガードリングにＪＴＥを有する８重ガードリング終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットである。図７Ｅ、図８Ｅ、図９Ｅ、図１０Ｅ、図１１Ｅ及び図１２Ｅは、非特許文献３中で説明された終端構造と同様の、６枚の別々のウェハ上に設けられた、ガードリング及びＪＴＥの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットである。図７Ｆ、図８Ｆ、図９Ｆ、図１０Ｆ、図１１Ｆ及び図１２Ｆは、６枚の別々のウェハ上に設けられた、電荷補償層を伴う１．７５μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットである。図７Ｇ、図８Ｇ、図９Ｇ、図１０Ｇ、図１１Ｇ及び図１２Ｇは、６枚の別々のウェハ上に設けられた、電荷補償層を伴う２．０μｍガードリングの終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットである。図７Ｈ、図８Ｈ、図９Ｈ、図１０Ｈ、図１１Ｈ及び図１２Ｈは、６枚の別々のウェハ上に設けられた、ＪＴＥ終端構造を有するショットキーデバイスについてのブレークダウン電圧の分布プロットである。
図面中及び明細書中において、本発明の典型的な好ましい実施形態が開示されてきており、特定の用語が使用されているが、これらの用語は、一般的な記述的な意味で使用されているにすぎず、限定するためではない。本発明の技術的範囲は、添付の特許請求の範囲に記述されている。

Claims (19)

  1. 炭化ケイ素半導体デバイスのためのエッジ終端構造であって、
    炭化ケイ素ベースの半導体接合を少なくとも部分的に取り囲み、炭化ケイ素層中において複数の間隔をもって配置された同心円のフローティングガードリングと、
    該フローティングガードリング上に設けられた絶縁層と、
    前記フローティングガードリング間で、前記絶縁層に隣接して設けられた炭化ケイ素表面電荷補償領域と
    を備え、
    前記表面電荷補償領域は、１×１０ １２ から７×１０ １２ ｃｍ −２ のドーズ電荷を有し、前記炭化ケイ素層中に０．１μｍから２．０μｍの距離だけ延び、
    前記炭化ケイ素層がｎ型炭化ケイ素層であって前記フローティングガードリング及び前記表面電荷補償領域がｐ型炭化ケイ素であるか、または前記炭化ケイ素層がｐ型炭化ケイ素層であって前記フローティングガードリング及び前記表面電荷補償領域がｎ型炭化ケイ素であるエッジ終端構造。
  2. 前記フローティングガードリングは、前記炭化ケイ素層中に第１の距離だけ延びており、前記表面電荷補償領域は、前記炭化ケイ素層中に第２の距離だけ延びており、前記第２の距離は、前記第１の距離より短い請求項１に記載のエッジ終端構造。
  3. 前記表面電荷補償領域は、前記フローティングガードリングより低濃度にドーピングされている請求項２に記載のエッジ終端構造。
  4. 前記表面電荷補償領域は、隣接するフローティングガードリング間に延在しているが、２つの隣接するフローティングガードリング間に完全には延在していない請求項３に記載のエッジ終端構造。
  5. 前記表面電荷補償領域は、隣接するフローティングガードリング間に完全に延在している請求項３に記載のエッジ終端構造。
  6. 前記表面電荷補償領域は、前記炭化ケイ素層中に注入領域を備えている請求項５に記載のエッジ終端構造。
  7. 前記表面電荷補償領域は、複数の表面電荷補償領域を備えている請求項６に記載のエッジ終端構造。
  8. 前記表面電荷補償領域は、前記炭化ケイ素層上に設けられた第２の炭化ケイ素層を備えている請求項１に記載のエッジ終端構造。
  9. 前記表面電荷補償領域は、前記絶縁層に隣接する前記表面電荷補償領域の表面が、前記絶縁層の表面電荷によって部分的に空乏化し、逆バイアスが前記デバイスに印加されたときに完全に空乏化するようなドーパント濃度を有する請求項１に記載のエッジ終端構造。
  10. 前記表面電荷補償領域は、２つの隣接するフローティングガードリングの間に完全には延在せず、前記表面電荷補償領域と前記２つの隣接するフローティングガードリングのうちの一方との間に０．１μｍから２．０μｍのギャップが設けられている請求項１に記載のエッジ終端構造。
  11. 前記フローティングガードリングは、前記炭化ケイ素層中に０．１μｍから２．０μｍだけ延びている請求項１に記載のエッジ終端構造。
  12. 前記フローティングガードリングは、０．１μｍから１０μｍの間隔を有する請求項１に記載のエッジ終端構造。
  13. 前記フローティングガードリングは、前記デバイスの前記半導体接合から２μｍから１ｍｍの距離だけ延びている請求項１に記載のエッジ終端構造。
  14. 前記フローティングガードリングは、１×１０１８ｃｍ−３から１×１０２０ｃｍ−３のドーパント濃度を有している請求項１に記載のエッジ終端構造。
  15. 炭化ケイ素半導体デバイスのためのエッジ終端構造の製造方法であって、
    炭化ケイ素ベースの半導体接合の少なくとも一部分を取り囲み、炭化ケイ素層中において複数の間隔をもって配置された同心円のフローティングガードリングを形成するステップと、
    前記フローティングガードリング上に絶縁層を形成するステップと、
    前記フローティングガードリング間で、前記絶縁層と隣接して炭化ケイ素表面電荷補償領域を形成するステップと
    を有し、
    前記表面電荷補償領域は、１×１０ １２ から７×１０ １２ ｃｍ −２ のドーズ電荷を有し、前記炭化ケイ素層中に０．１μｍから２．０μｍの距離だけ延び、
    前記炭化ケイ素層がｎ型炭化ケイ素層であって前記フローティングガードリング及び前記表面電荷補償領域がｐ型炭化ケイ素であるか、または前記炭化ケイ素層がｐ型炭化ケイ素層であって前記フローティングガードリング及び前記表面電荷補償領域がｎ型炭化ケイ素であるエッジ終端構造の製造方法。
  16. 炭化ケイ素半導体デバイスのためのエッジ終端構造であって、
    炭化ケイ素ベースの半導体接合の少なくとも一部分を取り囲み、炭化ケイ素層中において複数の間隔をもって配置された同心円のフローティングガードリングと、
    前記フローティングガードリング上に設けられた絶縁層と、
    前記フローティングガードリングの領域中において、前記絶縁層と前記炭化ケイ素層の間の境界面における電荷の効果を中和する手段と
    を備え、
    前記中和する手段は、１×１０ １２ から７×１０ １２ ｃｍ −２ のドーズ電荷を有し、前記炭化ケイ素層中に０．１μｍから２．０μｍの距離だけ延び、
    前記炭化ケイ素層がｎ型炭化ケイ素層であって前記フローティングガードリング及び前記中和する手段がｐ型炭化ケイ素であるか、または前記炭化ケイ素層がｐ型炭化ケイ素層であって前記フローティングガードリング及び前記中和する手段がｎ型炭化ケイ素であるエッジ終端構造。
  17. 前記中和する手段は、ブロッキング電圧が前記デバイスに印加されないときに隣接するフローティングガードリングを接続し、前記ブロッキング電圧が前記デバイスに印加されたときに隣接するフローティングガードリングを分離する手段を備えている請求項１６に記載のエッジ終端構造。
  18. 前記中和する手段は、隣接するフローティングガードリング間の表面電荷補償領域を備えている請求項１７に記載のエッジ終端構造。
  19. 前記表面電荷補償領域中の電荷量は、該表面電荷補償領域が、前記デバイスのブロッキング電圧より低い電圧において空乏化する程度に少ない請求項１８に記載のエッジ終端構造。
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9515135B2 (en) * 2003-01-15 2016-12-06 Cree, Inc. Edge termination structures for silicon carbide devices
US7026650B2 (en) 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
US7364978B2 (en) * 2003-04-25 2008-04-29 Sumitomo Electric Industries, Ltd. Method of fabricating semiconductor device
US8901699B2 (en) * 2005-05-11 2014-12-02 Cree, Inc. Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection
CN101258608B (zh) * 2005-09-08 2010-05-19 三菱电机株式会社 半导体装置以及半导体装置的制造方法
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US7728402B2 (en) * 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
EP2052414B1 (en) 2006-08-17 2016-03-30 Cree, Inc. High power insulated gate bipolar transistors
US7955929B2 (en) * 2007-01-10 2011-06-07 Freescale Semiconductor, Inc. Method of forming a semiconductor device having an active area and a termination area
US8835987B2 (en) * 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US8866150B2 (en) * 2007-05-31 2014-10-21 Cree, Inc. Silicon carbide power devices including P-type epitaxial layers and direct ohmic contacts
US7687825B2 (en) * 2007-09-18 2010-03-30 Cree, Inc. Insulated gate bipolar conduction transistors (IBCTS) and related methods of fabrication
US8110888B2 (en) * 2007-09-18 2012-02-07 Microsemi Corporation Edge termination for high voltage semiconductor device
US9640609B2 (en) * 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US8097919B2 (en) * 2008-08-11 2012-01-17 Cree, Inc. Mesa termination structures for power semiconductor devices including mesa step buffers
US7759186B2 (en) * 2008-09-03 2010-07-20 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating junction termination extension with formation of photosensitive dopant mask to control doping profile and lateral width for high-voltage electronic devices
US7825487B2 (en) * 2008-09-30 2010-11-02 Northrop Grumman Systems Corporation Guard ring structures and method of fabricating thereof
US8106487B2 (en) 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8637386B2 (en) * 2009-05-12 2014-01-28 Cree, Inc. Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same
US8629509B2 (en) * 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8541787B2 (en) * 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
DE112010005547T5 (de) 2010-05-10 2013-03-07 Hitachi, Ltd. Halbleiterbauelement
US8803277B2 (en) * 2011-02-10 2014-08-12 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
CN103155152B (zh) * 2011-03-28 2015-07-01 丰田自动车株式会社 纵型半导体装置
US9318623B2 (en) * 2011-04-05 2016-04-19 Cree, Inc. Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
JP2013030618A (ja) 2011-07-28 2013-02-07 Rohm Co Ltd 半導体装置
CN103918079B (zh) 2011-09-11 2017-10-31 科锐 包括具有改进布局的晶体管的高电流密度功率模块
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
DE112012006039B4 (de) * 2012-03-16 2021-07-01 Mitsubishi Electric Corp. Verfahren zum herstellen eines halbleiterbauteils
EP2850660A1 (en) * 2012-05-17 2015-03-25 General Electric Company Semiconductor device with junction termination extension
US8901639B2 (en) 2012-07-26 2014-12-02 Cree, Inc. Monolithic bidirectional silicon carbide switching devices
US9006748B2 (en) 2012-12-03 2015-04-14 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing same
JP6242633B2 (ja) 2013-09-03 2017-12-06 株式会社東芝 半導体装置
EP3046149B1 (en) 2013-09-09 2019-08-21 Hitachi, Ltd. Semiconductor device, method for manufacturing same, power conversion apparatus, three-phase motor system, automobile, and rail vehicle
WO2015040675A1 (ja) * 2013-09-17 2015-03-26 株式会社日立製作所 半導体装置、電力変換装置、鉄道車両、および半導体装置の製造方法
JP2015126193A (ja) * 2013-12-27 2015-07-06 株式会社豊田中央研究所 縦型半導体装置
CN103824760B (zh) * 2014-01-30 2017-04-26 株洲南车时代电气股份有限公司 一种碳化硅功率器件结终端的制造方法
DE112014006630T5 (de) 2014-04-30 2017-02-09 Mitsubishi Electric Corporation Siliziumcarbidhalbleiterbauteil
WO2016043247A1 (ja) 2014-09-17 2016-03-24 富士電機株式会社 半導体装置
EP3012870A1 (en) 2014-10-20 2016-04-27 ABB Technology AG Edge termination for high voltage semiconductor devices
US10424642B2 (en) 2015-09-09 2019-09-24 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
US9818862B2 (en) 2016-01-05 2017-11-14 Nxp Usa, Inc. Semiconductor device with floating field plates
US9691752B1 (en) * 2016-04-11 2017-06-27 United Microelectronics Corp. Semiconductor device for electrostatic discharge protection and method of forming the same
KR102550521B1 (ko) 2016-10-21 2023-06-30 한국전기연구원 실리콘 카바이드 반도체 소자의 제조방법
CN110603645B (zh) 2017-05-08 2023-09-19 罗姆股份有限公司 半导体装置
US20210273090A1 (en) * 2020-03-02 2021-09-02 Cree, Inc. Semiconductor die with improved edge termination
TWI743818B (zh) * 2020-06-02 2021-10-21 台灣半導體股份有限公司 具有多保護環結構之蕭特基二極體
KR102372131B1 (ko) 2020-11-27 2022-03-08 재단법인 부산테크노파크 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법
US12009389B2 (en) * 2021-11-30 2024-06-11 Wolfspeed, Inc. Edge termination for power semiconductor devices and related fabrication methods

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL107889C (ja) 1958-08-26
NL230892A (ja) 1958-08-27
BE760009A (fr) 1969-12-10 1971-05-17 Western Electric Co Oscillateur a haute frequence
US4096622A (en) 1975-07-31 1978-06-27 General Motors Corporation Ion implanted Schottky barrier diode
US4329699A (en) 1979-03-26 1982-05-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
JPS56124273A (en) * 1980-03-04 1981-09-29 Semiconductor Res Found Semiconductor device
JPS57211752A (en) 1981-06-24 1982-12-25 Hitachi Ltd Semiconductor device
CA1189634A (en) 1981-09-11 1985-06-25 Yoshihito Amemiya Low-loss and high-speed diodes
JPS58148469A (ja) 1982-02-27 1983-09-03 Nippon Telegr & Teleph Corp <Ntt> シヨツトキダイオ−ド
JPS58140139A (ja) 1982-02-16 1983-08-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US4638551A (en) 1982-09-24 1987-01-27 General Instrument Corporation Schottky barrier device and method of manufacture
US4816879A (en) 1982-12-08 1989-03-28 North American Philips Corporation, Signetics Division Schottky-type rectifier having controllable barrier height
GB2134705B (en) * 1983-01-28 1985-12-24 Philips Electronic Associated Semiconductor devices
JPS59232467A (ja) 1983-06-16 1984-12-27 Toshiba Corp ガ−ドリング付きシヨツトキ−バリヤ−ダイオ−ド
US4762806A (en) 1983-12-23 1988-08-09 Sharp Kabushiki Kaisha Process for producing a SiC semiconductor device
AU576594B2 (en) 1984-06-15 1988-09-01 Kanegafuchi Kagaku Kogyo Kabushiki Kaisha Heat-resistant thin film photoelectric converter
JPS61137368A (ja) * 1984-12-10 1986-06-25 Hitachi Ltd 半導体装置
US4742377A (en) 1985-02-21 1988-05-03 General Instrument Corporation Schottky barrier device with doped composite guard ring
US4738937A (en) 1985-10-22 1988-04-19 Hughes Aircraft Company Method of making ohmic contact structure
JPS62279672A (ja) 1986-05-28 1987-12-04 Kanegafuchi Chem Ind Co Ltd 半導体装置
US4907040A (en) 1986-09-17 1990-03-06 Konishiroku Photo Industry Co., Ltd. Thin film Schottky barrier device
JPH0671074B2 (ja) 1986-11-25 1994-09-07 日本電気株式会社 半導体装置
US4901120A (en) 1987-06-10 1990-02-13 Unitrode Corporation Structure for fast-recovery bipolar devices
US4866005A (en) 1987-10-26 1989-09-12 North Carolina State University Sublimation of silicon carbide to produce large, device quality single crystals of silicon carbide
US4875083A (en) 1987-10-26 1989-10-17 North Carolina State University Metal-insulator-semiconductor capacitor formed on silicon carbide
US5270252A (en) 1988-10-25 1993-12-14 United States Of America As Represented By The Secretary Of The Navy Method of forming platinum and platinum silicide schottky contacts on beta-silicon carbide
US4918497A (en) 1988-12-14 1990-04-17 Cree Research, Inc. Blue light emitting diode formed in silicon carbide
JP3221673B2 (ja) 1989-11-01 2001-10-22 新電元工業株式会社 高耐圧半導体装置
HUT70901A (en) * 1992-01-16 1995-11-28 Univ Cincinnati Electrical heating element, related composites, and composition and method for producing such products using dieless micropyretic synthesis
JPH0750420A (ja) 1994-03-31 1995-02-21 Semiconductor Energy Lab Co Ltd 絶縁ゲート型電界効果トランジスタの製造方法
US5565384A (en) 1994-04-28 1996-10-15 Texas Instruments Inc Self-aligned via using low permittivity dielectric
JPH088242A (ja) 1994-06-17 1996-01-12 Toshiba Chem Corp 半導体装置
TW286435B (ja) 1994-07-27 1996-09-21 Siemens Ag
JPH0897441A (ja) 1994-09-26 1996-04-12 Fuji Electric Co Ltd 炭化けい素ショットキーダイオードの製造方法
JP3581447B2 (ja) * 1995-08-22 2004-10-27 三菱電機株式会社 高耐圧半導体装置
US5967795A (en) 1995-08-30 1999-10-19 Asea Brown Boveri Ab SiC semiconductor device comprising a pn junction with a voltage absorbing edge
US5932394A (en) * 1996-03-14 1999-08-03 Agfa-Gevaert N.V. Producing a lithographic printing plate by sequentially exposing a thermo-sensitive imaging element by a set of radiation beams
JP3147331B2 (ja) 1996-04-02 2001-03-19 株式会社ワコール 補整機能を備えた股部を有する衣類
DE19616605C2 (de) 1996-04-25 1998-03-26 Siemens Ag Schottkydiodenanordnung und Verfahren zur Herstellung
US6002159A (en) 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
US5801836A (en) 1996-07-16 1998-09-01 Abb Research Ltd. Depletion region stopper for PN junction in silicon carbide
SE9700156D0 (sv) 1997-01-21 1997-01-21 Abb Research Ltd Junction termination for Si C Schottky diode
CN1131548C (zh) 1997-04-04 2003-12-17 松下电器产业株式会社 半导体装置
SE9702220D0 (sv) 1997-06-11 1997-06-11 Abb Research Ltd A semiconductor device with a junction termination and a method for production thereof
US5932894A (en) 1997-06-26 1999-08-03 Abb Research Ltd. SiC semiconductor device comprising a pn junction
JPH1187331A (ja) 1997-09-01 1999-03-30 Matsushita Electron Corp 半導体装置の製造方法
US6972436B2 (en) * 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
SE9802909L (sv) 1998-08-31 1999-10-13 Abb Research Ltd Metod för framställning av en pn-övergång för en halvledaranordning av SiC samt en halvledaranordning av SiC med pn-övergång
EP1064684A1 (de) 1999-01-15 2001-01-03 Infineon Technologies AG Randabschluss für ein halbleiterbauelement, schottky-diode mit einem randabschluss und verfahren zur herstellung einer schottky-diode
US6313482B1 (en) 1999-05-17 2001-11-06 North Carolina State University Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein
US6242784B1 (en) * 1999-06-28 2001-06-05 Intersil Corporation Edge termination for silicon power devices
GB2355110A (en) 1999-08-11 2001-04-11 Mitel Semiconductor Ltd High voltage semiconductor device termination structure
FR2803103B1 (fr) 1999-12-24 2003-08-29 St Microelectronics Sa Diode schottky sur substrat de carbure de silicium
US6686616B1 (en) 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
US6573128B1 (en) 2000-11-28 2003-06-03 Cree, Inc. Epitaxial edge termination for silicon carbide Schottky devices and methods of fabricating silicon carbide devices incorporating same
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
FR2837322B1 (fr) * 2002-03-14 2005-02-04 Commissariat Energie Atomique DIODE SCHOTTKY DE PUISSANCE A SUBSTRAT SiCOI, ET PROCEDE DE REALISATION D'UN TELLE DIODE
US7026650B2 (en) 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
WO2004066391A1 (ja) 2003-01-20 2004-08-05 Mitsubishi Denki Kabushiki Kaisha 半導体装置

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