JPWO2014057700A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

活性領域（１２）の外周縁部から半導体基板（１１）の外周縁部に向けて、活性領域（１２）を囲繞するように電界緩和層（１３）を形成する。電界緩和層（１３）は、複数のＰ型不純物層（２１〜２５）を備える。各Ｐ型不純物層（２１〜２５）は、Ｐ型注入層（２１ａ〜２５ａ）と、Ｐ型注入層（２１ａ〜２５ａ）を囲繞するように形成され、Ｐ型注入層（２１ａ〜２５ａ）よりもＰ型不純物の濃度が低いＰ型拡散層（２１ｂ〜２５ｂ）とを備える。第１のＰ型注入層（２１ａ）は、活性領域（１２）に接するか、または一部分が重なって形成される。各Ｐ型拡散層（２１ｂ〜２５ｂ）は、第１のＰ型拡散層（２１ｂ）と第２のＰ型拡散層（２２ｂ）とが接するか、またはオーバーラップする程度の広がりを有するように形成される。Ｐ型注入層（２１ａ〜２５ａ）同士の間隔（ｓ２〜ｓ５）は、活性領域（１２）から半導体基板（１１）の外周縁部に向かうに従って大きくなる。

Description

本発明は、半導体装置およびその製造方法に関し、より詳細には、キロボルト単位以上の耐圧を有するパワーエレクトロニクス用半導体装置として好適な半導体装置およびその製造方法に関する。
パワーエレクトロニクスに用いられる半導体装置（以下「パワー半導体デバイス」という場合がある）、特に耐圧が１００ボルト以上の半導体装置としては、ダイオード、金属−酸化膜−半導体電界効果型トランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor；略称：ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；略称：ＩＧＢＴ）が挙げられる。これらの半導体装置には、耐圧性を保持するための終端構造が設けられる。
たとえば、半導体基板の厚み方向一方側の表面（以下「基板表面」という場合がある）に対して垂直に電流を流す半導体装置（以下「縦型デバイス」という場合がある）では、能動素子として機能する領域（以下「活性領域」という場合がある）を取り囲むように終端構造が設けられる。
終端構造の機能は、活性領域と半導体装置の端部との間の基板表面に発生する高電圧を保持することである。半導体装置の高耐圧性は、終端構造を設けることによって、初めて実現される。
半導体装置の耐圧としては、ダイオードの逆方向耐圧、およびトランジスタのオフ耐圧がある。いずれの場合も、電流を遮断できる、すなわち電流を流さない上限の電圧として定義される。
半導体装置が電流を遮断している状態では、半導体基板の内部には空乏層が広がっている。この空乏層によって、高電圧を保持することができる。耐圧を超えて電圧を印加すると、半導体基板の内部の電界集中部でアバランシェ降伏が生じる。これによって、空乏層が破れ、短絡電流が流れる。
たとえば、低濃度Ｎ型半導体基板と高濃度Ｐ型注入層とによって構成されるＰＮ接合ダイオード（以下「ＰＩＮダイオード」という場合がある）の場合、オフ時において、空乏層は、ほとんど低濃度Ｎ型半導体基板に広がっている。この空乏層によって高電圧が保持される。耐圧は、高濃度Ｐ型注入層の端部、具体的には外縁部における電界集中によって制限される。
そこで、高濃度Ｐ型注入層の端部に隣接して、低濃度Ｐ型注入層を形成すると、空乏層が低濃度Ｎ型半導体基板と低濃度Ｐ型注入層との両方に広がる。これによって、高濃度Ｐ型注入層の端部の電界が緩和され、耐圧が高められる。
この低濃度Ｐ型注入層は、リサーフ（Reduced Surface Field；略称：ＲＥＳＵＲＦ）層、または、ＪＴＥ（Junction Termination Extension）層と呼称される。また、このような終端構造は、リサーフ構造と呼称される。
リサーフ構造では、リサーフ層にも空乏層が広がる。高耐圧性を得るためには、所望の電圧でリサーフ層が最表面までほぼ完全に空乏化することが望ましい。その条件は、リサーフ層の注入量、たとえばドーズ量または注入面密度で規定される。
リサーフ層全体の注入量が単一である場合、最適な注入量は、半導体基板の不純物濃度に依存せず、半導体基板を構成する半導体材料で決まる。たとえば、シリコン（Ｓｉ）では、最適な注入量は、約１×１０１２ｃｍ−２である。ポリタイプ４Ｈの炭化珪素（ＳｉＣ）では、最適な注入量は、約１×１０１３ｃｍ−２である。これらの最適な注入量の値は、注入された不純物の活性化率が１００％である場合の値である。これらの最適な注入量の値は、リサーフ条件と呼ばれる。
リサーフ構造には以下の問題がある。リサーフ構造では、高耐圧性を得るために、リサーフ層の外縁部にも電界が集中してしまう。その結果、高耐圧化は、リサーフ層の外縁部でのアバランシェ降伏によって制限される。すなわち、リサーフ構造による高耐圧化には限界がある。
この問題は、たとえば、リサーフ層の注入量を、半導体基板の外側に向かうに従って漸減させることによって回避される（たとえば、非特許文献１および特許文献１参照）。このようにリサーフ層の注入量が漸減する構造にすることによって、電界集中点が無数の箇所に分散され、半導体内部の最大電界が大幅に低減される。このようなリサーフ層の構造は、ＶＬＤ（Variation of Lateral Doping）構造と呼称される。
また、半導体基板の外側に向かうに従って段階的にリサーフ層の注入量を下げたリサーフ構造がある（たとえば、特許文献２および特許文献３参照）。このリサーフ構造を用いることによって、非特許文献１または特許文献１に開示されるＶＬＤ構造のリサーフ層を用いる場合に近い効果を得ることができる。
具体的に述べると、特許文献２または特許文献３に開示されるリサーフ構造の場合、高濃度Ｐ型注入層の外縁部、異なる注入量を有するリサーフ層の境界部、およびリサーフ層の最外縁部に電界が集中する。したがって、特許文献２または特許文献３に開示されるリサーフ構造による電界緩和の効果は、非特許文献１または特許文献１に開示されるＶＬＤ構造のリサーフ層を用いる場合に比べて劣る。しかし、特許文献２または特許文献３に開示されるリサーフ構造は、全体が単一の注入量のリサーフ層に比べると、電界集中点が分散される分、半導体基板の内部の最大電界は低減される。
特開昭６１−８４８３０号公報 特許第３９９７５５１号公報 特表２０００−５１６７６７号公報
以上に述べたように、非特許文献１および特許文献１〜３に開示される従来技術のリサーフ構造は、リサーフ層の注入量が半導体基板の外周端部に向かうに従って減少する構造であり、高耐圧化に有効である。
しかし、従来技術のリサーフ構造には、高耐圧が得られる注入量（以下「最適注入量」という場合がある）のマージンが狭いという問題がある。最適注入量のマージンが狭いと、製造プロセスのばらつきの影響を受けやすく、製造された製品における注入量が最適注入量を外れやすい。
注入量が最適注入量を外れた製品には、以下の問題がある。注入量が最適注入量よりも小さいと、所望の電圧に達する前にリサーフ層が完全に空乏化してしまい、活性領域の外縁部で著しい電界集中が生じ、アバランシェ降伏が生じる。また、注入量が最適注入量よりも大きいと、リサーフ層の内側、すなわち活性領域寄りの領域が、最表面まで空乏化せず、基板表面に発生する高電圧を保持する領域が狭くなり、耐圧が低下する。したがって、注入量が最適注入量を外れた製品は、不良品となってしまう。
このように最適注入量のマージンが狭いと、製造プロセスのばらつきの影響を受けやすく、注入量が最適注入量を外れやすいので、歩留まりの低下、すなわち良品率の低下を招きやすい。
本発明の目的は、製造プロセスのばらつきによる影響を受けにくく、比較的高い歩留まりで製造することができる半導体装置およびその製造方法を提供することである。
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の厚み方向一方側の表面部内に、前記半導体基板の外周縁部から離隔して形成される第２導電型の活性領域と、前記半導体基板の厚み方向一方側の表面部内に、前記活性領域の外周縁部から前記半導体基板の外周縁部に向けて、前記活性領域を囲繞するように環状に形成される電界緩和層とを備え、前記電界緩和層は、互いに間隔をあけて、前記活性領域を囲繞するように形成され、第２導電型の不純物を含有する複数の高濃度不純物層と、各前記高濃度不純物層を囲繞するように形成され、前記高濃度不純物層よりも低い濃度で前記第２導電型の不純物を含有する複数の低濃度不純物層とを備え、前記高濃度不純物層のうち、前記電界緩和層の径方向において最も内側に形成される最内側高濃度不純物層は、前記活性領域に接するか、または一部分が重なって形成され、前記最内側高濃度不純物層を囲繞する前記低濃度不純物層は、前記最内側高濃度不純物層よりも前記径方向の外側に形成される他の前記高濃度不純物層を囲繞する前記低濃度不純物層の少なくとも１つと繋がって形成され、前記高濃度不純物層同士の間隔は、前記活性領域から前記半導体基板の外周縁部に向かうに従って大きくなることを特徴とする。
本発明の半導体装置の製造方法は、第１導電型の半導体基板と、前記半導体基板の厚み方向一方側の表面部に、前記半導体基板の外周縁部から離隔して形成される第２導電型の活性領域と、前記活性領域の外周縁部から前記半導体基板の外周縁部に向けて、前記活性領域を囲繞するように環状に形成される電界緩和層とを備える半導体装置の製造方法であって、前記半導体基板の厚み方向一方側の表面部上に、前記活性領域が形成される領域に対応する部分を囲繞する複数の開口部が、径方向に互いに間隔をあけて形成された注入マスクを形成するマスク形成工程と、前記注入マスクを介して、前記半導体基板に前記第２導電型の不純物をイオン注入することによって、高濃度不純物層を形成するイオン注入工程と、前記第２導電型の不純物がイオン注入された前記半導体基板を熱処理することによって、前記高濃度不純物層を囲繞する低濃度不純物層を形成する熱処理工程とを備え、前記マスク形成工程では、前記径方向における前記開口部同士の間隔が、前記活性領域が形成される領域に対応する部分から前記半導体基板の外周縁部に対応する部分に向かうに従って大きくなるように、前記注入マスクを形成し、前記熱処理工程を終えた時点で、前記高濃度不純物層のうち、前記電界緩和層の径方向において最も内側に形成される最内側高濃度不純物層は、前記活性領域に接するか、または一部分が重なって形成され、前記最内側高濃度不純物層を囲繞する前記低濃度不純物層は、前記最内側高濃度不純物層よりも前記径方向の外側に形成される他の前記高濃度不純物層を囲繞する前記低濃度不純物層の少なくとも１つと繋がって形成されることを特徴とする。
本発明の半導体装置によれば、第１導電型の半導体基板の厚み方向一方側の表面部内に、半導体基板の外周縁部から離隔して、第２導電型の活性領域が形成される。この活性領域の外周縁部から半導体基板の外周縁部に向けて、活性領域を囲繞するように環状の電界緩和層が形成される。電界緩和層は、互いに間隔をあけて活性領域を囲繞するように形成される複数の高濃度不純物層と、各高濃度不純物層を囲繞するように形成される複数の低濃度不純物層とを備える。低濃度不純物層は、高濃度不純物層よりも第２導電型の不純物の濃度が低い。電界緩和層の径方向において最も内側に形成される最内側高濃度不純物層は、活性領域に接するか、または一部分が重なって形成される。最内側高濃度不純物層を囲繞する低濃度不純物層は、最内側高濃度不純物層よりも径方向の外側に形成される他の高濃度不純物層を囲繞する低濃度不純物層の少なくとも１つと繋がって形成される。高濃度不純物層同士の間隔は、活性領域から半導体基板の外周縁部に向かうに従って大きくなる。
この構成によって、高濃度不純物層および低濃度不純物層を形成するときに、比較的高い耐圧を有する半導体装置を実現可能な第２導電型の不純物の注入量のマージンを比較的広くすることができる。これによって、製造プロセスのばらつきによる影響を受けにくく、比較的高い歩留まりで製造することができる半導体装置を実現することができる。
本発明の半導体装置の製造方法によれば、マスク形成工程において、半導体基板の厚み方向一方側の表面部上に、注入マスクが形成される。注入マスクには、活性領域が形成される領域に対応する部分を囲繞する複数の開口部が、径方向に互いに間隔をあけて形成される。この注入マスクを介して、イオン注入工程において、半導体基板に第２導電型の不純物がイオン注入され、高濃度不純物層が形成される。この第２導電型の不純物がイオン注入された半導体基板が、熱処理工程で熱処理されて、高濃度不純物層を囲繞する低濃度不純物層が形成される。これによって、高濃度不純物層と低濃度不純物層とを備える電界緩和層が、活性領域の外周縁部から半導体基板の外周縁部に向けて、活性領域を囲繞するように環状に形成される。熱処理工程を終えた時点で、高濃度不純物層のうち、電界緩和層の径方向において最も内側に形成される最内側高濃度不純物層は、活性領域に接するか、または一部分が重なって形成される。最内側高濃度不純物層を囲繞する低濃度不純物層は、最内側高濃度不純物層よりも径方向の外側に形成される他の高濃度不純物層を囲繞する低濃度不純物層の少なくとも１つと繋がって形成される。このような電界緩和層によって、比較的高い耐圧を有する半導体装置を実現することができる。
マスク形成工程では、径方向における開口部同士の間隔が、活性領域が形成される領域に対応する部分から半導体基板の外周縁部に対応する部分に向かうに従って大きくなるように、注入マスクが形成される。これによって、比較的高い耐圧を有する半導体装置を実現可能な第２導電型の不純物の注入量のマージンを比較的広くすることができる。したがって、製造プロセスのばらつきによる影響を抑え、比較的高い耐圧を有する半導体装置を、比較的高い歩留まりで製造することができる。
また、低濃度不純物層は、高濃度不純物層を形成するためのイオン注入後に熱処理を行うことによって形成されるので、低濃度不純物層を形成するためにイオン注入を行う必要がない。また、比較的高い耐圧を実現するために、イオン注入後に長時間の熱処理を行う必要がない。したがって、前述のように比較的高い耐圧を実現することができる電界緩和層を、容易に形成することができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の第１の実施の形態の半導体装置１の構成を示す平面図である。 図１の切断面線ＩＩ−ＩＩから見た断面図である。 本発明の第１の実施の形態における半導体装置１の電界緩和層１３の部分を拡大して示す断面図である。 レジストマスクＲＭ１を用いてイオン注入を行っている状態を示す断面図である。 電界緩和層１３の形成が終了した段階の状態を示す断面図である。 本発明の第１の実施の形態の半導体装置１におけるアクセプタイオン注入量の平面方向分布を示すグラフである。 本発明の第１の実施の形態の半導体装置１における耐圧のセット数依存性に関するシミュレーション結果を示すグラフである。 本発明の第１の実施の形態の半導体装置１における電界のセット数依存性に関するシミュレーション結果を示すグラフである。 本発明の第１の実施の形態の半導体装置１における耐圧の注入量依存性に関するシミュレーション結果を示すグラフである。 本発明の第１の実施の形態における半導体装置１の表面アクセプタ濃度の平面方向分布を示すグラフである。 本発明の第１の実施の形態の半導体装置１における電界分布のシミュレーション結果を示すグラフである。 本発明の第１の実施の形態の半導体装置１における注入量のマージンに関するシミュレーション結果を示すグラフである。 本発明の第１の実施の形態の半導体装置１における注入量のマージンに関するシミュレーション結果を示すグラフである。 従来技術の半導体装置における基板表面の空乏層分布に関するシミュレーション結果を示す画像である。 本発明の第１の実施の形態の半導体装置１における基板表面の空乏層分布に関するシミュレーション結果を示す画像である。 パッシベーション膜表面の最大電界に関するシミュレーション結果を示すグラフである。 従来技術の半導体装置における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。 従来技術の半導体装置における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。 従来技術の半導体装置における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。 本発明の第１の実施の形態の半導体装置１における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。 本発明の第１の実施の形態の半導体装置１における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。 本発明の第１の実施の形態の半導体装置１における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。 パッシベーション膜表面の最大電界に関するシミュレーション結果を示すグラフである。 本発明の第２の実施の形態における半導体装置２の構成を示す平面図および断面図である。 レジストマスクＲＭ２を用いてイオン注入を行っている状態を示す図である。 電界緩和層７０の形成が終了した段階の状態を示す平面図および断面図である。 本発明の第２の実施の形態の半導体装置２における耐圧の注入量依存性に関するシミュレーション結果を示すグラフである。 本発明の第２の実施の形態の半導体装置２における注入量のマージンに関するシミュレーション結果を示すグラフである。 本発明の第３の実施の形態における半導体装置３の構成を示す断面図である。 本発明の第３の実施の形態の半導体装置３を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。 本発明の第３の実施の形態の半導体装置３を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。 本発明の第４の実施の形態における半導体装置４の構成を示す平面図および断面図である。 本発明の第４の実施の形態の半導体装置４を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。 本発明の第４の実施の形態の変形例における半導体装置５の構成を示す平面図および断面図である。 本発明の第４の実施の形態の変形例における半導体装置５を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。 レジストマスクＲＭ３を用いてイオン注入を行っている状態を示す断面図である。 レジストマスクＲＭ３を等方的にエッチングして、レジストマスクＲＭ４を形成した状態を示す断面図である。 レジストマスクＲＭ４を用いてイオン注入を行っている状態を示す断面図である。 レジストマスクＲＭ４を用いてイオン注入を行っている状態を示す断面図である。 レジストマスクＲＭ４を用いてイオン注入を行っている状態を示す断面図である。 半導体装置の他の例を示す断面図である。 半導体装置の他の例を示す断面図である。 定格電圧と電界緩和層の幅との関係を示すグラフである。 本発明の半導体装置の他の例を示す断面図である。
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態の半導体装置１の構成を示す平面図である。本実施の形態では、半導体装置１を縦型のダイオードに適用した場合の構成であるＰＩＮダイオードの構成を示している。図２は、図１の切断面線ＩＩ−ＩＩから見た断面図である。
半導体装置１は、図１および図２に示すように、半導体基板１１と、活性領域１２と、電界緩和層１３と、ストッパ層１４と、アノード電極１５と、カソード層１６と、カソード電極１７とを備える。半導体基板１１、ストッパ層１４およびカソード層１６は、Ｎ型の導電性を有する。活性領域１２および電界緩和層１３は、Ｐ型の導電性を有する。Ｎ型は第１導電型に相当し、Ｐ型は第２導電型に相当する。
半導体基板１１は、Ｎ型の半導体基板である。半導体基板１１は、比較的低い濃度でＮ型不純物を含有する。以下の説明では、Ｎ型不純物が比較的低い濃度であることを「Ｎ−」と記載する場合がある。図１は、半導体装置１を半導体基板１１の厚み方向一方側から見た平面図に相当する。半導体基板１１は、厚み方向一方側から見て、矩形状、具体的には正方形状である。
活性領域１２は、半導体基板１１の厚み方向一方側の表面部内に、半導体基板１１の外周縁部から離隔して形成される。具体的には、活性領域１２は、半導体基板１１の厚み方向一方側の表面部の中央部に形成される。活性領域１２は、半導体基板１１の厚み方向一方側から見て、略正方形状、具体的には四隅部が９０°の円弧形の曲線で構成される正方形状に形成される。活性領域１２は、比較的高い濃度でＰ型不純物を含有するＰ型不純物層で構成される。
電界緩和層１３は、半導体基板１１の厚み方向一方側の表面部内に、活性領域１２の外周縁部から半導体基板１１の外周縁部に向けて形成される。電界緩和層１３は、半導体基板１１の厚み方向一方側から見て、活性領域１２を囲繞するように環状に形成される。以下の説明では、電界緩和層１３の径方向を、単に「径方向」といい、電界緩和層１３の周方向を、単に「周方向」という場合がある。
電界緩和層１３は、複数のＰ型不純物層２１，２２，２３，２４，２５を備える。複数のＰ型不純物層２１，２２，２３，２４，２５は、それぞれ、半導体基板１１の厚み方向一方側から見て環状に形成され、径方向に並んで配置される。各Ｐ型不純物層２１，２２，２３，２４，２５は、半導体基板１１の厚み方向一方側から見て、略正方形の環状、具体的には四隅部が９０°円弧形の曲線で構成される正方形の環状に形成される。
ストッパ層１４は、半導体基板１１の厚み方向一方側の表面部内のうち、半導体基板１１の外周縁部に、電界緩和層１３から離隔して形成される。ストッパ層１４は、比較的高い濃度でＮ型不純物を含有するＮ型不純物層で構成される。
径方向において活性領域１２の外側の、電界緩和層１３からストッパ層１４までの構造が、終端構造となる。換言すれば、終端構造は、電界緩和層１３とストッパ層１４とを含む。
アノード電極１５は、活性領域１２の厚み方向一方側の表面部上に設けられる。アノード電極１５は、活性領域１２の厚み方向一方側の表面部の一部分、具体的には中央部に形成される。アノード電極１５は、半導体基板１１の厚み方向一方側から見て、活性領域１２よりも小さい略正方形状、具体的には、四隅部が９０°円弧形の曲線で構成される正方形状である。
カソード層１６は、活性領域１２が形成される側とは反対側の半導体基板１１の表面部内、すなわち半導体基板１１の厚み方向他方側の表面部（以下「基板裏面」という場合がある）内に形成される。カソード層１６は、基板裏面全体にわたって形成される。カソード層１６は、比較的高い濃度でＮ型不純物を含有するＮ型不純物層で構成される。
カソード電極１７は、カソード層１６の厚み方向他方側の表面部上に設けられる。カソード電極１７は、カソード層１６の厚み方向他方側の表面部全体にわたって設けられる。
以上のような構成の半導体装置１において、活性領域１２と接触するアノード電極１５と、基板裏面のカソード電極１７との間にバイアス電圧が印加される。これによって、ダイオード１は、ＰＮ接合ダイオードとして機能する。
本実施の形態では、電界緩和層１３の構成を中心に説明する。図３は、本発明の第１の実施の形態における半導体装置１の電界緩和層１３の部分を拡大して示す断面図である。
図３に示すように、比較的低い濃度（Ｎ−）でＮ型不純物を含有する半導体基板１１の厚み方向一方側の表面部内に、比較的高い濃度でＰ型不純物を含有する活性領域１２が形成されている。活性領域１２は、Ｐ型不純物を含有する半導体層であるＰベース層で構成される。以下の説明では、活性領域１２を、「Ｐベース層１２」という場合がある。
半導体基板１１の厚み方向一方側から見て、Ｐベース層１２を囲繞するように、複数のＰ型不純物層２１，２２，２３，２４，２５が形成されている。これら複数のＰ型不純物層２１，２２，２３，２４，２５によって、電界緩和層１３が構成されている。
径方向において、電界緩和層１３から間隔をあけて、半導体基板１１の外周縁部には、比較的高い濃度でＮ型不純物を含有するストッパ層１４が形成されている。
電界緩和層１３は、本実施の形態では、５つのＰ型不純物層２１，２２，２３，２４，２５、具体的には、第１のＰ型不純物層２１、第２のＰ型不純物層２２、第３のＰ型不純物層２３、第４のＰ型不純物層２４および第５のＰ型不純物層２５を備える。
各Ｐ型不純物層２１，２２，２３，２４，２５は、Ｐ型不純物の濃度が異なる複数のＰ型不純物層、具体的には２種類のＰ型不純物層を含んで構成される。２種類のＰ型不純物層のうち、１つは、比較的低い濃度でＰ型不純物を含有するＰ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａであり、もう１つは、Ｐ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａよりも低い濃度でＰ型不純物を含有するＰ型拡散層２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂである。
Ｐ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａは、Ｐ型拡散層２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂとの比較においては、Ｐ型拡散層２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂよりもＰ型不純物の濃度が高くなっている。したがって、本実施の形態では、Ｐ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａは、高濃度不純物層に相当し、Ｐ型拡散層２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂは、低濃度不純物層に相当する。
複数のＰ型注入層、すなわち第１〜第５のＰ型注入層２１ａ〜２５ａは、互いに間隔をあけて、半導体基板１１の厚み方向一方側から見て、活性領域１２を囲繞するように形成される。
各Ｐ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａは、それに対応するＰ型拡散層２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂに囲繞されている。Ｐ型注入層と、それを囲繞するＰ型拡散層とは、実際には、Ｐ型不純物の濃度が連続的に変化するので、境界を定義することができないが、ここでは、理解を容易にするために分けて考える。具体的には、不純物のイオン注入によって形成される領域を「注入層」といい、イオン注入後の熱処理によって不純物が拡散されて形成される領域を「拡散層」という。
第１のＰ型不純物層２１は、第１のＰ型注入層２１ａと、第１のＰ型注入層２１ａを囲繞する第１のＰ型拡散層２１ｂとを含む。第２のＰ型不純物層２２は、第２のＰ型注入層２２ａと、第２のＰ型注入層２２ａを囲繞する第２のＰ型拡散層２２ｂとを含む。第３のＰ型不純物層２３は、第３のＰ型注入層２３ａと、第３のＰ型注入層２３ａを囲繞する第３のＰ型拡散層２３ｂとを含む。第４のＰ型不純物層２４は、第４のＰ型注入層２４ａと、第４のＰ型注入層２４ａを囲繞する第４のＰ型拡散層２４ｂとを含む。第５のＰ型不純物層２５は、第５のＰ型注入層２５ａと、第５のＰ型注入層２５ａを囲繞する第５のＰ型拡散層２５ｂとを含む。
Ｐ型注入層２１ａ〜２５ａのうち、電界緩和層１３の径方向において最も内側に形成される第１のＰ型注入層２１ａは、活性領域を構成するＰベース層１２に接するか、または一部分が重なって形成される。本実施の形態では、第１のＰ型注入層２１ａは、Ｐベース層１２に接して形成される。第１のＰ型注入層２１ａは、最内側高濃度不純物層に相当する。
Ｐベース層１２は、基板表面から、電界緩和層１３よりも深い位置まで形成されている。電界緩和層１３を構成する各Ｐ型不純物層２１，２２，２３，２４，２５と同様に、Ｐベース層１２も、実際には、Ｐ型注入層に相当する部分とＰ型拡散層に相当する部分とを含んで構成されるが、理解を容易にするために、ここでは、単一の層で構成されるものとして取扱う。
径方向において、Ｐベース層１２の外側には、第１のＰ型注入層２１ａが、Ｐベース層１２に接するか、または一部分が重なって形成される。本実施の形態では、図３に示すように、径方向において、Ｐベース層１２の外側には、第１のＰ型注入層２１ａが、Ｐベース層１２に接して形成されている。また図３に示すように、第１のＰ型注入層２１ａの外側には、第２のＰ型注入層２２ａが、第１のＰ型注入層２１ａから間隔をあけて形成されている。第２のＰ型注入層２２ａの外側には、第３のＰ型注入層２３ａが、第２のＰ型注入層２２ａから間隔をあけて形成されている。第３のＰ型注入層２３ａの外側には、第４のＰ型注入層２４ａが、第３のＰ型注入層２３ａから間隔をあけて形成されている。第４のＰ型注入層２４ａの外側には、第５のＰ型注入層２５ａが、第４のＰ型注入層２４ａから間隔をあけて形成されている。
第１〜第５のＰ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａは、それぞれ、対応する第１〜第５のＰ型拡散層２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂに囲繞されている。電界緩和層１３は、第１〜第５のＰ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａと、第１〜第５のＰ型拡散層２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂとを含んで構成される。
Ｐ型注入層２１ａ〜２５ａのうち、少なくとも、電界緩和層１３の径方向において最も外側に形成される第５のＰ型注入層２５ａを囲繞する第５のＰ型拡散層２５ｂは、径方向において、第５のＰ型注入層２５ａよりも１つ内側に形成される他のＰ型注入層を囲繞するＰ型拡散層から、間隔をあけて形成される。すなわち、少なくとも第５のＰ型拡散層２５ｂは、その１つ内側の第４のＰ型注入層２４ａを囲繞する第４のＰ型拡散層２４ｂから、間隔をあけて形成される。第５のＰ型注入層２５ａは、最外側高濃度不純物層に相当する。
ここで、第１のＰ型注入層２１ａの径方向における長さ寸法（以下「幅」という）をｗ１とし、第２のＰ型注入層２２ａの幅をｗ２とし、第３のＰ型注入層２３ａの幅をｗ３とし、第４のＰ型注入層２４ａの幅をｗ４とし、第５のＰ型注入層２５ａの幅をｗ５とする。
また、径方向において隣合うＰ型注入層同士の間の領域を「層間領域」という。具体的には、第１のＰ型注入層２１ａと第２のＰ型注入層２２ａとの間の領域を「第２層間領域」といい、第２層間領域の径方向における長さ寸法である幅をｓ２とする。第２のＰ型注入層２２ａと第３のＰ型注入層２３ａとの間の領域を「第３層間領域」といい、第３層間領域の幅をｓ３とする。第３のＰ型注入層２３ａと第４のＰ型注入層２４ａとの間の領域を「第４層間領域」といい、第４層間領域の幅をｓ４とする。第４のＰ型注入層２４ａと第５のＰ型注入層２５ａとの間の領域を「第５層間領域」といい、第５層間領域の幅をｓ５とする。
また、第１のＰ型注入層２１ａを除いて、各Ｐ型注入層２２ａ，２３ａ，２４ａ，２５ａと、その内側の層間領域とを合わせて、「セット」という。具体的には、第２のＰ型注入層２２ａと、その内側の第２層間領域とを合わせて、「第２セット」という。第３のＰ型注入層２３ａと、その内側の第３層間領域とを合わせて、「第３セット」という。第４のＰ型注入層２４ａと、その内側の第４層間領域とを合わせて、「第４セット」という。第５のＰ型注入層２５ａと、その内側の第５層間領域とを合わせて、「第５セット」という。
セットの径方向における長さ寸法である幅を「セット幅」といい、Ｌで表す。具体的には、第２セットの幅を「第２セット幅」といい、第３セットの幅を「第３セット幅」といい、第４セットの幅を「第４セット幅」といい、第５セットの幅を「第５セット幅」という。
セット幅Ｌは、セットを構成するＰ型注入層の幅ｗと、その内側の層間領域の幅ｓとの和となる。換言すれば、セット幅Ｌは、セットを構成する層間領域の幅ｓと、その層間領域に径方向の外側で接するＰ型注入層の幅ｗとの和となる。したがって、第２セット幅をＬ２とし、第３セット幅をＬ３とし、第４セット幅をＬ４とし、第５セット幅をＬ５とすると、Ｌ２＝ｗ２＋ｓ２、Ｌ３＝ｗ３＋ｓ３、Ｌ４＝ｗ４＋ｓ４、Ｌ５＝ｗ５＋ｓ５となる。本実施の形態では、すべてのセット幅Ｌ２〜Ｌ５は等しく、Ｌ２＝Ｌ３＝Ｌ４＝Ｌ５である。
また、径方向において隣合うＰ型注入層同士の間隔、すなわち層間領域の幅ｓ２，ｓ３，ｓ４，ｓ５は、径方向の内側から外側に向かうに従って、すなわち活性領域１２から半導体基板１１の外周縁部に向かうに従って、大きくなっている。つまり、ｓ２＜ｓ３＜ｓ４＜ｓ５となっている。本実施の形態では、前述のようにＬ２＝Ｌ３＝Ｌ４＝Ｌ５であるので、ｗ２＞ｗ３＞ｗ４＞ｗ５となっている。
このように本実施の形態では、径方向において隣合うＰ型注入層同士の間隔ｓ２，ｓ３，ｓ４，ｓ５は、径方向の内側から外側に向かうに従って線形的に、具体的には等差数列的に増加する。第１のＰ型注入層２１ａを除くその他のＰ型注入層２２ａ，２３ａ，２４ａ，２５ａの幅ｗ２，ｗ３，ｗ４，ｗ５は、径方向の内側から外側に向かうに従って線形的に、具体的には等差数列的に減少する。
第１のＰ型注入層２１ａの幅ｗ１は、独立したパラメータである。第１のＰ型注入層２１ａの幅ｗ１は、たとえば、セット幅と同程度であればよい。Ｐベース層１２の深さと第１のＰ型拡散層２１ｂの深さとの差が比較的大きい場合には、スイッチング時のＰベース層１２の厚み方向他方側の端部（以下「底端部」という場合がある）における電界集中を緩和するために、第１のＰ型注入層２１ａの幅ｗ１を比較的大きくする方が好ましい。
また、各Ｐ型拡散層２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂは、第１のＰ型拡散層２１ｂと第２のＰ型拡散層２２ｂとが、接するか、またはオーバーラップする程度の広がり（以下「拡散長」という場合がある）を有するように形成される。本実施の形態では、第１のＰ型拡散層２１ｂと第２のＰ型拡散層２２ｂとは接して形成される。後述するように、Ｐ型拡散層の拡散長が大きすぎると、本発明の効果が薄れてしまうので、Ｐ型拡散層の拡散長は、適宜に選ばれる。
次に、本発明の第１の実施の形態の半導体装置１の製造方法について説明する。本実施の形態の半導体装置１の製造方法は、Ｐベース層１２を形成する工程（以下「ベース層形成工程」という場合がある）と、電界緩和層１３を形成する工程（以下「電界緩和層形成工程」という場合がある）とを含む。電界緩和層形成工程は、マスク形成工程と、イオン注入工程と、熱処理工程とを含む。図４は、レジストマスクＲＭ１を用いてイオン注入を行っている状態を示す断面図である。図５は、電界緩和層１３の形成が終了した段階の状態を示す断面図である。
図４に示すように、まず、ベース層形成工程において、比較的低い濃度（Ｎ−）でＮ型不純物を含有する半導体基板１１の厚み方向一方側の表面部の一部分に、比較的高い濃度でＰ型不純物を含有するＰベース層１２を形成する。
その後、マスク形成工程において、半導体基板１１の厚み方向一方側の表面部上に、レジストマスクＲＭ１を形成する。レジストマスクＲＭ１は、イオン注入用のマスクである注入マスクに相当する。レジストマスクＲＭ１は、第１〜第５のＰ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａが形成される領域（以下「形成領域」という場合がある）に対応する部分が開口部となったパターンを有するように形成される。すなわち、レジストマスクＲＭ１は、活性領域であるＰベース層１２が形成される領域に対応する部分を囲繞する複数の開口部が、径方向に互いに間隔をあけて形成されたパターンを有するように形成される。
本実施の形態では、レジストマスクＲＭ１は、径方向における開口部同士の間隔が、活性領域であるＰベース層１２が形成される領域に対応する部分から半導体基板１１の外周縁部に対応する部分に向かうに従って大きくなるように形成される。
そして、イオン注入工程において、レジストマスクＲＭ１を介して、半導体基板１１にＰ型不純物をイオン注入する。具体的には、レジストマスクＲＭ１の上方、すなわち厚み方向一方側から、比較的低いエネルギーで、Ｐ型不純物のイオンであるアクセプタイオン、たとえば、ホウ素イオンの注入を行う。これによって、第１〜第５のＰ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａが形成される。
次に、レジストマスクＲＭ１を除去した後、熱処理工程において、アクセプタイオンが注入された半導体基板１１を熱処理することによって、注入されたアクセプタイオンを拡散する。その結果、図５に示すように、各Ｐ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａを囲繞するように、第１〜第５のＰ型拡散層２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂが形成される。これによって、電界緩和層１３が形成される。
図５では、理解を容易にするために、各Ｐ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａに対応する領域を、熱処理の前後で変化しないように示している。しかし、実際には、熱処理によって、各Ｐ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａの表面アクセプタ濃度は減少し、注入深さにおけるアクセプタ濃度は増加する。「注入深さ」は、イオン注入によってアクセプタイオンが到達する最大深さに相当する。
また、前述のように、Ｐ型注入層とＰ型拡散層とは、実際には、Ｐ型不純物の濃度であるアクセプタ濃度が連続的に変化するので、境界を定義することができないが、ここでは、理解を容易にするために、不純物のイオン注入によって注入される領域を「注入層」とし、イオン注入後の熱処理によって不純物が拡散される領域を「拡散層」として、分けて考える。
また、本実施の形態では、Ｐベース層１２を形成した後に電界緩和層１３を形成しているが、この順番は逆になってもよい。また、アクセプタイオンを拡散するための熱処理は、Ｐベース層１２と電界緩和層１３とで共通にしてもよい。
また、本実施の形態では、イオン注入用のマスクとして、レジストマスクＲＭ１を用いているが、イオン注入用のマスクは、これに限定されるものではなく、たとえば、酸化膜で構成される酸化膜マスクであってもよい。
図６は、本発明の第１の実施の形態の半導体装置１におけるアクセプタイオン注入量の平面方向分布を示すグラフである。図６において、縦軸は、電界緩和層１３における不純物であるアクセプタイオンの注入量を示し、横軸は、半導体基板１１の水平方向の距離を示す。半導体基板１１の水平方向とは、半導体基板１１の厚み方向一方側の表面に平行な方向をいい、径方向に平行な方向となっている。図４に示す工程において、電界緩和層１３が形成される領域に注入される不純物であるアクセプタイオンの注入量は、図６に示すグラフのように表される。
図６において実線で示すように、第１〜第５のＰ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａに対応する領域には、アクセプタイオンが、Ｐベース層１２よりも低い注入量で注入されている。
ここで、第１のＰ型注入層２１ａを除いて、アクセプタイオンが注入された領域と、その内側に隣接する領域であって、アクセプタイオンが注入されない領域との組であるセットについて、それぞれ注入量の平均値を算出すると、図６において破線で示すような階段状の注入量分布となる。
この階段状の注入量分布は、特許文献２および特許文献３に開示されるリサーフ層の注入量分布と同様である。セットの数をさらに増やすと、非特許文献１および特許文献１に開示されるＶＬＤ構造のリサーフ層の注入量分布と同様になる。
アクセプタイオンが注入された領域（以下「注入領域」という場合がある）は、第２〜第５のＰ型注入層２２ａ，２３ａ，２４ａ，２５ａに相当し、これらの内側に隣接するアクセプタイオンが注入されない領域（以下「非注入領域」という場合がある）は、隣接するＰ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａ同士の間の領域、すなわち第２〜第５層間領域に相当する。
本実施の形態の電界緩和層１３では、注入領域である第２〜第５のＰ型注入層２２ａ，２３ａ，２４ａ，２５ａと、その内側に隣接する非注入領域である第２〜第５層間領域とからなる第２〜第５セットの幅Ｌ２〜Ｌ５を一定としている。
すなわち、本実施の形態では、Ｐ型注入層２１ａ〜２５ａおよびＰ型拡散層２１ｂ〜２５ｂは、隣合うＰ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａ同士の間の層間領域の幅ｓ２〜ｓ５と、その層間領域に径方向の外側で接するＰ型注入層２２ａ，２３ａ，２４ａ，２５ａの幅ｗ２〜ｗ５との和が、それぞれ、予め定める値になるように形成される。
また、本実施の形態では、注入領域である第２〜第５のＰ型注入層２２ａ，２３ａ，２４ａ，２５ａの幅ｗ２〜ｗ５を、径方向の外側に向かうに従って線形的に漸減させ、非注入領域である層間領域の幅、すなわち隣合うＰ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａ同士の間隔ｓ２〜ｓ５を、径方向の外側に向かうに従って線形的に漸増させている。これによって、第２セット〜第５セットのそれぞれの注入量の平均値は、径方向の外側に向かうに従って、水平方向距離に対しても線形性を持って漸減する。
このような電界緩和層１３の構成は、セットの数が比較的少ない場合でも、高耐圧性、製造プロセスのばらつきに対するロバスト性、および半導体装置の動作環境に対するロバスト性を得やすい、非常にバランスの良い構成である。ここで、ロバスト性とは、外的要因による変化を内部で阻止する性質をいう。
以上のように、本実施の形態では、セットの幅Ｌ２〜Ｌ５を一定にするとともに、セットを構成するＰ型注入層２２ａ〜２５ａの幅ｗ２〜ｗ５を、径方向の外側に向かうに従って漸減させ、隣合うＰ型注入層２１ａ〜２５ａ同士の間隔ｓ２〜ｓ５を、径方向の外側に向かうに従って漸増させることによって、擬似的に非特許文献１および特許文献１〜３に開示されるようなリサーフ層を形成している。本実施の形態では、理解を容易にするために、セットの数を４個としたが、セットの数が多い方が、擬似的に形成するリサーフ層と、非特許文献１および特許文献１〜３に開示されるリサーフ層との乖離が少なくなるので好ましい。
また、Ｐ型注入層２１ａ〜２５ａを離散的、すなわちデジタル的に形成すると、Ｐ型注入層２１ａ〜２５ａのＰＮ接合における濃度勾配が大きくなるので、各Ｐ型注入層２１ａ〜２５ａの外周縁部で電界集中が発生する。そこで、本実施の形態では、適当な熱処理を行ってＰ型拡散層２１ｂ〜２５ｂを形成し、ＰＮ接合における濃度勾配を小さくして、電界集中を緩和している。
この熱処理の後も、離散的なアクセプタイオンの分布は、ほぼ保持される。離散的なアクセプタイオンの分布が保持されることによって、高耐圧が得られる注入量のマージンが広くなる。したがって、非特許文献１、特許文献３に示されるような非常に長時間にわたる強い熱処理は不要である。これらについては、後述する。
次に、本発明の第１の実施の形態の半導体装置１を、４５００Ｖクラスの耐圧を有するＳｉの縦型ＰＩＮダイオードに適用した場合の効果について、図７〜図１５に示すシミュレーション結果を用いて説明する。
まず、初めに、電界緩和層１３に含まれるセット数について述べる。図７は、本発明の第１の実施の形態の半導体装置１における耐圧のセット数依存性に関するシミュレーション結果を示すグラフである。図８は、本発明の第１の実施の形態の半導体装置１における電界のセット数依存性に関するシミュレーション結果を示すグラフである。図７において、縦軸は、３００Ｋにおける耐圧（Ｖ）を示し、横軸は、電界緩和層１３に含まれるセット数を示す。図８において、縦軸は、４５００Ｖの電圧を印加した場合の半導体装置１の内部の最大電界（以下「半導体内部最大電界」という場合がある）（Ｖ／ｃｍ）を示し、横軸は、電界緩和層１３に含まれるセット数を示す。
図７では、電界緩和層１３の径方向における幅を一定にして、電界緩和層１３に含まれるセット数を変化させた場合の耐圧のシミュレーション結果を示している。図８では、電界緩和層１３の径方向における幅を一定にして、電界緩和層１３に含まれるセット数を変化させて、半導体装置１のアノード電極１５とカソード電極１７との間に４５００Ｖの電圧を印加した場合の半導体内部最大電界のシミュレーション結果を示している。
図７および図８に示すシミュレーション結果は、電界緩和層１３を構成する各Ｐ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａにおけるＰ型不純物の注入量を、１．８×１０１２ｃｍ−２、２．５×１０１２ｃｍ−２、３．５×１０１２ｃｍ−２とし、電界緩和層１３のＰＮ接合深さが６μｍとなるように熱処理することを条件としてシミュレーションを行った結果である。
図７では、電界緩和層１３の各Ｐ型注入層２１ａ〜２５ａの注入量が１．８×１０１２ｃｍ−２である場合を、記号「△」と参照符号「３１」で示される破線とで示し、電界緩和層１３の各Ｐ型注入層２１ａ〜２５ａの注入量が２．５×１０１２ｃｍ−２である場合を、記号「◇」と参照符号「３２」で示される実線とで示し、電界緩和層１３の各Ｐ型注入層２１ａ〜２５ａの注入量が３．５×１０１２ｃｍ−２である場合を、記号「□」と参照符号「３３」で示される二点鎖線とで示す。
図８では、電界緩和層１３の各Ｐ型注入層２１ａ〜２５ａの注入量が１．８×１０１２ｃｍ−２である場合を、記号「△」と参照符号「３５」で示される破線とで示し、電界緩和層１３の各Ｐ型注入層２１ａ〜２５ａの注入量が２．５×１０１２ｃｍ−２である場合を、記号「◇」と参照符号「３６」で示される実線とで示し、電界緩和層１３の各Ｐ型注入層２１ａ〜２５ａの注入量が３．５×１０１２ｃｍ−２である場合を、記号「□」と参照符号「３７」とで示す。
ここで、１つのセットにおけるセット幅Ｌに対する注入領域の幅ｗの比を、「セット注入比」と呼称すると、径方向において、最も内側のセット注入比と、最も外側のセット注入比とは、固定されている。
図７および図８から判るように、セット数が少ないほど、耐圧は低くなる。しかし、セット数を３５個まで増やすと、適切な注入量において耐圧は、室温の目標値である５２００Ｖを大きく超える。また、４５００Ｖにおける半導体内部最大電界を０．２ＭＶ／ｃｍ、すなわち２．０×１０５Ｖ／ｃｍまで下げることができる。本実施の形態では、「室温」を２５℃とする。
目的とする耐圧が高くなるのに従って、必要なセット数は増加する。また、最も内側のセット注入比は、耐圧にほぼ依存しないが、最も外側のセット注入比は、目的とする耐圧が高くなるのに従って、下げる必要がある。
次に、熱処理時間について述べる。図９は、本発明の第１の実施の形態の半導体装置１における耐圧の注入量依存性に関するシミュレーション結果を示すグラフである。図９において、縦軸は、３００Ｋにおける耐圧（Ｖ）を示し、横軸は、電界緩和層１３の各Ｐ型注入層２１ａ〜２５ａにおける注入量（ｃｍ−２）を示す。図９では、熱処理時間をパラメータとしたときの、耐圧の注入量依存性を示している。ここで、セット数は３５個である。
また図９では、熱処理時間を、その熱処理時間の熱処理で形成される電界緩和層１３のＰＮ接合深さで表現している。図９では、電界緩和層１３のＰＮ接合深さが２μｍである場合を、記号「◇」と参照符号「４１」で示される一点鎖線とで示し、電界緩和層１３のＰＮ接合深さが４μｍである場合を、記号「□」と参照符号「４２」で示される破線で示し、電界緩和層１３のＰＮ接合深さが６μｍである場合を、記号「△」と参照符号「４３」で示される実線で示し、電界緩和層１３のＰＮ接合深さが８μｍである場合を、記号「○」と参照符号「４４」で示される二点鎖線とで示す。
参照符号「４１」で示される電界緩和層１３のＰＮ接合深さが２μｍである場合、および参照符号「４２」で示される電界緩和層１３のＰＮ接合深さが４μｍである場合のように、熱処理時間が短い、すなわち電界緩和層１３のＰＮ接合深さが小さいと、耐圧が、目標値である５２００Ｖに達しない。これは、各Ｐ型注入層２１ａ〜２５ａの外周縁部で、比較的強い電界集中が生じるためである。
また、参照符号「４４」で示される電界緩和層１３のＰＮ接合深さが８μｍである場合のように、熱処理時間が過度に長い、すなわち電界緩和層１３のＰＮ接合深さが過度に大きいと、１．５×１０１２ｃｍ−２〜２．５×１０１２ｃｍ−２という最適注入量における耐圧は高い。しかし、目標値である５２００Ｖという高耐圧が得られる注入量のマージンが狭くなる。これは、熱処理時間が過度に長くなると、熱拡散が進みすぎてしまい、本発明の特徴である離散的なアクセプタイオンの分布が曖昧になり、非特許文献１および特許文献１に開示されるようなＶＬＤ構造のリサーフ層に近づくからである。
つまり、高耐圧性と注入量のマージンとの両方を確保するためには、最適な熱処理が存在するということである。図９に示す例の場合、最適な熱処理とは、参照符号「４３」で示されるように、ＰＮ接合深さが６μｍとなる程度のものである。このとき、高耐圧が得られる注入量の範囲は、面密度で、１．５×１０１２ｃｍ−２〜３．５×１０１２ｃｍ−２である。この注入量の範囲は、半導体基板１１を構成する半導体材料で決まるリサーフ条件の１．５倍〜３．５倍に相当する。リサーフ条件は、半導体基板１１を構成する半導体材料毎に予め求められるリサーフ構造の注入量の最適値である。
したがって、半導体基板１１の厚み方向一方側の表面における各Ｐ型注入層２１ａ〜２５ａのＰ型不純物の面密度と、そのＰ型注入層２１ａ〜２５ａを半導体基板１１の厚み方向において囲繞するＰ型拡散層２１ｂ〜２５ｂのＰ型不純物の面密度との和は、半導体基板１１を構成する半導体材料毎に予め求められるリサーフ条件の１．５倍以上３．５倍以下であることが好ましい。
繰り返しになるが、図７〜図９から判るように、本実施の形態の半導体装置１では、電界緩和層１３に含まれるＰ型注入層２１ａ〜２５ａの本数、すなわちセット数を多くして、電界集中をＰ型注入層２１ａ〜２５ａの本数だけ分散するとともに、適切な熱拡散をして、各Ｐ型注入層２１ａ〜２５ａの端部における電界集中を緩和しなければ、高耐圧性を得ることができない。
ここで、最も内側に位置する層間領域の幅（以下「最内側Ｐ型注入層間隔」という場合がある）ｓ２に着目する。最内側Ｐ型注入層間隔ｓ２が小さすぎると、Ｐベース層１２に接続されるＰ型注入層２１ａの底端部において電界集中が発生せず、Ｐ型注入層の本数が１本少なくなるのと同じ状態になってしまう。その反面、最内側Ｐ型注入層間隔ｓ２が大きすぎると、Ｐベース層１２に接続されるＰ型注入層２１ａとその１つ外側のＰ型注入層２２ａとの容量結合が小さすぎて、Ｐベース層１２に接続されるＰ型注入層２１ａの底端部における電界集中が十分に緩和されなくなる。つまり、最内側Ｐ型注入層間隔ｓ２には最適値が存在する。
本実施の形態の半導体装置１では、最内側Ｐ型注入層間隔ｓ２の最適値は、熱拡散長と同程度である。したがって、最内側Ｐ型注入層間隔ｓ２の最適値を実現するためには、少なくとも、最も内側の第１のＰ型拡散層２１ｂと、その１つ外側の第２のＰ型拡散層２２ｂとが接するようにするか、または、最も内側の第１のＰ型拡散層２１ｂの一部分と、その１つ外側の第２のＰ型拡散層２２ｂの一部分とが重なるようにすることが必要である。
換言すれば、最内側高濃度不純物層である第１のＰ型注入層２１ａを囲繞する第１のＰ型拡散層２１ｂは、少なくとも、電界緩和層１３の径方向において第１のＰ型注入層２１ａよりも１つ外側に形成される第２のＰ型注入層２２ａを囲繞する第２のＰ型拡散層２２ｂと繋がって形成されるようにすることが必要である。第１のＰ型拡散層２１ｂは、第２のＰ型拡散層２２ｂに加えて、第２のＰ型拡散層２２ｂよりも径方向の外側に形成されるＰ型拡散層２３ｂ〜２５ｂのうち、少なくとも、最も外側のＰ型拡散層２５ｂを除く１つまたは複数のＰ型拡散層２３ｂ，２４ｂと繋がって形成されてもよい。
また、前述のように、熱拡散が過度に進むと、電界緩和層１３が、従来技術であるＶＬＤ構造のリサーフ層に近づくので、高耐圧が得られる注入量のマージンが狭まり、本実施の形態の半導体装置１の効果である広い注入量のマージンが得られない。広い注入量のマージンを得るためには、少なくとも、最も外側に位置する第５のＰ型拡散層２５ｂが、その１つ内側の第４のＰ型拡散層２４ｂから間隔をあけて形成されるようにすることが必要である。
第５のＰ型拡散層２５ｂだけでなく、第５のＰ型拡散層２５ｂよりも径方向の内側に形成されるＰ型拡散層２２ｂ〜２４ｂのうち、少なくとも、最も内側のＰ型拡散層２１ｂの１つ外側のＰ型拡散層２２ｂを除く１つまたは複数のＰ型拡散層２３ｂ，２４ｂも、径方向において、そのＰ型拡散層２３ｂ，２４ｂよりも１つ内側に形成されるＰ型拡散層２２ｂ，２３ｂから間隔をあけて形成されてもよい。
高い耐圧と広い注入量のマージンとをより確実に得るためには、Ｐ型拡散層を最も内側から何個目まで繋げて形成するか、および、Ｐ型拡散層を最も外側から何個目まで間隔をあけて形成するかを適切に設計することが必要である。
図１０は、本発明の第１の実施の形態における半導体装置１の表面アクセプタ濃度の平面方向分布を示すグラフである。図１０において、縦軸は、表面アクセプタ濃度（ｃｍ−３）を示し、横軸は、水平方向距離を示す。図１０では、電界緩和層１３に含まれるセット数が３５個であり、電界緩和層１３のＰＮ接合深さが６μｍであり、電界緩和層１３の各Ｐ型注入層２１ａ〜２５ａの注入量が２．５×１０１２ｃｍ−２である場合の表面アクセプタ濃度分布を示している。
図１０から明らかなように、前述のように電界緩和層１３のＰＮ接合深さが６μｍとなるような熱処理であれば、電界緩和層１３は、活性領域１２寄りの部分では、互いに間隔をあけて形成される複数のＰ型注入層２１ａ，２２ａがＰ型拡散層２１ｂ，２２ｂで接続されるが、本発明の特徴である離散的なアクセプタイオンの分布は十分に保持されることが判る。
図１１は、本発明の第１の実施の形態の半導体装置１における電界分布のシミュレーション結果を示すグラフである。図１１において、縦軸は、電界強度（Ｖ／ｃｍ）を示し、横軸は、水平方向距離を示す。図１１では、図１０に示すアクセプタイオン分布を有する電界緩和層１３を備える半導体装置１に４５００Ｖの電圧を印加した場合の基板表面Ｐ０およびＰＮ接合深さ付近Ｐ１の電界分布を示している。本実施の形態では、電界集中は、基板表面Ｐ０またはＰＮ接合深さ付近Ｐ１に発生するが、各Ｐ型注入層２１ａ〜２５ａでの最大電界は、全て０．２ＭＶ／ｃｍ程度、すなわち２．０×１０５Ｖ／ｃｍ程度であり、ほぼ均等に分散されていることが判る。
以下では、本実施の形態の半導体装置１を、従来技術であるＶＬＤ構造のリサーフ層を備える半導体装置と比較する。図１２および図１３は、本発明の第１の実施の形態の半導体装置１における注入量のマージンに関するシミュレーション結果を示すグラフである。
図１２において、縦軸は、３００Ｋにおける耐圧（Ｖ）を示し、横軸は、注入量誤差（ｃｍ−２）を示す。ここで、「注入量誤差」とは、最大耐圧が得られる注入量との差をいう。図１３において、縦軸は、３００Ｋにおける耐圧（Ｖ）を示し、横軸は、注入量誤差の比率（％）を示す。ここで、「注入量誤差の比率」とは、最大耐圧が得られる注入量に対する、注入量誤差の絶対値の割合をいう。図１２および図１３では、注入量が、最大耐圧が得られる注入量よりも大きい場合を正（＋）で示し、最大耐圧が得られる注入量よりも小さい場合を負（−）で示している。
図１２では、本実施の形態の半導体装置に対するシミュレーション結果を、記号「□」と参照符号「５１」で示される実線とで示し、従来技術の半導体装置に対するシミュレーション結果を、記号「△」と参照符号「５２」で示される破線とで示す。図１３では、本実施の形態の半導体装置に対するシミュレーション結果を、記号「□」と参照符号「５５」で示される実線とで示し、従来技術の半導体装置に対するシミュレーション結果を、記号「△」と参照符号「５６」で示される破線とで示す。
図１２および図１３に示す例では、本実施の形態の半導体装置１において最大耐圧が得られる注入量を３．０×１０１２ｃｍ−２とし、従来技術であるＶＬＤ構造のリサーフ層を備える半導体装置については、径方向の最も内側のリサーフ層における注入量である１．４×１０１２ｃｍ−２を、最大耐圧が得られる注入量として用いている。
１×１０１２ｃｍ−２レベルの注入量は、イオン注入機の制御下限に近いので、製造ばらつきが発生しやすい。また、Ｓｉと酸化膜との界面には、１０１１ｃｍ−２オーダの界面電荷も発生する。したがって、注入量誤差を絶対値で見ることも重要である。図１２に示すように、本実施の形態では、従来技術に比べて、絶対値で見ると、注入量のマージンは３倍以上ある。このことから、本実施の形態の半導体装置１は、前述のイオン注入機の制御下限に起因する製造ばらつきに対して強いといえる。
また、図１３に示す注入量誤差の比率で見ても、注入量のマージンは、本実施の形態の半導体装置１の方が広い。この理由は、基板表面の空乏層の広がり方にある。
図１４は、従来技術の半導体装置における基板表面の空乏層分布に関するシミュレーション結果を示す画像である。図１５は、本発明の第１の実施の形態の半導体装置１における基板表面の空乏層分布に関するシミュレーション結果を示す画像である。図１４および図１５では、半導体装置１のアノード電極１５とカソード電極１７との間に４５００Ｖの電圧を印加した場合の基板表面の空乏層の広がりを示している。図１４および図１５において、参照符号「６０」で示す白い部分は空乏層を示している。この空乏層６０によって、基板表面に印加される高電圧が保持される。
ここでは、本実施の形態の半導体装置１における最適注入量を２．５×１０１２ｃｍ−２とし、従来技術であるＶＬＤ構造のリサーフ層を備える半導体装置における最適注入量としては、ＶＬＤ構造の最も内側のリサーフ層の注入量である１．４×１０１２ｃｍ−２を用いている。
図１４（ｂ）および図１５（ｂ）では、最適注入量の場合のシミュレーション結果を示す。図１４（ａ）および図１５（ａ）では、注入量が最適注入量よりも小さく、その注入量誤差の比率が３３．３％である場合のシミュレーション結果を示す。図１４（ｃ）および図１５（ｃ）では、注入量が最適注入量よりも大きく、その注入量誤差の比率が３３．３％である場合のシミュレーション結果を示す。
従来技術であるＶＬＤ構造のリサーフ層を備える半導体装置の場合、図１４（ａ）に示すように、注入量が最適注入量よりも小さいと、所望の電圧に達する前にリサーフ層が完全に空乏化してしまい、活性領域１２の外周縁部で著しい電界集中が生じ、アバランシェ降伏が生じる。また、図１４（ｃ）に示すように、注入量が最適注入量よりも大きいと、活性領域１２側のリサーフ層が最表面まで空乏化せず、基板表面に発生する高電圧を保持する領域が狭くなるので、耐圧が低下する。
これに対し、本実施の形態の半導体装置１では、図１５（ａ）〜図１５（ｃ）に示すように、拡散層および不純物が注入されていない領域において最表面まで空乏層が広がり、注入量が変動しても、この状況は大きく変わらない。これは、注入量が最適注入量よりも少し小さくても注入層が完全に空乏化することはないし、注入量が最適注入量よりも少し大きくても拡散層は十分に完全に空乏化できるからである。つまり、本実施の形態の半導体装置１は、従来技術の半導体装置における欠点を克服している。
このような空乏層の広がり方の特徴を有することによって、本実施の形態の半導体装置１は、従来知られていなかった効果を達成している。具体的に述べると、同一の印加電圧で比べた場合、本実施の形態の半導体装置１では、半導体基板内部の最大電界が、従来技術であるＶＬＤ構造のリサーフ層を備える半導体装置よりも少し高くなる。それにも関わらず、図１２および図１３に示したように、本実施の形態の半導体装置１では、最適条件において、従来技術であるＶＬＤ構造のリサーフ層を備える半導体装置よりも高い耐圧が得られる。この一因として、本実施の形態の半導体装置１では、リーク電流の経路、具体的には、インパクトイオン化によって生じた正孔（ホール）がＰベース層（活性領域）１２に至る流れの経路が、空乏層によって分断されることが挙げられる。
以上の説明においては、半導体基板の表面および内部に着目したが、本発明は、半導体装置の外部の電界を低減する効果もある。この半導体装置の外部の電界を低減する効果は、注入量を最適注入量よりも大きく設定した場合に顕著に現れる。半導体装置の外部の電界で特に重要なものは、パッシベーション膜の表面の電界である。終端構造の上、すなわち終端構造を構成する電界緩和層１３およびストッパ層１４上には、パッシベーション膜が形成される。パッシベーション膜の表面の電界が大きくなるほど、大気中で沿面放電が発生しやすくなる。
前述の図１４および図１５において、参照符号「６０」で示される白い部分は、空乏層を表しているが、電界が外部に漏れる箇所であるともいえる。つまり、従来技術では、活性領域寄りのリサーフ層表面から外部に電界が漏れないので、パッシベーション膜表面の電界が外側に偏りやすい。
これに対し、本発明では、電界が外部に漏れる箇所が分散している分、パッシベーション膜表面の電界も偏りが生じにくい。また、本発明の表面電界は、図１１に示すように、スパイク状の鋭いピークを有するので、パッシベーション膜の厚みを数μｍ以上にして、電界のピークを鈍らせることが望ましい。
図１６は、パッシベーション膜表面の最大電界に関するシミュレーション結果を示すグラフである。図１６において、縦軸は、半導体装置１のアノード電極１５とカソード電極１７との間に４５００Ｖの電圧を印加した場合のパッシベーション膜表面の最大電界（以下「パッシベーション膜表面電界」という場合がある）を示し、横軸は、注入量誤差の比率（％）を示す。図１６の縦軸は、紙面の上側に向かうに従って、パッシベーション膜表面電界の値が大きくなる。図１６では、本実施の形態の半導体装置の場合を、記号「□」と参照符号「６１」で示される実線とで示し、従来技術の半導体装置の場合を、記号「△」と参照符号「６２」で示される破線とで示す。
図１６から、本実施の形態の半導体装置１では、従来技術の半導体装置に比べて、パッシベーション膜表面電界が注入量誤差に対して鈍感であることが判る。本実施の形態の半導体装置１は、特に注入量誤差の比率が比較的大きい領域、すなわち注入量が比較的大きい領域において、従来技術の半導体装置に対して大幅に有利であることが判る。
さらに、本実施の形態の半導体装置と、従来技術の半導体装置であるＶＬＤ構造のリサーフ層を備える半導体装置とでは、ゼロ電圧から電圧を上昇させたときの空乏層の広がり方も全く異なる。
図１７〜図１９は、従来技術の半導体装置における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。図２０〜図２２は、本発明の第１の実施の形態の半導体装置１における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。
図１７〜図２２では、半導体装置のアノード電極１５とカソード電極１７との間に１００Ｖ、４５００Ｖ、または５２００Ｖの電圧を印加した場合の基板断面の空乏層の広がりを示している。図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）および図２２（ａ）は、１００Ｖの電圧を印加した場合の結果を示す。図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）および図２２（ｂ）は、４５００Ｖの電圧を印加した場合の結果を示す。図１８（ｃ）、図１９（ｃ）、図２０（ｃ）、図２１（ｃ）および図２２（ｃ）は、５２００Ｖの電圧を印加した場合の結果を示す。
また、図１８および図２１に示す画像では、最適注入量の場合のシミュレーション結果を示す。図１７および図２０に示す画像では、注入量が最適注入量よりも小さく、その注入量誤差の比率が３３．３％である場合のシミュレーション結果を示す。図１９および図２２に示す画像では、注入量が最適注入量よりも大きく、その注入量誤差の比率が３３．３％である場合のシミュレーション結果を示す。
図１７〜図２２において、参照符号「６０」で示す白い部分は空乏層を示している。この空乏層６０によって、半導体装置に印加される電圧が保持される。図１７〜図２２では、半導体装置が設置される雰囲気の温度を１２５℃にして耐圧を高めている状態におけるシミュレーション結果を示している。
従来技術では、図１７〜図１９に示すように、基板最表面の空乏層６０は、電界緩和層の最外部から内側に広がる。それに対し、本発明では、図２０〜図２２に示すように、基板最表面の空乏層６０は、Ｐ型拡散層同士が接続しなくなった箇所、すなわちＰベース層よりも外側で基板最表面にＮ型領域が初めて現れる箇所から広がりはじめ、その箇所を中心にして離散的に広がる。
そして、本実施の形態の半導体装置１では、図２０（ａ）〜図２０（ｃ）、図２１（ａ）〜図２１（ｃ）、図２２（ａ）〜図２２（ｃ）に示すように、電圧が比較的低い段階で、全ての拡散層が、ほぼ基板最表面まで空乏化する。その結果、本実施の形態の半導体装置１では、定格電圧よりも低い電圧においても、外部に漏れる電界を、従来技術に比べて大幅に低減することができる。
図２３は、パッシベーション膜表面の最大電界に関するシミュレーション結果を示すグラフである。図２３において、縦軸は、パッシベーション膜表面電界を示し、横軸は、半導体装置のアノード電極とカソード電極との間に印加される電圧（Ｖ）を示す。図２３の縦軸は、紙面の上側に向かうに従って、パッシベーション膜表面電界の値が大きくなる。
図２３では、本実施の形態の半導体装置１において、最適注入量の場合を参照符号「２０５」で示される太い実線で示し、注入量が最適注入量よりも小さく、その注入量誤差の比率が３３．３％である場合を参照符号「２０４」で示される太い１点鎖線で示し、注入量が最適注入量よりも大きく、その注入量誤差の比率が３３．３％である場合を参照符号「２０６」で示される太い２点鎖線で示す。
また、図２３では、従来技術の半導体装置において、最適注入量の場合を参照符号「２０２」で示される細い実線で示し、注入量が最適注入量よりも小さく、その注入量誤差の比率が３３．３％である場合を参照符号「２０１」で示される細い破線で示し、注入量が最適注入量よりも大きく、その注入量誤差の比率が３３．３％である場合を参照符号「２０３」で示される細い２点鎖線で示す。図２３においても、図１７〜図２２と同様に、半導体装置が設置される雰囲気の温度を１２５℃にして耐圧を高めている状態におけるシミュレーション結果を示している。
図２３から、本実施の形態の半導体装置１では、従来技術の半導体装置に比べて、定格電圧である４５００Ｖの半分の電圧、すなわち２２５０Ｖの電圧が印加されたときのパッシベーション膜表面の最大電界を半減できることが判る。通常、パワーエレクトロニクス用半導体装置は、定格電圧の半分程度の電源電圧で使用されるので、これは大きな利点となる。
以上のように本実施の形態の半導体装置１は、半導体基板１１の厚み方向一方側の表面部内に、半導体基板１１の外周縁部から離隔して、Ｐ型の活性領域１２が形成される。この活性領域１２の外周縁部から半導体基板１１の外周縁部に向けて、活性領域１２を囲繞するように環状の電界緩和層１３が形成される。
電界緩和層１３は、互いに間隔をあけて活性領域１２を囲繞するように形成される複数のＰ型注入層２１ａ〜２５ａと、各Ｐ型注入層２１ａ〜２５ａを囲繞するように形成される複数のＰ型拡散層２１ｂ〜２５ｂとを備える。Ｐ型拡散層２１ｂ〜２５ｂは、Ｐ型注入層２１ａ〜２５ａよりもＰ型不純物の濃度が低い。
電界緩和層１３の径方向において最も内側に形成される第１のＰ型注入層２１ａは、活性領域１２に接するか、または一部分が重なって形成される。Ｐ型注入層２１ａ〜２５ａ同士の間隔、すなわち層間領域の幅ｓは、活性領域１２から半導体基板１１の外周縁部に向かうに従って大きくなる。
また、第１のＰ型注入層２１ａを囲繞する第１のＰ型拡散層２１ｂは、その外側の他のＰ型注入層２２ａ〜２５ａを囲繞するＰ型拡散層２２ｂ〜２５ｂの少なくとも１つ、具体的には第２のＰ型拡散層２２ｂと繋がって形成される。
以上の構成によって、本実施の形態の半導体装置１では、Ｐ型注入層２１ａ〜２５ａおよびＰ型拡散層２１ｂ〜２５ｂを形成するときに、比較的高い耐圧を有する半導体装置１を実現可能なＰ型不純物の注入量のマージンを比較的広くすることができる。これによって、製造プロセスのばらつきによる影響を受けにくく、比較的高い歩留まりで製造することができる半導体装置１を実現することができる。
また本実施の形態の半導体装置の製造方法では、マスク形成工程において、半導体基板１１の厚み方向一方側の表面部上に、レジストマスクＲＭ１が形成される。レジストマスクＲＭ１は、活性領域１２が形成される領域に対応する部分を囲繞する複数の開口部が、径方向に互いに間隔をあけて形成されるパターンを有するように形成される。
このレジストマスクＲＭ１を介して、イオン注入工程において、半導体基板１１にＰ型不純物がイオン注入され、Ｐ型注入層２１ａ〜２５ａが形成される。このＰ型不純物がイオン注入された半導体基板１１が、熱処理工程で熱処理されて、Ｐ型注入層２１ａ〜２５ａを囲繞するＰ型拡散層２１ｂ〜２５ｂが形成される。
これによって、Ｐ型注入層２１ａ〜２５ａとＰ型拡散層２１ｂ〜２５ｂとを備える電界緩和層１３が、活性領域１２の外周縁部から半導体基板１１の外周縁部に向けて、活性領域１２を囲繞するように環状に形成される。
熱処理工程を終えた時点で、高濃度不純物層であるＰ型注入層２１ａ〜２５ａのうち、電界緩和層１３の径方向において最も内側に形成される第１のＰ型注入層２１ａは、活性領域であるＰベース層１２に接するか、または一部分が重なって形成される。また、第１のＰ型注入層２１ａを囲繞する低濃度不純物層である第１のＰ型拡散層２１ｂは、第１のＰ型注入層２１ａよりも径方向の外側に形成される他の高濃度不純物層である第２〜第５のＰ型注入層２２ａ〜２５ａを囲繞する低濃度不純物層、すなわち第２〜第５のＰ型拡散層２２ｂ〜２５ｂの少なくとも１つと繋がって形成される。
このような電界緩和層１３によって、比較的高い耐圧を有する半導体装置１を実現することができる。
また、マスク形成工程では、径方向における開口部同士の間隔が、活性領域１２が形成される領域に対応する部分から半導体基板１１の外周縁部に対応する部分に向かうに従って大きくなるように、レジストマスクＲＭ１が形成される。これによって、比較的高い耐圧を有する半導体装置１を実現可能なＰ型不純物の注入量のマージンを比較的広くすることができる。したがって、製造プロセスのばらつきによる影響を抑え、比較的高い耐圧を有する半導体装置１を、比較的高い歩留まりで製造することができる。
また、Ｐ型拡散層２１ｂ〜２５ｂは、Ｐ型注入層２１ａ〜２５ａを形成するためのイオン注入後に熱処理を行うことによって形成されるので、Ｐ型拡散層２１ｂ〜２５ｂを形成するためにイオン注入を行う必要がない。また、比較的高い耐圧を実現するために、イオン注入後に長時間の熱処理を行う必要がない。したがって、前述のように比較的高い耐圧を実現することができる電界緩和層１３を、容易に形成することができる。
また本実施の形態の半導体装置１では、Ｐ型注入層２１ａ〜２５ａのうち、少なくとも、電界緩和層１３の径方向において最も外側に形成される第５のＰ型注入層２５ａを囲繞する第５のＰ型拡散層２５ｂは、前記径方向において第５のＰ型注入層２５ａよりも１つ内側に形成される第４のＰ型注入層２４ａを囲繞する第４のＰ型拡散層２４ｂから、間隔をあけて形成される。このような構成になるようにイオン注入および熱処理を行うことによって、高耐圧性と注入量の比較的広いマージンとを実現することができる。
また本実施の形態の半導体装置１では、Ｐ型注入層２１ａ〜２５ａは、隣合うＰ型注入層２１ａ〜２５ａ同士の間の層間領域の幅ｓと、その層間領域に径方向の外側で接するＰ型注入層２２ａ〜２５ａの幅ｗとの和Ｌが、予め定める値になるように形成される。このような構成にすることによって、高耐圧性、製造プロセスのばらつきに対するロバスト性、および半導体装置の動作環境に対するロバスト性のいずれにも優れる半導体装置１を実現することができる。
また本実施の形態の半導体装置１では、半導体基板１１の厚み方向一方側の表面における各Ｐ型注入層２１ａ〜２５ａのＰ型不純物の面密度と、そのＰ型注入層２１ａ〜２５ａを半導体基板１１の厚み方向において囲繞するＰ型拡散層２１ｂ〜２５ｂのＰ型不純物の面密度との和は、半導体基板１１を構成する半導体材料毎に予め求められるリサーフ構造の面密度の最適値であるリサーフ条件の１．５倍以上３．５倍以下である。これによって、Ｐ型注入層２１ａ〜２５ａの厚み方向一方側の表面部におけるＰ型不純物の面密度が最適値の１．５倍未満である場合、または３．５倍を超える場合に比べて、より確実に高耐圧性の半導体装置１を実現することができる。
また本実施の形態の半導体装置１では、Ｐ型注入層２１ａ〜２５ａ同士の間隔、すなわち層間領域の幅ｓは、活性領域１２から半導体基板１１の外周縁部に向かうに従って、等差数列的に大きくなっている。このような構成にすることによって、高耐圧性、製造プロセスのばらつきに対するロバスト性、および半導体装置の動作環境に対するロバスト性のいずれにも優れる半導体装置１を実現することができる。
＜第２の実施の形態＞
図２４は、本発明の第２の実施の形態における半導体装置２の構成を示す平面図および断面図である。図２４（ａ）は、本発明の第２の実施の形態における半導体装置２の構成を示す平面図であり、図２４（ｂ）は、本発明の第２の実施の形態における半導体装置２の構成を示す断面図である。
本実施の形態においても、第１の実施の形態と同様に、本実施の形態の半導体装置２をＰＩＮダイオードに適用した場合の構成について説明する。本実施の形態の半導体装置２は、第１の実施の形態の半導体装置１と構成が類似しているので、同一の構成については同一の参照符号を付して、共通する説明を省略する。図２４では、前述の図３と同様に、電界緩和層７０の部分を拡大して示している。
図２４に示すように、本実施の形態の半導体装置２では、第１の実施の形態の半導体装置１と同様に、比較的低い濃度（Ｎ−）でＮ型不純物を含有する半導体基板１１の厚み方向一方側の表面部内に、比較的高い濃度でＰ型不純物を含有する活性領域であるＰベース層１２が形成される。このＰベース層１２を囲繞するように、複数のＰ型不純物層７１，７２，７３，７４，７５で構成される電界緩和層７０が形成される。
電界緩和層７０は、５つのＰ型不純物層７１，７２，７３，７４，７５、具体的には、第１のＰ型不純物層７１、第２のＰ型不純物層７２、第３のＰ型不純物層７３、第４のＰ型不純物層７４および第５のＰ型不純物層７５を備える。
各Ｐ型不純物層７１，７２，７３，７４，７５は、Ｐ型不純物の濃度が異なる複数のＰ型不純物層、具体的には３種類のＰ型不純物層７１ａ〜７５ａ，７１ｂ〜７５ｂ，７１ｃ〜７５ｃを含んで構成される。
３種類のＰ型不純物層７１ａ〜７５ａ，７１ｂ〜７５ｂ，７１ｃ〜７５ｃのうち、１つは、比較的高い濃度でＰ型不純物を含有するＰ型注入層７１ａ，７２ａ，７３ａ，７４ａ，７５ａである。もう１つは、基板表面から比較的浅い位置まで形成され、比較的低い濃度でＰ型不純物を含有する浅部Ｐ型拡散層７１ｂ，７２ｂ，７３ｂ，７４ｂ，７５ｂである。もう１つは、基板表面から浅部Ｐ型拡散層７１ｂ〜７５ｂよりも深い位置まで形成され、浅部Ｐ型拡散層７１ｂ〜７５ｂよりも低い濃度でＰ型不純物を含有する深部Ｐ型拡散層７１ｃ，７２ｃ，７３ｃ，７４ｃ，７５ｃである。
Ｐ型注入層７１ａ，７２ａ，７３ａ，７４ａ，７５ａは、局所高濃度領域に相当する。浅部Ｐ型拡散層７１ｂ，７２ｂ，７３ｂ，７４ｂ，７５ｂは、高濃度不純物層に相当する。深部Ｐ型拡散層７１ｃ，７２ｃ，７３ｃ，７４ｃ，７５ｃは、低濃度不純物層に相当する。
各Ｐ型注入層７１ａ，７２ａ，７３ａ，７４ａ，７５ａを囲繞するように、対応する浅部Ｐ型拡散層７１ｂ，７２ｂ，７３ｂ，７４ｂ，７５ｂが形成され、さらに各浅部Ｐ型拡散層７１ｂ，７２ｂ，７３ｂ，７４ｂ，７５ｂを囲繞するように、対応する深部Ｐ型拡散層７１ｃ，７２ｃ，７３ｃ，７４ｃ，７５ｃが形成される。
Ｐ型注入層７１ａ〜７５ａと浅部Ｐ型拡散層７１ｂ〜７５ｂと深部Ｐ型拡散層７１ｃ〜７５ｃとは、実際には、Ｐ型不純物の濃度が連続的に変化するので、境界を定義することができないが、本実施の形態では、理解を容易にするために分けて考える。
具体的には、Ｐベース層１２と同一のイオン注入工程でＰ型不純物がイオン注入されて形成される高濃度領域を、「Ｐ型注入層７１ａ〜７５ａ」という。イオン注入後の熱処理によってＰ型不純物が拡散されて形成される領域のうち、Ｐ型不純物の濃度が第１の実施の形態におけるＰ型注入層と同程度である領域を、「浅部Ｐ型拡散層７１ｂ〜７５ｂ」といい、残りの領域であって、浅部Ｐ型拡散層７１ｂ〜７５ｂよりもＰ型不純物が低濃度の領域を、「深部Ｐ型拡散層７１ｃ〜７５ｃ」という。Ｐ型注入層７１ａ〜７５ａに注入されたＰ型不純物であるアクセプタイオンは、熱処理によって同心球状に広がるので、Ｐ型注入層７１ａ〜７５ａの表面におけるアクセプタイオンの濃度は、Ｐベース層１２よりも低い。
第１のＰ型不純物層７１は、第１のＰ型注入層７１ａと、第１のＰ型注入層７１ａを囲繞する第１の浅部Ｐ型拡散層７１ｂと、第１の浅部Ｐ型拡散層７１ｂを囲繞する第１の深部Ｐ型拡散層７１ｃとを含む。
第２のＰ型不純物層７２は、第２のＰ型注入層７２ａと、第２のＰ型注入層７２ａを囲繞する第２の浅部Ｐ型拡散層７２ｂと、第２の浅部Ｐ型拡散層７２ｂを囲繞する第２の深部Ｐ型拡散層７２ｃとを含む。
第３のＰ型不純物層７３は、第３のＰ型注入層７３ａと、第３のＰ型注入層７３ａを囲繞する第３の浅部Ｐ型拡散層７３ｂと、第３の浅部Ｐ型拡散層７３ｂを囲繞する第３の深部Ｐ型拡散層７３ｃとを含む。
第４のＰ型不純物層７４は、第４のＰ型注入層７４ａと、第４のＰ型注入層７４ａを囲繞する第４の浅部Ｐ型拡散層７４ｂと、第４の浅部Ｐ型拡散層７４ｂを囲繞する第４の深部Ｐ型拡散層７４ｃとを含む。
第５のＰ型不純物層７５は、第５のＰ型注入層７５ａと、第５のＰ型注入層７５ａを囲繞する第５の浅部Ｐ型拡散層７５ｂと、第５の浅部Ｐ型拡散層７５ｂを囲繞する第５の深部Ｐ型拡散層７５ｃとを含む。
Ｐベース層１２の外側には、第１の浅部Ｐ型拡散層７１ｂが、Ｐベース層１２に接するか、または一部分が重なって形成される。本実施の形態では、図２４に示すように、径方向において、Ｐベース層１２の外側には、第１の浅部Ｐ型拡散層７１ｂが、Ｐベース層１２に接して形成されている。また図２４に示すように、第１の浅部Ｐ型拡散層７１ｂの外側には、第２の浅部Ｐ型拡散層７２ｂが、第１の浅部Ｐ型拡散層７１ｂから間隔をあけて形成されている。第２の浅部Ｐ型拡散層７２ｂの外側には、第３の浅部Ｐ型拡散層７３ｂが、第２の浅部Ｐ型拡散層７２ｂから間隔をあけて形成されている。第３の浅部Ｐ型拡散層７３ｂの外側には、第４の浅部Ｐ型拡散層７４ｂが、第３の浅部Ｐ型拡散層７３ｂから間隔をあけて形成されている。第４の浅部Ｐ型拡散層７４ｂの外側には、第５の浅部Ｐ型拡散層７５ｂが、第４の浅部Ｐ型拡散層７４ｂから間隔をあけて形成されている。
各Ｐ型注入層７１ａ〜７５ａは、ドット形状に形成され、複数個が、半導体基板１１の厚み方向一方側から見て千鳥配置状に周期的に配置されて、各浅部Ｐ型拡散層７１ｂ〜７５ｂ内にＰ型注入層群を形成している。以下の説明では、Ｐ型注入層７１ａ〜７５ａをまとめて「Ｐ型注入層群７１ａ〜７５ａ」といい、Ｐ型注入層群７１ａ〜７５ａを構成する各Ｐ型注入層を「ドット」という場合がある。
電界緩和層７０は、Ｐ型注入層群７１ａ〜７５ａと、浅部Ｐ型拡散層７１ｂ〜７５ｂと、深部Ｐ型拡散層７１ｃ〜７５ｃとを含んで構成される。
隣合うＰ型注入層群７１ａ，７２ａ，７３ａ，７４ａ，７５ａ同士の間には、ドット間隔に比べて、大きい間隔が形成される。径方向において、隣合うＰ型注入層群の互いに向かい合う位置に配置されるドット列、たとえば、第１のＰ側注入層群７１ａの最も外側のドット列と、第２のＰ型注入層群７２ａの最も内側のドット列とは、千鳥配置の関係を維持して、各ドットが互い違いの位置に配置される。このようにすることによって、浅部Ｐ型拡散層７１ｂ〜７５ｂ同士の間隔を、周方向に沿ってほぼ一定に保つことができるので、周方向における局所的な電界集中を防止することができる。
ここで、電界緩和層７０における、浅部Ｐ型拡散層７１ｂ〜７５ｂの幅、および浅部Ｐ型拡散層７１ｂ〜７５ｂ同士の間隔は、それぞれ、第１の実施の形態の電界緩和層１３におけるＰ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａの幅、およびＰ型注入層同士の間隔と同じ規則に則る。浅部Ｐ型拡散層７１ｂ，７２ｂ，７３ｂ，７４ｂ，７５ｂの幅は、実際には、周方向に沿って周期的に変動するが、ここでは、最も幅の広い部分と、最も幅の狭い部分との平均値を、浅部Ｐ型拡散層７１ｂ，７２ｂ，７３ｂ，７４ｂ，７５ｂの幅とする。
前述の第１の実施の形態におけるＰ型注入層２１ａ〜２５ａの幅ｗ１〜ｗ５は、任意の値を設定できるが、本実施の形態における浅部Ｐ型拡散層７１ｂ〜７５ｂの幅は、Ｐ型注入層群７１ａ〜７５ａのドット列数で決まる離散的な値しか取れない。したがって、実際には、Ｐ型注入層群７１ａ〜７５ａのドット列数を径方向の外側に向かうに従って段階的に減少させることになる。つまり、浅部Ｐ型拡散層７１ｂ〜７５ｂの幅を決定する径方向におけるドット列数が同じセットが、複数存在することもある。
また、深部Ｐ型拡散層７１ｃ〜７５ｃは、第１の深部Ｐ型拡散層７１ｃと第２の深部Ｐ型拡散層７２ｃとが、接するか、またはオーバーラップする程度の広がりを有する。第１の実施の形態におけるＰ型拡散層２１ｂ〜２５ｂと同様に、深部Ｐ型拡散層７１ｃ〜７５ｃの広がりが大きすぎると、本発明の効果が薄れてしまうので、深部Ｐ型拡散層７１ｃ〜７５ｃの幅は、適宜に選択される。
本実施の形態では、Ｐ型注入層群７１ａ〜７５ａを構成するＰ型注入層をドット形状であるとしているが、Ｐベース層１２の注入量が、比較的高くないとき、たとえばＳｉであれば、１×１０１３ｃｍ−２程度のときは、Ｐ型注入層群７１ａ〜７５ａを構成するＰ型注入層を細いストライプ形状にしてもよい。その場合、各Ｐ型注入層群７１ａ〜７５ａは、１本以上の細いストライプ状のＰ型注入層によって構成される。また、Ｐベース層１２の注入量がもう少し高く、ストライプ形状では、注入されるアクセプタイオンが少し多いということであれば、ストライプ形状のＰ型注入層を寸断して開口を碁盤目のように配置しても構わない。
次に、本発明の第２の実施の形態の半導体装置２の製造方法について説明する。本実施の形態の半導体装置２の製造方法は、電界緩和層７０を形成する工程を含む。電界緩和層７０を形成する工程について説明する。
図２５は、レジストマスクＲＭ２を用いてイオン注入を行っている状態を示す図である。図２５（ａ）は、レジストマスクＲＭ２の構成を厚み方向一方側から見て示す平面図であり、図２５（ｂ）は、レジストマスクＲＭ２を用いてイオン注入を行っている状態を示す断面図である。図２６は、電界緩和層７０の形成が終了した段階の状態を示す平面図および断面図である。図２６（ａ）は、電界緩和層７０の形成が終了した段階の状態を厚み方向一方側から見て示す平面図であり、図２６（ｂ）は、電界緩和層７０の形成が終了した段階の状態を示す断面図である。
図２５に示すように、比較的低い濃度（Ｎ−）でＮ型不純物を含有する半導体基板１１の厚み方向一方側の表面部に、レジストマスクＲＭ２を形成する。レジストマスクＲＭ２は、Ｐベース層１２の形成領域に対応する部分が完全に開口され、Ｐ型注入層群７１ａ，７２ａ，７３ａ，７４ａ，７５ａを構成する各Ｐ型注入層の形成領域に対応する部分が開口部となったパターンを有する。
そして、レジストマスクＲＭ２の上方、すなわち厚み方向一方側から、比較的低いエネルギーで、アクセプタイオンであるＰ型不純物イオンのイオン注入を行う。このとき、アクセプタイオンは、活性領域であるＰベース層１２の注入量に相当する量が注入される。
次に、レジストマスクＲＭ２を除去した後、熱処理を行い、注入したアクセプタイオンを拡散する。その結果、図２６に示すように、活性領域を構成するＰベース層１２と電界緩和層７０とが同時に形成される。電界緩和層７０においては、Ｐ型注入層群７１ａ〜７５ａを構成する各Ｐ型注入層を囲繞するように、浅部Ｐ型拡散層７１ｂ〜７５ｂが形成される。また、浅部Ｐ型拡散層７１ｂ〜７５ｂを囲繞するように、深部Ｐ型拡散層７１ｃ〜７５ｃが形成される。ここでは、Ｐベース層１２における注入層と拡散層との区別は考えない。
このように本実施の形態では、Ｐベース層１２と電界緩和層７０とを同時に形成するので、第１の実施の形態に比べて、写真製版用フォトマスクの枚数と製造工程とを削減することができる。
また、このような形成方法を用いることによって、Ｐベース層１２と第１のＰ型注入層群７１ａとの間で、ドットの密度、すなわち注入マスクの開口率を徐々に変化させ、Ｐベース層１２と第１のＰ型不純物層７１との境界におけるＰＮ接合深さの変化を緩やかにすることができる。この方法を用いると、Ｐベース層１２と深部Ｐ型拡散層７１ｃとの深さの差が大きい場合でも、浅部Ｐ型拡散層７１ｂの幅を広げる必要はない。
また、ここでは簡単のために、イオン注入用のマスクとしてレジストマスクＲＭ２を用いたが、酸化膜マスクであってもよい。
次に、本発明の第２の実施の形態の半導体装置２を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用した場合の効果について、図２７および図２８を用いて説明する。
図２７は、本発明の第２の実施の形態の半導体装置２における耐圧の注入量依存性に関するシミュレーション結果を示すグラフである。図２８は、本発明の第２の実施の形態の半導体装置２における注入量のマージンに関するシミュレーション結果を示すグラフである。図２７において、縦軸は、３００Ｋにおける耐圧（Ｖ）を示し、横軸は、Ｐベース層１２の注入量（ｃｍ−２）を示す。図２８において、縦軸は、３００Ｋにおける耐圧（Ｖ）を示し、横軸は、注入量誤差の比率（％）を示す。
図２７および図２８に示す例では、電界緩和層７０に含まれるセット数は３５個であり、注入マスクのドットに対応する部分に形成されるドット形状の開口（以下「ドット開口」という場合がある）の形状は０．５μｍ角であり、ドットの千鳥配置の単位胞の寸法は径方向が２μｍであり、周方向が５μｍである。
図２７では、熱処理時間をパラメータとしたときの耐圧の注入量依存性を示している。図２７では、図９と同様に、熱処理時間を、その熱処理時間の熱処理で形成される電界緩和層７０のＰＮ接合深さで表現している。図２７では、電界緩和層７０のＰＮ接合深さが４μｍである場合を、記号「◇」と参照符号「８１」で示される一点鎖線とで示し、電界緩和層７０のＰＮ接合深さが６μｍである場合を、記号「□」と参照符号「８２」で示される実線で示し、電界緩和層７０のＰＮ接合深さが８μｍである場合を、記号「△」と参照符号「８３」で示される破線で示し、電界緩和層７０のＰＮ接合深さが１２μｍである場合を、記号「○」と参照符号「８４」で示される二点鎖線とで示す。
この例でも、第１の実施の形態と同様に、最適な熱処理は、電界緩和層７０のＰＮ接合深さが６μｍとなる程度である。これよりも熱処理が弱い、すなわちＰＮ接合が浅いと耐圧が低くなる。また、熱処理が強すぎる、すなわちＰＮ接合が深すぎると、最適注入量における耐圧は高いものの、高耐圧が得られる注入量のマージンが狭くなる。
これは、熱処理が弱いと、Ｐ型注入層群７１ａ〜７５ａおよび浅部Ｐ型拡散層７１ｂ〜７５ｂの底部における電界集中が強まるからである。また、熱処理を強くしすぎると、熱拡散が進みすぎてしまい、本発明の特徴である離散的なアクセプタイオンの分布が曖昧になり、非特許文献１および特許文献１に開示されるようなＶＬＤ構造のリサーフ層に近づくからである。また、ＰＮ接合深さが６μｍである場合の耐圧の注入量依存性に窪みが存在するのは、浅部Ｐ型拡散層７１ｂ〜７５ｂの幅がＰ型注入層群７１ａ〜７５ａのドット列数で決まる離散的な値しか取れないことに起因する。
図２８では、本発明の第２の実施の形態、第１の実施の形態、および従来技術のＶＬＤ構造のリサーフ層を備える半導体装置における注入量のマージンを示している。図２８において、縦軸は、耐圧を示し、横軸は、注入量誤差の比率、すなわち最大耐圧が得られる注入量に対する、注入量誤差の絶対値の割合としている。
図２８では、第１の実施の形態の半導体装置１に対するシミュレーション結果を、記号「□」と参照符号「８５」で示される実線とで示し、第２の実施の形態の半導体装置に対するシミュレーション結果を、記号「◇」と参照符号「８６」で示される二点鎖線とで示し、従来技術の半導体装置に対するシミュレーション結果を、記号「△」と参照符号「８７」で示される破線とで示す。図２８から明らかなように、本発明の第２の実施の形態では、第１の実施の形態に比べて、注入量のマージンを約２倍に広げることができる。
図２８の横軸は、第２の実施の形態の半導体装置と従来技術のＶＬＤ構造のリサーフ層を備える半導体装置とに関しては、ドット開口の面積（以下「ドット開口面積」という場合がある）の誤差の比率と読み替えることができる。ドット開口の寸法がサブμｍになると、製造工程、特に写真製版工程のばらつきによるドット開口面積の誤差が大きくなりやすい。第２の実施の形態を用いれば、従来技術のＶＬＤ構造に対して、２倍以上のドット開口面積のマージンを得ることができる。
第２の実施の形態によって、第１の実施の形態よりも広い注入量のマージンが得られる理由は、比較的高濃度のＰ型注入層７１ａ〜７５ａを、比較的低濃度の浅部Ｐ型拡散層７１ｂ〜７５ｂが囲繞することによって、Ｐ型注入層７１ａ〜７５ａの底部で生じる電界集中が緩和されるからである。また、浅部Ｐ型拡散層７１ｂ〜７５ｂの底部で生じる電界集中は、より低濃度の深部Ｐ型拡散層７１ｃ〜７５ｃによって緩和される。したがって、第２の実施の形態では、第１の実施の形態よりも広い注入量のマージンを実現することができる。
電気的特性については、第２の実施の形態の半導体装置２では、比較的高濃度のＰ型注入層７１ａ〜７５ａが存在し、また浅部Ｐ型拡散層７１ｂ〜７５ｂおよび深部Ｐ型拡散層７１ｃ〜７５ｃが周方向に周期的なうねりを有するので、以下のようになる。半導体内部最大電界は、第１の実施の形態の半導体装置１よりも２割程度増加する。最大耐圧は、第１の実施の形態の半導体装置１よりも３〜４％程度、具体的には２００Ｖ程度低下する。
半導体装置の外部に漏れる電界については、第２の実施の形態の半導体装置２は、第１の実施の形態の半導体装置１と同じ特徴を有している。
以上のように本実施の形態によれば、浅部Ｐ型拡散層７１ｂ〜７５ｂは、その厚み方向一方側の表面部に、比較的高濃度のＰ型注入層群７１ａ〜７５ａを有する。Ｐ型注入層群７１ａ〜７５ａを構成するＰ型注入層はそれぞれ、径方向もしくは周方向、または径方向および周方向に沿って周期的に配置される。
このように本実施の形態では、浅部Ｐ型拡散層７１ｂ〜７５ｂの厚み方向一方側の表面部に、それぞれ、比較的高濃度のＰ型注入層が径方向もしくは周方向、または径方向および周方向に沿って周期的に配置されるＰ型注入層群７１ａ〜７５ａが形成される。このような構成にすることによって、浅部Ｐ型拡散層７１ｂ〜７５ｂの厚み方向一方側の表面部におけるＰ型不純物の濃度分布を、電界緩和層７０の径方向もしくは周方向、または径方向および周方向に沿って周期的に変化するようにすることができる。これによって、高耐圧が得られる注入量のマージンをさらに広げることができる。
また、本実施の形態では、浅部Ｐ型拡散層７１ｂ〜７５ｂは、その厚み方向一方側の表面部に、活性領域であるＰベース層１２と略等しい濃度でＰ型不純物を含有するＰ型注入層群７１ａ〜７５ａを有する。これによって、後述するように、製造工程を一部省略することができる。
また、本実施の形態の半導体装置の製造方法では、マスク形成工程において、活性領域であるＰベース層１２が形成される領域に対応する部分が開口され、また電界緩和層７０に対応する部分の開口部が径方向もしくは周方向、または径方向および周方向に沿って周期的なパターンとなるように注入マスクＲＭ２を形成する。
この注入マスクＲＭ２を介してイオン注入を行い、さらに熱処理を行うことによって、活性領域であるＰベース層１２と電界緩和層７０とを同時に形成することができる。したがって、製造工程の数を削減することができる。
＜第３の実施の形態＞
図２９は、本発明の第３の実施の形態における半導体装置３の構成を示す断面図である。本実施の形態の半導体装置３は、第１の実施の形態の半導体装置１と構成が類似しているので、同一の構成については同一の参照符号を付して、共通する説明を省略する。図２９では、前述の図３と同様に、電界緩和層９０の部分を拡大して示している。
図２９に示すように、本実施の形態の半導体装置３では、第１の実施の形態の半導体装置１と同様に、比較的低い濃度（Ｎ−）のＮ型不純物を含有する半導体基板１１の厚み方向一方側の表面部内に、比較的高い濃度でＰ型不純物を含有する活性領域であるＰベース層１２が形成される。このＰベース層１２を囲繞するように、複数のＰ型不純物層９１，９２，９３，９４，９５で構成される電界緩和層９０が形成される。
電界緩和層９０は、５つのＰ型不純物層、具体的には、第１のＰ型不純物層９１、第２のＰ型不純物層９２、第３のＰ型不純物層９３、第４のＰ型不純物層９４および第５のＰ型不純物層９５を備える。
各Ｐ型不純物層９１〜９５は、Ｐ型不純物の濃度が異なる複数のＰ型不純物層、具体的には２種類のＰ型不純物層９１ａ〜９５ａ，９１ｂ〜９５ｂを含んで構成される。２種類のＰ型不純物層９１ａ〜９５ａ，９１ｂ〜９５ｂのうち、１つは、比較的低い濃度でＰ型不純物を含有するＰ型注入層９１ａ〜９５ａである。もう１つは、Ｐ型注入層９１ａ〜９５ａよりも低い濃度でＰ型不純物を含有するＰ型拡散層９１ｂ〜９５ｂである。
Ｐ型注入層９１ａ〜９５ａは、Ｐ型拡散層９１ｂ〜９５ｂとの比較においては、Ｐ型拡散層９１ｂ〜９５ｂよりもＰ型不純物の濃度が高くなっている。したがって、本実施の形態では、Ｐ型注入層９１ａ〜９５ａが高濃度不純物層に相当し、Ｐ型拡散層９１ｂ〜９５ｂが低濃度不純物層に相当する。
Ｐ型注入層９１ａ〜９５ａとＰ型拡散層９１ｂ〜９５ｂとは、実際には、Ｐ型不純物の濃度が連続的に変化するので、境界を定義することができないが、本実施の形態では、理解を容易にするために分けて考える。具体的には、イオン注入によってＰ型不純物が注入されて形成される領域を「Ｐ型注入層」とし、イオン注入後の熱処理によってＰ型不純物が拡散されて形成される領域を「Ｐ型拡散層」として、分けて考える。
径方向において、Ｐベース層１２の外側には、第１のＰ型注入層９１ａが接するか、または一部分が重なって形成される。本実施の形態では、図２９に示すように、径方向において、Ｐベース層１２の外側には、第１のＰ型注入層９１ａが接して形成される。また図２９に示すように、第１のＰ型注入層９１ａの外側には、第２のＰ型注入層９２ａが間隔をあけて形成される。第２のＰ型注入層９２ａの外側には、第３のＰ型注入層９３ａが間隔をあけて形成される。第３のＰ型注入層９３ａの外側には、第４のＰ型注入層９４ａが間隔をあけて形成される。第４のＰ型注入層９４ａの外側には、第５のＰ型注入層９５ａが間隔をあけて形成される。
各Ｐ型注入層９１ａ〜９５ａは、対応するＰ型拡散層９１ｂ〜９５ｂに囲繞されている。電界緩和層９０は、Ｐ型注入層９１ａ〜９５ａと、Ｐ型拡散層９１ｂ〜９５ｂとを含んで構成される。
ここで、電界緩和層９０における、第１〜第５のＰ型注入層９１ａ〜９５ａの幅ｗを、それぞれ、ｗ１１，ｗ１２，ｗ１３，ｗ１４，ｗ１５とする。また、隣合うＰ型注入層９１ａ〜９５ａ同士の間の領域である第２〜第５層間領域の幅ｓを、それぞれ、ｓ１２，ｓ１３，ｓ１４、ｓ１５とする。
本実施の形態では、第２〜第４のＰ型注入層９２ａ，９３ａ，９４ａ，９５ａの幅ｗ１２〜ｗ１５は等しく、ｗ０を一定値とすると、ｗ０＝ｗ１２＝ｗ１３＝ｗ１４＝ｗ１５である。また、第２〜第５層間領域の幅ｓ１２〜ｓ１５は、径方向の外側に向かうに従って徐々に広くなっている。つまり、ｓ１２＜ｓ１３＜ｓ１４＜ｓ１５となっている。
本実施の形態においても、前述の第１の実施の形態と同様に、第１のＰ型注入層９１ａを除いて、注入された領域であるＰ型注入層９２ａ〜９５ａと、その径方向の内側に隣接する注入されない領域である層間領域との組をセットと呼称する。本実施の形態では、セット幅を「ｕ」で表す。
各セットのセット幅ｕに対応する長さを、それぞれ、ｕ２，ｕ３，ｕ４，ｕ５とし、ｕ２＝ｓ１２＋ｗ１２＝ｓ１２＋ｗ０、ｕ３＝ｓ１３＋ｗ１３＝ｓ１３＋ｗ０、ｕ４＝ｓ１４＋ｗ１４＝ｓ１４＋ｗ０、ｕ５＝ｓ１５＋ｗ１５＝ｓ１５＋ｗ０と定義する。ｗ０、ｓ１２を既知であるとすると、ｕ２も既知となる。
次に、セット幅ｕ３，ｕ４，ｕ５の求め方を示す。以下では、誤解を避けるために、セット幅ｕ２，ｕ３，ｕ４，ｕ５をそれぞれｕ（２），ｕ（３），ｕ（４），ｕ（５）のように表記する。Ａ＝注入量（ｃｍ−２）×ｗ１（μｍ）、Ｂ＝電界緩和層９０で擬似したいＶＬＤ構造のリサーフ層の注入量の傾き（ｃｍ−２・μｍ−１）と定義すると、ｕ（３）、ｕ（４）、ｕ（５）は、以下の式（１）〜式（３）に示す漸化式によって決まる。
第１のＰ型注入層９１ａおよび第１〜第５のＰ型拡散層９１ｂ，９２ｂ，９３ｂ，９４ｂ，９５ｂの条件は、それぞれ、第１の実施の形態のＰ型注入層２１ａおよびＰ型拡散層２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂと同様である。
以下の式（４）で示される、ｕ（ｋ−１）とｕ（ｋ）との間で一般化した漸化式は、２以上の任意のセット数を有する電界緩和層９０に適用することができる。
このような方法で寸法を決めることによって、Ｐ型注入層９１ａ〜９５ａの幅ｗ１１〜ｗ１５が、Ｐベース層１２に隣接するもの、すなわち第１のＰ型注入層９１ａを除いて一定である場合でも、径方向の外側に向かって注入量が線形的に漸減するＶＬＤ構造のリサーフ層を擬似的に形成することができる。
図３０および図３１は、本発明の第３の実施の形態の半導体装置３を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。図３０において、縦軸は、各セットの平均注入量（ｃｍ−２）を示し、横軸は、水平方向距離を示す。図３１において、縦軸は、３００Ｋにおける耐圧（Ｖ）を示し、横軸は、注入量（ｃｍ−２）を示す。図３１では、前述の第１の実施の形態の半導体装置１に対するシミュレーション結果を、記号「△」と参照符号「１０１」で示される破線とで示し、第３の実施の形態の半導体装置３に対するシミュレーション結果を、記号「□」と参照符号「１０２」で示される実線とで示す。
上記の漸化式で各セット幅を決めることによって、図３０に示すように各セットの平均注入量が水平方向距離に対して漸減する電界緩和層９０を得ることができる。
図３１は、耐圧の注入量依存性を第３の実施の形態と第１の実施の形態とで比較したものである。ここで、第３の実施の形態のセット数は、第１の実施の形態とほぼ同数である。図３１から判るように、第３の実施の形態では、第１の実施の形態と比べて、耐圧の最大値が２〜３％程度、具体的には１５０Ｖ程度低下するが、高耐圧が得られる注入量のマージンは同等である。
以上のように本実施の形態によれば、電界緩和層９０は、３つ以上のＰ型注入層９１ａ〜９５ａを備える。これらＰ型注入層９１ａ〜９５ａのうち、第１のＰ型注入層９１ａを除く他のＰ型注入層、すなわち第２〜第５のＰ型注入層９２ａ〜９５ａの幅ｗ１２〜ｗ１５は等しい。
また第２〜第５のＰ型注入層９２ａ〜９５ａ同士の間隔ｓ１３〜ｓ１５は、第１および第２のＰ型注入層９１ａ，９２ａ同士の間隔ｓ１２を与えることによって、二次方程式の解を与える漸化式、具体的には前記式（４）から求められる。言い換えれば、第１のＰ型注入層９１ａからの距離に基づいて、前記式（４）に類する二次方程式の解を与える漸化式を用いることで、第２〜第５のＰ型注入層９２ａ〜９５ａの位置を決めることができる。すなわち、第２〜第５のＰ型注入層９２ａ〜９５ａの位置は、第１のＰ型注入層９１ａからの距離に基づいて、二次方程式の解を与える漸化式によって表される。
このような構成にすることによって、第２〜第５のＰ型注入層９２ａ〜９５ａの幅ｗ１２〜ｗ１５が等しい場合でも、第１の実施の形態に近い効果を得ることができる。また、このような構成において、電界緩和層９０の形成方法を適宜に選択することによって、注入量のマージンをさらに広げることができる。
＜第４の実施の形態＞
図３２は、本発明の第４の実施の形態における半導体装置４の構成を示す平面図および断面図である。図３２（ａ）は、本発明の第４の実施の形態における半導体装置４の構成を示す平面図であり、図３２（ｂ）は、本発明の第４の実施の形態における半導体装置４の構成を示す断面図である。
本実施の形態においても、第１の実施の形態と同様に、本実施の形態の半導体装置４をＰＩＮダイオードに適用した場合の構成について説明する。本実施の形態の半導体装置４は、第１の実施の形態の半導体装置１と構成が類似しているので、同一の構成については同一の参照符号を付して、共通する説明を省略する。図３２では、電界緩和層１１０の部分を拡大して示している。
図３２に示すように、比較的低濃度（Ｎ−）のＮ型不純物を含む半導体基板１１の厚み方向一方側の表面部内に、比較的高濃度のＰ型不純物を含む活性領域であるＰベース層１２が形成される。さらに、Ｐベース層１２を囲繞するように、複数のＰ型注入層１１１〜１１５で構成される電界緩和層１１０が形成される。
電界緩和層１１０は、５つのＰ型不純物層、具体的には、第１のＰ型不純物層１１１、第２のＰ型不純物層１１２、第３のＰ型不純物層１１３、第４のＰ型不純物層１１４および第５のＰ型不純物層１１５を備える。
各Ｐ型不純物層１１１〜１１５は、Ｐ型不純物の濃度が異なる３種類のＰ型不純物層を有する。３種類のＰ型不純物層は、比較的高濃度のＰ型注入層１１１ａ〜１１５ａと、比較的低濃度の浅部Ｐ型拡散層１１１ｂ〜１１５ｂと、さらに低濃度の深部Ｐ型拡散層１１１ｃ〜１１５ｃである。
注入層と拡散層とは、実際には、不純物の濃度が連続的に変化するので、境界を定義することができないが、本実施の形態では、理解を容易にするために分けて考える。具体的には、Ｐベース層１２と同じイオン注入工程で注入されて形成される高濃度領域であるＰ型注入層１１１ａ〜１１５ａと、熱処理によって拡散されて形成されるが、第１の実施の形態のＰ型注入層２１ａ〜２５ａと同程度の濃度を有する領域である浅部Ｐ型拡散層１１１ｂ〜１１５ｂと、熱処理によって拡散されて形成され、浅部Ｐ型拡散層１１１ｂ〜１１５ｂよりも低濃度の領域である深部Ｐ型拡散層１１１ｃ〜１１５ｃとに分けて考える。ただし、Ｐ型注入層１１１ａ〜１１５ａに注入されたアクセプタイオンは、熱処理によって同心球状に広がるので、Ｐ型注入層１１１ａ〜１１５ａの表面濃度はＰベース層１２よりも低い。
径方向において、Ｐベース層１２の外側には、第１の浅部Ｐ型拡散層１１１ｂが接するか、または一部分が重なって形成される。本実施の形態では、図３２に示すように、径方向において、Ｐベース層１２の外側には、第１の浅部Ｐ型拡散層１１１ｂが接して形成される。また図３２に示すように、第１の浅部Ｐ型拡散層１１１ｂの外側には、第２の浅部Ｐ型拡散層１１２ｂが間隔をあけて形成される。第２の浅部Ｐ型拡散層１１２ｂの外側には、第３の浅部Ｐ型拡散層１１３ｂが間隔をあけて形成される。第３の浅部Ｐ型拡散層１１３ｂの外側には、第４の浅部Ｐ型拡散層１１４ｂが間隔をあけて形成される。第４の浅部Ｐ型拡散層１１４ｂの外側には、第５の浅部Ｐ型拡散層１１５ｂが間隔をあけて形成される。
Ｐ型注入層１１１ａ〜１１５ａは、局所高濃度領域に相当し、浅部Ｐ型拡散層１１１ｂ〜１１５ｂは、高濃度不純物層に相当し、深部Ｐ型拡散層１１１ｃ〜１１５ｃは、低濃度不純物層に相当する。
各Ｐ型注入層１１１ａ〜１１５ａは、ドット形状に形成され、複数個が、半導体基板１１の厚み方向一方側から見て周方向に周期的に配置されて、各浅部Ｐ型拡散層１１１ｂ〜１１５ｂ内にＰ型注入層群を形成している。以下の説明では、Ｐ型注入層１１１ａ〜１１５ａをまとめて「Ｐ型注入層群１１１ａ〜１１５ａ」といい、Ｐ型注入層群１１１ａ〜１１５ａを構成する各Ｐ型注入層を「ドット」という場合がある。
本実施の形態では、第１のＰ型注入層群１１１ａは、平面方向に千鳥配置状に周期的に配置されたドット形状のＰ型注入層で構成される。第１の浅部Ｐ型拡散層１１１ｂは、第１のＰ型注入層群１１１ａを構成する各Ｐ型注入層を囲み、かつ、第１の深部Ｐ型拡散層１１１ｃに囲まれる。
第２〜第５のＰ型注入層群１１２ａ〜１１５ａは、それぞれ、平面方向に周方向に周期的に配置された１列のドット形状のＰ型注入層で構成される。第２〜第５の浅部Ｐ型拡散層１１２ｂ〜１１５ｂは、対応するＰ型注入層群１１２ａ〜１１５ａを構成するＰ型注入層を囲み、かつ、対応する深部Ｐ型拡散層１１２ｃ〜１１５ｃに囲まれている。
電界緩和層１１０は、第１〜第５のＰ型注入層群１１１ａ〜１１５ａと、第１〜第５の浅部Ｐ型拡散層１１１ｂ〜１１５ｂと、第１〜第５の深部Ｐ型拡散層１１１ｃ〜１１５ｃとを含んで構成される。
隣合うＰ型注入層群１１１ａ〜１１５ａ同士の間には、ドット間隔に比べて大きい間隔が形成される。径方向において、隣合うＰ型注入層群１１１ａ〜１１５ａの互いに向かい合う位置に配置されるドット列、たとえば、第１のＰ側注入層群１１１ａの最も外側のドット列と、第２のＰ型注入層群１１２ａを構成するドット列とは、千鳥配置の関係を維持して、各ドットが互い違いの位置に配置される。このようにすることによって、浅部Ｐ型拡散層１１１ｂ〜１１５ｂ同士の間隔を周方向に沿ってほぼ一定に保つことができるので、周方向における局所的な電界集中を防止することができる。
ここで、電界緩和層１１０における、浅部Ｐ型拡散層１１１ｂ〜１１５ｂの幅、および浅部Ｐ型拡散層１１１ｂ〜１１５ｂ同士の間隔は、それぞれ、第３の実施の形態の電界緩和層９０におけるＰ型注入層９１ａ〜９５ａの幅、およびＰ型注入層９１ａ〜９５ａ同士の間隔と同じ規則に則る。浅部Ｐ型拡散層１１１ｂ〜１１５ｂの幅は、実際には、周方向に沿って周期的に変動するが、ここでは、最も幅の広い部分と、最も幅の狭い部分との平均値を、浅部Ｐ型拡散層１１１ｂ〜１１５ｂの幅とする。
第４の実施の形態では、第２〜第４の浅部Ｐ型拡散層１１２ｂ〜１１５ｂは、それぞれ、１列のドット形状のＰ型注入層で構成される第２〜第５のＰ型注入層群１１２ａ〜１１５ａに由来するので、全て同じ幅になる。
前述の第２の実施の形態では、各浅部Ｐ型拡散層７１ｂ〜７５ｂの幅は、対応するＰ型注入層群７１ａ〜７５ａのドット列の数で決まる離散的な値しか取れない。これに対し、第４の実施の形態では、Ｐベース層１２の外側に接する第１の浅部Ｐ型拡散層１１１ａを除き、第２〜第５の浅部Ｐ型拡散層１１２ａ〜１１５ａの幅は、１列のドット形状のＰ型注入層で構成されるＰ型注入層群によって決まる一定の値になるので、第２の実施の形態のような問題は存在しない。また、第４の実施の形態では、ドット開口面積が大きい場合でも高耐圧を実現しやすい。
図３３は、本発明の第４の実施の形態の半導体装置４を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。図３３は、耐圧の注入量依存性を第４の実施の形態と第２の実施の形態とで比較したものである。図３３において、縦軸は、３００Ｋにおける耐圧（Ｖ）を示し、横軸は、Ｐベース層１２の注入量（ｃｍ−２）を示す。
図３３では、第２の実施の形態の半導体装置２に対するシミュレーション結果を、記号「△」と参照符号「１２１」で示される破線とで示し、第４の実施の形態の半導体装置４に対するシミュレーション結果を、記号「□」と参照符号「１２２」で示される実線とで示す。
ここで、第４の実施の形態の半導体装置４を形成するときの注入マスクのドット開口の形状は１μｍ角であり、ドット開口の周方向の周期は５μｍであり、セット数は４６個である。第２の実施の形態の半導体装置２を形成するときのドット開口の形状は０．５μｍ角であり、セット数は３５個である。いずれの場合も、熱処理は、ＰＮ接合深さが６μｍとなる程度の条件である。
図３３から判るように、第４の実施の形態の半導体装置４では、第２〜第５の浅部Ｐ型拡散層１１２ｂ〜１１５ｂの幅が離散的になるという問題が存在しないので、第２の実施の形態の半導体装置２に見られる耐圧の注入量依存性の窪みがない。また、第４の実施の形態の半導体装置４は、第２の実施の形態の半導体装置２と同等の耐圧が得られる上に、高耐圧が得られる注入量のマージンが広い。
第２の実施の形態の半導体装置２と第４の実施の形態の半導体装置４とのどちらが有利であるのかについては、Ｐベース層１２の注入量および形成できるドット開口の面積によって変わる。図３３に示す例では、１つのドット開口から注入されるアクセプタイオン数が１．２５×１０６個よりも少ない場合は、第２の実施の形態の半導体装置２の方が、耐圧が高い。アクセプタイオン数が２×１０６個よりも多い場合は、第４の実施の形態の半導体装置４の方が、耐圧が高い。
このように、１つのドット開口から注入されるアクセプタイオン数が比較的少ない場合は、第２の実施の形態の半導体装置２の方が有利であり、１つのドット開口から注入されるアクセプタイオン数が比較的多い場合は、第４の実施の形態の半導体装置４の方が有利である。
ただし、注入された不純物の活性化率が低い場合、熱酸化によってアクセプタイオンが吸い出される場合、またはエッチングによって表面が削られる場合などでは、最終的に半導体基板１１に存在する活性化したアクセプタイオン数で考えるべきである。これは、本発明の全てにおいて当てはまることである。
＜第４の実施の形態の変形例＞
図３４は、本発明の第４の実施の形態の変形例における半導体装置５の構成を示す平面図および断面図である。図３４（ａ）は、本発明の第４の実施の形態の変形例における半導体装置５の構成を示す平面図であり、図３４（ｂ）は、本発明の第４の実施の形態の変形例における半導体装置５の構成を示す断面図である。本変形例においても、第１の実施の形態と同様に、本変形例の半導体装置５をＰＩＮダイオードに適用した場合の構成について説明する。本変形例の半導体装置５は、第１の実施の形態の半導体装置１と構成が類似しているので、同一の構成については同一の参照符号を付して、共通する説明を省略する。図３４では、電界緩和層１３０の部分を拡大して示している。
本変形例では、図３２の各Ｐ型注入層群１１１ａ〜１１５ａを構成するドット形状のＰ型注入層を周方向に繋げ、幅の細いストライプ形状にしたものである。つまり、第４の実施の形態におけるドット形状のＰ型注入層で構成される第１のＰ型注入層群１１１ａが、本変形例におけるストライプ形状のＰ型注入層で構成される第１のＰ型注入層群１３１ａに対応する。同様に、第４の実施の形態におけるドット形状のＰ型注入層で構成される第２〜第５のＰ型注入層群１１２ａ、１１３ａ，１１４ａ，１１５ａが、それぞれ、本変形例におけるストライプ形状の第２〜第５のＰ型注入層１３２ａ，１３３ａ，１３４ａ，１３５ａに対応する。
そして、第１のＰ型注入層群１３１ａと、第２〜第５のＰ型注入層１３２ａ〜１３５ａと、第１〜第５の浅部Ｐ型拡散層１３１ｂ〜１３５ｂと、第１〜第５の深部Ｐ型拡散層１３１ｃ〜１３５ｃとによって電界緩和層１３０が構成される。本実施の形態では、ドット注入ではないので、電界緩和層１３０の不純物濃度、およびＰ型拡散層１３１ｂ〜１３５ｂ，１３１ｃ〜１３５ｃの幅には、周方向の変動は存在しない。
図３５は、本発明の第４の実施の形態の変形例における半導体装置５を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。図３５において、縦軸は、３００Ｋにおける耐圧（Ｖ）を示し、横軸は、Ｐベース層１２の注入量（ｃｍ−２）を示す。図３５では、Ｐ型注入層の形状を１μｍ角のドット形状、１μｍ幅のストライプ形状、または０．２μｍ幅のストライプ形状としたときの耐圧の注入量依存性を示している。
図３５では、Ｐ型注入層を１μｍ角のドット形状とした場合のシミュレーション結果を、記号「○」と参照符号「１４１」で示される破線とで示す。Ｐ型注入層を１μｍ幅のストライプ形状とした場合のシミュレーション結果を、記号「◇」および参照符号「１４２」で示される２点鎖線とで示す。Ｐ型注入層を０．２μｍ幅のストライプ形状とした場合のシミュレーション結果を、記号「□」と参照符号「１４３」で示される実線とで示す。
図３５に示す例において、Ｐ型注入層を１μｍ角のドット形状とした場合、ドット形状の各Ｐ型注入層は、周方向に５μｍ周期で配置されているものとする。また、いずれの場合も、セット数は４６個であり、熱処理はＰＮ接合深さが６μｍとなる程度の条件である。
図３５から判るように、ストライプ形状のＰ型注入層１３１ａ〜１３５ａを形成する場合、換言すれば、ストライプ形状の開口（以下「ストライプ開口」という場合がある）が形成される注入マスクを用いて半導体装置を製造する場合でも、１×１０１４ｃｍ−２以上の注入量で良好な耐圧を得ることが可能である。また図３５から、ストライプ開口の幅を広げた場合は、最適注入量を下げることができ、またストライプ開口の幅を狭めた場合は、最適注入量を上げることができることが判る。つまり、Ｐベース層１２の注入量に合わせて、ストライプ開口の幅を調整すればよい。ただし、ストライプ開口の幅を広げる場合、ストライプ開口の幅が拡散長よりも十分小さい必要がある。また、最適なストライプ開口の幅が注入マスクの解像度よりも小さい場合、図３２に示すようなドット開口にして、注入されるアクセプタイオン数を減らす必要がある。
図３５において、Ｐ型注入層１３１ａ〜１３５ａを０．２μｍ幅のストライプ形状とした場合の耐圧の注入量依存性は、Ｐ型注入層１３１ａ〜１３５ａを１μｍ角のドット形状とした場合の耐圧の注入量依存性と近い。これは、周方向周期５μｍの１μｍ角のドット開口と、周方向長さ５μｍの０．２μｍ幅のストライプ開口とで、注入されるアクセプタイオン数が同じであるからである。ただし、０．２μｍ幅のストライプ開口の場合、電界緩和層の濃度の周方向の変動が存在しないので、１μｍ角のドット開口が形成された注入マスクを用いる場合よりも、半導体装置の耐圧は少し高い。
ここで、０．２μｍ角のドット形状も含め、０．２μｍ幅の開口パターンを形成できるのであれば、第２の実施の形態におけるＰ型注入層７１ａ〜７５ａも形成しやすくなることに注意を払うべきである。第２の実施の形態におけるＰ型注入層７１ａ〜７５ａと、第４の実施の形態の変形例におけるＰ型注入層１３１ａ〜１３５ａとのどちらが有利かについては、Ｐベース層１２の注入量、ならびに形成できる開口の形状、および開口幅の下限、たとえば注入マスクの解像度による下限などから決まるものである。
第２の実施の形態、第４の実施の形態およびその変形例において、径方向におけるＰ型注入層７１ａ〜７５ａ，１１１ａ〜１１５ａ，１３１ａ〜１３５ａの幅は、半導体基板１１の厚み方向一方側の表面を基準とした深部Ｐ型拡散層７１ｃ〜７５ｃ，１１１ｃ〜１１５ｃ，１３１ｃ〜１３５ｃの深さの５分の１（１／５）以下にすることが好ましい。これによって、高耐圧が得られる注入量のマージンをさらに広げることができる。
このような構成の半導体装置を製造する場合には、マスク形成工程において、活性領域であるＰベース層１２が形成される領域に対応する部分が開口され、径方向における開口部の幅が、熱処理工程で形成するべき深部Ｐ型拡散層７１ｃ〜７５ｃ，１１１ｃ〜１１５ｃ，１３１ｃ〜１３５ｃの半導体基板１１の厚み方向一方側の表面を基準とした深さの５分の１（１／５）以下になるように注入マスクを形成すればよい。これによって、製造工程の数を削減することができる。
＜第５の実施の形態＞
前述の第１および第３の実施の形態では、熱処理によってアクセプタイオンを拡散させて、電界緩和層１３，９０を形成しているが、電界緩和層は、熱拡散を用いなくても形成することができる。
図３６〜図４０を用いて、熱拡散を用いないで、電界緩和層１３を形成する工程について説明する。図３６は、レジストマスクＲＭ３を用いてイオン注入を行っている状態を示す断面図である。図３７は、レジストマスクＲＭ３を等方的にエッチングして、レジストマスクＲＭ４を形成した状態を示す断面図である。図３８〜図４０は、レジストマスクＲＭ４を用いてイオン注入を行っている状態を示す断面図である。
図３６に示すように、比較的低濃度（Ｎ−）のＮ型不純物を含む半導体基板１１の表面部内に、比較的高濃度のＰ型不純物を含むＰベース層１２を形成した後、この基板表面上に、第１〜第５のＰ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａの形成領域に対応する部分が開口部となったパターンを有する比較的厚いレジストマスクＲＭ３形成する。
そして、第１のイオン注入工程において、レジストマスクＲＭ３の上方から、比較的低いエネルギーで、Ｐ型不純物イオンであるアクセプタイオンのイオン注入を行う。
次に、図３７で示すように、酸素アッシャーなどでレジストのみを等方的にエッチングし、レジストマスクＲＭ３で覆う部分を後退させる。レジストマスクＲＭ３は、エッチングされ、レジストマスクＲＭ４になる。ここでは、レジストマスクＲＭ３のうち、第１のＰ型注入層２１ａと第２のＰ型注入層２２ａとの間に対応する部分のレジストマスクは、エッチングによって消失させている。
次に、図３８および図３９に示すように、第２のイオン注入工程において、レジストマスクＲＭ４の上方、すなわち厚み方向一方側から、比較的低いエネルギーから比較的高いエネルギーまでエネルギーを変えて、複数回のアクセプタイオンのイオン注入を行う。
図３８および図３９では、レジストマスクＲＭ４の上方から入射する矢印の長さが、イオン注入のエネルギーの大きさを反映している。図３８は、比較的低いエネルギーでイオン注入を行った場合を示し、図３９は、比較的高いエネルギーでイオン注入を行った場合を示す。
第２のイオン注入工程では、たとえば、図３８に示すような比較的低いエネルギーでのイオン注入を行った後、図３９に示すような比較的高いエネルギーでのイオン注入を行う。比較的低いエネルギーでのイオン注入によって、第１〜第５のＰ型拡散層２１ｂ〜２５ｂのうち、第１〜第５のＰ型注入層２１ａ〜２５ａと同じ深さまでの部分に相当する第１〜第５のＰ型注入層２１ｃ〜２５ｃが形成される。第２のイオン注入工程では、以上の手順に限定されず、比較的高いエネルギーでのイオン注入を行った後、比較的低いエネルギーでのイオン注入を行うようにしてもよい。
ここで、第１のイオン注入工程の注入量と第２のイオン注入工程の注入量との和が、半導体材料で決まるリサーフ条件の１．５倍以上３．５倍以下になるようにする。このようにすることによって、図３９に示すように、Ｐ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａを囲繞するＰ型拡散層２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂが形成される。
このような製造工程を用いれば、ＳｉＣのような熱拡散長の非常に短い半導体でも、本発明の電界緩和層を形成することができる。
また、図４０に示すように、第２のイオン注入工程において、比較的高いエネルギーでのみアクセプタイオンのイオン注入を行い、Ｐ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａの底面のみを保護するような、埋め込みＰ型注入層２１ｄ，２２ｄ，２３ｄ，２４ｄ，２５ｄを形成してもよい。このようにすれば、製造工程の一部を省略することができる。
このとき、埋め込みＰ型注入層２１ｄ，２２ｄ，２３ｄ，２４ｄ，２５ｄは、Ｐ型注入層２１ａ，２２ａ，２３ａ，２４ａ，２５ａの底面近傍に最大アクセプタ濃度を有する。すなわち、埋め込みＰ型注入層２１ｄ〜２５ｄは、半導体基板１１の厚み方向一方側の表面からの位置が、Ｐ型注入層２１ａ〜２５ａの底面と略等しい位置で、Ｐ型不純物の濃度が最大となる。このような構成にすることによって、前述のように製造工程の一部を省略しても、比較的高い耐圧を有する半導体装置を実現することができる。ここで、埋め込みＰ型注入層は、低濃度不純物層に相当する。
以上のように本実施の形態では、イオン注入工程と熱処理工程との間にエッチング工程と第２のイオン注入工程とを備える。第２のイオン注入工程では、第１のイオン注入工程でＰ型不純物をイオン注入するときの注入エネルギーよりも高い注入エネルギーで、Ｐ型不純物がイオン注入される。これによって、炭化珪素（ＳｉＣ）のように、拡散長の比較的短いワイドギャップ半導体を用いる場合でも、比較的高い耐圧を有する半導体装置を実現することができる。
以上に説明した第１〜第５の実施の形態においては、半導体基板および各不純物層の導電型を、Ｐ型あるいはＮ型に特定した半導体装置について説明したが、これらの導電型が全て逆であっても、同様の効果が得られる。
また、以上で示した注入量およびアクセプタイオン数は、活性化率が１００％であり、かつ、イオン注入後の製造工程で消失しないことを前提にした値である。したがって、活性化率が低い場合、熱酸化によってアクセプタイオンが吸い出される場合、またはエッチングによって表面が削られる場合などでは、最終的に半導体基板に存在する活性化したアクセプタイオン数に基づいて、注入量を調節すべきである。
また、半導体と、酸化膜などの絶縁膜との界面、場合によっては、半導体と、ポリイミド膜などのパッシベーション膜との界面には、固定電荷、たとえば界面電荷が存在する。この固定電荷が注入量に対して無視できない場合も注入量を調節すべきである。
また、第１〜第５の実施の形態においては、Ｐベース層１２が電界緩和層１３，７０，９０，１１０，１３０よりも深いものとして図示したが、Ｐベース層１２は、電界緩和層１３，７０，９０，１１０，１３０よりも浅くてもよい。
また、第１〜第４の実施の形態においては、アクセプタイオンを比較的低エネルギーで注入すると述べたが、アクセプタイオンが注入マスクによって完全に阻止されるのであれば、注入エネルギーは高くてもよい。比較的高いエネルギーで注入する場合、Ｐ型注入層の上下左右にＰ型拡散層が広がることになる。
また、第１、第３および第５の実施の形態においては、電界緩和層１３，９０のアクセプタイオンを、Ｐベース層１２となる活性領域に注入しなかったが、注入マスクの開口を活性領域にまで広げて、電界緩和層１３，９０のアクセプタイオンを活性領域に注入してもよい。
たとえば、図４１に示すＰＩＮダイオード６のように、Ｐベース層１２の形成領域に注入マスクの開口を広げて電界緩和層１５０のアクセプタイオンを注入し、Ｐベース層１２を省略してもよい。図４１は、半導体装置の他の例を示す断面図である。
図４１に示す半導体装置６では、活性領域は、Ｐ型不純物を含有するＰ型不純物層である第１のＰ型注入層１５１ａで構成される。つまり、活性領域は、電界緩和層１５０を構成する第１のＰ型注入層１５１ａの一部で構成される。換言すれば、活性領域を構成するＰ型不純物層は、電界緩和層１５０を構成する第１のＰ型注入層１５１ａと一体的に形成される。
したがって、活性領域を構成するＰ型不純物層の厚み方向におけるＰ型不純物の濃度プロファイルは、電界緩和層１５０を構成する高濃度不純物層が位置する箇所、すなわち第１のＰ型注入層１５１ａのうちで電界緩和層１５０を構成する部分の厚み方向におけるＰ型不純物の濃度プロファイルと同一である。
このような構成にすることによって、活性領域の形成工程を一部省略して、比較的高い耐圧を有する半導体装置６を実現することができる。
ここで、電界緩和層１５０の注入量は、リサーフ条件の１．５倍以上であるので、Ｐベース層を省略しても、通常の使用条件ではＰ型不純物層は完全には空乏化せず、アノード電極１５へのパンチスルーは発生しない。また、このような構成において、アノード電極１５との接触抵抗を下げるために、別途、アノード電極１５とコンタクトを取る箇所に、比較的浅く、比較的高い濃度でＰ型不純物を含有するＰ型不純物層を形成してもよい。
また、第１〜第５の実施の形態においては、本発明を適用するデバイスをＰＩＮダイオードとしたが、本発明は、ＭＯＳＦＥＴ、ＩＧＢＴ、ＢＪＴ（Bipolar Junction Transistor）などのトランジスタ、またはサイリスタといった、種々のデバイスの終端構造として適用しても、同様の効果が得られる。
また、第１、第３および第５の実施の形態においては、図４２に示す半導体装置７のように、ショットキー電極であるアノード電極１５と半導体基板１１との界面に存在するショットキーバリア１５５を活性領域とし、ショットキーバリアダイオードとしてもよい。図４２は、半導体装置の他の例を示す断面図である。
図４２に示すように、活性領域は、半導体基板１１の厚み方向一方側の表面部のうちで、ショットキー電極であるアノード電極１５とショットキー接合を形成する領域、すなわちショットキー領域であるショットキーバリア１５５で構成されてもよい。このショットキーバリア１５５とショットキー電極１５とによって、ショットキーバリアダイオードである半導体装置７が構成される。これによって、半導体装置７として、比較的高い耐圧を有するショットキーバリアダイオードを実現することができる。
前述のようにショットキー電極１５と半導体基板１１との界面に存在するショットキーバリア１５５を活性領域とする場合、電界緩和層と同時に活性領域の一部にもイオン注入を行い、半導体装置７を、ＪＢＳ（Junction Barrier Schottky）ダイオード、ＭＰＳ（Merged PIN Schottky）ダイオードとしてもよい。
また、第１〜第５の実施の形態においては、耐圧クラスを定格電圧で４５００Ｖとしたが、本発明は、どのような耐圧クラスに対しても適用できる。
また、半導体基板１１の材料は、シリコンに限定されず、比較的広いバンドギャップを有するワイドバンドギャップ半導体であってもよい。ワイドバンドギャップ半導体としては、たとえば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）系材料、またはダイヤモンドを使用してもよい。
最適な電界緩和層の注入量は、主に使用する半導体材料の誘電率と絶縁破壊電界とによって決まる。一方、最適な電界緩和層の幅は、主に半導体材料の絶縁破壊電界と必要とされる耐圧とによって決まるが、本発明によれば、半導体内部の電界を効果的に低減できるので、終端構造の幅を従来よりも小さくすることができる。
また、ワイドバンドギャップ半導体によって構成されるスイッチング素子およびダイオード素子は、高耐圧性を有し、許容電流密度も高いので、シリコンに比べて小型化が可能である。これら小型化されたスイッチング素子およびダイオード素子を用いることによって、これらの素子を組み込んだ半導体装置モジュールの小型化が可能となる。
また、耐熱性も高いので、ヒートシンクの放熱フィンの小型化、および水冷ではなく空冷による冷却も可能となり、半導体装置モジュールの一層の小型化が可能となる。
また、注入に用いる不純物は、ホウ素（Ｂ）、窒素（Ｎ）、アルミニウム（Ａｌ）、リン（Ｐ）、ヒ素（Ａｓ）、インジウム（Ｉｎ）など、半導体材料の原子と置換して活性化するものであれば、どのようなものであってもよい。ただし、熱拡散によって電界緩和層を形成する場合は、拡散長が比較的大きく、かつ、拡散の制御性の高いものが望ましい。
最後に、本発明を適用したときの終端構造の幅について、具体的に説明する。本発明によれば、径方向における電界緩和層１３，７０，９０，１１０，１３０，１５０の幅を、半導体基板１１の厚みの２倍よりも小さくすることができる。
ここで、「半導体基板の厚み」とは、本実施の形態のように、半導体基板１１として、半導体材料で構成される半導体基板そのもの、たとえば、比較的低濃度のＮ型不純物を含む半導体基板が用いられる場合には、半導体基板そのものの厚みをいう。半導体基板１１としては、支持基板と、支持基板上に形成された、半導体材料のエピタキシャル膜、たとえば比較的低濃度のＮ型不純物を含むエピタキシャル膜とで構成される基板が用いられてもよい。この場合には、エピタキシャル膜の厚みを「半導体基板の厚み」という。
以下では、「半導体基板の厚み」を規定する部分を「ドリフト層」という場合がある。すなわち、半導体基板１１として、半導体基板そのものが用いられる場合には、半導体基板１１そのものを「ドリフト層」という。半導体基板１１として、支持基板と支持基板上に形成された半導体材料のエピタキシャル膜とで構成される基板が用いられる場合には、エピタキシャル膜を「ドリフト層」という。
電界緩和層１３，７０，９０，１１０，１３０，１５０の幅の下限は、ドリフト層、すなわち半導体基板またはエピタキシャル膜の不純物濃度、半導体装置の動作が保証される最低温度、および製造ばらつきに依存するが、「半導体基板の厚み」であるドリフト層の厚みの１．５倍程度である。
たとえば、Ｓｉの場合、ドリフト層の厚み（単位：μｍ）は定格電圧（単位：Ｖ）の０．１倍程度必要である。つまり、Ｓｉの場合、本発明によれば、電界緩和層の幅（単位：μｍ）を定格電圧（単位：Ｖ）のおよそ０．１５倍〜０．２倍にすることができる。
図４３は、定格電圧と電界緩和層の幅との関係を示すグラフである。図４３において、縦軸は、電界緩和層の幅を示し、横軸は、定格電圧（Ｖ）を示す。図４３では、本発明の第１の実施の形態の半導体装置１を、各定格電圧のＳｉの縦型ＰＩＮダイオードに適用したときに、室温において定格電圧の１．２倍の耐圧が得られる電界緩和層の幅を示している。
図４３では、電界緩和層の幅をドリフト層の厚み（以下「ドリフト層厚」という）の１．５倍とした場合を参照符号「１６１」で示される破線で示し、電界緩和層の幅をドリフト層厚の２．０倍とした場合を参照符号「１６２」で示される二点鎖線で示す。図４３において、電界緩和層の幅はドリフト層厚の１．５倍〜２倍の間にある。なお、本発明の他の実施の形態でも電界緩和層の幅を第１の実施の形態と同程度にすることが可能である。
以上のように本発明では、電界緩和層１３，７０，９０，１１０，１３０，１５０の幅が、半導体基板１１の厚みであるドリフト層厚の２倍以下、より詳細にはドリフト層厚の１．５倍以上２倍以下の範囲において、図４３に示すように比較的高い耐圧を実現することができる。電界緩和層１３，７０，９０，１１０，１３０，１５０の幅がドリフト層厚の２倍以下であることによって、半導体装置の大型化を回避することができる。すなわち、半導体装置を大型化させることなく、比較的高い耐圧を実現することができる。
また、耐圧が高くなるほど、ドリフト層厚を増やすとともに、ドリフト層の不純物濃度を下げる必要がある。ドリフト層の不純物濃度を下げると、ドリフト層に空乏層が伸びやすくなる。したがって、空乏層がストッパ層１４に到達し、リーク電流が著しく増加する現象、すなわちストッパ層１４へのリーチスルーを防ぐために、電界緩和層１３，７０，９０，１１０，１３０，１５０からストッパ層１４までの離間距離を定格電圧に比例して広げることが望ましい。たとえば、電界緩和層１３，７０，９０，１１０，１３０，１５０からストッパ層１４までの離間距離をドリフト層厚と同じにすれば、ストッパ層１４へのリーチスルーは十分に防ぐことができる。
しかし、電界緩和層１３，７０，９０，１１０，１３０，１５０からストッパ層１４までの離間距離は、リーチスルーに対する懸念を除けば、耐圧に大きく影響しないので、できるだけ短くすることが望まれる。
そこで、ストッパ層１４へのリーチスルーを積極的に抑制するために、図４４に示すように、ストッパ層１４と同電位、つまり、カソード電極１７と同電位のフィールドプレート１７２を設けてもよい。図４４は、本発明の半導体装置の他の例を示す断面図である。図４４に示す半導体装置８では、ストッパ層１４と同電位のフィールドプレート１７２が、アノード電極１７５と同じ配線層を用いて形成されている。フィールドプレート１７２の先端は、絶縁膜１７１を介して半導体基板１１に対向している。
このように電界緩和層１３よりも径方向の外側に、半導体基板１１の厚み方向他方側の表面と同電位を有する金属配線層としてフィールドプレート１７２を設け、金属配線層であるフィールドプレート１７２と半導体基板１１の厚み方向一方側の表面部との間に絶縁層として絶縁膜１７１を介在させることによって、電界緩和層１３からストッパ層１４までの離間距離を縮めることができる。たとえば、電界緩和層１３からストッパ層１４までの離間距離を、ドリフト層厚である半導体基板１１の厚みの半分にしても、ストッパ層１４へのリーチスルーを十分に防ぐことができる。
この場合においても、電界緩和層１３からフィールドプレート１７２の端部までの離間距離、および、電界緩和層１３からストッパ層１４までの離間距離を定格電圧に比例して広げることが望ましい。ただし、電界緩和層１３からストッパ層１４までの離間距離として適当な値を求めるための比例係数は、フィールドプレート１７２を設けない場合に比べて、小さくなる。
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせることが可能である。また、各実施の形態の任意の構成要素を適宜、変更または省略することが可能である。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１，２，３，４，５，６，７，８ 半導体装置、１１ 半導体基板、１２ 活性領域（Ｐベース層）、１３，７０，９０，１１０，１３０，１５０ 電界緩和層、１４ ストッパ層、１５，１７５ アノード電極、１６ カソード層、１７ カソード電極、２１〜２５，７１〜７５，９１〜９５，１１１〜１１５，１３１〜１３５，１５１ Ｐ型不純物層、２１ａ〜２５ａ，２１ｃ〜２５ｃ，２１ｄ〜２５ｄ，７１ａ〜７５ａ，９１ａ〜９５ａ，１１１ａ〜１１５ａ，１３１ａ〜１３５ａ，１５１ａ Ｐ型注入層、２１ｂ〜２５ｂ，７１ｂ〜７５ｂ，７１ｃ〜７５ｃ，９１ｂ〜９５ｂ，１１１ｂ〜１１５ｂ，１１１ｃ〜１１５ｃ，１３１ｂ〜１３５ｂ，１３１ｃ〜１３５ｃ，１５１ｂ Ｐ型拡散層、１７１ 絶縁膜、１７２ フィールドプレート。
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の厚み方向一方側の表面部内に、前記半導体基板の外周縁部から離隔して形成される第２導電型の活性領域と、前記半導体基板の厚み方向一方側の表面部内に、前記活性領域の外周縁部から前記半導体基板の外周縁部に向けて、前記活性領域を囲繞するように環状に形成される電界緩和層とを備え、前記電界緩和層は、互いに間隔をあけて、前記活性領域を囲繞するように形成され、第２導電型の不純物を含有する複数の高濃度不純物層と、各前記高濃度不純物層を囲繞するように形成され、前記高濃度不純物層よりも低い濃度で前記第２導電型の不純物を含有する複数の低濃度不純物層とを備え、前記高濃度不純物層のうち、前記電界緩和層の径方向において最も内側に形成される最内側高濃度不純物層は、前記活性領域に接するか、または一部分が重なって形成され、前記最内側高濃度不純物層を囲繞する前記低濃度不純物層は、前記最内側高濃度不純物層よりも前記径方向の外側に形成される他の前記高濃度不純物層を囲繞する前記低濃度不純物層の少なくとも１つと繋がって形成され、隣合う前記高濃度不純物層同士の間の層間領域の幅は、前記活性領域から前記半導体基板の外周縁部に向かうに従って大きくなり、前記最内側高濃度不純物層を除く前記高濃度不純物層の幅は、前記活性領域から前記半導体基板の外周縁部に向かうに従って小さくなり、前記層間領域と、その層間領域に前記径方向の外側で接する前記高濃度不純物層とで構成されるセットの幅である、前記層間領域の幅と、その層間領域に前記径方向の外側で接する前記高濃度不純物層の幅との和は、すべてのセットで等しいことを特徴とする。
本発明の半導体装置の製造方法は、第１導電型の半導体基板と、前記半導体基板の厚み方向一方側の表面部に、前記半導体基板の外周縁部から離隔して形成される第２導電型の活性領域と、前記活性領域の外周縁部から前記半導体基板の外周縁部に向けて、前記活性領域を囲繞するように環状に形成される電界緩和層とを備える半導体装置の製造方法であって、前記半導体基板の厚み方向一方側の表面部上に、前記活性領域が形成される領域に対応する部分を囲繞する複数の開口部が、径方向に互いに間隔をあけて形成された注入マスクを形成するマスク形成工程と、前記注入マスクを介して、前記半導体基板に前記第２導電型の不純物をイオン注入することによって、高濃度不純物層を形成するイオン注入工程と、前記第２導電型の不純物がイオン注入された前記半導体基板を熱処理することによって、前記高濃度不純物層を囲繞する低濃度不純物層を形成する熱処理工程とを備え、前記マスク形成工程では、前記径方向における前記開口部同士の間隔が、前記活性領域が形成される領域に対応する部分から前記半導体基板の外周縁部に対応する部分に向かうに従って大きくなるように、前記注入マスクを形成し、前記熱処理工程を終えた時点で、前記高濃度不純物層のうち、前記電界緩和層の径方向において最も内側に形成される最内側高濃度不純物層は、前記活性領域に接するか、または一部分が重なって形成され、前記最内側高濃度不純物層を囲繞する前記低濃度不純物層は、前記最内側高濃度不純物層よりも前記径方向の外側に形成される他の前記高濃度不純物層を囲繞する前記低濃度不純物層の少なくとも１つと繋がって形成され、隣合う前記高濃度不純物層同士の間の層間領域の幅は、前記活性領域から前記半導体基板の外周縁部に向かうに従って大きくなり、前記最内側高濃度不純物層を除く前記高濃度不純物層の幅は、前記活性領域から前記半導体基板の外周縁部に向かうに従って小さくなり、前記層間領域と、その層間領域に前記径方向の外側で接する前記高濃度不純物層とで構成されるセットの幅である、前記層間領域の幅と、その層間領域に前記径方向の外側で接する前記高濃度不純物層の幅との和は、すべてのセットで等しいことを特徴とする。
本発明の半導体装置によれば、第１導電型の半導体基板の厚み方向一方側の表面部内に、半導体基板の外周縁部から離隔して、第２導電型の活性領域が形成される。この活性領域の外周縁部から半導体基板の外周縁部に向けて、活性領域を囲繞するように環状の電界緩和層が形成される。電界緩和層は、互いに間隔をあけて活性領域を囲繞するように形成される複数の高濃度不純物層と、各高濃度不純物層を囲繞するように形成される複数の低濃度不純物層とを備える。低濃度不純物層は、高濃度不純物層よりも第２導電型の不純物の濃度が低い。電界緩和層の径方向において最も内側に形成される最内側高濃度不純物層は、活性領域に接するか、または一部分が重なって形成される。最内側高濃度不純物層を囲繞する低濃度不純物層は、最内側高濃度不純物層よりも径方向の外側に形成される他の高濃度不純物層を囲繞する低濃度不純物層の少なくとも１つと繋がって形成される。隣合う高濃度不純物層同士の間の層間領域の幅は、活性領域から半導体基板の外周縁部に向かうに従って大きくなる。最内側高濃度不純物層を除く高濃度不純物層の幅は、活性領域から半導体基板の外周縁部に向かうに従って小さくなる。層間領域と、その層間領域に径方向の外側で接する高濃度不純物層とで構成されるセットの幅である、層間領域の幅と、その層間領域に径方向の外側で接する高濃度不純物層の幅との和は、すべてのセットで等しい。
この構成によって、高濃度不純物層および低濃度不純物層を形成するときに、比較的高い耐圧を有する半導体装置を実現可能な第２導電型の不純物の注入量のマージンを比較的広くすることができる。これによって、製造プロセスのばらつきによる影響を受けにくく、比較的高い歩留まりで製造することができ、高耐圧性、製造プロセスのばらつきに対するロバスト性、および半導体装置の動作環境に対するロバスト性のいずれにも優れる半導体装置を実現することができる。
本発明の半導体装置の製造方法によれば、マスク形成工程において、半導体基板の厚み方向一方側の表面部上に、注入マスクが形成される。注入マスクには、活性領域が形成される領域に対応する部分を囲繞する複数の開口部が、径方向に互いに間隔をあけて形成される。この注入マスクを介して、イオン注入工程において、半導体基板に第２導電型の不純物がイオン注入され、高濃度不純物層が形成される。この第２導電型の不純物がイオン注入された半導体基板が、熱処理工程で熱処理されて、高濃度不純物層を囲繞する低濃度不純物層が形成される。これによって、高濃度不純物層と低濃度不純物層とを備える電界緩和層が、活性領域の外周縁部から半導体基板の外周縁部に向けて、活性領域を囲繞するように環状に形成される。熱処理工程を終えた時点で、高濃度不純物層のうち、電界緩和層の径方向において最も内側に形成される最内側高濃度不純物層は、活性領域に接するか、または一部分が重なって形成される。最内側高濃度不純物層を囲繞する低濃度不純物層は、最内側高濃度不純物層よりも径方向の外側に形成される他の高濃度不純物層を囲繞する低濃度不純物層の少なくとも１つと繋がって形成される。隣合う高濃度不純物層同士の間の層間領域の幅は、活性領域から半導体基板の外周縁部に向かうに従って大きくなる。最内側高濃度不純物層を除く高濃度不純物層の幅は、活性領域から半導体基板の外周縁部に向かうに従って小さくなる。層間領域と、その層間領域に径方向の外側で接する高濃度不純物層とで構成されるセットの幅である、層間領域の幅と、その層間領域に径方向の外側で接する高濃度不純物層の幅との和は、すべてのセットで等しい。このような電界緩和層によって、比較的高い耐圧を有し、高耐圧性、製造プロセスのばらつきに対するロバスト性、および半導体装置の動作環境に対するロバスト性のいずれにも優れる半導体装置を実現することができる。
マスク形成工程では、径方向における開口部同士の間隔が、活性領域が形成される領域に対応する部分から半導体基板の外周縁部に対応する部分に向かうに従って大きくなるように、注入マスクが形成される。これによって、比較的高い耐圧を有する半導体装置を実現可能な第２導電型の不純物の注入量のマージンを比較的広くすることができる。したがって、製造プロセスのばらつきによる影響を抑え、前述のように比較的高い耐圧を有し、高耐圧性、製造プロセスのばらつきに対するロバスト性、および半導体装置の動作環境に対するロバスト性のいずれにも優れる半導体装置を、比較的高い歩留まりで製造することができる。
また、低濃度不純物層は、高濃度不純物層を形成するためのイオン注入後に熱処理を行うことによって形成されるので、低濃度不純物層を形成するためにイオン注入を行う必要がない。また、比較的高い耐圧を実現するために、イオン注入後に長時間の熱処理を行う必要がない。したがって、前述のように比較的高い耐圧を有し、高耐圧性、製造プロセスのばらつきに対するロバスト性、および半導体装置の動作環境に対するロバスト性のいずれにも優れる半導体装置を実現することができる電界緩和層を、容易に形成することができる。
本発明の第１の実施の形態の半導体装置１の構成を示す平面図である。 図１の切断面線ＩＩ−ＩＩから見た断面図である。 本発明の第１の実施の形態における半導体装置１の電界緩和層１３の部分を拡大して示す断面図である。 レジストマスクＲＭ１を用いてイオン注入を行っている状態を示す断面図である。 電界緩和層１３の形成が終了した段階の状態を示す断面図である。 本発明の第１の実施の形態の半導体装置１におけるアクセプタイオン注入量の平面方向分布を示すグラフである。 本発明の第１の実施の形態の半導体装置１における耐圧のセット数依存性に関するシミュレーション結果を示すグラフである。 本発明の第１の実施の形態の半導体装置１における電界のセット数依存性に関するシミュレーション結果を示すグラフである。 本発明の第１の実施の形態の半導体装置１における耐圧の注入量依存性に関するシミュレーション結果を示すグラフである。 本発明の第１の実施の形態における半導体装置１の表面アクセプタ濃度の平面方向分布を示すグラフである。 本発明の第１の実施の形態の半導体装置１における電界分布のシミュレーション結果を示すグラフである。 本発明の第１の実施の形態の半導体装置１における注入量のマージンに関するシミュレーション結果を示すグラフである。 本発明の第１の実施の形態の半導体装置１における注入量のマージンに関するシミュレーション結果を示すグラフである。 従来技術の半導体装置における基板表面の空乏層分布に関するシミュレーション結果を示す画像である。 本発明の第１の実施の形態の半導体装置１における基板表面の空乏層分布に関するシミュレーション結果を示す画像である。 パッシベーション膜表面の最大電界に関するシミュレーション結果を示すグラフである。 従来技術の半導体装置における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。 従来技術の半導体装置における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。 従来技術の半導体装置における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。 本発明の第１の実施の形態の半導体装置１における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。 本発明の第１の実施の形態の半導体装置１における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。 本発明の第１の実施の形態の半導体装置１における基板断面の空乏層分布に関するシミュレーション結果を示す画像である。 パッシベーション膜表面の最大電界に関するシミュレーション結果を示すグラフである。 本発明の第２の実施の形態における半導体装置２の構成を示す平面図および断面図である。 レジストマスクＲＭ２を用いてイオン注入を行っている状態を示す図である。 電界緩和層７０の形成が終了した段階の状態を示す平面図および断面図である。 本発明の第２の実施の形態の半導体装置２における耐圧の注入量依存性に関するシミュレーション結果を示すグラフである。 本発明の第２の実施の形態の半導体装置２における注入量のマージンに関するシミュレーション結果を示すグラフである。 第１の参考形態における半導体装置３の構成を示す断面図である。 第１の参考形態の半導体装置３を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。 第１の参考形態の半導体装置３を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。 第２の参考形態における半導体装置４の構成を示す平面図および断面図である。 第２の参考形態の半導体装置４を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。 第２の参考形態の変形例における半導体装置５の構成を示す平面図および断面図である。 第２の参考形態の変形例における半導体装置５を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。 レジストマスクＲＭ３を用いてイオン注入を行っている状態を示す断面図である。 レジストマスクＲＭ３を等方的にエッチングして、レジストマスクＲＭ４を形成した状態を示す断面図である。 レジストマスクＲＭ４を用いてイオン注入を行っている状態を示す断面図である。 レジストマスクＲＭ４を用いてイオン注入を行っている状態を示す断面図である。 レジストマスクＲＭ４を用いてイオン注入を行っている状態を示す断面図である。 半導体装置の他の例を示す断面図である。 半導体装置の他の例を示す断面図である。 定格電圧と電界緩和層の幅との関係を示すグラフである。 本発明の半導体装置の他の例を示す断面図である。
以上のような構成の半導体装置１において、活性領域１２と接触するアノード電極１５と、基板裏面のカソード電極１７との間にバイアス電圧が印加される。これによって、半導体装置１は、ＰＮ接合ダイオードとして機能する。
図１２では、本実施の形態の半導体装置１に対するシミュレーション結果を、記号「□」と参照符号「５１」で示される実線とで示し、従来技術の半導体装置に対するシミュレーション結果を、記号「△」と参照符号「５２」で示される破線とで示す。図１３では、本実施の形態の半導体装置１に対するシミュレーション結果を、記号「□」と参照符号「５５」で示される実線とで示し、従来技術の半導体装置に対するシミュレーション結果を、記号「△」と参照符号「５６」で示される破線とで示す。
図１４は、従来技術の半導体装置における基板表面の空乏層分布に関するシミュレーション結果を示す画像である。図１５は、本発明の第１の実施の形態の半導体装置１における基板表面の空乏層分布に関するシミュレーション結果を示す画像である。図１４および図１５では、半導体装置のアノード電極とカソード電極との間に４５００Ｖの電圧を印加した場合の基板表面の空乏層の広がりを示している。図１４および図１５において、参照符号「６０」で示す白い部分は空乏層を示している。この空乏層６０によって、基板表面に印加される高電圧が保持される。
隣合うＰ型注入層群７１ａ，７２ａ，７３ａ，７４ａ，７５ａ同士の間には、ドット間隔に比べて、大きい間隔が形成される。径方向において、隣合うＰ型注入層群の互いに向かい合う位置に配置されるドット列、たとえば、第１のＰ型注入層群７１ａの最も外側のドット列と、第２のＰ型注入層群７２ａの最も内側のドット列とは、千鳥配置の関係を維持して、各ドットが互い違いの位置に配置される。このようにすることによって、浅部Ｐ型拡散層７１ｂ〜７５ｂ同士の間隔を、周方向に沿ってほぼ一定に保つことができるので、周方向における局所的な電界集中を防止することができる。
また、本実施の形態の半導体装置の製造方法では、マスク形成工程において、活性領域であるＰベース層１２が形成される領域に対応する部分が開口され、また電界緩和層７０に対応する部分の開口部が径方向もしくは周方向、または径方向および周方向に沿って周期的なパターンとなるようにレジストマスクＲＭ２を形成する。
このレジストマスクＲＭ２を介してイオン注入を行い、さらに熱処理を行うことによって、活性領域であるＰベース層１２と電界緩和層７０とを同時に形成することができる。したがって、製造工程の数を削減することができる。
＜第１の参考形態＞
図２９は、第１の参考形態における半導体装置３の構成を示す断面図である。本参考形態の半導体装置３は、第１の実施の形態の半導体装置１と構成が類似しているので、同一の構成については同一の参照符号を付して、共通する説明を省略する。図２９では、前述の図３と同様に、電界緩和層９０の部分を拡大して示している。
図２９に示すように、本参考形態の半導体装置３では、第１の実施の形態の半導体装置１と同様に、比較的低い濃度（Ｎ−）のＮ型不純物を含有する半導体基板１１の厚み方向一方側の表面部内に、比較的高い濃度でＰ型不純物を含有する活性領域であるＰベース層１２が形成される。このＰベース層１２を囲繞するように、複数のＰ型不純物層９１，９２，９３，９４，９５で構成される電界緩和層９０が形成される。
Ｐ型注入層９１ａ〜９５ａは、Ｐ型拡散層９１ｂ〜９５ｂとの比較においては、Ｐ型拡散層９１ｂ〜９５ｂよりもＰ型不純物の濃度が高くなっている。したがって、本参考形態では、Ｐ型注入層９１ａ〜９５ａが高濃度不純物層に相当し、Ｐ型拡散層９１ｂ〜９５ｂが低濃度不純物層に相当する。
Ｐ型注入層９１ａ〜９５ａとＰ型拡散層９１ｂ〜９５ｂとは、実際には、Ｐ型不純物の濃度が連続的に変化するので、境界を定義することができないが、本参考形態では、理解を容易にするために分けて考える。具体的には、イオン注入によってＰ型不純物が注入されて形成される領域を「Ｐ型注入層」とし、イオン注入後の熱処理によってＰ型不純物が拡散されて形成される領域を「Ｐ型拡散層」として、分けて考える。
径方向において、Ｐベース層１２の外側には、第１のＰ型注入層９１ａが接するか、または一部分が重なって形成される。本参考形態では、図２９に示すように、径方向において、Ｐベース層１２の外側には、第１のＰ型注入層９１ａが接して形成される。また図２９に示すように、第１のＰ型注入層９１ａの外側には、第２のＰ型注入層９２ａが間隔をあけて形成される。第２のＰ型注入層９２ａの外側には、第３のＰ型注入層９３ａが間隔をあけて形成される。第３のＰ型注入層９３ａの外側には、第４のＰ型注入層９４ａが間隔をあけて形成される。第４のＰ型注入層９４ａの外側には、第５のＰ型注入層９５ａが間隔をあけて形成される。
本参考形態では、第２〜第４のＰ型注入層９２ａ，９３ａ，９４ａ，９５ａの幅ｗ１２〜ｗ１５は等しく、ｗ０を一定値とすると、ｗ０＝ｗ１２＝ｗ１３＝ｗ１４＝ｗ１５である。また、第２〜第５層間領域の幅ｓ１２〜ｓ１５は、径方向の外側に向かうに従って徐々に広くなっている。つまり、ｓ１２＜ｓ１３＜ｓ１４＜ｓ１５となっている。
本参考形態においても、前述の第１の実施の形態と同様に、第１のＰ型注入層９１ａを除いて、注入された領域であるＰ型注入層９２ａ〜９５ａと、その径方向の内側に隣接する注入されない領域である層間領域との組をセットと呼称する。本参考形態では、セット幅を「ｕ」で表す。
セットのセット幅ｕに対応する長さを、それぞれ、ｕ２，ｕ３，ｕ４，ｕ５とし、ｕ２＝ｓ１２＋ｗ１２＝ｓ１２＋ｗ０、ｕ３＝ｓ１３＋ｗ１３＝ｓ１３＋ｗ０、ｕ４＝ｓ１４＋ｗ１４＝ｓ１４＋ｗ０、ｕ５＝ｓ１５＋ｗ１５＝ｓ１５＋ｗ０と定義する。ｗ０、ｓ１２を既知であるとすると、ｕ２も既知となる。
図３０および図３１は、第１の参考形態の半導体装置３を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。図３０において、縦軸は、各セットの平均注入量（ｃｍ−２）を示し、横軸は、水平方向距離を示す。図３１において、縦軸は、３００Ｋにおける耐圧（Ｖ）を示し、横軸は、注入量（ｃｍ−２）を示す。図３１では、前述の第１の実施の形態の半導体装置１に対するシミュレーション結果を、記号「△」と参照符号「１０１」で示される破線とで示し、第１の参考形態の半導体装置３に対するシミュレーション結果を、記号「□」と参照符号「１０２」で示される実線とで示す。
図３１は、耐圧の注入量依存性を第１の参考形態と第１の実施の形態とで比較したものである。ここで、第１の参考形態のセット数は、第１の実施の形態とほぼ同数である。図３１から判るように、第１の参考形態では、第１の実施の形態と比べて、耐圧の最大値が２〜３％程度、具体的には１５０Ｖ程度低下するが、高耐圧が得られる注入量のマージンは同等である。
以上のように本参考形態によれば、電界緩和層９０は、３つ以上のＰ型注入層９１ａ〜９５ａを備える。これらＰ型注入層９１ａ〜９５ａのうち、第１のＰ型注入層９１ａを除く他のＰ型注入層、すなわち第２〜第５のＰ型注入層９２ａ〜９５ａの幅ｗ１２〜ｗ１５は等しい。
＜第２の参考形態＞
図３２は、第２の参考形態における半導体装置４の構成を示す平面図および断面図である。図３２（ａ）は、第２の参考形態における半導体装置４の構成を示す平面図であり、図３２（ｂ）は、第２の参考形態における半導体装置４の構成を示す断面図である。
本参考形態においても、第１の実施の形態と同様に、本参考形態の半導体装置４をＰＩＮダイオードに適用した場合の構成について説明する。本参考形態の半導体装置４は、第１の実施の形態の半導体装置１と構成が類似しているので、同一の構成については同一の参照符号を付して、共通する説明を省略する。図３２では、電界緩和層１１０の部分を拡大して示している。
注入層と拡散層とは、実際には、不純物の濃度が連続的に変化するので、境界を定義することができないが、本参考形態では、理解を容易にするために分けて考える。具体的には、Ｐベース層１２と同じイオン注入工程で注入されて形成される高濃度領域であるＰ型注入層１１１ａ〜１１５ａと、熱処理によって拡散されて形成されるが、第１の実施の形態のＰ型注入層２１ａ〜２５ａと同程度の濃度を有する領域である浅部Ｐ型拡散層１１１ｂ〜１１５ｂと、熱処理によって拡散されて形成され、浅部Ｐ型拡散層１１１ｂ〜１１５ｂよりも低濃度の領域である深部Ｐ型拡散層１１１ｃ〜１１５ｃとに分けて考える。ただし、Ｐ型注入層１１１ａ〜１１５ａに注入されたアクセプタイオンは、熱処理によって同心球状に広がるので、Ｐ型注入層１１１ａ〜１１５ａの表面濃度はＰベース層１２よりも低い。
径方向において、Ｐベース層１２の外側には、第１の浅部Ｐ型拡散層１１１ｂが接するか、または一部分が重なって形成される。本参考形態では、図３２に示すように、径方向において、Ｐベース層１２の外側には、第１の浅部Ｐ型拡散層１１１ｂが接して形成される。また図３２に示すように、第１の浅部Ｐ型拡散層１１１ｂの外側には、第２の浅部Ｐ型拡散層１１２ｂが間隔をあけて形成される。第２の浅部Ｐ型拡散層１１２ｂの外側には、第３の浅部Ｐ型拡散層１１３ｂが間隔をあけて形成される。第３の浅部Ｐ型拡散層１１３ｂの外側には、第４の浅部Ｐ型拡散層１１４ｂが間隔をあけて形成される。第４の浅部Ｐ型拡散層１１４ｂの外側には、第５の浅部Ｐ型拡散層１１５ｂが間隔をあけて形成される。
本参考形態では、第１のＰ型注入層群１１１ａは、平面方向に千鳥配置状に周期的に配置されたドット形状のＰ型注入層で構成される。第１の浅部Ｐ型拡散層１１１ｂは、第１のＰ型注入層群１１１ａを構成する各Ｐ型注入層を囲み、かつ、第１の深部Ｐ型拡散層１１１ｃに囲まれる。
隣合うＰ型注入層群１１１ａ〜１１５ａ同士の間には、ドット間隔に比べて大きい間隔が形成される。径方向において、隣合うＰ型注入層群１１１ａ〜１１５ａの互いに向かい合う位置に配置されるドット列、たとえば、第１のＰ型注入層群１１１ａの最も外側のドット列と、第２のＰ型注入層群１１２ａを構成するドット列とは、千鳥配置の関係を維持して、各ドットが互い違いの位置に配置される。このようにすることによって、浅部Ｐ型拡散層１１１ｂ〜１１５ｂ同士の間隔を周方向に沿ってほぼ一定に保つことができるので、周方向における局所的な電界集中を防止することができる。
ここで、電界緩和層１１０における、浅部Ｐ型拡散層１１１ｂ〜１１５ｂの幅、および浅部Ｐ型拡散層１１１ｂ〜１１５ｂ同士の間隔は、それぞれ、第１の参考形態の電界緩和層９０におけるＰ型注入層９１ａ〜９５ａの幅、およびＰ型注入層９１ａ〜９５ａ同士の間隔と同じ規則に則る。浅部Ｐ型拡散層１１１ｂ〜１１５ｂの幅は、実際には、周方向に沿って周期的に変動するが、ここでは、最も幅の広い部分と、最も幅の狭い部分との平均値を、浅部Ｐ型拡散層１１１ｂ〜１１５ｂの幅とする。
第２の参考形態では、第２〜第４の浅部Ｐ型拡散層１１２ｂ〜１１５ｂは、それぞれ、１列のドット形状のＰ型注入層で構成される第２〜第５のＰ型注入層群１１２ａ〜１１５ａに由来するので、全て同じ幅になる。
前述の第２の実施の形態では、各浅部Ｐ型拡散層７１ｂ〜７５ｂの幅は、対応するＰ型注入層群７１ａ〜７５ａのドット列の数で決まる離散的な値しか取れない。これに対し、第２の参考形態では、Ｐベース層１２の外側に接する第１の浅部Ｐ型拡散層１１１ａを除き、第２〜第５の浅部Ｐ型拡散層１１２ａ〜１１５ａの幅は、１列のドット形状のＰ型注入層で構成されるＰ型注入層群によって決まる一定の値になるので、第２の実施の形態のような問題は存在しない。また、第２の参考形態では、ドット開口面積が大きい場合でも高耐圧を実現しやすい。
図３３は、第２の参考形態の半導体装置４を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。図３３は、耐圧の注入量依存性を第２の参考形態と第２の実施の形態とで比較したものである。図３３において、縦軸は、３００Ｋにおける耐圧（Ｖ）を示し、横軸は、Ｐベース層１２の注入量（ｃｍ−２）を示す。
図３３では、第２の実施の形態の半導体装置２に対するシミュレーション結果を、記号「△」と参照符号「１２１」で示される破線とで示し、第２の参考形態の半導体装置４に対するシミュレーション結果を、記号「□」と参照符号「１２２」で示される実線とで示す。
ここで、第２の参考形態の半導体装置４を形成するときの注入マスクのドット開口の形状は１μｍ角であり、ドット開口の周方向の周期は５μｍであり、セット数は４６個である。第２の実施の形態の半導体装置２を形成するときのドット開口の形状は０．５μｍ角であり、セット数は３５個である。いずれの場合も、熱処理は、ＰＮ接合深さが６μｍとなる程度の条件である。
図３３から判るように、第２の参考形態の半導体装置４では、第２〜第５の浅部Ｐ型拡散層１１２ｂ〜１１５ｂの幅が離散的になるという問題が存在しないので、第２の実施の形態の半導体装置２に見られる耐圧の注入量依存性の窪みがない。また、第２の参考形態の半導体装置４は、第２の実施の形態の半導体装置２と同等の耐圧が得られる上に、高耐圧が得られる注入量のマージンが広い。
第２の実施の形態の半導体装置２と第２の参考形態の半導体装置４とのどちらが有利であるのかについては、Ｐベース層１２の注入量および形成できるドット開口の面積によって変わる。図３３に示す例では、１つのドット開口から注入されるアクセプタイオン数が１．２５×１０６個よりも少ない場合は、第２の実施の形態の半導体装置２の方が、耐圧が高い。アクセプタイオン数が２×１０６個よりも多い場合は、第２の参考形態の半導体装置４の方が、耐圧が高い。
このように、１つのドット開口から注入されるアクセプタイオン数が比較的少ない場合は、第２の実施の形態の半導体装置２の方が有利であり、１つのドット開口から注入されるアクセプタイオン数が比較的多い場合は、第２の参考形態の半導体装置４の方が有利である。
＜第２の参考形態の変形例＞
図３４は、第２の参考形態の変形例における半導体装置５の構成を示す平面図および断面図である。図３４（ａ）は、第２の参考形態の変形例における半導体装置５の構成を示す平面図であり、図３４（ｂ）は、第２の参考形態の変形例における半導体装置５の構成を示す断面図である。本変形例においても、第１の実施の形態と同様に、本変形例の半導体装置５をＰＩＮダイオードに適用した場合の構成について説明する。本変形例の半導体装置５は、第１の実施の形態の半導体装置１と構成が類似しているので、同一の構成については同一の参照符号を付して、共通する説明を省略する。図３４では、電界緩和層１３０の部分を拡大して示している。
本変形例では、図３２の各Ｐ型注入層群１１１ａ〜１１５ａを構成するドット形状のＰ型注入層を周方向に繋げ、幅の細いストライプ形状にしたものである。つまり、第２の参考形態におけるドット形状のＰ型注入層で構成される第１のＰ型注入層群１１１ａが、本変形例におけるストライプ形状のＰ型注入層で構成される第１のＰ型注入層群１３１ａに対応する。同様に、第２の参考形態におけるドット形状のＰ型注入層で構成される第２〜第５のＰ型注入層群１１２ａ、１１３ａ，１１４ａ，１１５ａが、それぞれ、本変形例におけるストライプ形状の第２〜第５のＰ型注入層１３２ａ，１３３ａ，１３４ａ，１３５ａに対応する。
そして、第１のＰ型注入層群１３１ａと、第２〜第５のＰ型注入層１３２ａ〜１３５ａと、第１〜第５の浅部Ｐ型拡散層１３１ｂ〜１３５ｂと、第１〜第５の深部Ｐ型拡散層１３１ｃ〜１３５ｃとによって電界緩和層１３０が構成される。本変形例では、ドット注入ではないので、電界緩和層１３０の不純物濃度、およびＰ型拡散層１３１ｂ〜１３５ｂ，１３１ｃ〜１３５ｃの幅には、周方向の変動は存在しない。
図３５は、第２の参考形態の変形例における半導体装置５を、耐圧４５００ＶクラスのＳｉの縦型ＰＩＮダイオードに適用したときのシミュレーション結果を示すグラフである。図３５において、縦軸は、３００Ｋにおける耐圧（Ｖ）を示し、横軸は、Ｐベース層１２の注入量（ｃｍ−２）を示す。図３５では、Ｐ型注入層の形状を１μｍ角のドット形状、１μｍ幅のストライプ形状、または０．２μｍ幅のストライプ形状としたときの耐圧の注入量依存性を示している。
ここで、０．２μｍ角のドット形状も含め、０．２μｍ幅の開口パターンを形成できるのであれば、第２の実施の形態におけるＰ型注入層７１ａ〜７５ａも形成しやすくなることに注意を払うべきである。第２の実施の形態におけるＰ型注入層７１ａ〜７５ａと、第２の参考形態の変形例におけるＰ型注入層１３１ａ〜１３５ａとのどちらが有利かについては、Ｐベース層１２の注入量、ならびに形成できる開口の形状、および開口幅の下限、たとえば注入マスクの解像度による下限などから決まるものである。
第２の実施の形態、第２の参考形態およびその変形例において、径方向におけるＰ型注入層７１ａ〜７５ａ，１１１ａ〜１１５ａ，１３１ａ〜１３５ａの幅は、半導体基板１１の厚み方向一方側の表面を基準とした深部Ｐ型拡散層７１ｃ〜７５ｃ，１１１ｃ〜１１５ｃ，１３１ｃ〜１３５ｃの深さの５分の１（１／５）以下にすることが好ましい。これによって、高耐圧が得られる注入量のマージンをさらに広げることができる。
＜第３の実施の形態＞
前述の第１の実施の形態および第１の参考形態では、熱処理によってアクセプタイオンを拡散させて、電界緩和層１３，９０を形成しているが、電界緩和層は、熱拡散を用いなくても形成することができる。
以上に説明した第１〜第３の実施の形態においては、半導体基板および各不純物層の導電型を、Ｐ型あるいはＮ型に特定した半導体装置について説明したが、これらの導電型が全て逆であっても、同様の効果が得られる。
また、第１〜第３の実施の形態においては、Ｐベース層１２が電界緩和層１３，７０，９０，１１０，１３０よりも深いものとして図示したが、Ｐベース層１２は、電界緩和層１３，７０，９０，１１０，１３０よりも浅くてもよい。
また、第１および第２の実施の形態においては、アクセプタイオンを比較的低エネルギーで注入すると述べたが、アクセプタイオンが注入マスクによって完全に阻止されるのであれば、注入エネルギーは高くてもよい。比較的高いエネルギーで注入する場合、Ｐ型注入層の上下左右にＰ型拡散層が広がることになる。
また、第１および第３の実施の形態においては、電界緩和層１３，９０のアクセプタイオンを、Ｐベース層１２となる活性領域に注入しなかったが、注入マスクの開口を活性領域にまで広げて、電界緩和層１３，９０のアクセプタイオンを活性領域に注入してもよい。
また、第１〜第３の実施の形態においては、本発明を適用するデバイスをＰＩＮダイオードとしたが、本発明は、ＭＯＳＦＥＴ、ＩＧＢＴ、ＢＪＴ（Bipolar Junction Transistor）などのトランジスタ、またはサイリスタといった、種々のデバイスの終端構造として適用しても、同様の効果が得られる。
また、第１および第３の実施の形態においては、図４２に示す半導体装置７のように、ショットキー電極であるアノード電極１５と半導体基板１１との界面に存在するショットキーバリア１５５を活性領域とし、ショットキーバリアダイオードとしてもよい。図４２は、半導体装置の他の例を示す断面図である。
また、第１〜第３の実施の形態においては、耐圧クラスを定格電圧で４５００Ｖとしたが、本発明は、どのような耐圧クラスに対しても適用できる。

Claims (19)

  1. 第１導電型の半導体基板（１１）と、
    前記半導体基板（１１）の厚み方向一方側の表面部内に、前記半導体基板（１１）の外周縁部から離隔して形成される第２導電型の活性領域（１２）と、
    前記半導体基板（１１）の厚み方向一方側の表面部内に、前記活性領域（１２）の外周縁部から前記半導体基板（１１）の外周縁部に向けて、前記活性領域（１２）を囲繞するように環状に形成される電界緩和層（１３，７０，９０，１１０，１３０，１５０）とを備え、
    前記電界緩和層（１３，７０，９０，１１０，１３０，１５０）は、
    互いに間隔をあけて、前記活性領域（１２）を囲繞するように形成され、第２導電型の不純物を含有する複数の高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）と、
    各前記高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）を囲繞するように形成され、前記高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）よりも低い濃度で前記第２導電型の不純物を含有する複数の低濃度不純物層（２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂ）とを備え、
    前記高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）のうち、前記電界緩和層（１３，７０，９０，１１０，１３０，１５０）の径方向において最も内側に形成される最内側高濃度不純物層（２１ａ）は、前記活性領域（１２）に接するか、または一部分が重なって形成され、
    前記最内側高濃度不純物層（２１ａ）を囲繞する前記低濃度不純物層（２１ｂ）は、前記最内側高濃度不純物層（２１ａ）よりも前記径方向の外側に形成される他の前記高濃度不純物層（２２ａ，２３ａ，２４ａ，２５ａ）を囲繞する前記低濃度不純物層（２２ｂ，２３ｂ，２４ｂ，２５ｂ）の少なくとも１つと繋がって形成され、
    前記高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）同士の間隔（ｓ２，ｓ３，ｓ４，ｓ５）は、前記活性領域（１２）から前記半導体基板（１１）の外周縁部に向かうに従って大きくなることを特徴とする半導体装置。
  2. 前記高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）のうち、少なくとも、前記電界緩和層（１３）の径方向において最も外側に形成される最外側高濃度不純物層（２５ａ）を囲繞する前記低濃度不純物層（２５ｂ）は、前記径方向において前記最外側高濃度不純物層（２５ａ）よりも１つ内側に形成される前記高濃度不純物層（２４ａ）を囲繞する前記低濃度不純物層（２４ｂ）から間隔をあけて形成されることを特徴とする請求項１に記載の半導体装置。
  3. 前記高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）は、隣合う前記高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）同士の間の層間領域の幅と、その層間領域に前記径方向の外側で接する前記高濃度不純物層（２２ａ，２３ａ，２４ａ，２５ａ）の幅との和が、予め定める値になるように形成されることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）同士の間隔は、前記活性領域（１２）から前記半導体基板（１１）の外周縁部に向かうに従って、等差数列的に大きくなることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記電界緩和層（９０）は、前記最内側高濃度不純物層（９１ａ）を含む３つ以上の前記高濃度不純物層（９１ａ，９２ａ，９３ａ，９４ａ，９５ａ）を備え、
    前記高濃度不純物層（９１ａ，９２ａ，９３ａ，９４ａ，９５ａ）のうち、前記最内側高濃度不純物層（９１ａ）を除く他の高濃度不純物層（９２ａ，９３ａ，９４ａ，９５ａ）の幅（ｗ１２，ｗ１３，ｗ１４，ｗ１５）は等しく、
    前記最内側高濃度不純物層（９１ａ）を除く他の高濃度不純物層（９２ａ，９３ａ，９４ａ，９５ａ）の位置は、前記最内側高濃度不純物層（９１ａ）からの距離に基づいて、二次方程式の解を与える漸化式によって表されることを特徴とする請求項１または２に記載の半導体装置。
  6. 前記半導体基板（１１）の厚み方向一方側の表面における各前記高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）の前記第２導電型の不純物の面密度と、その高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）を前記半導体基板（１１）の厚み方向において囲繞する前記低濃度不純物層（２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂ）の前記第２導電型の不純物の面密度との和は、前記半導体基板（１１）を構成する半導体材料毎に予め求められるリサーフ構造の前記第２導電型の不純物の面密度の最適値であるリサーフ条件の１．５倍以上３．５倍以下であることを特徴とする請求項１または２に記載の半導体装置。
  7. 前記低濃度不純物層（２１ｄ，２２ｄ，２３ｄ，２４ｄ，２５ｄ）は、前記半導体基板（１１）の厚み方向一方側の表面からの位置が、前記高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）の底面と略等しい位置で、前記第２導電型の不純物の濃度が最大となることを特徴とする請求項１または２に記載の半導体装置。
  8. 前記活性領域（１２）は、前記第２導電型の不純物を含有する第２導電型不純物層（１５１ａ）で構成され、
    前記第２導電型不純物層（１５１ａ）の厚み方向における前記第２導電型の不純物の濃度プロファイルは、前記高濃度不純物層（１５１ａ）が位置する箇所の厚み方向における前記第２導電型の不純物の濃度プロファイルと同一であることを特徴とする請求項１または２に記載の半導体装置。
  9. 前記高濃度不純物層（７１ｂ，７２ｂ，７３ｂ，７４ｂ，７５ｂ）は、その厚み方向一方側の表面部における前記第２導電型の不純物の濃度分布が、前記電界緩和層（７０）の径方向もしくは周方向、または径方向および周方向に沿って、周期的に変化することを特徴とする請求項１または２に記載の半導体装置。
  10. 前記高濃度不純物層（７１ｂ，７２ｂ，７３ｂ，７４ｂ，７５ｂ）は、その厚み方向一方側の表面部に、前記活性領域（１２）と略等しい濃度で前記第２導電型の不純物を含有する局所高濃度領域（７１ａ，７２ａ，７３ａ，７４ａ，７５ａ）を有することを特徴とする請求項１または２に記載の半導体装置。
  11. 前記径方向における前記局所高濃度領域（７１ａ〜７５ａ，１１１ａ〜１１５ａ，１３１ａ〜１３５ａ）の幅は、前記半導体基板（１１）の厚み方向一方側の表面を基準とした前記低濃度不純物層（７１ｃ〜７５ｃ，１１１ｃ〜１１５ｃ，１３１ｃ〜１３５ｃ）の深さの５分の１（１／５）以下であることを特徴とする請求項１０に記載の半導体装置。
  12. 前記径方向における前記電界緩和層（１３，７０，９０，１１０，１３０，１５０）の幅は、前記半導体基板（１１）の厚みの２倍以下であることを特徴とする請求項１または２に記載の半導体装置。
  13. 前記電界緩和層（１３）よりも前記径方向の外側に設けられ、前記半導体基板（１１）の厚み方向他方側の表面と同電位を有する金属配線層（１７２）と、
    前記金属配線層（１７２）と前記半導体基板（１１）の厚み方向一方側の表面部との間に介在される絶縁層（１７１）とを備えることを特徴とする請求項１または２に記載の半導体装置。
  14. 前記半導体基板（１１）の厚み方向一方側の表面部に設けられるショットキー電極（１５）を備え、
    前記活性領域（１２）は、前記半導体基板（１１）の厚み方向一方側の表面部のうちで、前記ショットキー電極（１５）とショットキー接合を形成するショットキー領域（１５５）で構成され、
    前記ショットキー電極（１５）と前記ショットキー領域（１５５）とは、ショットキーバリアダイオードを構成することを特徴とする請求項１または２に記載の半導体装置。
  15. 前記半導体基板（１１）は、比較的広いバンドギャップを有するワイドバンドギャップ半導体から成ることを特徴とする請求項１または２に記載の半導体装置。
  16. 第１導電型の半導体基板（１１）と、前記半導体基板（１１）の厚み方向一方側の表面部に、前記半導体基板（１１）の外周縁部から離隔して形成される第２導電型の活性領域（１２）と、前記活性領域（１２）の外周縁部から前記半導体基板（１１）の外周縁部に向けて、前記活性領域（１２）を囲繞するように環状に形成される電界緩和層（１３，７０，９０，１１０，１３０，１５０）とを備える半導体装置の製造方法であって、
    前記半導体基板（１１）の厚み方向一方側の表面部上に、前記活性領域（１２）が形成される領域に対応する部分を囲繞する複数の開口部が、径方向に互いに間隔をあけて形成された注入マスク（ＲＭ１，ＲＭ２，ＲＭ３）を形成するマスク形成工程と、
    前記注入マスク（ＲＭ１，ＲＭ２，ＲＭ３）を介して、前記半導体基板（１１）に前記第２導電型の不純物をイオン注入することによって、高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）を形成するイオン注入工程と、
    前記第２導電型の不純物がイオン注入された前記半導体基板（１１）を熱処理することによって、前記高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）を囲繞する低濃度不純物層（２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂ）を形成する熱処理工程とを備え、
    前記マスク形成工程では、前記径方向における前記開口部同士の間隔が、前記活性領域（１２）が形成される領域に対応する部分から前記半導体基板（１１）の外周縁部に対応する部分に向かうに従って大きくなるように、前記注入マスク（ＲＭ１，ＲＭ２，ＲＭ３）を形成し、
    前記熱処理工程を終えた時点で、前記高濃度不純物層（２１ａ，２２ａ，２３ａ，２４ａ，２５ａ）のうち、前記電界緩和層（１３，７０，９０，１１０，１３０，１５０）の径方向において最も内側に形成される最内側高濃度不純物層（２１ａ）は、前記活性領域（１２）に接するか、または一部分が重なって形成され、
    前記最内側高濃度不純物層（２１ａ）を囲繞する前記低濃度不純物層（２１ｂ）は、前記最内側高濃度不純物層（２１ａ）よりも前記径方向の外側に形成される他の前記高濃度不純物層（２２ａ，２３ａ，２４ａ，２５ａ）を囲繞する前記低濃度不純物層（２２ｂ，２３ｂ，２４ｂ，２５ｂ）の少なくとも１つと繋がって形成されることを特徴とする半導体装置の製造方法。
  17. 前記マスク形成工程では、
    前記活性領域（１２）が形成される領域に対応する部分が開口され、前記開口部が前記径方向もしくは周方向、または前記径方向および周方向に沿って周期的なパターンとなるように前記注入マスク（ＲＭ２）を形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記マスク形成工程では、
    前記活性領域（１２）が形成される領域に対応する部分が開口され、前記径方向における前記開口部の幅が、前記熱処理工程で形成するべき前記低濃度不純物層（７１ｃ〜７５ｃ，１１１ｃ〜１１５ｃ，１３１ｃ〜１３５ｃ）の前記半導体基板（１１）の厚み方向一方側の表面を基準とした深さの５分の１（１／５）以下になるように前記注入マスクを形成することを特徴とする請求項１６または１７に記載の半導体装置の製造方法。
  19. 前記イオン注入工程と前記熱処理工程との間に、
    前記注入マスク（ＲＭ３）を選択的に等方的にエッチングするエッチング工程と、
    エッチングされた前記注入マスク（ＲＭ４）を介して、前記半導体基板（１１）に前記第２導電型の不純物をイオン注入する第２のイオン注入工程とを備え、
    前記第２のイオン注入工程では、前記イオン注入工程で前記第２導電型の不純物をイオン注入するときの注入エネルギーよりも高い注入エネルギーで、前記第２導電型の不純物をイオン注入することを特徴とする請求項１６または１７に記載の半導体装置の製造方法。
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