JP2003197898A

JP2003197898A - プレーナ型半導体装置

Info

Publication number: JP2003197898A
Application number: JP2001391815A
Authority: JP
Inventors: Junichi Ishida; 純一石田; Akihiko Shibukawa; 昭彦渋川; Toru Kamiyama; 徹神山
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2001-12-25
Filing date: 2001-12-25
Publication date: 2003-07-11

Abstract

(57)【要約】【課題】ガードリング領域近傍における空乏層の水平
方向の広がりやすくして、主接合領域の隅部近傍の電界
を十分に緩和させ、アバランシェ電流の当該隅部への集
中を防止することにより、耐圧を向上させたプレーナ型
半導体装置を提供することを目的すること。【解決手段】ガードリング領域１１ａを、その端部が
主接合領域１２と接するようにかつ同じ深さを持つよう
に形成する。また、ガードリング領域１１ｂは、ガード
リング領域１１ａと所定間隔をおいて形成する。さら
に、ガードリング領域１１ａ，ｂは、不純物であるホウ
素の濃度が約５Ｅ^１５〜２Ｅ^１６／ｃｍ^３の範囲とす
る。なお、ガードリング領域１１ａと主接合領域１２と
を部分的に重なり合うように形成しても良い。また、ガ
ードリング領域１１ａとガードリング領域１１ｂとは、
接した、あるいは部分的に重なり合って形成しても良
い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は、半導体装置、特に高耐
圧を必要とするプレーナ型半導体装置に関するものであ
る。

【０００２】

【従来の技術】電力用スイッチング素子として利用され
る、バイポーラ・トランジスタ、ＩＧＢＴ、ダイオード
などは、数百ボルトあるいはそれ以上の高耐圧を要求さ
れるものが多い。また、このような半導体装置は、いわ
ゆるプレーナ型の構成を有することが多い。

【０００３】図９は、従来技術に係るプレーナ型半導体
装置の第１の事例を示す断面図である。図９において、
１１０はプレーナ型半導体装置、１１１はガードリング
群、１１１ａ〜ｃはガードリング領域、１１２は主接合
領域、１１３はＮ⁻層、１１４はＮ^＋層、１１５はシリ
コン酸化膜、１１６はアノード電極膜、１１７はカソー
ド電極膜、１１８は隅部、１２０はシリコン基板であ
る。

【０００４】図９に示したプレーナ型半導体装置１１０
は、ＰＮ接合型のダイオードの構成を有するものであ
る。シリコン基板１２０は、不純物濃度の高いＮ型、す
なわちＮ^＋に形成されている。また、Ｎ^＋のシリコン基
板１２０の一方の表面全面にエピタキシャル成長により
Ｎ⁻層１１３を積層形成している。そして、シリコン基
板１２０の一方の表面、すなわちＮ⁻層１１３の表面に
は、該表面の所定位置に注入したＰ型の不純物を拡散す
ることによって、主接合領域１１２およびガードリング
領域１１１ａ〜ｃを同じ表面不純物濃度に形成してい
る。ガードリング領域１１１ａ〜ｃは、主接合領域１１
２を取り囲むように所定間隔で形成されており、全体と
してガードリング群１１１を形成している。なお、ガー
ドリング群１１１は、プレーナ型半導体装置１１０に必
要とされる耐圧によっては４個以上形成されることもあ
る。

【０００５】また、シリコン基板１２０の一方の表面の
主接合領域１１２上には、アノード電極膜１１６が形成
される。くわえて、シリコン基板１２０の一方の表面の
ガードリング群１１１上には、シリコン酸化膜１１５が
形成される。また、シリコン基板１２０の他方の表面の
ほぼ全面にカソード電極膜１１７が形成される。なお、
アノード電極膜１１６はアルミニウム（Ａｌ）、カソー
ド電極膜１１７はチタン（Ｔｉ）などによって形成され
ることが多い。

【０００６】以上のプレーナ型半導体装置１１０によれ
ば、アノード電極膜１１６およびカソード電極膜１１７
に逆バイアスとなる電圧が印加されると、主接合領域１
１２からＮ⁻層１１３に向けて空乏層が広がり始める。
この空乏層がガードリング領域１１１ａに到達すると、
空乏層の端部とガードリング領域１１１ａは同電位とな
る。そして、電圧をさらに増加すると、空乏層がガード
リング領域１１１ｂ、１１１ｃを越えて水平方向に大き
く広がる。したがって、主接合領域１１２付近の電界、
特に主接合領域１１２の隅部１１８、すなわち主接合領
域１１２とＮ⁻層１１３との境界面の曲率の大きい部分
の近傍の電界が緩和され、プレーナ型半導体装置１１０
に高い耐圧を持たせることができる。また、主接合領域
１１２とガードリング群１１１とは、表面不純物濃度が
同じなので、同一の工程で形成することが可能である。

【０００７】ところで、上述のようなプレーナ型半導体
装置においては、上述の空乏層をシリコン基板１２０の
一方の表面に沿って、すなわち水平方向に十分に広がる
ようにするために、ガードリング領域同士の間隔を十分
に確保する必要がある。ところが、ガードリング領域を
形成するためのスペースは、上記の一方の表面において
かなりの面積を占めており、プレーナ型半導体装置の小
型化を妨げる要因となっている。

【０００８】しかしながら、ガードリング領域を形成す
る間隔を狭めるあるいは無くすと、主接合領域１１２と
ガードリング群１１１との電位差が小さくなり、シリコ
ン基板１２０の表面付近の空乏層が分断されずに連続的
に広がりやすくなり、空乏層を水平方向に広げる作用が
弱まる。空乏層の水平方向への広がりが十分でない場合
には、シリコン基板１２０の電界緩和が十分得られず、
必要とされる耐圧以下でブレークダウンを引き起こす可
能性がある。

【０００９】また、以上の例のように、ガードリング領
域同士を離隔したプレーナ型半導体装置のほかに、例え
ば特開平２−１８６６７５号のプレーナ型半導体装置の
ように、ガードリング領域同士を部分的に重ね合わせた
ものがある。

【００１０】図１０は、従来技術に係るプレーナ型半導
体装置の第２の事例を示す断面図である。図１０におい
て、２１０はプレーナ型半導体装置、２１１はガードリ
ング群、２１１ａ〜ｄはガードリング領域、２１２は主
接合領域、２１３はＮ⁻層、２１４はＮ^＋層、２１５は
シリコン酸化膜、２１６はアノード電極膜、２１７はカ
ソード電極膜、２１８は隅部、２２０はシリコン基板で
ある。

【００１１】プレーナ型半導体装置２１０は、図９に示
したプレーナ型半導体装置１１０と同様に、ＰＮ接合型
のダイオードの構成を有する。また、シリコン基板２２
０はＮ^＋に形成され、シリコン基板２２０の一方の表面
全面にエピタキシャル成長によりＮ⁻層２１３を積層形
成している。さらに、Ｎ⁻層２１３の表面には、主接合
領域２１２およびガードリング領域２１１ａ〜ｄを形成
している。さらに、ガードリング領域２１１ａ〜ｄから
なるガードリング群２１１は、主接合領域２１２の周囲
を取り囲むように、かつ主接合領域２１２よりも浅く形
成している。また、主接合領域２１２と比較して、表面
不純物濃度を相当程度低くしている。くわえて、ガード
リング領域２１１ａは、隣に位置する主接合領域２１２
およびガードリング領域２１１ｂと部分的に重なり合っ
ている。同様に、ガードリング領域２１１ｂはガードリ
ング領域２１１ａおよびガードリング２１１ｃと、ガー
ドリング領域２１１ｃはガードリング領域２１１ｂおよ
びガードリング２１１ｄと部分的に重なり合っている。

【００１２】以上のプレーナ型半導体装置２１０によれ
ば、ガードリング領域２１１ａ〜ｄを形成するためのス
ペースを縮小することが可能となる。くわえて、ガード
リング領域２１１ａ〜ｄ同士を部分的に重なり合わせる
構成にしたことにより、ガードリング領域２１１ａ〜ｄ
のそれぞれの重なり幅の取り方によって、ガードリング
領域２１１ａよりもガードリング領域２１１ｂ〜ｄの表
面不純物濃度を低くすることができる。したがって、す
べてのガードリング領域を同一の工程で形成できるとい
う利点がある。

【００１３】しかし、プレーナ型半導体装置２１０の構
成では、ガードリング領域２１１ａ〜ｄを形成するため
の不純物のドーズ量が非常に少ないので、ガードリング
領域２１１ａ〜ｄを深く形成することができない。そこ
で、不純物のドーズ量を多くした上で不純物を拡散すれ
ば、所定の表面不純物濃度のガードリング領域２１１ａ
〜ｄを深く形成することが可能にはなる。しかし、そう
すると、ガードリング領域同士が重なり合う部分の表面
不純物濃度が必要以上に高くなるという副次的な問題が
発生することにある。また、この構成では、プレーン
（平坦）接合に比して約８５％の耐圧しか得られない。

【００１４】

【発明が解決しようとする課題】本発明は、上述の課題
を鑑みて、ガードリング領域近傍における空乏層の水平
方向の広がりやすくして、主接合領域の隅部近傍の電界
を十分に緩和させ、アバランシェ電流の当該隅部への集
中を防止することにより、耐圧を向上させたプレーナ型
半導体装置を提供することを目的としている。

【００１５】

【課題を解決するための手段】上記課題を解決するため
の手段として、本発明は、第1導電型の半導体基板に、
前記半導体基板の一方の表面から第２導電型の不純物を
選択的に注入し、該不純物を前記半導体基板の一方の表
面から所定深さまで拡散させて形成してなる主接合領域
と、前記半導体基板の一方の表面から第２導電型の不純
物を複数箇所に選択的に注入し、該不純物を拡散させて
形成してなる複数個のガードリング領域とを設けてなる
プレーナ型半導体装置において、複数個の前記ガードリ
ング領域は、前記不純物を前記所定深さにまたは前記所
定深さよりも深く拡散させて形成してなるとともに、前
記主接合領域よりも表面不純物濃度が低くかつ該表面不
純物濃度が約５Ｅ^１５〜２Ｅ^１６／ｃｍ^３の範囲になる
ように形成してなり、前記主接合領域に最も近い前記ガ
ードリング領域は、前記主接合領域と接するまたは部分
的に重なり合うように形成されてなることを特徴とする
ものとした。

【００１６】上記の構成によれば、ガードリング領域
を、主接合領域と同じ深さ、または主接合領域よりも深
く形成するので、主接合領域の隅部近傍における電界を
緩和するのに好適な深さとなる。また、ガードリング領
域の表面不純物濃度を、主接合領域よりも低くかつ約５
Ｅ^１５〜２Ｅ^１６／ｃｍ^３の範囲になるように形成する
ので、一般的なプレーナ型半導体装置において、主接合
領域との表面不純物濃度の差を一定程度確保でき、プレ
ーナ型半導体装置に電圧を印加したときに、半導体基板
の表面近くに発生する空乏層を水平方向に十分に広げる
ことが可能となる。さらに、主接合領域に最も近いガー
ドリング領域を主接合領域と接するまたは部分的に重な
り合うようにするので、ガードリング領域を形成するた
めのスペースを縮小することが可能となる。くわえて、
ガードリング領域の表面不純物濃度を上述の範囲にする
ことによって、ガードリング領域内において空乏化され
ない領域ができ、半導体基板の表面付近の空乏層をこの
ガードリング領域で分断することが可能になる。したが
って、主接合領域に最も近いガードリング領域を主接合
領域と接するまたは部分的に重なり合うように形成して
も、プレーナ型半導体装置に電圧を印加したときに、主
接合領域に最も近いガードリング領域において接合面の
曲率を実効的に大きくして電界を弱める効果がある。

【００１７】また、本発明は、第1導電型の半導体基板
に、前記半導体基板の一方の表面から第２導電型の不純
物を選択的に注入し、該不純物を前記半導体基板の一方
の表面から所定深さまで拡散させて、表面不純物濃度が
約５Ｅ^１５〜２Ｅ^１６／ｃｍ ^３の範囲になるように形成
してなる主接合領域と、前記半導体基板の一方の表面か
ら第２導電型の不純物を前記主接合領域内に注入し、該
不純物を拡散させて前記主接合領域内に包含されるよう
に形成してなるオーミック接合領域と、前記半導体基板
の一方の表面から第２導電型の不純物を複数箇所に選択
的に注入し、該不純物を拡散させて形成してなる複数個
のガードリング領域とを設けてなるプレーナ型半導体装
置において、複数個の前記ガードリング領域は、前記不
純物を前記所定深さまで拡散させるとともに、前記主接
合領域と表面不純物濃度が同じになるように形成され、
前記主接合領域に最も近い前記ガードリング領域は、前
記主接合領域と接するまたは部分的に重なり合うように
形成されてなることを特徴とするものとした。

【００１８】上記の構成によれば、先に述べた構成と同
様に、半導体基板の表面近くに発生する空乏層を水平方
向に十分に広げることが可能になるとともに、主接合領
域内にオーミック接合領域を形成するので、主接合領域
とガードリング領域とを同一の工程で形成することが可
能になる。

【００１９】なお、上記の各構成において、複数個の前
記ガードリング領域は、互いに接してなるようにでき
る。このようにすれば、ガードリング領域を形成するた
めのスペースを縮小することが容易に実現できる。

【００２０】また、上記の各構成において、複数個の前
記ガードリング領域は、互いに部分的に重なり合ってな
るようにできる。このようにすれば、プレーナ型半導体
装置においてさほどの耐圧を必要としない場合に、ガー
ドリング領域を形成するためのスペースを大幅に縮小す
ることが容易に実現できる。

【００２１】さらに、上記の各構成において、複数個の
前記ガードリング領域は、前記半導体基板の一方の表面
の周縁部に向かうに従って互いの間隔が順次拡大してな
るようにできる。このようにすれば、ガードリング領域
を離隔して形成する構成と部分的に重ね合わせる構成と
の中間的な作用が得られる。さらに、表面の周縁部に近
いガードリング領域の間隔をこの内側のガードリング領
域の間隔よりも広くしているので、空乏層が表面の周縁
部に近いガードリング領域よりも外側に広がりやすくな
る。

【００２２】くわえて、前記半導体基板は、白金を添加
してなるとともに、複数個の前記ガードリング領域を覆
うシリコン酸化膜を形成してなるようにできる。このよ
うにすれば、半導体基板とシリコン酸化膜との界面電荷
がわずかに負電荷となるようにでき、空乏層が水平方向
に広がりやすくなる。

【００２３】

【発明の実施の形態】以下に、本発明の第１の実施の形
態に係るプレーナ型半導体装置を図面に基づいて詳細に
説明する。図１は、本発明の第１の実施の形態に係るプ
レーナ型半導体装置を示す断面図である。図１におい
て、１０はプレーナ型半導体装置、１１はガードリング
群、１１ａ，ｂはガードリング領域、１２は主接合領
域、１３はＮ ⁻層、１４はＮ^＋層、１５はシリコン酸化
膜、１６はアノード電極膜、１７はカソード電極膜、１
８は隅部、２０はシリコン基板、Ｍ、Ｎ、Ｐ、Ｑは空乏
層の境界である。

【００２４】図１に示したプレーナ型半導体装置１０
は、ＰＮ接合型のダイオードの構成を有するものの一例
を示している。シリコン基板２０は、不純物濃度の高い
Ｎ型、すなわちＮ^＋基板に形成されており、さらに白金
（Ｐｔ）をドープし、基板全体に拡散させている。ま
た、シリコン基板２０の他方の表面、すなわち後述する
カソード電極膜１７を形成する側と反対側の表面に、エ
ピタキシャル成長によりＮ ⁻層１３を積層形成してい
る。なお、シリコン基板２０は、アンチモン（Ｓｂ）イ
オンなどのＮ型不純物をドープして形成する。また、Ｎ
型不純物を薄くドープしたＮ⁻基板にリンをドープする
などして、Ｎ^＋層を積層形成することにより、シリコン
基板２０にＮ⁻層１３を積層したものと同様のものを得
ることができる。

【００２５】また、Ｎ⁻層１３の表面には、主接合領域
１２およびガードリング領域１１ａ，ｂを形成してい
る。ガードリング領域１１ａは、その端部が主接合領域
１２と接するように形成されている。ガードリング領域
１１ｂは、ガードリング領域１１ａと所定間隔をおいて
形成されており、これらでガードリング群１１をなして
いる。さらに、ガードリング領域１１ａ，ｂは、不純物
であるホウ素の濃度が約５Ｅ^１５〜２Ｅ^１６／ｃｍ^３の
範囲となるようにしているが、最も好ましくは約１Ｅ
^１６／ｃｍ^３である。この濃度範囲は、後述するよう
に、半導体基板２０の表面近くに発生する空乏層を水平
方向に広げるのに好適な濃度である。これに対して、主
接合領域１２のホウ素の濃度は、５Ｅ^１５〜２Ｅ^１９／
ｃｍ^３となるようにしているが、この範囲に限定される
ものではない。

【００２６】なお、ガードリング領域１１ａとガードリ
ング領域１１ｂとの間隔は、不純物の拡散深さの１．８
〜２．０倍とすることが好ましいが、この幅よりも狭く
することもできる。また、後述するように、ガードリン
グ領域１１ａと主接合領域１２とを部分的に重ね合わせ
て形成することもできる。さらに、ガードリング領域１
１ａとガードリング領域１１ｂとを接するように形成す
る、あるいはガードリング領域１１ａとガードリング領
域１１ｂとを部分的に重ね合わせるように形成すること
もできる。また、ガードリング領域１１ａ，ｂを主接合
領域１２よりも深く形成することもできる。さらに、プ
レーナ型半導体装置１０に求められる耐圧などに応じ
て、ガードリング領域１１ｂの外側、すなわち主接合領
域１２とは反対側に、別のガードリング領域を形成して
も良い。この場合、３番目のガードリング領域とガード
リング領域１１ｂとの間隔、または３番目以降のガード
リング領域同士の間隔は、ガードリング領域１１ａとガ
ードリング領域１１ｂと同じにしても良いし、後述する
ように、異なる間隔にしても良い。

【００２７】また、主接合領域１２およびガードリング
領域１１ａ，ｂの形成は、それぞれ別々の工程におい
て、Ｎ⁻層１３の表面からホウ素イオンを選択的に注入
した後、注入したホウ素イオンを加熱拡散する方法によ
る。さらに、Ｎ⁻層１３の表面上には、主接合領域１２
からガードリング領域１１ｂに跨るようにシリコン酸化
膜１５、主接合領域１２上にアノード電極膜１６を形成
している。また、シリコン基板２０のＮ^＋層１４側の表
面全体には、カソード電極膜１７を形成している。な
お、これらの構成のほかに、チャネルストッパ領域、パ
ッシベーション膜などを適宜設けることができる。な
お、アノード電極膜１１６は、アルミニウム（Ａｌ）、
また、カソード電極膜１１７は、チタン（Ｔｉ）やバナ
ジウム（Ｖ）、クロム（Ｃｒ）、あるいはこれらのいず
れかとニッケル（Ｎｉ）との合金などによって形成する
ことが好ましい。

【００２８】以上の構成によれば、ガードリング領域１
１ａ，ｂを主接合領域１２と同じ深さに形成したので、
主接合領域１２の隅部１８、すなわち主接合領域１２と
Ｎ⁻層１３との境界面の曲率の大きい部分と、空乏層の
境界Ｎとの距離を大きくなるので、隅部１８における電
界の緩和することができる。なお、ガードリング領域１
１ａ，ｂを主接合領域１２よりも深く形成した場合は、
上記の距離をさらに大きくすることが可能であるが、ホ
ウ素の濃度を上記の濃度範囲内において高くする必要が
あり、またホウ素イオンの加熱拡散時間を長くする必要
がある。

【００２９】また、ガードリング領域１１ａ，ｂの表面
不純物濃度を、主接合領域１２よりも低くかつ約５Ｅ
^１５〜２Ｅ^１６／ｃｍ^３の範囲になるように形成したの
で、主接合領域１２との表面不純物濃度の差を確保でき
る。特に、この濃度範囲においては、プレーナ型半導体
装置１０に電圧を印加したときに、ガードリング領域１
１ａ，ｂ内に空乏層の境界Ｐ，Ｑで示される空乏化され
ない領域が形成されやすくなる。このような空乏化され
ない領域は、主接合領域とガードリング領域、あるいは
ガードリング領域同士の間隔を広げることによって発生
しやすくなるが、この実施の形態においては、不純物濃
度を上記範囲にしたことにより、これらの間隔を従来技
術に係るプレーナ型半導体装置よりも狭くしても、この
ような領域を容易に発生させることができる。

【００３０】図８は、本発明の実施の形態に係るガード
リング領域と従来技術に係るガードリング領域との耐圧
を比較した図である。なお、図８において、「図９に示
したガードリング領域」については、表面不純物濃度を
一般的なガードリング領域でしばしば採用される２Ｅ
^１８〜２Ｅ^１９／ｃｍ^３の範囲とし、「図９に示したガ
ードリング領域」については、特開平２−１８６６７５
号の記載例のように、単位面積当たりの不純物総量を約
１．８７Ｅ^１２／ｃｍ^２とした。また、本発明の第１の
実施の形態に係るガードリング領域においては、表面不
純物濃度を約１Ｅ ^１６／ｃｍ^３とした。そして、シミュ
レーションによりこれらの耐圧を比較した。その結果
は、図８に示したとおりである。すなわち、本発明の第
１の実施の実施の形態に係るガードリング領域１１ａ，
ｂにおいては、ガードリング領域同士が部分的に重なり
合う（ガードリング領域間隔がマイナス）、あるいはガ
ードリング領域同士が接する（ガードリング領域間隔が
ゼロ）状態となっても、図９に示したガードリング領域
で得られる最高レベルの耐圧を持つものとなる。また、
図１０に示したガードリング領域に対しては、ガードリ
ング領域の間隔に関係なく、本発明の第１の実施の実施
の形態に係るガードリング領域１１ａ，ｂの方が耐圧の
面ではるかに優れていることが分かる。

【００３１】また、プレーナ型半導体装置１０におい
て、ガードリング領域１１ａを主接合領域１２と接する
ように形成したので、プレーナ型半導体装置に電圧を印
加したときに、主接合領域１２の隅部１８に対する電界
集中が起こりにくくなる。くわえて、ガードリング領域
を形成するためのスペースを縮小することが可能とな
る。

【００３２】また、シリコン基板２０に白金（Ｐｔ）を
ドープして基板全体に拡散させているので、半導体基板
２０とシリコン酸化膜１５との界面電荷が、白金をドー
プしないときに正電荷であるのに対し、わずかに負電荷
となるようにできる。したがって、半導体基板の表面近
くに発生する空乏層を水平方向に十分に広げることが可
能になる。

【００３３】次に、本発明の第２の実施の形態に係るプ
レーナ型半導体装置を図面に基づいて詳細に説明する。
図２は、本発明の第２の実施の形態に係るプレーナ型半
導体装置を示す断面図である。図２において、１９はオ
ーミック接合領域である。その他の符号は、図１と同じ
ものを示している。

【００３４】本発明の第２の実施の形態に係るプレーナ
型半導体装置１０おいては、ガードリング領域１１ａ，
ｂと主接合領域１２との表面不純物濃度を同じものとし
ている。また、主接合領域１２内にオーミック接合領域
１９を形成している。オーミック接合領域１９は、表面
不純物濃度を主接合領域１２よりも高くすることによ
り、アノード電極膜１６とのオーミック接合をなしてい
る。その他の構成は、本発明の第１の実施の形態に係る
ものと同じである。

【００３５】以上の構成によれば、本発明の第１の実施
の形態に係るプレーナ型半導体装置と同様の作用効果が
得られるとともに、ガードリング領域１１ａ，ｂと主接
合領域１２との表面不純物濃度が同じであるので、これ
らの領域を同一工程で形成できるという利点がある。な
お、オーミック接合領域１９として、アルミニウムでア
ノード電極膜１６を形成し、このアノード電極膜１６を
シンターして、ごく浅いオーミック接合を形成すること
もできる。このようにすれば、比較的短時間の工程で良
好なオーミック接合を得ることができる。

【００３６】さらに、本発明の第３の実施の形態に係る
プレーナ型半導体装置を図面に基づいて詳細に説明す
る。図３は、本発明の第３の実施の形態に係るプレーナ
型半導体装置を示す断面図である。図３において用いた
符号は、それぞれ図１と同じものを示している。

【００３７】本発明の第３の実施の形態に係るプレーナ
型半導体装置１０おいては、ガードリング領域１１ａと
ガードリング領域１１ｂとを互いに接するように形成し
ている。その他の構成は、本発明の第１の実施の形態に
係るものと同じである。

【００３８】以上の構成によれば、本発明の第１の実施
の形態に係るプレーナ型半導体装置と同様の作用効果が
得られるとともに、ガードリング領域１１ａとガードリ
ング領域１１ｂとを接した状態に形成するので、ガード
リング領域を形成するためのスペースをさらに縮小でき
る利点がある。

【００３９】続けて、本発明の第４の実施の形態に係る
プレーナ型半導体装置を図面に基づいて詳細に説明す
る。図４は、本発明の第４の実施の形態に係るプレーナ
型半導体装置を示す断面図である。図４において用いた
符号は、それぞれ図１と同じものを示している。

【００４０】本発明の第４の実施の形態に係るプレーナ
型半導体装置１０おいては、ガードリング領域１１ａと
主接合領域１２とを部分的に重ね合わせて形成してい
る。その他の構成は、本発明の第１の実施の形態に係る
ものと同じである。

【００４１】以上の構成によれば、本発明の第１の実施
の形態に係るプレーナ型半導体装置と同様の作用効果が
得られるとともに、アバランシェ電流が主接合領域１１
２の隅部１８に集中することをさらに抑制可能である。
また、ガードリング領域１１ａと主接合領域１２とを接
するように形成する場合に較べて、ガードリング領域１
１ａ形成の工程管理が容易になる。くわえて、ガードリ
ング領域を形成するためのスペースをさらに縮小するこ
とが可能となる。しかしながら、空乏層を水平方向に十
分に広げる効果はやや弱まるので、ガードリング領域１
１ａ，ｂを形成する際のホウ素イオンのドーズ量などを
調整して、必要となる耐圧が確実に確保できるようにす
ることが望ましい。

【００４２】さらに、本発明の第５の実施の形態に係る
プレーナ型半導体装置を図面に基づいて詳細に説明す
る。図５は、本発明の第５の実施の形態に係るプレーナ
型半導体装置を示す断面図である。図５において、１１
ｃ，ｄはガードリング領域である。その他の符号は、そ
れぞれ図１と同じものを示している。

【００４３】本発明の第５の実施の形態に係るプレーナ
型半導体装置１０においては、ガードリング領域１１ａ
〜ｄを、これらの領域の間隔がプレーナ型半導体装置１
０の周縁部に近づくにしたがって順次広がるように形成
している。すなわち、ガードリング領域１１ａとガード
リング領域１１ｂとの間隔よりもガードリング領域１１
ｂとガードリング領域１１ｃの間隔がやや広く、さらに
ガードリング領域１１ｂとガードリング領域１１ｃとの
間隔よりもガードリング領域１１ｃとガードリング領域
１１ｄの間隔がやや広くなるように形成している。

【００４４】以上の構成によれば、本発明の第１の実施
の形態に係るプレーナ型半導体装置と同様の作用効果が
得られるとともに、プレーナ型半導体装置１０に電圧を
印加したときに、空乏層がガードリング領域１１ｄのガ
ードリング領域よりも外側に広がりやすくなる。なお、
図５においては、ガードリング領域１１ａと主接合領域
１２とを部分的に重ね合わせて形成した構成を示してい
るが、ガードリング領域１１ａと主接合領域１２とを接
するように形成することも可能である。

【００４５】続けて、本発明の第６の実施の形態に係る
プレーナ型半導体装置を図面に基づいて詳細に説明す
る。図６は、本発明の第６の実施の形態に係るプレーナ
型半導体装置を示す断面図である。１１ｃ，ｄはガード
リング領域を示している。その他の符号は、それぞれ図
１と同じものを示している。

【００４６】本発明の第６の実施の形態に係るプレーナ
型半導体装置１０おいては、ガードリング領域１１ａ〜
ｄを形成する深さを主接合領域１２よりも深くしてい
る。その他の構成は、本発明の第５の実施の形態に係る
ものと同じである。

【００４７】以上の構成によれば、本発明の第６の実施
の形態に係るプレーナ型半導体装置と同様の作用効果が
得られるとともに、ガードリング領域１１ａ〜ｄを深く
形成した分だけ空乏層が下方向に広がりやすくなり、主
接合領域１２の隅部１８と空乏層の境界Ｎとの距離を大
きくなるので、主接合領域１２の隅部１８における電界
をさらに緩和することができる。

【００４８】さらに、本発明の第７の実施の形態に係る
プレーナ型半導体装置を図面に基づいて詳細に説明す
る。図７は、本発明の第７の実施の形態に係るプレーナ
型半導体装置を示す断面図である。図７において、１１
ｃ，ｄはガードリング領域、２１はベース領域、２２は
エミッタ領域、２３はエミッタ電極膜、２４はベース電
極膜、２５はコレクタ電極膜、２６はシリコン酸化膜で
ある。その他の符号は、それぞれ図１と同じものを示し
ている。

【００４９】本発明の第７の実施の形態に係るプレーナ
型半導体装置１０は、バイポーラトランジスタの構成を
有するものである。すなわち、Ｎ⁻層１３の表面から所
定の深さの範囲にＰ型のベース領域２１を形成し、さら
にベース領域２１内にＮ型のエミッタ領域２２を形成し
ている。また、ガードリング領域１１ａをベース領域２
１と部分的に重なり合うように形成している。くわえ
て、ガードリング領域１１ａの外側にガードリング領域
１１ｂ，ｃを形成している。なお、ガードリング領域１
１ａ〜ｃの表面不純物濃度は、約１Ｅ^１６／ｃｍ^３とす
ることが最も好ましいが、５Ｅ^１５〜２Ｅ^１６／ｃｍ^３
の範囲の濃度とすればほぼ同様の作用効果が得られる。
また、エミッタ領域２２にはエミッタ電極膜２３、ベー
ス領域２１上にはベース電極膜２４、Ｎ^＋層１４上には
コレクタ２５電極膜をそれぞれ形成している。さらに、
エミッタ電極膜２３とベース電極膜２４との間には、こ
れらを分離絶縁するシリコン絶縁膜２６を形成してい
る。

【００５０】また、この実施の形態に係るプレーナ型半
導体装置１０の不純物拡散領域の製造方法は、概ね以下
に述べるものとなる。すなわち、シリコン基板２０に対
して、コレクタ２５電極膜を形成する側の面から不純物
を長時間熱拡散することにより、Ｎ^＋層１４を形成す
る。次に、Ｎ⁻層１３の表面に対して選択的にホウ素イ
オンの注入を行い、熱拡散処理によりガードリング領域
１１ａ〜ｃを形成する。さらに、同様の工程によって、
ベース領域２１およびエミッタ領域２２を形成する。こ
のとき、ベース領域２１は、ガードリング領域１１ａと
重なり合うように形成する。なお、エミッタ領域２２
は、リンイオンなどのＮ型不純物によって形成されるこ
とは言うまでもない。また、この他にも、チャネルスト
ッパ領域などの拡散領域を形成することもできる。

【００５１】以上の構成によれば、バイポーラトランジ
スタの構成を有するプレーナ型半導体装置においても、
本発明の第１の実施の形態に係るプレーナ型半導体装置
と同様の作用効果が得られる。なお、ガードリング領域
１１ａは、ベース領域２１と接するように形成すること
ができる。また、ガードリング領域１１ａ〜ｃ同士も、
互いに接する、または部分的に重なり合うように形成す
ることも可能である。

【００５２】なお、以上の本発明の実施の形態に係るプ
レーナ型半導体装置においては、ダイオードおよびバイ
ポーラトランジスタの構成を有するものを事例として取
り上げたが、ＩＧＢＴなど他の構成を有する半導体装置
にも好ましく適用することができる。また、これらの実
施の形態における各領域および層とは極性が反対のプレ
ーナ型半導体装置に対しても適用することが可能であ
る。

【００５３】

【発明の効果】このように本発明によれば、プレーナ型
半導体装置において、ガードリング領域近傍における空
乏層の水平方向の広がりやすくして、主接合領域の隅部
近傍の電界を十分に緩和させ、アバランシェ電流の当該
隅部への集中を防止することにより、耐圧を向上させる
ことが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るプレーナ型
半導体装置を示す断面図である。

【図２】本発明の第２の実施の形態に係るプレーナ型
半導体装置を示す断面図である。

【図３】本発明の第３の実施の形態に係るプレーナ型
半導体装置を示す断面図である。

【図４】本発明の第４の実施の形態に係るプレーナ型
半導体装置を示す断面図である。

【図５】本発明の第５の実施の形態に係るプレーナ型
半導体装置を示す断面図である。

【図６】本発明の第６の実施の形態に係るプレーナ型
半導体装置を示す断面図である。

【図７】本発明の第７の実施の形態に係るプレーナ型
半導体装置を示す断面図である。

【図８】本発明の実施の形態に係るガードリング領域
と従来技術に係るガードリング領域との耐圧を比較した
図である。

【図９】従来技術に係るプレーナ型半導体装置の第１
の事例を示す断面図である。

【図１０】従来技術に係るプレーナ型半導体装置の第
２の事例を示す断面図である。

【符号の簡単な説明】

１０プレーナ型半導体装置１１ガードリング群１１ａガードリング領域１１ｂガードリング領域１１ｃガードリング領域１１ｄガードリング領域１２主接合領域１３Ｎ⁻層１４Ｎ^＋層１５シリコン酸化膜１６アノード電極膜１７カソード電極膜１８隅部１９オーミック接合領域２０シリコン基板２１ベース領域２２エミッタ領域２３エミッタ電極膜２４ベース電極膜２５コレクタ電極膜２６シリコン酸化膜１１０プレーナ型半導体装置１１１ガードリング群１１１ａガードリング領域１１１ｂガードリング領域１１１ｃガードリング領域１１２主接合領域１１３Ｎ⁻層１１４Ｎ^＋層１１５シリコン酸化膜１１６アノード電極膜１１７カソード電極膜１１８隅部１２０シリコン基板２１０プレーナ型半導体装置２１１ガードリング群２１１ａガードリング領域２１１ｂガードリング領域２１１ｃガードリング領域２１１ｄガードリング領域２１２主接合領域２１３Ｎ⁻層２１４Ｎ^＋層２１５シリコン酸化膜２１６アノード電極膜２１７カソード電極膜２１８隅部２２０シリコン基板

Claims

【特許請求の範囲】

【請求項１】第1導電型の半導体基板に、前記半導体基板の一方の表面から第２導電型の不純物を
選択的に注入し、該不純物を前記半導体基板の一方の表
面から所定深さまで拡散させて形成してなる主接合領域
と、前記半導体基板の一方の表面から第２導電型の不純物を
複数箇所に選択的に注入し、該不純物を拡散させて形成
してなる複数個のガードリング領域とを設けてなるプレ
ーナ型半導体装置において、複数個の前記ガードリング領域は、前記不純物を前記所
定深さにまたは前記所定深さよりも深く拡散させて形成
してなるとともに、前記主接合領域よりも表面不純物濃
度が低くかつ該表面不純物濃度が約５Ｅ^１５〜２Ｅ^１６
／ｃｍ^３の範囲になるように形成してなり、前記主接合領域に最も近い前記ガードリング領域は、前
記主接合領域と接するまたは部分的に重なり合うように
形成されてなることを特徴とするプレーナ型半導体装
置。
【請求項２】第1導電型の半導体基板に、前記半導体基板の一方の表面から第２導電型の不純物を
選択的に注入し、該不純物を前記半導体基板の一方の表
面から所定深さまで拡散させて、表面不純物濃度が約５
Ｅ^１５〜２Ｅ^１６／ｃｍ^３の範囲になるように形成して
なる主接合領域と、前記半導体基板の一方の表面から第２導電型の不純物を
前記主接合領域内に注入し、該不純物を拡散させて前記
主接合領域内に包含されるように形成してなるオーミッ
ク接合領域と、前記半導体基板の一方の表面から第２導電型の不純物を
複数箇所に選択的に注入し、該不純物を拡散させて形成
してなる複数個のガードリング領域とを設けてなるプレ
ーナ型半導体装置において、複数個の前記ガードリング領域は、前記不純物を前記所
定深さまで拡散させるとともに、前記主接合領域と表面
不純物濃度が同じになるように形成され、前記主接合領域に最も近い前記ガードリング領域は、前
記主接合領域と接するまたは部分的に重なり合うように
形成されてなることを特徴とするプレーナ型半導体装
置。
【請求項３】複数個の前記ガードリング領域は、互い
に接してなることを特徴とする請求項1または請求項２
に記載のプレーナ型半導体装置。
【請求項４】複数個の前記ガードリング領域は、互い
に部分的に重なり合ってなることを特徴とする請求項1
または請求項２に記載のプレーナ型半導体装置。
【請求項５】複数個の前記ガードリングは、前記半導
体基板の一方の表面の周縁部に向かうに従って互いの間
隔が順次拡大してなることを特徴とする請求項1または
請求項２に記載のプレーナ型半導体装置。
【請求項６】前記半導体基板は、白金を添加してなる
とともに、複数個の前記ガードリング領域を覆うシリコ
ン酸化膜を形成してなることを特徴とする請求項1ない
し請求項５のいずれか１項に記載のプレーナ型半導体装
置。