JP6995221B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Description

本発明は、炭化珪素半導体装置およびその製造方法に関し、特に、トレンチゲートを有する炭化珪素半導体装置およびその製造方法に関するものである。
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のユニポーラ型半導体スイッチング素子に、ユニポーラ型の還流ダイオードであるショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）が内蔵された構造を有する電力用半導体装置が知られている。具体的には、チップ内の所定の領域の表面にショットキー電極を設けることによって、当該領域がＳＢＤとして動作させられる。これにより、ダイオードとしての部品がＭＯＳＦＥＴチップに外付けされる場合に比べて、コストを低減することができる。特に、ＭＯＳＦＥＴの母材が炭化珪素（ＳｉＣ）である場合、ユニポーラ型のショットキーバリアダイオードを内蔵させることにより、ＭＯＳＦＥＴが有する寄生ｐｎダイオードのバイポーラ動作を抑制することができることもメリットの一つである。なぜならば、炭化珪素半導体装置では、バイポーラ動作にともなうキャリア再結合エネルギーに起因して結晶欠陥が拡張し、それにより素子の信頼性が損なわれることがあるからである。
トレンチ内にゲート電極を有するＭＯＳＦＥＴ、すなわちトレンチゲート型ＭＯＳＦＥＴ、は、プレーナ型ＭＯＳＦＥＴ、すなわち平坦面上にゲート電極を有するＭＯＳＦＥＴ、と異なり、トレンチ側面にチャネルが形成される。これによりチャネル幅密度が高められ、その結果、オン抵抗（オン状態における抵抗）を低減することができる。一方でオフ状態においてはトレンチ底部への電界集中が懸念される。この懸念は、ＭＯＳＦＥＴのドリフト層がＳｉＣからなる場合に、特に大きい。なぜならば、ＳｉＣの絶縁破壊強度が高いことから、ドリフト層内でのアバランシェ破壊よりも先に、トレンチ底部への電界集中に起因してのゲート絶縁膜破壊が生じやすいからである。
トレンチ底部への電界集中を緩和するため、ドリフト層の導電型とは異なる導電型を有する保護領域をトレンチ下方に設けることが広く行われている。トレンチ型半導体装置が有する複数のトレンチは、通常、各々の延在方向に直交する配列方向において、所定の距離を空けて配列されている。各保護領域は、直上のトレンチの電界を緩和するだけでなく、当該トレンチに隣接するトレンチの電界も緩和し得るので、上記距離（すなわちトレンチ間距離）が大きくなるほど、保護領域による電界緩和効果は低くなり得る。よって、保護領域による電界緩和効果の観点では、トレンチ間距離が過大でないことが望まれる。
上記配列方向において互いに隣接するトレンチの間にショットキーバリアダイオード領域が挿入されたとすると、トレンチ間距離が過大とならないようにするためには、ショットキーバリアダイオード領域の配列方向における寸法が制限される。その場合、ショットキーバリアダイオード領域の面積を十分に確保しにくいので、高いショットキー電流を得ることが難しい。そこで、このような配置に代わって、トレンチの延在方向においてトレンチの端部に隣接するようにショットキーバリアダイオード領域が配置されれば、配列方向においてトレンチ間距離が過大となる問題は避けられる。このような配置は、例えば、特開２００３－２２９５７０号公報（特許文献１）に開示されている。
特開２００３－２２９５７０号公報
しかしながら、上記のような配置が用いられる場合、延在方向におけるトレンチの端部での電界集中が問題となりやすい。特に、トレンチの端部における、トレンチ側面とトレンチ底部との境界、すなわちトレンチ角部、には電界が集中しやすい。この電界集中に起因して、トレンチの端部でのゲート絶縁膜破壊が懸念される。
また、チップ内の電流分布および電界分布をなるべく均一化するためには、ショットキーバリアダイオード領域は、チップの外周のみに偏在させられるのではなく、トランジスタ領域の間にも配置される必要がある。このような要請の下で、ショットキーバリアダイオード領域の面積を十分に確保しつつゲート絶縁膜破壊を防ぐ方法は、これまで十分に検討されてきていない。
本発明は以上のような課題を解決するためになされたものであり、その目的は、十分なショットキーバリアダイオード領域を有しつつ、ゲート絶縁膜の信頼性を高めることができる炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置は、面内方向に含まれる少なくとも一の方向においてショットキーバリアダイオード領域を挟むトランジスタ領域を有している。炭化珪素半導体装置は、半導体層と、ゲート電極と、ゲート絶縁膜と、ショットキー電極とを有している。半導体層は、ドリフト層と、ボディ領域と、ソース領域と、少なくとも１つのトレンチと、第１保護領域と、第２保護領域とを含む。ドリフト層は、トランジスタ領域およびショットキーバリアダイオード領域にまたがっており、ショットキーバリアダイオード領域において半導体層の表面に達しており、炭化珪素からなり、第１導電型を有している。ボディ領域は、トランジスタ領域においてドリフト層上に設けられており、第１導電型と異なる第２導電型を有している。ソース領域は、ボディ領域上に設けられており、第１導電型を有している。少なくとも１つのトレンチは、ショットキーバリアダイオード領域に面する第１側面と、トランジスタ領域を延在しソース領域とボディ領域とドリフト層とに接する第２側面とを有している。第１保護領域は、少なくとも１つのトレンチの下方に設けられており、第２導電型を有しており、ボディ領域よりも第２導電型の不純物濃度が高い。第２保護領域は、第１保護領域から延びており、第１側面と、第２側面の、第１側面につながる端部領域と、の少なくともいずれかへ達しており、ボディ領域の最下部よりも浅い最上部を有しており、第２導電型を有しており、ボディ領域よりも第２導電型の不純物濃度が高い。ゲート電極は、少なくとも１つのトレンチ内に設けられている。ゲート絶縁膜は、少なくとも１つのトレンチ内において半導体層とゲート電極とを隔てている。ショットキー電極は、ショットキーバリアダイオード領域において半導体層に接している。
本発明によれば、ショットキー電極に隣接するトレンチ端部において、トレンチの下端近傍が、第１保護領域および第２保護領域によって構成される電界緩和領域によって保護される。よって、トレンチの下端近傍での、電界集中に起因してのゲート絶縁膜の絶縁破壊が生じにくくなる。よって、ゲート絶縁膜の信頼性を高めることができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における炭化珪素半導体装置の構成を、一部の構成の図示を省略しつつ、概略的に示す断面斜視図である。 図１の線ＩＩ－ＩＩに沿う概略的な部分断面図である。 図１の線ＩＩＩ－ＩＩＩに沿う概略的な部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程を、線ＩＩ－ＩＩ（図１）に対応する視野で概略的に示す、図５の線ＩＶ－ＩＶに沿う部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程を、線ＩＩＩ－ＩＩＩ（図１）に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を、線ＩＩ－ＩＩ（図１）に対応する視野で概略的に示す、図５の線ＩＶ－ＩＶに沿う部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を、線ＩＩＩ－ＩＩＩ（図１）に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を、線ＩＩ－ＩＩ（図１）に対応する視野で概略的に示す、図５の線ＩＶ－ＩＶに沿う部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を、線ＩＩＩ－ＩＩＩ（図１）に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４工程を、線ＩＩ－ＩＩ（図１）に対応する視野で概略的に示す、図５の線ＩＶ－ＩＶに沿う部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４工程を、線ＩＩＩ－ＩＩＩ（図１）に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の変形例の一工程を、線ＩＩＩ－ＩＩＩ（図１）に対応する視野で概略的に示す部分断面図である。 比較例の炭化珪素半導体装置の構成を、図３に対応する視野で示す断面斜視図である。 比較例の炭化珪素半導体装置についての、オフ状態の電界強度分布のシミュレーション結果を示す分布図である。 本発明の実施の形態１についての、オフ状態の電界強度分布のシミュレーション結果を示す図である。 本発明の実施の形態１の変形例の炭化珪素半導体装置の構成を、一部の構成の図示を省略しつつ、概略的に示す部分上面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を、図３の視野に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態１および２についての、第１保護領域が形成するｐｎ接合近傍でのポテンシャル分布のシミュレーション結果を示すグラフ図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を、図１７の視野に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態４における炭化珪素半導体装置の構成を、図１７の視野に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態４における炭化珪素半導体装置の製造方法の変形例の一工程を、線ＩＩＩ－ＩＩＩ（図１）に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態５における炭化珪素半導体装置の構成を、図１７の視野に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態６における炭化珪素半導体装置の構成を、一部の構成の図示を省略しつつ、概略的に示す断面斜視図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、一部図面において、説明の便宜上、直交座標系であるｘｙｚ座標系が示されている。また本明細書において、各領域（または層）の「不純物濃度」とは、当該領域（または層）における不純物濃度の最高値を表すものとする。
＜実施の形態１＞
（構成）
図１は、本実施の形態１における炭化珪素半導体装置の構成を、一部の構成の図示を省略しつつ、概略的に示す断面斜視図である。図２は、図１の線ＩＩ－ＩＩに沿う概略的な部分断面図である。図３は、図１の線ＩＩ－ＩＩに沿う概略的な部分断面図である。炭化珪素半導体装置９１は、ｘｙ面内方向に含まれるｙ方向（少なくとも一の方向）においてショットキーバリアダイオード領域ＲＤを挟むトランジスタ領域ＲＴを有している。
炭化珪素半導体装置９１は、基板１と、半導体層ＳＬと、ゲート電極８と、ゲート絶縁膜７と、ショットキー電極１０と、ソース電極９と、ドレイン電極１１と、層間絶縁膜１２とを有している。基板１は、ｎ型（第１導電型）を有するＳｉＣ基板である。半導体層ＳＬは基板１の上面上に設けられている。半導体層ＳＬは、その全体がＳｉＣからなっていてよい。半導体層ＳＬは、ドリフト層２と、ボディ領域５と、ソース領域３と、ボディコンタクト領域４と、複数のトレンチ６（少なくとも１つのトレンチ）と、第１保護領域５１と、第２保護領域５２と、第３保護領域５３Ａとを含む。
ドリフト層２は、トランジスタ領域ＲＴおよびショットキーバリアダイオード領域ＲＤにまたがっており、ショットキーバリアダイオード領域ＲＤにおいて半導体層ＳＬの表面に達している。ドリフト層２は、ＳｉＣからなり、ｎ型を有している。ドリフト層２は、基板１よりもｎ型の不純物濃度（ドナー濃度）が低い。
ボディ領域５は、トランジスタ領域ＲＴにおいてドリフト層２上に設けられており、ｐ型（第１導電型と異なる第２導電型）を有している。ソース領域３は、ボディ領域５上に設けられており、ｎ型を有している。ボディコンタクト領域４は、ボディ領域５とつながっており、半導体層ＳＬの表面に達している。ボディコンタクト領域４は、ｐ型を有しており、ソース電極９とのコンタクト抵抗を低減する目的で、ボディ領域５よりもｐ型の不純物濃度（アクセプタ濃度）が高い。
トレンチ６は、半導体層ＳＬの上面に形成されている。トレンチ６は、第１側面ＳＤ１と、第２側面ＳＤ２とを有している。なおトレンチ６は、互いに向かい合う１対の側面を有しており、その一方が第２側面ＳＤ２として図示されている。この１対の側面の一方と他方とは、第１側面ＳＤ１によってつながれている。１対の側面の一方（第２側面ＳＤ２）によって設けられる構成と、他方によって設けられる構成とは、ほぼ対称的に配置されたほぼ同様の構成を有していてよい。
第１側面ＳＤ１はｙ方向においてショットキーバリアダイオード領域ＲＤに面している。第２側面ＳＤ２は、トランジスタ領域ＲＴをｙ方向に沿って延在しており、ソース領域３とボディ領域５とドリフト層２とに接している。よってトレンチ６はトランジスタ領域ＲＴにおいて、ソース領域３の表面からボディ領域５を貫通してドリフト層２に達している。トランジスタ領域ＲＴにおいて、ソース領域３、ボディ領域５およびドリフト層２と、これらにゲート絶縁膜７を介して面するゲート電極８とが、ＭＯＳ構造を構成している。トレンチ６は、その延在方向（ｙ方向）においてショットキーバリアダイオード領域ＲＤを挟んでいる。言い換えれば、トレンチ６は、図１に示されているように、延在方向（ｙ方向）において区切られており、このように区切られたトレンチ６間にショットキーバリアダイオード領域ＲＤが配置されている。ｘ方向においては複数のトレンチ６が配列されており、これによりトレンチ６はストライプ状の配置を有している。ショットキーバリアダイオード領域ＲＤ以外の、トレンチ６を含む領域がトランジスタ領域ＲＴである。
第１保護領域５１は、ｐ型を有しており、ボディ領域５よりもｐ型の不純物濃度が高い。第１保護領域５１はトレンチ６の下方に設けられている。ｘｙ面内方向における位置に関して、第１保護領域５１の少なくとも一部はトレンチ６と重なっている。第１保護領域５１は基板１から離れている。第１保護領域５１は、トレンチ６の底部ＢＴに接していることが好ましい。第１保護領域５１は、トレンチ６の側面よりもドリフト層２中へ張り出していてもよい。なお変形例として、第１保護領域５１はトレンチ６から離れていてもよい。具体的には、トレンチ６の底部ＢＴと第１保護領域５１との間がドリフト層２によって隔てられていてもよい。
第２保護領域５２は第１保護領域５１の側面から延びている。図３に示された構成においては、第２保護領域５２は、第１保護領域５１の側面に接しており、好ましくは、第１保護領域５１の側面の一部にのみ接することで第１保護領域５１の底部からは離れている。第２保護領域５２はボディ領域５（図２）の最下部よりも浅い最上部を有しており、図３に示された例においては、第２保護領域５２の最上部は半導体層ＳＬの表面に達している。第２保護領域５２は、ｐ型を有しており、ボディ領域５よりもｐ型の不純物濃度が高い。
トレンチ６の第２側面ＳＤ２（図１）は、トレンチ６の第１側面ＳＤ１につながる端部領域ＳＤ２ｂと、端部領域ＳＤ２ｂによって第１側面ＳＤ１から隔てられた主領域ＳＤ２ａとを有している。第２側面ＳＤ２の主領域ＳＤ２ａは、ＭＯＳＦＥＴのトレンチゲートとしての機能を有している。一方、第２側面ＳＤ２の端部領域ＳＤ２ｂは、ＭＯＳＦＥＴのトレンチゲートとしての機能を有していない、トレンチ６の端部である。典型的には、第２側面ＳＤ２のうち、ショットキーバリアダイオード領域ＲＤに向かってソース領域３が達する位置まで主領域ＳＤ２ａが延びており、この主領域ＳＤ２ａと第１側面ＳＤ１との間に端部領域ＳＤ１ｂが延びている。第２保護領域５２は、第１側面ＳＤ１と、第２側面ＳＤ２の端部領域ＳＤ２ｂと、の少なくともいずれかへ達しており、本実施の形態においてはその両方に達している。
第３保護領域５３Ａは、少なくとも一部がショットキーバリアダイオード領域ＲＤに設けられており、図１に示された構成においてはショットキーバリアダイオード領域ＲＤおよびトランジスタ領域ＲＴに跨っている。第３保護領域５３Ａはｘ方向において第２保護領域５２に隣接している。第３保護領域５３Ａはトレンチ延在方向（ｙ方向）に交差する方向において（図１におけるｘ方向において）、少なくとも一部が第２保護領域５２に挟まれている。第３保護領域５３Ａは、第２保護領域５２の最下部よりも浅く位置する最下部を有している。第３保護領域５３Ａは、ｐ型を有しており、ボディ領域５よりもｐ型の不純物濃度が高い。第３保護領域５３Ａは半導体層ＳＬの表面に達していることが好ましい。なお、第３保護領域５３Ａは形成されていなくてもよく、当該領域がドリフト層２の一部とされていてもよい。
ゲート電極８はトレンチ６内に設けられている。ゲート絶縁膜７は、トレンチ６の内面（側面および底部がなす面）に形成されており、トレンチ６内において半導体層ＳＬとゲート電極とを隔てている。言い換えれば、ゲート電極８はゲート絶縁膜７を介してトレンチ６内に形成されている。ゲート絶縁膜７のうちトレンチ６の第２側面ＳＤ２上の部分は、部分的にドリフト層２に接している。ゲート絶縁膜７のうちトレンチ６の第１側面ＳＤ１上の部分は、ドリフト層２に接していてもよく、接していなくてもよい。ゲート電極８は、図２に示されているように、層間絶縁膜１２によって覆われている。
ショットキー電極１０は、ショットキーバリアダイオード領域ＲＤにおいて半導体層ＳＬに接することによって、ショットキーコンタクトを形成している。本実施の形態においては、ショットキーバリアダイオード領域ＲＤにおいてショットキー電極１０はドリフト層２の表面に接している。トレンチ６の第１側面ＳＤ１の上辺はショットキー電極１０に、ｙ方向において間隔を空けて対向している。ショットキー電極１０は、図３に示されているように、第２保護領域５２に接していてよく、これによりショットキー電極１０の縁での電界が緩和される。あるいは、ショットキー電極１０は、第２保護領域５２から離れていてよく、これによりＳＢＤの電流経路をより広く確保することができる。
ソース電極９は、半導体層ＳＬ上に設けられており、ソース領域３およびボディコンタクト領域４に接している。ソース電極９は、ＮｉまたはＴｉ等の金属シリサイドからなることによって、ソース領域３およびボディコンタクト領域４とオーミックコンタクトを形成している。ドレイン電極１１は基板１の下面上に設けられている。ドレイン電極１１は、Ｎｉ等からなる金属電極である。
続いて、不純物濃度の例について説明する。ドリフト層２のｎ型の不純物濃度は、１．０×１０１４ｃｍ－３～１．０×１０１７ｃｍ－３であり、炭化珪素半導体装置９１の耐電圧等に基づいて設定される。ボディ領域５のｐ型の不純物濃度は１．０×１０１４ｃｍ－３～１．０×１０１８ｃｍ－３である。ソース領域３のｎ型の不純物濃度は１．０×１０１８～１．０×１０２１ｃｍ－３である。ボディコンタクト領域４のｐ型の不純物濃度は、１．０×１０１８ｃｍ－３～１．０×１０２１ｃｍ－３である。第１保護領域５１および第２保護領域５２のｐ型の不純物濃度は、１．０×１０１４ｃｍ－３以上１．０×１０２０ｃｍ－３以下である。なおこれら不純物濃度の濃度プロファイルは均一でなくてよい。
（動作）
次に、炭化珪素半導体装置９１の動作について簡単に説明する。ゲート電極８に閾値電圧以上の電圧が印加されている場合、トランジスタ領域ＲＴにおいてボディ領域５に、導電型が反転した領域、すなわちｎ型チャネル、がトレンチ６の第２側面ＳＤ２に沿って形成される。これにより、ソース電極９からドレイン電極１１まで、同一導電型の電流経路が形成される。よってこれら電極間を電流が流れることができる状態、すなわちＭＯＳＦＥＴのオン状態、が得られる。一方、ゲート電極８に閾値電圧未満の電圧が印加されている場合、ボディ領域５にはチャネルが形成されない。よって、オン状態の場合のような電流経路が形成されない。よって、ドレイン電極１１とソース電極９との間に電圧が印加されたとしてもこれら電極間を電流がほとんど流れることができない状態、すなわちＭＯＳＦＥＴのオフ状態、が得られる。ゲート電極８に印加する電圧を制御することで、オン状態とオフ状態とを切り換える動作が可能である。またオフ状態においては、ショットキーバリアダイオード領域ＲＤに設けられたＳＢＤに順方向電圧が印加された場合、ショットキー電極１０とドレイン電極１１との間にユニポーラ電流が流れる。
（製造方法）
続いて、炭化珪素半導体装置９１の製造方法について、図４～図１１を参照しつつ、以下に説明する。図４、図６、図８および図１０のそれぞれは、本実施の形態１における炭化珪素半導体装置９１の製造方法の第１～第４工程を、線ＩＩ－ＩＩ（図１）に対応する視野、言い換えれば図２の視野、で概略的に示す部分断面図である。図５、図７、図９、および図１１のそれぞれは、本実施の形態１における炭化珪素半導体装置９１の製造方法の第１～第４工程を、線ＩＩＩ－ＩＩＩ（図１）に対応する視野、言い換えれば図３の視野、で概略的に示す部分断面図である。
図４および図５を参照して、ＳｉＣからなるｎ型のドリフト層２が半導体層ＳＬとして形成された基板１が準備される。言い換えれば、トランジスタ領域ＲＴおよびショットキーバリアダイオード領域ＲＤにまたがるドリフト層２が準備される。ドリフト層２は、基板１上におけるエピタキシャル成長によって形成し得る。
図６および図７を参照して、トランジスタ領域ＲＴにおいて、ｎ型のドリフト層２上に、ｐ型のボディ領域５が形成される。またボディ領域５上に、ｐ型のボディコンタクト領域４と、ｎ型のソース領域３とが形成される。これら領域はイオン注入によって形成され得る。ｎ型領域を形成するイオン注入には、Ｎ（窒素）またはＰ（リン）等のドナーイオンが用いられ、ｐ型領域を形成するイオン注入には、Ａｌ（アルミニウム）またはＢ（ホウ素）等のアクセプタイオンが用いられる。なお、これら領域を形成する順序は任意である。また、これら領域の全部または一部が、イオン注入に代わってエピタキシャル成長によって形成されてもよい。
図８および図９を参照して、半導体層ＳＬ上に、開口を有するマスク３２が形成される。マスク３２を用いた反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によってトレンチ６が形成される。トレンチ６がその延在方向（ｙ方向）において区切られた領域がショットキーバリアダイオード領域ＲＤ（図９）となる。
図１０および図１１を参照して、トレンチ６の底部ＢＴにｐ型のイオン注入を行うことで、トレンチ６の下方に第１保護領域５１が形成される。図示されている例では、第１保護領域５１はトレンチ６の底部ＢＴに接している。なお変形例として、トレンチ６を第１保護領域５１の厚み分だけ分深く形成した後、第１保護領域５１がトレンチ６内にエピタキシャル成長により形成されてもよい。
第２保護領域５２がイオン注入によって形成される。その際、第１側面ＳＤ１（図１１参照）と、第２側面ＳＤ２の端部領域ＳＤ２ｂ（図１参照）とへ、傾斜イオン注入が行われることが好ましい。傾斜イオン注入が行われることによって、第１側面ＳＤ１と、第２側面ＳＤ２の端部領域ＳＤ２ｂとに同時に、第２保護領域５２を形成することができる。
再び図２および図３を参照して、トレンチ６の底部ＢＴ、第１側面ＳＤ１および第２側面ＳＤ２上にゲート絶縁膜７が形成される。ゲート絶縁膜７を介してトレンチ６に埋め込まれるように、ゲート電極８が形成される。ゲート電極８を覆うように層間絶縁膜１２が形成される。ショットキーバリアダイオード領域ＲＤにおいてドリフト層２に接するショットキー電極１０が形成される。ソース領域３の表面とボディコンタクト領域４の表面とに接するようにソース電極９が形成される。基板１の裏面上にドレイン電極１１が形成される。以上の工程により、炭化珪素半導体装置９１を作製することができる。
図１２は、本実施の形態１における炭化珪素半導体装置９１の製造方法の変形例の一工程を、線ＩＩＩ－ＩＩＩ（図１）に対応する視野で概略的に示す部分断面図である。前述した工程においては、トレンチ６が形成された後に第１保護領域５１が形成されるが、第１保護領域５１は、トレンチ６が形成される前に形成されてもよい。具体的には、図１２に示されているように、ドリフト層２の成膜が、層２ａのエピタキシャル成長と、層２ｂのエピタキシャル成長とによって行われ、これらの成膜工程の間に第１保護領域５１が埋め込まれることによって形成されてよい。その際の第１保護領域５１の形成方法は、イオン注入およびエピタキシャル成長のいずれであってもよい。
これに類して、トレンチ６を形成する前に、第１側面ＳＤ１となる箇所の近辺が開口された注入マスクを用いて半導体層ＳＬ表面から垂直にイオン注入を行うことによって第２保護領域５２が形成されてもよい。その後、第２保護領域５２に覆われた第１側面ＳＤ１を有するトレンチ６が形成される。
（電界強度のシミュレーション）
図１３は、比較例の炭化珪素半導体装置９０の構成を、図３に対応する視野で示す断面斜視図である。炭化珪素半導体装置９０は第２保護領域５２（図３：本実施の形態）を有していない。よって、炭化珪素半導体装置９０の第１側面ＳＤ１は、広範囲でドリフト層２に接している。したがって、第１側面ＳＤ１に形成されたゲート絶縁膜７がドリフト層２へ広範囲で露出されている。
図１４は、比較例の炭化珪素半導体装置９０（図１３）についての、オフ状態の電界強度分布のシミュレーション結果を示す分布図である。図１５は、本実施の形態１（図３）についての、オフ状態の電界強度分布のシミュレーション結果を示す図である。これらの図において、より明るく示された領域は電界強度がより高い領域であり、より暗く示された領域は電界強度がより低い領域となっている。図の上辺のうちショットキーバリアダイオード領域ＲＤに含まれる部分は、ショットキー界面の左半分に対応している。また、トランジスタ領域ＲＴについては、第１側面ＳＤ１近傍のみが示されている。図１４と異なり図１５においては、第２保護領域５２が設けられている。具体的には、図３（本実施の形態）に示されているように、トレンチ６の第１側面ＳＤ１と、ショットキーバリアダイオード領域ＲＤのドリフト層２との間が、第２保護領域５２によって隔てられている。よって第１側面ＳＤ１は、第２保護領域５２に接している一方で、ドリフト層２には接していない。なお、第２保護領域５２の有無以外は、図１４および図１５のシミュレーション条件は同一である。
比較例についてのシミュレーション結果（図１４）によれば、オフ状態においてドレイン電極が印加されると、ゲート絶縁膜７のうちトレンチ角部（第１側面ＳＤ１と底部ＢＴとの境界部）を覆う部分と、第１保護領域５１の下側角部（側面と底部との境界部）とに高い電界が印加されている。すなわち、これらの箇所に電界集中が見られる。具体的には、ゲート絶縁膜７に最大で３ＭＶ／ｃｍの電界が印加されている。一方、本実施の形態についてのシミュレーション結果（図１５）によれば、オフ状態においてドレイン電極が印加されると、比較例の場合と同様の箇所に、ある程度の電界集中が見られるものの、ゲート絶縁膜７に印加される電界は最大でも０．５ＭＶ／ｃｍにまで抑制されている。この結果から、第２保護領域５２により、ゲート絶縁膜７に印加される電界強度の最大値が顕著に抑制されることがわかる。
なお、上記シミュレーションは、第２保護領域５２が半導体層ＳＬの上面まで延びている場合（図３参照）についてのものであるが、ゲート絶縁膜７への電界集中が第１側面ＳＤ１の下端近傍で生じることから、第２保護領域５２の最上部は、必ずしも半導体層ＳＬの上面まで延びている必要はなく、少なくともボディ領域５（図２）の最下部よりも浅い深さ位置まで延びていれば、ゲート絶縁膜７の電界緩和に関して有意な効果が得られると考えられる。一方で、第２保護領域５２が半導体層ＳＬの上面まで延びている場合、より確実に効果が得られ、第２保護領域５２によって第１側面ＳＤ１とドリフト層２とが隔てられている場合（第１側面ＳＤ１がドリフト層２に接していない場合）、さらに確実に効果が得られると考えられる。
（効果）
本実施の形態によれば、半導体層ＳＬの第２保護領域５２（図３）は、第１保護領域５１の側面からトレンチ６の第１側面ＳＤ１へ延びており、ボディ領域５の最下部よりも浅い最上部を有している。これにより、トレンチ６の第２側面ＳＤ２の下端の近傍を、第１保護領域５１および第２保護領域５２によって構成される電界緩和領域が保護する。よって、トレンチ６の第２側面ＳＤ２の下端の近傍での、電界集中に起因してのゲート絶縁膜７の絶縁破壊が生じにくくなる。よって、ゲート絶縁膜７の絶縁信頼性を高めることができる。よって、炭化珪素半導体装置９１の耐電圧を向上させることができる。
また、ショットキーバリアダイオード領域ＲＤの幅寸法（図３におけるｙ方向の寸法）を必要に応じて大きくすることによって、十分に高いショットキー電流を得ることができる。その場合、仮に第２保護領域５２がなかったとすると（図１３参照）、第１保護領域５１によるゲート絶縁膜７の電界緩和効果の低下が懸念されるが、本実施の形態においては第２保護領域５２の寄与によって、ゲート絶縁膜７が十分に保護される。よって本実施の形態によれば、十分なショットキーバリアダイオード領域ＲＤを有しつつ、ゲート絶縁膜７の絶縁信頼性を高めることができる。
また、ショットキーバリアダイオード領域ＲＤとトランジスタ領域ＲＴとがｘ方向ではなくｙ方向において隣り合っているので、ｘ方向において複数のトレンチ６を、ショットキーバリアダイオード領域ＲＤを挟むことなく密に配置することができる。これにより、トレンチストライプ間隔を小さくすることができる。言い換えればセルピッチを小さくすることができる。これにより、トランジスタ領域ＲＴの内側においても、ゲート絶縁膜７に印加される最大電界を抑えることができる。よって、ゲート絶縁膜７の絶縁信頼性を、より高めることができる。
さらに、第２保護領域５２によって、第１保護領域５１の下側角部の電界集中も、ある程度緩和することができる（図１４および図１５参照）。これにより、第１保護領域５１の下側角部での半導体層ＳＬの絶縁破壊の発生も抑制することができる。
第３保護領域５３Ａが設けられている場合、それによって、第２保護領域５２の電界強度を低減することができる。また、ショットキー電極１０によって形成されているショットキー界面の電界強度を低減することができる。これにより、炭化珪素半導体装置９１の信頼性をより高めることができる。
（構成の変形例）
図１６は、本実施の形態１の変形例の炭化珪素半導体装置９１Ｖの構成を概略的に示す部分上面図である。説明の便宜上、ソース電極９、層間絶縁膜１２、およびショットキー電極２８の図示は省略されている。また図を見やすくするためにハッチングが付されている。
本変形例においては、トレンチ６として、複数の隣接トレンチ６ａと、接続トレンチ６ｂとが設けられている。隣接トレンチ６ａの各々は、ｙ方向に延在している。複数の隣接トレンチ６ａは、ｘ方向（ｙ方向に直交する方向）において隣り合っている。接続トレンチ６ｂは、ｘ方向（ｙ方向に交差する方向）に延びており、複数の隣接トレンチ６ａを互いに接続している。
図１６に示された例においては、接続トレンチ６ｂは、トランジスタ領域ＲＴとショットキーバリアダイオード領域ＲＤとの境界に配置されている。なお接続トレンチ６ｂの配置はこのようなものに限定されるわけではなく、ショットキーバリアダイオード領域ＲＤから離れて配置されていてもよい。また、図１６に示された例においては、一の方向に沿って延びる一の接続トレンチ６ｂによって３つの隣接トレンチ６ａが接続されているが、他の構成が用いられてもよい。例えば、隣接トレンチ６ａのうち右側のものと中央のものとを接続する第１の接続トレンチと、隣接トレンチ６ａのうち中央のものと左側のものとを接続する第２の接続トレンチとが設けられてよい。その場合、ｙ方向における第１および第２の接続トレンチの位置はずらされていてよい。
＜実施の形態２＞
図１７は、本実施の形態２における炭化珪素半導体装置９２の構成を、図３の視野に対応する視野で概略的に示す部分断面図である。炭化珪素半導体装置９２においては、半導体層ＳＬは第１低抵抗領域６１を含む。第１低抵抗領域６１は、ｎ型を有しており、ドリフト層２よりもｎ型の不純物濃度が高い。第１低抵抗領域６１は、トレンチ６の第１側面ＳＤ１に第２保護領域５２を介して設けられている。第１低抵抗領域６１の最下部は、少なくとも第２保護領域５２の最下部と同じ深さまで達していることが好ましい。また本実施の形態においては、第１低抵抗領域６１は、深さ方向（図中、縦方向）において第２保護領域５２の延在範囲を含む延在範囲を有していることが、より好ましい。好ましくは第１低抵抗領域６１は、第２保護領域５２の、ショットキー電極１０の下方の領域に面する側面の全部に接している。これを図１７を参照して説明すると、好ましくは、左側の第１低抵抗領域６１は、第２保護領域５２の右側面の全部に接しており、右側の第１低抵抗領域６１は、第２保護領域５２の左側面の全部に接している。
第１低抵抗領域６１は、第２保護領域５２の形成（図１１）と同様、傾斜イオン注入によって形成され得る。ただし、注入されるイオンはｎ型の不純物イオンである。また、第２保護領域５２の形成時に比して、より高い注入エネルギーが用いられる。なお、この注入時において、マスク３２は、残されていてもよく、あるいは除去されていてもよい。変形例として、トレンチ６よりも広い開口を持つ注入マスクを形成した後、半導体層ＳＬ表面へ垂直方向にイオン注入を行うことによって第２保護領域５２が形成されてもよい。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態２によれば、ショットキー電極１０によって構成されるＳＢＤが動作する際に、第１低抵抗領域６１により、ＳＢＤの電流経路の抵抗成分が、第２保護領域５２周辺で低減される。これにより、より高いショットキー電流を得ることができる。
さらに、第１保護領域５１近辺にも第１低抵抗領域６１が形成されていることにより、寄生ｐｎダイオードのバイポーラ動作を抑制することができる。よって、より高いショットキー電流を得ることができる。この理由について、以下に説明する。
図１８は、炭化珪素半導体装置９１（図３：実施の形態１）および炭化珪素半導体装置９２（図１７：実施の形態２）についての、第１保護領域５１が形成するｐｎ接合近傍でのポテンシャル分布のシミュレーション結果を示すグラフ図である。炭化珪素半導体装置９１および炭化珪素半導体装置９２のそれぞれに、図中のポテンシャル分布Ｅ１およびＥ２が対応している。第１低抵抗領域６１がない場合のポテンシャル（ポテンシャルＥ１）に比べて、第１低抵抗領域６１がある場合（ポテンシャルＥ２）では、第１保護領域５１によるｐｎ接合周辺のポテンシャルが増大する。ＳｉＣからなるｐｎダイオードは、ＳｉＣのバンドギャップに対応して、通常、３．５Ｖ程度でオンするが、ｎ型領域のポテンシャルが高められている場合には、より高いバイアスが印加されなければオンしない。つまり、ダイオードへ順方向バイアスが印加された際、第１低抵抗領域６１に近い第１保護領域５１のｐｎ接合においては、より高い電圧までダイオードがオンせず、バイポーラ動作が抑制される。一方で、ＳＢＤは、ショットキー障壁に対応したバイアスを印加することでオンすることができ、通常、１～２Ｖ程度等の、ｐｎダイオードよりも低い電圧でオンすることができる。順方向バイアス印加時には、まずＳＢＤによるユニポーラ電流であるショットキー電流が流れ始め、より高いバイアス印加によって、ｐｎダイオードによるバイポーラ電流が流れ始める。従って、ｐｎダイオードがオンしにくいということは、より高い電圧までＳＢＤによるユニポーラ電流を優先的に流すことができることを意味する。よって、寄生ｐｎダイオード（ボディダイオード）の動作を抑制することによって、ＳＢＤを、より優先的に動作させることができる。
＜実施の形態３＞
図１９は、本実施の形態３における炭化珪素半導体装置９３の構成を、図１７の視野に対応する視野で概略的に示す部分断面図である。炭化珪素半導体装置９３においては、半導体層ＳＬは第２低抵抗領域６２を含む。第２低抵抗領域６２は、ｎ型を有しており、ドリフト層２よりもｎ型の不純物濃度が高い。第２低抵抗領域６２は、ショットキー電極１０およびドリフト層２に接している。好ましくは、第２低抵抗領域６２はショットキー電極１０とドリフト層２との間を隔てている。言い換えれば、好ましくは、炭化珪素半導体装置９１（図３：実施の形態１）におけるショットキー電極１０とドリフト層２との界面の全体に第２低抵抗領域６２が形成されている。
第２低抵抗領域６２は、少なくともショットキーバリアダイオード領域ＲＤに開口を有する注入マスクを用いたイオン注入によって形成され得る。このイオン注入は、垂直イオン注入（半導体層ＳＬの表面への垂直なイオン注入）であってよい。あるいは、ショットキーバリアダイオード領域ＲＤと、トランジスタ領域ＲＴにおける第１側面ＳＤ１近傍とに開口を有する注入マスクを用いた傾斜イオン注入によって、第１低抵抗領域６１と、第２低抵抗領域６２とが同時に形成されてもよい。あるいは、第２低抵抗領域６２は、ドリフト層２表層部にエピタキシャル成長により形成されてもよい。
上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。なお、第１低抵抗領域６１は省略されてもよい。
本実施の形態３によれば、第２低抵抗領域６２によりショットキー界面下のキャリア濃度が高められる。これによりＳＢＤの抵抗を低減することができる。よって、より高いショットキー電流を得ることができる。
＜実施の形態４＞
図２０は、本実施の形態４における炭化珪素半導体装置９４の構成を、図１７の視野に対応する視野で概略的に示す部分断面図である。炭化珪素半導体装置９４において半導体層ＳＬは第３低抵抗領域６３を含む。第３低抵抗領域６３は、ｎ型を有しており、ドリフト層２よりもｎ型の不純物濃度が高い。第３低抵抗領域６３は第１保護領域５１の底部に接している。
第３低抵抗領域６３は、トレンチ６の底部ＢＴにｎ型のイオン注入を行うことで形成され得る。このイオン注入の注入エネルギーは、第１保護領域５１を形成するためのイオン注入の注入エネルギーよりも高い。あるいは、ショットキーバリアダイオード領域ＲＤと、トランジスタ領域ＲＴにおける第１側面ＳＤ１近傍とに開口を有する注入マスクを用いた傾斜イオン注入によって、第１低抵抗領域６１と、第３低抵抗領域６３とが同時に形成されてもよい。あるいは、第３低抵抗領域６３は、トレンチ６が形成される前に形成されてもよい。具体的には、図２１に示されているように、ドリフト層２の成膜が、層２ａのエピタキシャル成長と、層２ｂのエピタキシャル成長とによって行われ、これらの成膜工程の間に第３低抵抗領域６３が埋め込まれることによって形成されてよい。第３低抵抗領域６３の形成方法は、イオン注入およびエピタキシャル成長のいずれであってもよい。
上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。なお、第１低抵抗領域６１は省略されてもよい。また第２低抵抗領域６２（図１９：実施の形態３）が付加されてもよい。
本実施の形態４によれば、ショットキー電極１０によるＳＢＤが動作する際に、第３低抵抗領域６３により、第１保護領域５１の底部に面するｎ型領域のポテンシャルが高められる。これにより、実施の形態２において説明した理由により、寄生ｐｎダイオードのバイポーラ動作を抑制することができる。よって、より高いショットキー電流を得ることができる。
またＭＯＳＦＥＴのオン状態においては、第３低抵抗領域６３により第１保護領域５１下部の抵抗が低減される。これにより、ＭＯＳＦＥＴ電流が第１保護領域５１下部で拡散される。これによりＭＯＳＦＥＴのオン抵抗を低減することができる。
＜実施の形態５＞
図２２は、本実施の形態５における炭化珪素半導体装置９５の構成を、図１７の視野に対応する視野で概略的に示す部分断面図である。炭化珪素半導体装置９５において半導体層ＳＬは、第１低抵抗領域６１と、第３保護領域５３Ｂとを含む。実施の形態２（図１７）と同様に、第１低抵抗領域６１の最下部は、少なくとも第２保護領域５２の最下部と同じ深さまで達していることが好ましい。
第３保護領域５３Ｂは、ｐ型を有しており、ボディ領域５よりもｐ型の不純物濃度が高い。第３保護領域５３Ｂは、ショットキー電極１０と第１低抵抗領域６１との間に配置された部分を含む。第３保護領域５３Ｂは、第２保護領域５２の最下部よりも浅く位置する最下部を有している。また第３保護領域５３Ｂは、トレンチ延在方向（ｙ方向）に交差するｘ方向において、一部が第２保護領域５２に挟まれている（図２２における破線部参照）。
第３保護領域５３Ｂは、例えば、ボディコンタクト領域４を形成するイオン注入工程によって同時に形成されてよい。そのためには、ボディコンタクト領域４が形成されることになる領域に加えて、第３保護領域５３Ｂが形成されることになる領域にも開口を有する注入マスクが用いられればよい。あるいは、トレンチ６の第１側面ＳＤ１に向かって傾斜イオン注入を行うことによって、第２保護領域５２および第３保護領域５３Ｂが同時に形成されてもよい。
上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。なお、第２低抵抗領域６２（図１９：実施の形態３）および第３低抵抗領域６３（図２０：実施の形態４）の少なくとも一方が付加されてもよい。
本実施の形態５によれば、ショットキー電極１０と第１低抵抗領域６１との間に位置する第３保護領域５３Ｂにより、ショットキー電極１０の縁における電界集中が低減される。これにより、ショットキー電極１０の逆方向リーク電流を抑制することができる。一般に、ＭＯＳＦＥＴのオフ状態において高電圧が印加されると、ショットキー電極１０の縁におけるショットキー界面には高電界が印加される。これに起因してショットキー電極１０の縁におけるショットキー界面からのリーク電流が大きくなりやすい。特に、ショットキー界面をなす半導体のｎ型不純物濃度が高いと、この問題が顕著となる。仮に第３保護領域５３Ｂがなかったとすると、第１低抵抗領域６１が高いｎ型不純物濃度を有することに起因して、上記問題が顕著となる。本実施の形態によれば、ショットキー電極１０と第１低抵抗領域６１との間に第３保護領域５３Ｂが設けられることによって、上記問題を防止することができる。
＜実施の形態６＞
図２３は、本実施の形態６における炭化珪素半導体装置９６の構成を概略的に示す断面斜視図である。説明の便宜上、ソース電極９、層間絶縁膜１２、およびショットキー電極２８の図示は省略されている。またドリフト層２については、その外縁のみが二点鎖線によって描かれている。また図を見やすくするためにハッチングが付されている。
第２保護領域５２は第１保護領域５１の側面から上方へ向かって延びている。炭化珪素半導体装置９６においては、第２保護領域５２は、トレンチ６の第２側面ＳＤ２の端部領域ＳＤ２ｂに配置されている。よって第２保護領域５２は、第１保護領域５１から、第２側面ＳＤ２の端部領域ＳＤ２ｂへ達している。本実施の形態においては、第２保護領域５２は、第１側面ＳＤ１上には設けられていないことが好ましい。言い換えれば、第２保護領域５２は第１側面ＳＤ１に面する部分を有していないことが好ましい。ただし本実施の形態においても、第２保護領域５２は、第１側面ＳＤ１の一部にのみ設けられていてもよい。第２保護領域５２は、トレンチ６の第１側面ＳＤ１と第２側面ＳＤ２との境界へ達していてよく、その場合、第２保護領域５２はトレンチ６の第１側面ＳＤ１（具体的には、第１側面ＳＤ１の縁）へ達している。しかしながら、第２保護領域５２は第１側面ＳＤ１へ達していなくてもよい。本実施の形態においては、ドリフト層２はトレンチ６の第１側面ＳＤ１に接している。言い換えれば、第１側面ＳＤ１の少なくとも一部がドリフト層２に接している。
本実施の形態においては、半導体層ＳＬは第３保護領域５３Ｃを含む。第３保護領域５３Ｃは、ｐ型を有しており、ボディ領域５よりもｐ型の不純物濃度が高い。第３保護領域５３Ｃは、トレンチ６の第１側面ＳＤ１に接しており、トレンチ６の延在方向（ｙ方向）に交差するｘ方向に延びている。第３保護領域５３Ｃは、第２保護領域５２の最下部よりも浅く位置する最下部を有している。第３保護領域５３Ｃは、トレンチ延在方向（ｙ方向）に交差するｘ方向において、一部が第２保護領域５２に挟まれている。
第２保護領域５２は、例えば、トレンチ６の第２側面ＳＤ２の端部領域ＳＤ２ｂを露出する開口を有する注入マスクを用いた傾斜イオン注入を第２側面ＳＤ２へ向かって行うことによって形成され得る。第３保護領域５３Ｃは、例えば、ボディコンタクト領域４を形成するイオン注入工程によって同時に形成されてよい。そのためには、ボディコンタクト領域４が形成されることになる領域に加えて、第３保護領域５３Ｃが形成されることになる領域にも開口を有する注入マスクが用いられればよい。
上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。なお本実施の形態に対して、第２低抵抗領域６２（図１９：実施の形態３）および第３低抵抗領域６３（図２０：実施の形態４）の少なくともいずれかが適用されてもよい。
本実施の形態６によれば、トレンチ６の第１側面ＳＤ１の少なくとも一部に、第２保護領域５２が形成されていない。これにより、ショットキー電極１０の下方のｎ型領域を広く確保することができる。さらに、バイアス印加時において、第２保護領域５２からショットキーバリアダイオード領域ＲＤ中のドリフト層２への空乏層の伸びが少ない。以上から、第２保護領域５２に起因してのショットキー電流経路の狭窄の程度を抑制することができる。よって、より高いショットキー電流を得ることができる。
また第３保護領域５３Ｃにより、ショットキー電極１０の縁への電界集中が抑制される。これにより、ショットキー電極１０の逆方向リーク電流を低減することができる。
なお、上記各実施の形態においては、第１導電型がｎ型であり、第２導電型がｐ型である場合について詳述したが、これらの導電型は入れ替えられてもよい。
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
ＲＤ ショットキーバリアダイオード領域、ＢＴ 底部、ＳＤ１ 第１側面、ＳＤ２ 第２側面、ＳＬ 半導体層、ＲＴ トランジスタ領域、ＳＤ２ａ 主領域、ＳＤ１ｂ，ＳＤ２ｂ 端部領域、１ 基板、２ ドリフト層、３ ソース領域、４ ボディコンタクト領域、５ ボディ領域、６ トレンチ、６ａ 隣接トレンチ、６ｂ 接続トレンチ、７ ゲート絶縁膜、８ ゲート電極、９ ソース電極、１０ ショットキー電極、１１ ドレイン電極、１２ 層間絶縁膜、３２ マスク、５１ 第１保護領域、５２ 第２保護領域、５３，５３Ａ～５３Ｃ 第３保護領域、６１ 第１低抵抗領域、６２ 第２低抵抗領域、６３ 第３低抵抗領域、９１，９１Ｖ，９２～９６ 炭化珪素半導体装置。

Claims (11)

  1. 面内方向に含まれる少なくとも一の方向においてショットキーバリアダイオード領域（ＲＤ）を挟むトランジスタ領域（ＲＴ）を有する炭化珪素半導体装置（９１，９１Ｖ，９２～９６）であって、
    前記トランジスタ領域（ＲＴ）および前記ショットキーバリアダイオード領域（ＲＤ）にまたがる半導体層（ＳＬ）を備え、前記半導体層（ＳＬ）は、
    前記トランジスタ領域（ＲＴ）および前記ショットキーバリアダイオード領域（ＲＤ）にまたがり、前記ショットキーバリアダイオード領域（ＲＤ）において前記半導体層（ＳＬ）の表面に達し、炭化珪素からなり、第１導電型を有するドリフト層（２）と、
    前記トランジスタ領域（ＲＴ）において前記ドリフト層（２）上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域（５）と、
    前記ボディ領域（５）上に設けられ、前記第１導電型を有するソース領域（３）と、
    前記ショットキーバリアダイオード領域（ＲＤ）に面する第１側面（ＳＤ１）と、前記トランジスタ領域（ＲＴ）を延在し前記ソース領域（３）と前記ボディ領域（５）と前記ドリフト層（２）とに接する第２側面（ＳＤ２）とを有する少なくとも１つのトレンチ（６）と、
    前記少なくとも１つのトレンチ（６）の下方に設けられ、前記第２導電型を有し、前記ボディ領域（５）よりも前記第２導電型の不純物濃度が高い第１保護領域（５１）と、
    前記第１保護領域（５１）から延び、前記第１側面（ＳＤ１）と、前記第２側面（ＳＤ２）の、前記第１側面（ＳＤ１）につながる端部領域（ＳＤ２ｂ）と、の少なくともいずれかへ達し、前記ボディ領域（５）の最下部よりも浅い最上部を有し、前記第２導電型を有し、前記ボディ領域（５）よりも前記第２導電型の不純物濃度が高い第２保護領域（５２）と、
    を含み、前記炭化珪素半導体装置（９１，９１Ｖ，９２～９６）はさらに、
    前記少なくとも１つのトレンチ（６）内に設けられたゲート電極（８）と、
    前記少なくとも１つのトレンチ（６）内において前記半導体層（ＳＬ）と前記ゲート電極とを隔てるゲート絶縁膜（７）と、
    前記ショットキーバリアダイオード領域（ＲＤ）において前記半導体層（ＳＬ）に接するショットキー電極（１０）と、
    を備える炭化珪素半導体装置（９１，９１Ｖ，９２～９６）。
  2. 前記半導体層（ＳＬ）は、少なくとも前記ショットキーバリアダイオード領域（ＲＤ）に設けられ、前記一の方向に交差する方向において少なくとも一部が前記第２保護領域（５２）に挟まれ、前記第２保護領域（５２）の最下部よりも浅く位置する最下部を有し、前記第２導電型を有し、前記ボディ領域（５）よりも前記第２導電型の不純物濃度が高い第３保護領域（５３Ａ～５３Ｃ）を含む、請求項１に記載の炭化珪素半導体装置（９１，９５，９６）。
  3. 前記半導体層（ＳＬ）は、前記少なくとも１つのトレンチ（６）の前記第１側面（ＳＤ１）に前記第２保護領域（５２）を介して設けられ、前記第１導電型を有し、前記ドリフト層（２）よりも前記第１導電型の不純物濃度が高い第１低抵抗領域（６１）を含む、請求項１または２に記載の炭化珪素半導体装置（９２）。
  4. 前記半導体層（ＳＬ）は、前記ショットキー電極（１０）および前記ドリフト層（２）に接し、前記第１導電型を有し、前記ドリフト層（２）よりも前記第１導電型の不純物濃度が高い第２低抵抗領域（６２）を含む、請求項１から３のいずれか１項に記載の炭化珪素半導体装置（９３）。
  5. 前記半導体層（ＳＬ）は、前記第１保護領域（５１）の底部に接し、前記第１導電型を有し、前記ドリフト層（２）よりも前記第１導電型の不純物濃度が高い第３低抵抗領域（６３）を含む、請求項１から４のいずれか１項に記載の炭化珪素半導体装置（９４）。
  6. 前記半導体層（ＳＬ）は、
    前記少なくとも１つのトレンチ（６）の前記第１側面（ＳＤ１）に前記第２保護領域（５２）を介して設けられ、前記第１導電型を有し、前記ドリフト層（２）よりも前記第１導電型の不純物濃度が高い第１低抵抗領域（６１）と、
    前記ショットキー電極（１０）と前記第１低抵抗領域（６１）との間に設けられ、前記第２導電型を有し、前記ボディ領域（５）よりも前記第２導電型の不純物濃度が高い第３保護領域（５３Ｂ）と、
    を含む、請求項１に記載の炭化珪素半導体装置（９５）。
  7. 前記少なくとも１つのトレンチ（６）の前記第２側面（ＳＤ２）は、前記少なくとも１つのトレンチ（６）の前記第１側面（ＳＤ１）につながる端部領域（ＳＤ２ｂ）を有しており、前記少なくとも１つのトレンチ（６）の前記第２側面（ＳＤ２）の前記端部領域（ＳＤ２ｂ）に前記第２保護領域（５２）が配置されており、
    前記少なくとも１つのトレンチ（６）の前記第１側面（ＳＤ１）に前記ドリフト層（２）が接している、
    請求項１に記載の炭化珪素半導体装置（９６）。
  8. 前記半導体層（ＳＬ）は、前記少なくとも１つのトレンチ（６）の前記第１側面（ＳＤ１）に接し、前記一の方向に交差する方向に延び、前記第２導電型を有し、前記ボディ領域（５）よりも前記第２導電型の不純物濃度が高い第３保護領域（５３Ｃ）を含む、請求項７に記載の炭化珪素半導体装置（９６）。
  9. 前記少なくとも１つのトレンチ（６）は、前記一の方向に直交する方向において隣り合う複数の隣接トレンチ（６ａ）と、前記一の方向に交差する方向に延び、前記複数の隣接トレンチ（６ａ）を互いに接続する接続トレンチ（６ｂ）とである、請求項１から８のいずれか１項に記載の炭化珪素半導体装置（９１Ｖ）。
  10. 面内方向に含まれる少なくとも一の方向においてショットキーバリアダイオード領域（ＲＤ）を挟むトランジスタ領域（ＲＴ）を有する炭化珪素半導体装置（９１，９１Ｖ，９２～９６）の製造方法であって、
    前記トランジスタ領域（ＲＴ）および前記ショットキーバリアダイオード領域（ＲＤ）にまたがり、炭化珪素からなり、第１導電型を有するドリフト層（２）を準備する工程と、
    前記トランジスタ領域（ＲＴ）において前記ドリフト層（２）上に、前記第１導電型と異なる第２導電型を有するボディ領域（５）を形成する工程と、
    前記ボディ領域（５）上に、前記第１導電型を有するソース領域（３）を形成する工程と、
    前記ショットキーバリアダイオード領域（ＲＤ）に面する第１側面（ＳＤ１）と、前記トランジスタ領域（ＲＴ）を延在し前記ソース領域（３）と前記ボディ領域（５）と前記ドリフト層（２）とに接する第２側面（ＳＤ２）とを有する少なくとも１つのトレンチ（６）を形成する工程と、
    前記少なくとも１つのトレンチ（６）の下方に、前記第２導電型を有し、前記ボディ領域（５）よりも前記第２導電型の不純物濃度が高い第１保護領域（５１）を形成する工程と、
    前記ショットキーバリアダイオード領域（ＲＤ）において前記ドリフト層（２）に接するショットキー電極（１０）を形成する工程と、
    前記第１保護領域（５１）から延び、前記第１側面（ＳＤ１）と、前記第２側面（ＳＤ２）の、前記第１側面（ＳＤ１）につながる端部領域（ＳＤ２ｂ）と、の少なくともいずれかへ達し、前記ボディ領域（５）の最下部よりも浅い最上部を有し、前記第２導電型を有し、前記ボディ領域（５）よりも前記第２導電型の不純物濃度が高い第２保護領域（５２）を、イオン注入によって形成する工程と、
    を備える炭化珪素半導体装置（９１，９１Ｖ，９２～９６）の製造方法。
  11. 前記少なくとも１つのトレンチ（６）の前記第２側面（ＳＤ２）は、前記少なくとも１つのトレンチ（６）の前記第１側面（ＳＤ１）につながる端部領域（ＳＤ２ｂ）を有しており、
    前記第２保護領域（５２）を形成する工程は、前記第１側面（ＳＤ１）と、前記第２側面（ＳＤ２）の前記端部領域（ＳＤ２ｂ）とへ傾斜イオン注入を行う工程を含む、
    請求項１０に記載の炭化珪素半導体装置（９１）の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11894428B2 (en) * 2019-03-18 2024-02-06 Mitsubishi Electric Corporation Silicon carbide semiconductor device and power converter
CN113410284A (zh) * 2021-05-11 2021-09-17 松山湖材料实验室 碳化硅半导体结构和碳化硅半导体器件
CN117561609A (zh) * 2022-04-04 2024-02-13 华为数字能源技术有限公司 用于沟槽栅极半导体器件的基本单元、沟槽栅极半导体器件和制造这种基本单元的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101514A (ja) 2003-08-27 2005-04-14 Mitsubishi Electric Corp 絶縁ゲート型トランジスタ及びインバータ回路
WO2011136272A1 (ja) 2010-04-28 2011-11-03 日産自動車株式会社 半導体装置
WO2017064887A1 (ja) 2015-10-16 2017-04-20 三菱電機株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0118000D0 (en) 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Manufacture of semiconductor devices with schottky barriers
JP3826828B2 (ja) 2001-11-27 2006-09-27 日産自動車株式会社 炭化珪素半導体を用いた電界効果トランジスタ
JP3964819B2 (ja) 2003-04-07 2007-08-22 株式会社東芝 絶縁ゲート型半導体装置
JP2006012967A (ja) 2004-06-23 2006-01-12 Toshiba Corp 半導体装置
DE102010039258B4 (de) * 2010-08-12 2018-03-15 Infineon Technologies Austria Ag Transistorbauelement mit reduziertem Kurzschlussstrom
US8431470B2 (en) * 2011-04-04 2013-04-30 Alpha And Omega Semiconductor Incorporated Approach to integrate Schottky in MOSFET
JP5852555B2 (ja) * 2012-12-26 2016-02-03 株式会社豊田中央研究所 半導体装置
JP2016009712A (ja) * 2014-06-23 2016-01-18 住友電気工業株式会社 炭化珪素半導体装置
JP6260515B2 (ja) * 2014-11-13 2018-01-17 三菱電機株式会社 半導体装置
DE102014117780B4 (de) * 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
JP7151076B2 (ja) * 2017-12-11 2022-10-12 富士電機株式会社 絶縁ゲート型半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101514A (ja) 2003-08-27 2005-04-14 Mitsubishi Electric Corp 絶縁ゲート型トランジスタ及びインバータ回路
WO2011136272A1 (ja) 2010-04-28 2011-11-03 日産自動車株式会社 半導体装置
WO2017064887A1 (ja) 2015-10-16 2017-04-20 三菱電機株式会社 半導体装置

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