JP2002231965A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002231965A JP2002231965A JP2001025422A JP2001025422A JP2002231965A JP 2002231965 A JP2002231965 A JP 2002231965A JP 2001025422 A JP2001025422 A JP 2001025422A JP 2001025422 A JP2001025422 A JP 2001025422A JP 2002231965 A JP2002231965 A JP 2002231965A
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Abstract
(57)【要約】 （修正有）
【課題】 ガードリングとＦＬＲを組合せたターミネー
ション領域の濃度プロファイルを明らかにし、耐圧を向
上させたダイオード、トランジスタのような半導体装置
を提供する。 【解決手段】 ボロンをドーパントに用い、ガードリン
グとFLRを組合せ、かつＦＬＲの不純物濃度を2×1017ｃ
ｍ-3以上とし、ガードリングの不純物濃度をＦＬＲの不
純物濃度より1/10以上低くすることにより、高耐圧を達
成する。
ション領域の濃度プロファイルを明らかにし、耐圧を向
上させたダイオード、トランジスタのような半導体装置
を提供する。 【解決手段】 ボロンをドーパントに用い、ガードリン
グとFLRを組合せ、かつＦＬＲの不純物濃度を2×1017ｃ
ｍ-3以上とし、ガードリングの不純物濃度をＦＬＲの不
純物濃度より1/10以上低くすることにより、高耐圧を達
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイオードおよび
トランジスタのような半導体装置の構造に関するもので
ある。
トランジスタのような半導体装置の構造に関するもので
ある。
【０００２】
【従来の技術】パワー半導体素子においては、非導通状
態における電気力線を半導体外部に放出するため、電流
の通流領域であるスイッチング領域の外側に、ターミネ
ーション領域が設けられる。ＳｉＣを用いるMOSFETやIG
BTにおいては、このターミネーション領域を素子の端面
ではなく、周辺領域表面に形成するのが一般的である。
態における電気力線を半導体外部に放出するため、電流
の通流領域であるスイッチング領域の外側に、ターミネ
ーション領域が設けられる。ＳｉＣを用いるMOSFETやIG
BTにおいては、このターミネーション領域を素子の端面
ではなく、周辺領域表面に形成するのが一般的である。
【０００３】高耐圧を確保するには、ターミネーション
領域での電界強度を低減する必要がある。Ｓｉを使用す
る半導体の場合は、例えば特願平10-094818号公報に記
載のFLR（Field Limiting Ring）ターミネーションが一
般に用いられており、ＳｉＣを使用する半導体でも同様
の考えが適用可能である。
領域での電界強度を低減する必要がある。Ｓｉを使用す
る半導体の場合は、例えば特願平10-094818号公報に記
載のFLR（Field Limiting Ring）ターミネーションが一
般に用いられており、ＳｉＣを使用する半導体でも同様
の考えが適用可能である。
【０００４】FLRの幅は、Ｓｉ半導体では10μmのオーダ
ーが用いられるのに対し、ＳｉＣ半導体では数千Vの耐
圧の素子であっても、数μｍ以下とする必要がある。そ
れはＳｉＣ半導体では、ｎ-層がＳｉに比べ同じ耐圧で
比較すると100倍程度高濃度であり、空乏層の拡がりが
少ないからである。
ーが用いられるのに対し、ＳｉＣ半導体では数千Vの耐
圧の素子であっても、数μｍ以下とする必要がある。そ
れはＳｉＣ半導体では、ｎ-層がＳｉに比べ同じ耐圧で
比較すると100倍程度高濃度であり、空乏層の拡がりが
少ないからである。
【０００５】一方表面保護膜として熱酸化膜が一般に用
いられているが、ＳｉＣ半導体の場合は酸化膜中に炭素
が混入し、これが固定電荷となるため空乏層の拡がりに
影響を与え、安定性に欠けている。
いられているが、ＳｉＣ半導体の場合は酸化膜中に炭素
が混入し、これが固定電荷となるため空乏層の拡がりに
影響を与え、安定性に欠けている。
【０００６】そのため特開平2-114646号公報に記載のよ
うに、FLRと低濃度のガードリングを組合せるという方
式が提案されている。図２はこの公知例を示す模式的断
面図であり、接合FETに組み合わせた例である。
うに、FLRと低濃度のガードリングを組合せるという方
式が提案されている。図２はこの公知例を示す模式的断
面図であり、接合FETに組み合わせた例である。
【０００７】図２の半導体装置は、高濃度ｎ+基板10、
低濃度ｎ-エピタキシャル層11、ソース領域もしくはチ
ャネルストッパーとなるｎ+領域12、ｐゲート領域13、
高濃度ｐ+コンタクト領域14、ドレイン電極21、ソース
電極22、ゲート電極23、フィールドプレート24で構成さ
れている。
低濃度ｎ-エピタキシャル層11、ソース領域もしくはチ
ャネルストッパーとなるｎ+領域12、ｐゲート領域13、
高濃度ｐ+コンタクト領域14、ドレイン電極21、ソース
電極22、ゲート電極23、フィールドプレート24で構成さ
れている。
【０００８】この公知例の特長は、高濃度のＦＬＲ31が
低濃度のガードリング35で覆われていることである。こ
れにより空乏層はまずガードリング35の下部のｎ-領域
からガードリング35の最外周まで拡がる。印加電圧が低
い場合はガードリング35内部への空乏層の侵入は少な
い。
低濃度のガードリング35で覆われていることである。こ
れにより空乏層はまずガードリング35の下部のｎ-領域
からガードリング35の最外周まで拡がる。印加電圧が低
い場合はガードリング35内部への空乏層の侵入は少な
い。
【０００９】電圧が高まるにつれガードリング35が空乏
化していく。ＦＬＲ31がない場合は、ガードリング35が
完全に空乏化すると電界ピークはガードリング35の最外
周部からｐゲート13の端部に移る。これに対しＦＬＲ31
を設けることによりピーク電界は外側のＦＬＲ35の外周
端から順次内側のＦＬＲ外周端に移動するようになるた
め、より高い電圧までピーク電界の増加を抑えることが
でき、高耐圧が実現できる。
化していく。ＦＬＲ31がない場合は、ガードリング35が
完全に空乏化すると電界ピークはガードリング35の最外
周部からｐゲート13の端部に移る。これに対しＦＬＲ31
を設けることによりピーク電界は外側のＦＬＲ35の外周
端から順次内側のＦＬＲ外周端に移動するようになるた
め、より高い電圧までピーク電界の増加を抑えることが
でき、高耐圧が実現できる。
【００１０】
【発明が解決しようとする課題】ＳｉＣなどのようにバ
ンドギャップが広く、熱拡散ではＳｉのような深い接合
が形成できない半導体の場合、接合が浅くなるため、耐
圧は濃度に対し敏感となる。すなわち高耐圧を達成する
ための適正な濃度範囲が極めて重要である。
ンドギャップが広く、熱拡散ではＳｉのような深い接合
が形成できない半導体の場合、接合が浅くなるため、耐
圧は濃度に対し敏感となる。すなわち高耐圧を達成する
ための適正な濃度範囲が極めて重要である。
【００１１】しかしながら上記公知例においては、ガー
ドリングとＦＬＲの濃度に関する明確な規定がなされて
おらず、ＳｉＣなどのようにバンドギャップが広く、熱
拡散ではＳｉのような深い接合が形成できない半導体に
適用する場合の最適な濃度プロファイルが明らかではな
かった。
ドリングとＦＬＲの濃度に関する明確な規定がなされて
おらず、ＳｉＣなどのようにバンドギャップが広く、熱
拡散ではＳｉのような深い接合が形成できない半導体に
適用する場合の最適な濃度プロファイルが明らかではな
かった。
【００１２】本発明の目的は高耐圧を達成するための最
適な濃度範囲を提案することである。
適な濃度範囲を提案することである。
【００１３】
【課題を解決するための手段】本発明は、ガードリング
とＦＬＲを組合せたターミネーション構造において、上
記FLRの濃度を2×1017ｃｍ-3以上としたものである。さ
らに、上記ガードリングの濃度を2×1017ｃｍ-3以下と
したものである。望ましくは上記ガードリングの濃度は
上記ＦＬＲの濃度の1/10以下としたものである。さらに
本発明は、ガードリングとＦＬＲを形成するためのドー
パントとしてボロンを用いるものである。
とＦＬＲを組合せたターミネーション構造において、上
記FLRの濃度を2×1017ｃｍ-3以上としたものである。さ
らに、上記ガードリングの濃度を2×1017ｃｍ-3以下と
したものである。望ましくは上記ガードリングの濃度は
上記ＦＬＲの濃度の1/10以下としたものである。さらに
本発明は、ガードリングとＦＬＲを形成するためのドー
パントとしてボロンを用いるものである。
【００１４】図３はｎ-層が20μｍ、3×1015cm-3の場合
の、ガードリングｐ領域濃度と耐圧の関係を説明する図
である。ｐ領域濃度が2×1017cm-3で耐圧はピークとな
る。ガードリングの場合、濃度がこれ以上ではｐ領域が
完全に空乏化せず、ガードリング外周端部に電界が集中
する。
の、ガードリングｐ領域濃度と耐圧の関係を説明する図
である。ｐ領域濃度が2×1017cm-3で耐圧はピークとな
る。ガードリングの場合、濃度がこれ以上ではｐ領域が
完全に空乏化せず、ガードリング外周端部に電界が集中
する。
【００１５】従って濃度が2×1017cm-3以上の高濃度領
域では耐圧が低下する。逆に低濃度側では、濃度が下が
るほど低い印加電圧で空乏化するため、耐圧が低下す
る。ＦＬＲの効果を出すには、空乏化を避ける必要があ
る。本発明では、ＦＬＲ領域の濃度を2×1017cm-3以上
としたため、空乏化することなくＳｉＣの場合でもその
効果を発揮させることができる。
域では耐圧が低下する。逆に低濃度側では、濃度が下が
るほど低い印加電圧で空乏化するため、耐圧が低下す
る。ＦＬＲの効果を出すには、空乏化を避ける必要があ
る。本発明では、ＦＬＲ領域の濃度を2×1017cm-3以上
としたため、空乏化することなくＳｉＣの場合でもその
効果を発揮させることができる。
【００１６】一方、ガードリングの効果を出すには空乏
化させる必要がある。本発明ではガードリング領域の濃
度を2×1017cm-3以下としたため、電圧印加により空乏
化が生じ、ＳｉＣの場合でもその効果を発揮させること
ができる。望ましくは最大耐圧が得られる2×1017cm-3
とすることにより、耐圧向上は一層効果的である。
化させる必要がある。本発明ではガードリング領域の濃
度を2×1017cm-3以下としたため、電圧印加により空乏
化が生じ、ＳｉＣの場合でもその効果を発揮させること
ができる。望ましくは最大耐圧が得られる2×1017cm-3
とすることにより、耐圧向上は一層効果的である。
【００１７】ＳｉＣの場合、選択的なｐｎ接合形成には
一般にイオン注入が用いられる。イオン注入後、結晶欠
陥回復と活性化を兼ねて、高温でアニール処理される。
アニール温度は1500℃以上が一般的であるが、これによ
りボロンの場合は原子が熱拡散し、イオン注入により形
成された分布に重複して深く、低濃度の拡散分布が形成
される。
一般にイオン注入が用いられる。イオン注入後、結晶欠
陥回復と活性化を兼ねて、高温でアニール処理される。
アニール温度は1500℃以上が一般的であるが、これによ
りボロンの場合は原子が熱拡散し、イオン注入により形
成された分布に重複して深く、低濃度の拡散分布が形成
される。
【００１８】図４はその一例であり、ピーク濃度に対
し、1/10程度の濃度で始まるプロファイルが形成され
る。本発明ではターミネーションｐ領域を形成するため
の主たるドーパントとしてボロンを用いるため、ＦＬＲ
部にのみ選択的にイオン注入することにより、その後の
アニール処理で２段プロファイルを形成することがで
き、低濃度のガードリング部を必然的に形成できる。
し、1/10程度の濃度で始まるプロファイルが形成され
る。本発明ではターミネーションｐ領域を形成するため
の主たるドーパントとしてボロンを用いるため、ＦＬＲ
部にのみ選択的にイオン注入することにより、その後の
アニール処理で２段プロファイルを形成することがで
き、低濃度のガードリング部を必然的に形成できる。
【００１９】その際、熱拡散で形成されたガードリング
部の濃度はＦＬＲの1/10程度であるため、高耐圧実現に
要する濃度プロファイルを、ガードリング部への追加イ
オン注入なしで形成できる。なお、ＦＬＲの間隔は数μ
ｍから10μｍ程度であるため、拡散寸法として数μｍで
ある必要がある。これにはアニール温度として1600℃以
上とすることにより達成できる。
部の濃度はＦＬＲの1/10程度であるため、高耐圧実現に
要する濃度プロファイルを、ガードリング部への追加イ
オン注入なしで形成できる。なお、ＦＬＲの間隔は数μ
ｍから10μｍ程度であるため、拡散寸法として数μｍで
ある必要がある。これにはアニール温度として1600℃以
上とすることにより達成できる。
【００２０】
【発明の実施の形態】以下、本発明を実施例により詳細
に説明する。
に説明する。
【００２１】図１は本発明の第１の実施例であり、Ｓｉ
Ｃ接合FETの略式断面図である。図の半導体装置は、ド
レイン領域となる高濃度ｎ+基板10、ドリフト層となるn
型エピタキシャル層11を備えている。本実施例では厚み
25μｍ、濃度2.5×1015cm-3とした。
Ｃ接合FETの略式断面図である。図の半導体装置は、ド
レイン領域となる高濃度ｎ+基板10、ドリフト層となるn
型エピタキシャル層11を備えている。本実施例では厚み
25μｍ、濃度2.5×1015cm-3とした。
【００２２】ソースｎ+領域もしくはチャネルストッパ
ー領域12は、本実施例ではリンのイオン注入により形成
した。ｐゲート領域13、ｐ+コンタクト領域14は、どち
らもアルミニウムのイオン注入により形成した。21はド
レイン電極、22はソース電極、23はゲート電極、24はフ
ィールドプレートである。31はリング状のｐ+FLR、36は
ｐ型ガードリング領域である。
ー領域12は、本実施例ではリンのイオン注入により形成
した。ｐゲート領域13、ｐ+コンタクト領域14は、どち
らもアルミニウムのイオン注入により形成した。21はド
レイン電極、22はソース電極、23はゲート電極、24はフ
ィールドプレートである。31はリング状のｐ+FLR、36は
ｐ型ガードリング領域である。
【００２３】本実施例においてはドーパントにボロンを
用い、ＦＬＲ31のみを選択的に6回の多重イオン注入に
より形成した。注入エネルギーは30、50、80、120、17
0、230keVであり、ドーズ量はそれぞれ9.0×1012、1.1
×1013、9.3×1012、6.7×1012、2.7×1012、1.0×1012
cm- 2である。
用い、ＦＬＲ31のみを選択的に6回の多重イオン注入に
より形成した。注入エネルギーは30、50、80、120、17
0、230keVであり、ドーズ量はそれぞれ9.0×1012、1.1
×1013、9.3×1012、6.7×1012、2.7×1012、1.0×1012
cm- 2である。
【００２４】熱拡散を考えない場合の接合深さは約0.8
μｍである。イオン注入後に1700℃のアニール処理を施
した。これによりFLR36のピーク濃度は1×101 8cm-3、深
さ約0.6μmとなり、さらに熱拡散により低濃度のガード
リング31を自動的に形成することができ、図４に示すよ
うにピーク濃度を1×101 7cm-3、深さを約4.5μmとする
ことができた。同時にFLR間もつながった構造すること
ができた。
μｍである。イオン注入後に1700℃のアニール処理を施
した。これによりFLR36のピーク濃度は1×101 8cm-3、深
さ約0.6μmとなり、さらに熱拡散により低濃度のガード
リング31を自動的に形成することができ、図４に示すよ
うにピーク濃度を1×101 7cm-3、深さを約4.5μmとする
ことができた。同時にFLR間もつながった構造すること
ができた。
【００２５】本実施例ではFLR31のピーク濃度を2×1017
cm-3より高くでき，かつガードリング36の濃度を2×10
17cm-3より低くでき、かつFLR部をガードリング部より1
0倍高濃度にすることができたため、3000Vの耐圧を安定
的に実現することができた。より高耐圧を達成するには
エピタキシャル層をより低濃度化し、かつそれに応じて
厚みを増加させ、さらにFLR本数を増やすことにより、
本発明をそのまま適用することが可能である。
cm-3より高くでき，かつガードリング36の濃度を2×10
17cm-3より低くでき、かつFLR部をガードリング部より1
0倍高濃度にすることができたため、3000Vの耐圧を安定
的に実現することができた。より高耐圧を達成するには
エピタキシャル層をより低濃度化し、かつそれに応じて
厚みを増加させ、さらにFLR本数を増やすことにより、
本発明をそのまま適用することが可能である。
【００２６】以上、本実施例においては接合FETで説明
したが、本発明はMOSFETなどの他のFETやIGBT及びダイ
オードにも転用でき、同様の効果を生ずる。
したが、本発明はMOSFETなどの他のFETやIGBT及びダイ
オードにも転用でき、同様の効果を生ずる。
【００２７】図５は本発明の第２の実施例であり、本発
明を適用したダイオード並びにFETを使った単相インバ
ータ装置の略式回路図である。図において41、42、51、
52は本発明によるFETであり、接合FETの例を示す。また
46、47、56、57は本発明によるダイオードである。
明を適用したダイオード並びにFETを使った単相インバ
ータ装置の略式回路図である。図において41、42、51、
52は本発明によるFETであり、接合FETの例を示す。また
46、47、56、57は本発明によるダイオードである。
【００２８】入力Ｐ１、Ｎ２、および入力Ｐ２と入力Ｎ
１をそれぞれ同期させ、かつ入力Ｐ１、Ｎ２の組と入力
Ｐ２、Ｎ１の組を同時にオンさせないように制御するこ
とにより、負荷への出力を得るものである。本発明によ
るダイオード並びにトランジスタは、オン損失の少ない
ＳｉＣなどの半導体を用い、高い信頼性で高耐圧を得る
ことができるので、本発明を適用した半導体をインバー
タ装置に用いることにより、この半導体装置が発生する
損失を低減でき、これによりインバータ装置を用いたシ
ステムの効率向上を達成できた。
１をそれぞれ同期させ、かつ入力Ｐ１、Ｎ２の組と入力
Ｐ２、Ｎ１の組を同時にオンさせないように制御するこ
とにより、負荷への出力を得るものである。本発明によ
るダイオード並びにトランジスタは、オン損失の少ない
ＳｉＣなどの半導体を用い、高い信頼性で高耐圧を得る
ことができるので、本発明を適用した半導体をインバー
タ装置に用いることにより、この半導体装置が発生する
損失を低減でき、これによりインバータ装置を用いたシ
ステムの効率向上を達成できた。
【００２９】以上、上記実施例においてはＳｉＣ素子の
場合で説明したが、本発明はこれにとどまることはな
く、他のアバランシェ降伏電界がＳｉより大きな半導体
を用いた場合にも適用でき、窒化ガリウム(ＧａＮ)等の
ワイドギャップ半導体にも有用である。
場合で説明したが、本発明はこれにとどまることはな
く、他のアバランシェ降伏電界がＳｉより大きな半導体
を用いた場合にも適用でき、窒化ガリウム(ＧａＮ)等の
ワイドギャップ半導体にも有用である。
【００３０】
【発明の効果】本発明によれば、ターミネーション部に
おける信頼性を高めることができるので、歩留まりを向
上でき、コストを下げることがができる。
おける信頼性を高めることができるので、歩留まりを向
上でき、コストを下げることがができる。
【図１】本発明の第１の実施例であるターミネーション
構造構造を示す略式断面図である。
構造構造を示す略式断面図である。
【図２】従来のターミネーション構造を示す略式断面図
である。
である。
【図３】本発明を説明するための濃度と耐圧の関係説明
図である。
図である。
【図４】本発明を説明するためのドーパントプロファイ
ル説明図である。
ル説明図である。
【図５】本発明を適用したダイオード並びにFETを使っ
たインバータ装置の一実施例の主回路である。
たインバータ装置の一実施例の主回路である。
10…ｎ+基板、11…ｎ-エピタキシャル層、12…ソースｎ
+領域もしくはチャネルストッパー領域、13…ｐゲート
領域、14…ｐ+コンタクト領域、15…酸化膜、21…ドレ
イン電極、22…ソース電極、23…ゲート電極、31…ｐ+
ＦＬＲ…、35、36…ｐ型ガードリング、41、42、51、52
…発明によるFET、46、47、56、57…本発明によるダイ
オード。
+領域もしくはチャネルストッパー領域、13…ｐゲート
領域、14…ｐ+コンタクト領域、15…酸化膜、21…ドレ
イン電極、22…ソース電極、23…ゲート電極、31…ｐ+
ＦＬＲ…、35、36…ｐ型ガードリング、41、42、51、52
…発明によるFET、46、47、56、57…本発明によるダイ
オード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/808 Ｈ０１Ｌ 29/91 Ｂ 21/329 Ｄ 29/861
Claims (5)
- 【請求項１】 一対の主表面を有するとともに、低不純
物濃度である第一導電型の基体と、前記基体の第一主表
面に形成され第一または第二導電型を有し、前記基体よ
り低抵抗である第一層と、前記第一層の表面に形成され
た第一電極と、前記基体の第二主表面に形成され、前記
基体の導電型と異なる導電型の第二領域と、前記第二領
域に形成された第二電極と、前記第二領域の周辺を取り
囲むターミネーション領域とを備え、前記ターミネーシ
ョン領域は、第二導電型の第一帯状領域を有し、前記第
一帯状領域には、同心形状を有する第二帯状領域が２本
以上形成され、前記第二帯状領域は前記第一帯状領域よ
り高濃度で、かつ、その濃度が2×1017ｃｍ-3より高い
ことを特徴とする半導体装置。 - 【請求項２】 請求項１において、前記第一帯状領域の
濃度が2×1017ｃｍ- 3より低い半導体装置。 - 【請求項３】 請求項１において、前記第一帯状領域の
濃度が、前記第二帯状領域の濃度の1/10以下である半導
体装置。 - 【請求項４】 請求項１ないし請求項３において、前記
第一帯状領域と前記第二帯状領域の主なドーパントがボ
ロンを含む半導体装置。 - 【請求項５】 請求項１ないし請求項３の半導体素子に
一対の入力端子と、一組の出力端子を備える変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025422A JP2002231965A (ja) | 2001-02-01 | 2001-02-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025422A JP2002231965A (ja) | 2001-02-01 | 2001-02-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002231965A true JP2002231965A (ja) | 2002-08-16 |
Family
ID=18890414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001025422A Pending JP2002231965A (ja) | 2001-02-01 | 2001-02-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002231965A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007042836A (ja) * | 2005-08-03 | 2007-02-15 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| WO2011141981A1 (ja) * | 2010-05-10 | 2011-11-17 | 株式会社日立製作所 | 半導体装置 |
| WO2014057700A1 (ja) * | 2012-10-11 | 2014-04-17 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2014204038A (ja) * | 2013-04-08 | 2014-10-27 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US9202940B2 (en) | 2011-09-28 | 2015-12-01 | Mitsubishi Electric Corporation | Semiconductor device |
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