CN104756258B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN104756258B
CN104756258B CN201380052950.2A CN201380052950A CN104756258B CN 104756258 B CN104756258 B CN 104756258B CN 201380052950 A CN201380052950 A CN 201380052950A CN 104756258 B CN104756258 B CN 104756258B
Authority
CN
China
Prior art keywords
layer
type
semiconductor devices
impurity
high concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380052950.2A
Other languages
English (en)
Other versions
CN104756258A (zh
Inventor
川上刚史
陈则
西井昭人
增冈史仁
中村胜光
古川彰彦
村上裕二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN104756258A publication Critical patent/CN104756258A/zh
Application granted granted Critical
Publication of CN104756258B publication Critical patent/CN104756258B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/765—Making of isolation regions between components by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

以围绕活性区域(12)的方式形成电场缓和层(13)。电场缓和层(13)具备多个P型杂质层(21～25)。各P型杂质层(21～25)具备：P型注入层(21a～25a)；以及P型扩散层(21b～25b)，以围绕P型注入层(21a～25a)的方式形成，P型杂质的浓度比P型注入层(21a～25a)低。第一P型注入层(21a)与活性区域(12)相接或者一部分重叠地形成。各P型扩散层(21b～25b)形成为具有第一P型扩散层(21b)和第二P型扩散层(22b)相接或者重叠的程度的宽度。P型注入层(21a～25a)彼此的间隔(s2～s5)随着从活性区域(12)朝向半导体基板(11)的外周缘部变大。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更详细而言涉及作为具有千伏单位以上的击穿电压的功率电子设备用半导体器件而适合的半导体器件及其制造方法。
背景技术
作为在功率电子设备中使用的半导体器件(以下有时称为“功率半导体器件”)、特别是击穿电压(breakdown voltage)为100伏特以上的半导体器件，可以举出二极管、金属-氧化物-半导体场效应型晶体管(Metal-Oxide-Semiconductor Field EffectTransistor；简称MOSFET)、绝缘栅双极性晶体管(Insulated Gate Bipolar Transistor；简称IGBT)。在这些半导体器件中，设置了用于保持耐压性的终端构造。
例如，在相对半导体基板的厚度方向一方侧的表面(以下有时称为“基板表面”)垂直地流过电流的半导体器件(以下有时称为“纵型器件”)中，以包围作为有源元件发挥功能的区域(以下有时称为“活性区域”)的方式设置终端构造。
终端构造的功能在于，保持在活性区域与半导体器件的端部之间的基板表面所发生的高电压。通过设置终端构造，从而首次实现了半导体器件的高耐压性。
作为半导体器件的击穿电压，有二极管的逆向击穿电压、以及晶体管的关态(OFF)击穿电压。不论在哪一种情况下，都被定义为能够切断电流即不使电流流过的上限的电压。
在半导体器件切断了电流的状态下，耗尽层在半导体基板的内部扩大。通过该耗尽层，能够保持高电压。如果超过击穿电压而施加电压，则在半导体基板的内部的电场集中部分中产生雪崩击穿。由此，耗尽层被破坏，流过短路电流。
例如，在由低浓度N型半导体基板和高浓度P型注入层构成的PN结二极管(以下有时称为“PIN二极管”)的情况下，在截止时，耗尽层大致扩展到低浓度N型半导体基板。通过该耗尽层，保持高电压。通过高浓度P型注入层的端部具体而言外缘部中的电场集中来限制击穿电压。
因此，如果与高浓度P型注入层的端部邻接而形成低浓度P型注入层，则耗尽层扩展到低浓度N型半导体基板和低浓度P型注入层这两方。由此，高浓度P型注入层的端部的电场被缓和，击穿电压得到提高。
该低浓度P型注入层被称为RESURF(Reduced Surface Field(降低表面电场)；简称RESURF)层、或者JTE(Junction Termination Extension(结终端扩展))层。另外，这样的终端构造被称为RESURF构造。
在RESURF构造中，耗尽层还扩展到RESURF层。为了得到高耐压性，期望RESURF层以期望的电压大致完全耗尽化至最表面。关于其条件，通过RESURF层的注入量、例如剂量或者注入面密度来规定。
在RESURF层整体的注入量是单一的情况下，最佳的注入量不依赖于半导体基板的杂质浓度，而是由构成半导体基板的半导体材料来决定。例如，在硅(Si)中，最佳的注入量是约1×1012cm-2。在多类型4H的碳化硅(SiC)中，最佳的注入量是约1×1013cm-2。这些最佳的注入量的值是注入了的杂质的活性化率为100％时的值。这些最佳的注入量的值被称为RESURF条件。
在RESURF构造中，有以下的问题。在RESURF构造中，为了得到高耐压性，电场还集中到RESURF层的外缘部。其结果，击穿电压提高由于RESURF层的外缘部中的雪崩击穿而被限制。即，在利用RESURF构造的击穿电压提高中有界限。
例如，通过使RESURF层的注入量随着朝向半导体基板的外侧逐渐减少，从而避免这个问题(例如参照非专利文献1以及专利文献1)。通过这样设为RESURF层的注入量逐渐减少的构造，电场集中点被分散到无数的部位，半导体内部的最大电场被大幅降低。这样的RESURF层的构造被称为VLD(Variation of Lateral Doping，横向变掺杂)构造。
另外，有随着朝向半导体基板的外侧而阶段性地降低了RESURF层的注入量的RESURF构造(例如参照专利文献2以及专利文献3)。通过使用该RESURF构造，能够得到与非专利文献1或者专利文献1公开的使用VLD构造的RESURF层的情况接近的效果。
具体而言，在专利文献2或者专利文献3公开的RESURF构造的情况下，电场集中到高浓度P型注入层的外缘部、具有不同的注入量的RESURF层的边界部、以及RESURF层的最外缘部。因此，专利文献2或者专利文献3公开的利用RESURF构造的电场缓和的效果与非专利文献1或者专利文献1公开的使用VLD构造的RESURF层的情况相比变差。但是，关于专利文献2或者专利文献3公开的RESURF构造，整体相比于单一的注入量的RESURF层，半导体基板的内部的最大电场降低与电场集中点被分散的程度相应的量。
专利文献1：日本特开昭61-84830号公报
专利文献2：日本专利第3997551号公报
专利文献3：日本特表2000-516767号公报
非专利文献1：R.Stengl and U.Gosele，“VARIATION OF LATERAL DOPING-A NEWCONCEPT TO AVOID HIGH VOLTAGE BREAKDOWN OF PLANAR JUNCTIONS，”IEDM 85，p.154，1985.
发明内容
如以上所述，非专利文献1以及专利文献1～3公开的以往技术的RESURF构造是RESURF层的注入量随着朝向半导体基板的外周端部而减少的构造，对击穿电压提高有效。
但是，在以往技术的RESURF构造中，存在可得到高击穿电压的注入量(以下有时称为“最佳注入量”)的富余(Margin)狭小这样的问题。如果最佳注入量的富余狭小，则易于受到制造工艺的偏差的影响，所制造的产品中的注入量易于偏离最佳注入量。
在注入量偏离了最佳注入量的产品中，存在以下的问题。如果注入量小于最佳注入量，则在达到期望的电压之前，RESURF层会完全耗尽化，在活性区域的外缘部中产生显著的电场集中，产生雪崩击穿。另外，如果注入量大于最佳注入量，则RESURF层的内侧、即靠近活性区域的区域不会耗尽化至最表面，而保持着在基板表面发生的高电压的区域变窄，击穿电压降低。因此，注入量偏离了最佳注入量的产品成为不良品。
如果这样最佳注入量的富余狭小，则易于受到制造工艺的偏差的影响，注入量易于偏离最佳注入量，所以易于导致成品率的降低、即良品率的降低。
本发明的目的在于提供一种不易受到制造工艺的偏差所致的影响而能够以比较高的成品率来制造的半导体器件及其制造方法。
本发明的半导体器件的特征在于，具备：第一导电类型的半导体基板；第二导电类型的活性区域，在所述半导体基板的厚度方向一方侧的表面部内，从所述半导体基板的外周缘部隔离地形成；以及电场缓和层，在所述半导体基板的厚度方向一方侧的表面部内，从所述活性区域的外周缘部朝向所述半导体基板的外周缘部，以围绕所述活性区域的方式环状地形成，所述电场缓和层具备：多个高浓度杂质层，相互隔开间隔，以围绕所述活性区域的方式形成，并含有第二导电类型的杂质；以及多个低浓度杂质层，以围绕各所述高浓度杂质层的方式形成，以比所述高浓度杂质层低的浓度含有所述第二导电类型的杂质，所述高浓度杂质层之中的在所述电场缓和层的径向上形成于最内侧的最内侧高浓度杂质层与所述活性区域相接或者一部分重叠地形成，围绕所述最内侧高浓度杂质层的所述低浓度杂质层与围绕比所述最内侧高浓度杂质层形成于所述径向的更外侧的其他所述高浓度杂质层的所述低浓度杂质层中的至少一个相连而形成，所述高浓度杂质层彼此的间隔随着从所述活性区域朝向所述半导体基板的外周缘部而变大。
在本发明的半导体器件的制造方法中，该半导体器件具备：第一导电类型的半导体基板；第二导电类型的活性区域，在所述半导体基板的厚度方向一方侧的表面部，从所述半导体基板的外周缘部隔离地形成；以及电场缓和层，从所述活性区域的外周缘部朝向所述半导体基板的外周缘部，以围绕所述活性区域的方式环状地形成，所述半导体器件的制造方法的特征在于，具备：掩模形成工序，在所述半导体基板的厚度方向一方侧的表面部上，形成注入掩模，在该注入掩模中在径向上相互隔开间隔而形成了围绕与形成所述活性区域的区域对应的部分的多个开口部；离子注入工序，经由所述注入掩模向所述半导体基板离子注入所述第二导电类型的杂质，从而形成高浓度杂质层；以及热处理工序，通过对离子注入了所述第二导电类型的杂质的所述半导体基板进行热处理，形成围绕所述高浓度杂质层的低浓度杂质层，在所述掩模形成工序中，以使所述径向上的所述开口部彼此的间隔随着从与形成所述活性区域的区域对应的部分朝向与所述半导体基板的外周缘部对应的部分而变大的方式，形成所述注入掩模，在结束了所述热处理工序的时间点，所述高浓度杂质层之中的在所述电场缓和层的径向上形成于最内侧的最内侧高浓度杂质层与所述活性区域相接或者一部分重叠地形成，围绕所述最内侧高浓度杂质层的所述低浓度杂质层与围绕比所述最内侧高浓度杂质层形成于所述径向的更外侧的其他所述高浓度杂质层的所述低浓度杂质层中的至少一个相连而形成。
根据本发明的半导体器件，在第一导电类型的半导体基板的厚度方向一方侧的表面部内，从半导体基板的外周缘部隔离地形成第二导电类型的活性区域。从该活性区域的外周缘部朝向半导体基板的外周缘部，以围绕活性区域的方式形成环状的电场缓和层。电场缓和层具备相互隔开间隔以围绕活性区域的方式形成的多个高浓度杂质层、和以围绕各高浓度杂质层的方式形成的多个低浓度杂质层。低浓度杂质层相比于高浓度杂质层，第二导电类型的杂质的浓度更低。在电场缓和层的径向上形成于最内侧的最内侧高浓度杂质层与活性区域相接或者一部分重叠地形成。围绕最内侧高浓度杂质层的低浓度杂质层与围绕比最内侧高浓度杂质层形成于径向的更外侧的其他高浓度杂质层的低浓度杂质层中的至少一个相连而形成。高浓度杂质层彼此的间隔随着从活性区域朝向半导体基板的外周缘部而变大。
通过这个结构，在形成高浓度杂质层以及低浓度杂质层时，能够使可实现具有比较高的击穿电压的半导体器件的第二导电类型的杂质的注入量的富余比较宽。由此，能够实现不易受到制造工艺的偏差所致的影响而能够以比较高的成品率来制造的半导体器件。
根据本发明的半导体器件的制造方法，在掩模形成工序中，在半导体基板的厚度方向一方侧的表面部上，形成注入掩模。在注入掩模中，在径向上相互隔开间隔而形成围绕与形成活性区域的区域对应的部分的多个开口部。经由该注入掩模，在离子注入工序中，向半导体基板离子注入第二导电类型的杂质，形成高浓度杂质层。离子注入了该第二导电类型的杂质的半导体基板在热处理工序中被热处理，形成围绕高浓度杂质层的低浓度杂质层。由此，从活性区域的外周缘部朝向半导体基板的外周缘部，以围绕活性区域的方式，环状地形成具备高浓度杂质层和低浓度杂质层的电场缓和层。在结束了热处理工序的时间点，高浓度杂质层中之的在电场缓和层的径向上形成于最内侧的最内侧高浓度杂质层与活性区域相接或者一部分重叠地形成。围绕最内侧高浓度杂质层的低浓度杂质层与围绕比最内侧高浓度杂质层形成于径向的更外侧的其他高浓度杂质层的低浓度杂质层中的至少一个相连而形成。通过这样的电场缓和层，能够实现具有比较高的击穿电压的半导体器件。
在掩模形成工序中，以使径向上的开口部彼此的间隔随着从与形成活性区域的区域对应的部分朝向与半导体基板的外周缘部对应的部而变大的方式，形成注入掩模。由此，能够使可实现具有比较高的击穿电压的半导体器件的第二导电类型的杂质的注入量的富余比较宽。因此，能够抑制制造工艺的偏差所致的影响，以比较高的成品率来制造具有比较高的击穿电压的半导体器件。
另外，通过在用于形成高浓度杂质层的离子注入之后进行热处理来形成低浓度杂质层，所以无需为了形成低浓度杂质层而进行离子注入。另外，无需为了实现比较高的击穿电压而在离子注入之后进行长时间的热处理。因此，能够容易地形成如上所述可实现比较高的击穿电压的电场缓和层。
本发明的目的、特征、方面以及优点通过以下的详细的说明和附图将更加清楚。
附图说明
图1是示出本发明的第一实施方式的半导体器件1的结构的俯视图。
图2是从图1的切割面线II-II观察了的剖面图。
图3是将本发明的第一实施方式中的半导体器件1的电场缓和层13的部分进行放大而示出的剖面图。
图4是示出使用抗蚀剂掩模RM1进行离子注入的状态的剖面图。
图5是示出电场缓和层13的形成结束了的阶段的状态的剖面图。
图6是示出本发明的第一实施方式的半导体器件1中的受主离子注入量的平面方向分布的图形。
图7是示出本发明的第一实施方式的半导体器件1中的与击穿电压的集合数依赖性有关的仿真结果的图形。
图8是示出本发明的第一实施方式的半导体器件1中的与电场的集合数依赖性有关的仿真结果的图形。
图9是示出本发明的第一实施方式的半导体器件1中的与击穿电压的注入量依赖性有关的仿真结果的图形。
图10是示出本发明的第一实施方式中的半导体器件1的表面受主浓度的平面方向分布的图形。
图11是示出本发明的第一实施方式的半导体器件1中的电场分布的仿真结果的图形。
图12是示出本发明的第一实施方式的半导体器件1中的与注入量的富余有关的仿真结果的图形。
图13是示出本发明的第一实施方式的半导体器件1中的与注入量的富余有关的仿真结果的图形。
图14是示出以往技术的半导体器件中的与基板表面的耗尽层分布有关的仿真结果的图像。
图15是示出本发明的第一实施方式的半导体器件1中的与基板表面的耗尽层分布有关的仿真结果的图像。
图16是示出与钝化膜表面的最大电场有关的仿真结果的图形。
图17是示出以往技术的半导体器件中的与基板剖面的耗尽层分布有关的仿真结果的图像。
图18是示出以往技术的半导体器件中的与基板剖面的耗尽层分布有关的仿真结果的图像。
图19是示出以往技术的半导体器件中的与基板剖面的耗尽层分布有关的仿真结果的图像。
图20是示出本发明的第一实施方式的半导体器件1中的与基板剖面的耗尽层分布有关的仿真结果的图像。
图21是示出本发明的第一实施方式的半导体器件1中的与基板剖面的耗尽层分布有关的仿真结果的图像。
图22是示出本发明的第一实施方式的半导体器件1中的与基板剖面的耗尽层分布有关的仿真结果的图像。
图23是示出与钝化膜表面的最大电场有关的仿真结果的图形。
图24是示出本发明的第二实施方式中的半导体器件2的结构的俯视图以及剖面图。
图25是示出使用抗蚀剂掩模RM2进行了离子注入的状态的图。
图26是示出电场缓和层70的形成结束了的阶段的状态的俯视图以及剖面图。
图27是示出本发明的第二实施方式的半导体器件2中的与击穿电压的注入量依赖性有关的仿真结果的图形。
图28是示出本发明的第二实施方式的半导体器件2中的与注入量的富余有关的仿真结果的图形。
图29是示出本发明的第三实施方式中的半导体器件3的结构的剖面图。
图30是示出将本发明的第三实施方式的半导体器件3应用于击穿电压4500V等级的Si的纵型PIN二极管时的仿真结果的图形。
图31是示出将本发明的第三实施方式的半导体器件3应用于击穿电压4500V等级的Si的纵型PIN二极管时的仿真结果的图形。
图32是示出本发明的第四实施方式中的半导体器件4的结构的俯视图以及剖面图。
图33是示出将本发明的第四实施方式的半导体器件4应用于击穿电压4500V等级的Si的纵型PIN二极管时的仿真结果的图形。
图34是示出本发明的第四实施方式的变形例中的半导体器件5的结构的俯视图以及剖面图。
图35是示出将本发明的第四实施方式的变形例中的半导体器件5应用于击穿电压4500V等级的Si的纵型PIN二极管时的仿真结果的图形。
图36是示出使用抗蚀剂掩模RM3来进行了离子注入的状态的剖面图。
图37是示出对抗蚀剂掩模RM3各向同性地进行蚀刻而形成了抗蚀剂掩模RM4的状态的剖面图。
图38是示出使用抗蚀剂掩模RM4来进行了离子注入的状态的剖面图。
图39是示出使用抗蚀剂掩模RM4来进行了离子注入的状态的剖面图。
图40是示出使用抗蚀剂掩模RM4来进行了离子注入的状态的剖面图。
图41是示出半导体器件的其他例子的剖面图。
图42是示出半导体器件的其他例子的剖面图。
图43是示出额定电压与电场缓和层的宽度的关系的图形。
图44是示出本发明的半导体器件的其他例子的剖面图。
(符号说明)
1、2、3、4、5、6、7、8：半导体器件；11：半导体基板；12：活性区域(P基础层)；13、70、90、110、130、150：电场缓和层；14：阻挡层；15、175：阳极电极；16：阴极层；17：阴极电极；21～25、71～75、91～95、111～115、131～135、151：P型杂质层；21a～25a、21c～25c、21d～25d、71a～75a、91a～95a、111a～115a、131a～135a、151a：P型注入层；21b～25b、71b～75b、71c～75c、91b～95b、111b～115b、111c～115c、131b～135b、131c～135c、151b：P型扩散层；171：绝缘膜；172：场板。
具体实施方式
<第一实施方式>
图1是示出本发明的第一实施方式的半导体器件1的结构的俯视图。在本实施方式中，示出了作为将半导体器件1应用于纵型的二极管时的结构的PIN二极管的结构。图2是从图1的切割面线II-II观察了的剖面图。
半导体器件1如图1以及图2所示，具备半导体基板11、活性区域12、电场缓和层13、阻挡层14、阳极电极15、阴极层16、以及阴极电极17。半导体基板11、阻挡层14以及阴极层16具有N型的导电性。活性区域12以及电场缓和层13具有P型的导电性。N型相当于第一导电类型，P型相当于第二导电类型。
半导体基板11是N型的半导体基板。半导体基板11以比较低的浓度含有N型杂质。在以下的说明中，有时将N型杂质是比较低的浓度的情形记载为“N-”。图1相当于从半导体基板11的厚度方向一方侧观察了半导体器件1的俯视图。半导体基板11从厚度方向一方侧观察时是矩形形状具体而言是正方形形状。
在半导体基板11的厚度方向一方侧的表面部内，从半导体基板11的外周缘部隔离地形成活性区域12。具体而言，活性区域12形成于半导体基板11的厚度方向一方侧的表面部的中央部。关于活性区域12，在从半导体基板11的厚度方向一方侧观察时，形成为大致正方形形状、具体而言形成为四角部由90°的圆弧形的曲线构成的正方形形状。活性区域12由以比较高的浓度含有P型杂质的P型杂质层构成。
在半导体基板11的厚度方向一方侧的表面部内，从活性区域12的外周缘部朝向半导体基板11的外周缘部而形成电场缓和层13。关于电场缓和层13，在从半导体基板11的厚度方向一方侧观察时，以围绕活性区域12的方式环状地形成。在以下的说明中，有时将电场缓和层13的径向简称为“径向”，将电场缓和层13的周向简称为“周向”。
电场缓和层13具备多个P型杂质层21、22、23、24、25。关于多个P型杂质层21、22、23、24、25，在从半导体基板11的厚度方向一方侧观察时分别环状地形成，在径向上排列配置。关于各P型杂质层21、22、23、24、25，在从半导体基板11的厚度方向一方侧观察时，形成为大致正方形的环状、具体而言形成为四角部由90°圆弧形的曲线构成的正方形的环状。
在半导体基板11的厚度方向一方侧的表面部内的、半导体基板11的外周缘部，从电场缓和层13隔离地形成阻挡层14。阻挡层14由以比较高的浓度含有N型杂质的N型杂质层构成。
在径向上活性区域12的外侧的从电场缓和层13至阻挡层14的构造成为终端构造。换言之，终端构造包括电场缓和层13和阻挡层14。
阳极电极15设置于活性区域12的厚度方向一方侧的表面部上。阳极电极15形成于活性区域12的厚度方向一方侧的表面部的一部分、具体而言形成于中央部。关于阳极电极15，在从半导体基板11的厚度方向一方侧观察时，是比活性区域12小的大致正方形形状、具体而言是四角部由90°圆弧形的曲线构成的正方形形状。
阴极层16形成于与形成活性区域12的一侧相反的一侧的半导体基板11的表面部内、即形成于半导体基板11的厚度方向另一方侧的表面部(以下有时称为“基板背面”)内。在整个基板背面形成了阴极层16。阴极层16由以比较高的浓度含有N型杂质的N型杂质层构成。
阴极电极17设置于阴极层16的厚度方向另一方侧的表面部上。在阴极层16的厚度方向另一方侧的整个表面部设置阴极电极17。
在以上那样的结构的半导体器件1中，向和活性区域12接触的阳极电极15、与基板背面的阴极电极17之间施加偏置电压。由此，半导体器件1作为PN结二极管发挥功能。
在本实施方式中，以电场缓和层13的结构为中心进行说明。图3是将本发明的第一实施方式中的半导体器件1的电场缓和层13的部分进行放大而示出的剖面图。
如图3所示，在以比较低的浓度(N-)含有N型杂质的半导体基板11的厚度方向一方侧的表面部内，形成有以比较高的浓度含有P型杂质的活性区域12。活性区域12由作为含有P型杂质的半导体层的P基础层构成。在以下的说明中，有时将活性区域12称为“P基础层12”。
在从半导体基板11的厚度方向一方侧观察时，以围绕P基础层12的方式，形成了多个P型杂质层21、22、23、24、25。通过这些多个P型杂质层21、22、23、24、25而构成了电场缓和层13。
在径向上，从电场缓和层13隔开间隔，在半导体基板11的外周缘部形成有以比较高的浓度含有N型杂质的阻挡层14。
在本实施方式中，电场缓和层13具备5个P型杂质层21、22、23、24、25，具体而言具备第一P型杂质层21、第二P型杂质层22、第三P型杂质层23、第四P型杂质层24以及第五P型杂质层25。
各P型杂质层21、22、23、24、25构成为包括P型杂质的浓度不同的多个P型杂质层、具体而言包括2种P型杂质层。2种P型杂质层中的1种是以比较低的浓度含有P型杂质的P型注入层21a、22a、23a、24a、25a，另1种是以比P型注入层21a、22a、23a、24a、25a更低的浓度含有P型杂质的P型扩散层21b、22b、23b、24b、25b。
关于P型注入层21a、22a、23a、24a、25a，在与P型扩散层21b、22b、23b、24b、25b的比较中，P型杂质的浓度高于P型扩散层21b、22b、23b、24b、25b。因此，在本实施方式中，P型注入层21a、22a、23a、24a、25a相当于高浓度杂质层，P型扩散层21b、22b、23b、24b、25b相当于低浓度杂质层。
多个P型注入层、即第一～第五P型注入层21a～25a相互隔开间隔而形成为在从半导体基板11的厚度方向一方侧观察时围绕活性区域12。
各P型注入层21a、22a、23a、24a、25a被与其对应的P型扩散层21b、22b、23b、24b、25b所围绕。关于P型注入层和将其围绕的P型扩散层，实际上由于P型杂质的浓度连续地变化，所以无法定义边界，但此处为了易于理解而区分考虑。具体而言，将通过杂质的离子注入而形成的区域称为“注入层”，将通过离子注入之后的热处理使杂质扩散而形成的区域称为“扩散层”。
第一P型杂质层21包括第一P型注入层21a、和围绕第一P型注入层21a的第一P型扩散层21b。第二P型杂质层22包括第二P型注入层22a、和围绕第二P型注入层22a的第二P型扩散层22b。第三P型杂质层23包括第三P型注入层23a、和围绕第三P型注入层23a的第三P型扩散层23b。第四P型杂质层24包括第四P型注入层24a、和围绕第四P型注入层24a的第四P型扩散层24b。第五P型杂质层25包括第五P型注入层25a、和围绕第五P型注入层25a的第五P型扩散层25b。
在P型注入层21a～25a之中，在电场缓和层13的径向上形成于最内侧的第一P型注入层21a与构成活性区域的P基础层12相接或者一部分重叠地形成。在本实施方式中，第一P型注入层21a与P基础层12相接地形成。第一P型注入层21a相当于最内侧高浓度杂质层。
从基板表面至比电场缓和层13更深的位置形成有P基础层12。与构成电场缓和层13的各P型杂质层21、22、23、24、25同样地，P基础层12实际上也构成为包括与P型注入层相当的部分和与P型扩散层相当的部分，但为了易于理解，此处处理为由单一的层构成。
在径向上，在P基础层12的外侧，第一P型注入层21a与P基础层12相接或者一部分重叠地形成。在本实施方式中，如图3所示，在径向上，在P基础层12的外侧，与P基础层12相接地形成有第一P型注入层21a。另外，如图3所示，在第一P型注入层21a的外侧，从第一P型注入层21a隔开间隔而形成有第二P型注入层22a。在第二P型注入层22a的外侧，从第二P型注入层22a隔开间隔而形成有第三P型注入层23a。在第三P型注入层23a的外侧，从第三P型注入层23a隔开间隔而形成有第四P型注入层24a。在第四P型注入层24a的外侧，从第四P型注入层24a隔开间隔而形成有第五P型注入层25a。
第一～第五P型注入层21a、22a、23a、24a、25a分别被对应的第一～第五P型扩散层21b、22b、23b、24b、25b所围绕。电场缓和层13构成为包括第一～第五P型注入层21a、22a、23a、24a、25a和第一～第五P型扩散层21b、22b、23b、24b、25b。
围绕P型注入层21a～25a之中的至少在电场缓和层13的径向上形成于最外侧的第五P型注入层25a的第五P型扩散层25b在径向上从围绕比第五P型注入层25a更靠内侧1层形成的其他P型注入层的P型扩散层，隔开间隔而形成。即，至少第五P型扩散层25b从围绕比其更靠内侧1层的第四P型注入层24a的第四P型扩散层24b，隔开间隔而形成。第五P型注入层25a相当于最外侧高浓度杂质层。
此处，将第一P型注入层21a的径向上的长度尺寸(以下称为“宽度”)设为w1，将第二P型注入层22a的宽度设为w2，将第三P型注入层23a的宽度设为w3，将第四P型注入层24a的宽度设为w4，将第五P型注入层25a的宽度设为w5。
另外，将在径向上相邻的P型注入层彼此之间的区域称为“层间区域”。具体而言，将第一P型注入层21a与第二P型注入层22a之间的区域称为“第二层间区域”，将作为第二层间区域的径向上的长度尺寸的宽度设为s2。将第二P型注入层22a与第三P型注入层23a之间的区域称为“第三层间区域”，将第三层间区域的宽度设为s3。将第三P型注入层23a与第四P型注入层24a之间的区域称为“第四层间区域”，将第四层间区域的宽度设为s4。将第四P型注入层24a与第五P型注入层25a之间的区域称为“第五层间区域”，将第五层间区域的宽度设为s5。
另外，除了第一P型注入层21a以外，将各P型注入层22a、23a、24a、25a、和其内侧的层间区域合起来称为“集合(set)”。具体而言，将第二P型注入层22a和其内侧的第二层间区域合起来称为“第二集合”。将第三P型注入层23a和其内侧的第三层间区域合起来称为“第三集合”。将第四P型注入层24a和其内侧的第四层间区域合起来称为“第四集合”。将第五P型注入层25a和其内侧的第五层间区域合起来称为“第五集合”。
将作为集合的径向上的长度尺寸的宽度称为“集合宽”，用L来表示。具体而言，将第二集合的宽度称为“第二集合宽”，将第三集合的宽度称为“第三集合宽”，将第四集合的宽度称为“第四集合宽”，将第五集合的宽度称为“第五集合宽”。
集合宽L成为构成集合的P型注入层的宽度w与其内侧的层间区域的宽度s之和。换言之，集合宽L成为构成集合的层间区域的宽度s、与和该层间区域在径向的外侧相接的P型注入层的宽度w之和。因此，如果将第二集合宽设为L2，将第三集合宽设为L3，将第四集合宽设为L4，将第五集合宽设为L5，则成为L2＝w2+s2、L3＝w3+s3、L4＝w4+s4、L5＝w5+s5。在本实施方式中，所有集合宽L2～L5相等，是L2＝L3＝L4＝L5。
另外，在径向上相邻的P型注入层彼此的间隔、即层间区域的宽度s2、s3、s4、s5随着从径向的内侧朝向外侧、即随着从活性区域12朝向半导体基板11的外周缘部而变大。即，成为s2<s3<s4<s5。在本实施方式中，如上所述是L2＝L3＝L4＝L5，所以成为w2>w3>w4>w5。
这样在本实施方式中，在径向上相邻的P型注入层彼此的间隔s2、s3、s4、s5随着从径向的内侧朝向外侧以线性方式、具体而言以等差数列方式增加。除了第一P型注入层21a以外的其他P型注入层22a、23a、24a、25a的宽度w2、w3、w4、w5随着从径向的内侧朝向外侧以线性方式、具体而言以等差数列方式减少。
第一P型注入层21a的宽度w1是独立的参数。第一P型注入层21a的宽度w1是例如与集合宽相同的程度即可。在P基础层12的深度与第一P型扩散层21b的深度之差比较大的情况下，为了缓和进行开关时的P基础层12的厚度方向另一方侧的端部(以下有时称为“底端部”)中的电场集中，优选使第一P型注入层21a的宽度w1比较大。
另外，各P型扩散层21b、22b、23b、24b、25b形成为具有使第一P型扩散层21b和第二P型扩散层22b相接或者重叠的程度的宽度(以下有时称为“扩散长度”)。在本实施方式中，第一P型扩散层21b和第二P型扩散层22b相接地形成。如后所述，如果P型扩散层的扩散长度过大，则本发明的效果降低，所以适当地选择P型扩散层的扩散长度。
接下来，说明本发明的第一实施方式的半导体器件1的制造方法。本实施方式的半导体器件1的制造方法包括形成P基础层12的工序(以下有时称为“基础层形成工序”)、和形成电场缓和层13的工序(以下有时称为“电场缓和层形成工序”)。电场缓和层形成工序包括掩模形成工序、离子注入工序、以及热处理工序。图4是示出使用抗蚀剂掩模RM1来进行了离子注入的状态的剖面图。图5是示出电场缓和层13的形成结束了的阶段的状态的剖面图。
如图4所示，首先，在基础层形成工序中，在以比较低的浓度(N-)含有N型杂质的半导体基板11的厚度方向一方侧的表面部的一部分中，形成以比较高的浓度含有P型杂质的P基础层12。
之后，在掩模形成工序中，在半导体基板11的厚度方向一方侧的表面部上，形成抗蚀剂掩模RM1。抗蚀剂掩模RM1相当于作为离子注入用的掩模的注入掩模。抗蚀剂掩模RM1形成为具有与形成第一～第五P型注入层21a、22a、23a、24a、25a的区域(以下有时称为“形成区域”)对应的部分成为开口部的图案。即，抗蚀剂掩模RM1形成为具有如下图案：在径向上相互隔开间隔地形成了围绕与形成作为活性区域的P基础层12的区域对应的部分的多个开口部。
在本实施方式中，抗蚀剂掩模RM1形成为如下：径向上的开口部彼此的间隔随着从与形成作为活性区域的P基础层12的区域对应的部分朝向与半导体基板11的外周缘部对应的部分而变大。
然后，在离子注入工序中，经由抗蚀剂掩模RM1，向半导体基板11离子注入P型杂质。具体而言，从抗蚀剂掩模RM1的上方、即厚度方向一方侧，以比较低的能量来注入作为P型杂质的离子的受主离子、例如硼离子。由此，形成第一～第五P型注入层21a、22a、23a、24a、25a。
接下来，在去除了抗蚀剂掩模RM1之后，在热处理工序中，对注入了受主离子的半导体基板11进行热处理，从而使所注入的受主离子扩散。其结果，如图5所示，以围绕各P型注入层21a、22a、23a、24a、25a的方式形成第一～第五P型扩散层21b、22b、23b、24b、25b。由此，形成电场缓和层13。
在图5中，为了易于理解，以如下方式示出：使与各P型注入层21a、22a、23a、24a、25a对应的区域在热处理的前后不变化。但是，实际上由于热处理，各P型注入层21a、22a、23a、24a、25a的表面受主浓度减少，注入深度中的受主浓度增加。“注入深度”相当于受主离子通过离子注入而到达的最大深度。
另外，如上所述，关于P型注入层和P型扩散层，实际上作为P型杂质的浓度的受主浓度连续性地变化，所以无法定义边界，但此处为了易于理解，将通过杂质的离子注入而注入的区域设为“注入层”，将通过离子注入之后的热处理而使杂质扩散的区域设为“扩散层”，从而区分考虑。
另外，在本实施方式中，在形成P基础层12之后形成了电场缓和层13，但这个顺序也可以相反。另外，用于使受主离子扩散的热处理也可以在P基础层12和电场缓和层13中设为相同。
另外，在本实施方式中，作为离子注入用的掩模，使用了抗蚀剂掩模RM1，但离子注入用的掩模不限于此，也可以是由例如氧化膜构成的氧化膜掩模。
图6是示出本发明的第一实施方式的半导体器件1中的受主离子注入量的平面方向分布的图形。在图6中，纵轴表示电场缓和层13中的作为杂质的受主离子的注入量，横轴表示半导体基板11的水平方向的距离。半导体基板11的水平方向是指与半导体基板11的厚度方向一方侧的表面平行的方向，成为与径向平行的方向。在图4所示的工序中，向形成电场缓和层13的区域注入的杂质即受主离子的注入量如图6所示的图形所示。
如在图6中用实线所示那样，向与第一～第五P型注入层21a、22a、23a、24a、25a对应的区域，以比P基础层12更低的注入量来注入受主离子。
此处，除了第一P型注入层21a以外，在针对注入了受主离子的区域、和作为与其内侧邻接的区域的未注入受主离子的区域的组即集合，分别计算注入量的平均值时，成为如在图6中用虚线所示那样的阶段状的注入量分布。
这个阶段状的注入量分布与专利文献2以及专利文献3公开的RESURF层的注入量分布相同。如果进一步增加集合的数量，则与非专利文献1以及专利文献1公开的VLD构造的RESURF层的注入量分布变得相同。
注入了受主离子的区域(以下有时称为“注入区域”)相当于第二～第五P型注入层22a、23a、24a、25a，与它们的内侧邻接的未注入受主离子的区域(以下有时称为“非注入区域”)相当于邻接的P型注入层21a、22a、23a、24a、25a彼此之间的区域、即第二～第五层间区域。
在本实施方式的电场缓和层13中，将由作为注入区域的第二～第五P型注入层22a、23a、24a、25a、和与其内侧邻接的作为非注入区域的第二～第五层间区域构成的第二～第五集合的宽度L2～L5设为固定。
即，在本实施方式中，P型注入层21a～25a以及P型扩散层21b～25b形成为如下：相邻的P型注入层21a、22a、23a、24a、25a彼此之间的层间区域的宽度s2～s5、和在径向的外侧与该层间区域相接的P型注入层22a、23a、24a、25a的宽度w2～w5之和分别成为预定的值。
另外，在本实施方式中，使作为注入区域的第二～第五P型注入层22a、23a、24a、25a的宽度w2～w5随着朝向径向的外侧而线性地逐渐减少，使作为非注入区域的层间区域的宽度、即相邻的P型注入层21a、22a、23a、24a、25a彼此的间隔s2～s5随着朝向径向的外侧而线性地逐渐增加。由此，第二集合～第五集合各自的注入量的平均值随着朝向径向的外侧，针对水平方向距离也线性地逐渐减少。
这样的电场缓和层13的结构是如下结构：即使在集合的数量比较少的情况下，也易于得到高耐压性、针对制造工艺的偏差的健壮性、以及针对半导体器件的动作环境的健壮性，平衡非常好。此处，健壮性是指在内部阻止由外来的原因所引起的变化的性质。
如以上那样，在本实施方式中，将集合的宽度L2～L5设为固定，并且使构成集合的P型注入层22a～25a的宽度w2～w5随着朝向径向的外侧而逐渐减少，使相邻的P型注入层21a～25a彼此的间隔s2～s5随着朝向径向的外侧而逐渐增加，从而虚拟地形成非专利文献1以及专利文献1～3公开那样的RESURF层。在本实施方式中，为了易于理解，将集合的数量设为4个，但在集合的数量多时，虚拟地形成的RESURF层与非专利文献1以及专利文献1～3公开的RESURF层的背离变少，所以是优选的。
另外，如果以离散方式即以数字方式形成P型注入层21a～25a，则P型注入层21a～25a的PN结中的浓度梯度变大，所以在各P型注入层21a～25a的外周缘部中发生电场集中。因此，在本实施方式中，进行适当的热处理来形成P型扩散层21b～25b，减小PN结中的浓度梯度，缓和电场集中。
在该热处理之后，离散的受主离子的分布仍被大致保持。通过保持离散的受主离子的分布，可得到高击穿电压的注入量的富余变宽。因此，不需要非专利文献1、专利文献3所示那样的在非常长的时间内进行强的热处理。关于这些，在后面叙述。
接下来，使用图7～图15所示的仿真结果，说明将本发明的第一实施方式的半导体器件1应用于具有4500V等级的击穿电压的Si的纵型PIN二极管时的效果。
首先，最初，叙述电场缓和层13中包含的集合数。图7是示出本发明的第一实施方式的半导体器件1中的与击穿电压的集合数依赖性有关的仿真结果的图形。图8是示出本发明的第一实施方式的半导体器件1中的与电场的集合数依赖性有关的仿真结果的图形。在图7中，纵轴表示300K下的击穿电压(V)，横轴表示电场缓和层13中包含的集合数。在图8中，纵轴表示施加了4500V的电压时的半导体器件1的内部的最大电场(以下有时称为“半导体内部最大电场”)(V/cm)，横轴表示电场缓和层13中包含的集合数。
在图7中，示出了将电场缓和层13的径向上的宽度设为固定而使电场缓和层13中包含的集合数变化了时的击穿电压的仿真结果。在图8中，示出了将电场缓和层13的径向上的宽度设为固定而使电场缓和层13中包含的集合数变化从而向半导体器件1的阳极电极15与阴极电极17之间施加了4500V的电压时的半导体内部最大电场的仿真结果。
图7以及图8所示的仿真结果是以如下情形作为条件进行仿真而得到的结果：将构成电场缓和层13的各P型注入层21a、22a、23a、24a、25a中的P型杂质的注入量设为1.8×1012cm-2、2.5×1012cm-2、3.5×1012cm-2，以使电场缓和层13的PN结深度成为6μm的方式进行热处理。
在图7中，用记号“△”和由参照符号“31”所示的虚线来示出电场缓和层13的各P型注入层21a～25a的注入量是1.8×1012cm-2的情况，用记号“◇”和由参照符号“32”所示的实线来示出电场缓和层13的各P型注入层21a～25a的注入量是2.5×1012cm-2的情况，用记号“□”和由参照符号“33”所示的双点划线来示出电场缓和层13的各P型注入层21a～25a的注入量是3.5×1012cm-2的情况。
在图8中，用记号“△”和由参照符号“35”所示的虚线来示出电场缓和层13的各P型注入层21a～25a的注入量是1.8×1012cm-2的情况，用记号“◇”和由参照符号“36”所示的实线来示出电场缓和层13的各P型注入层21a～25a的注入量是2.5×1012cm-2的情况，用记号“□”和参照符号“37”来示出电场缓和层13的各P型注入层21a～25a的注入量是3.5×1012cm-2的情况。
此处，如果将1个集合中的注入区域的宽度w相对集合宽L的比称为“集合注入比”，则在径向上，最内侧的集合注入比与最外侧的集合注入比被固定。
根据图7以及图8可知，集合数越少，击穿电压越低。但是，如果将集合数增加至35个，则在适当的注入量下击穿电压大幅超过作为室温的目标值的5200V。另外，能够将4500V下的半导体内部最大电场降低至0.2MV/cm、即2.0×105V/cm。在本实施方式中，将“室温”设为25℃。
随着作为目标的击穿电压变高，所需的集合数增加。另外，最内侧的集合注入比几乎不依赖于击穿电压，但最外侧的集合注入比随着作为目标的击穿电压变高而需要降低。
接下来，叙述热处理时间。图9是示出本发明的第一实施方式的半导体器件1中的与击穿电压的注入量依赖性有关的仿真结果的图形。在图9中，纵轴表示300K下的击穿电压(V)，横轴表示电场缓和层13的各P型注入层21a～25a中的注入量(cm-2)。在图9中，示出了将热处理时间作为参数时的击穿电压的注入量依赖性。此处，集合数是35个。
另外，在图9中，将热处理时间利用在该热处理时间的热处理中形成的电场缓和层13的PN结深度来表现。在图9中，用记号“◇”和由参照符号“41”所示的单点划线来示出电场缓和层13的PN结深度是2μm的情况，用记号“□”和由参照符号“42”所示的虚线来示出电场缓和层13的PN结深度是4μm的情况，用记号“△”和由参照符号“43”所示的实线来示出电场缓和层13的PN结深度是6μm的情况，用记号“○”和由参照符号“44”所示的双点划线来示出电场缓和层13的PN结深度是8μm的情况。
如由参照符号“41”所示的电场缓和层13的PN结深度是2μm的情况、以及由参照符号“42”所示的电场缓和层13的PN结深度是4μm的情况那样，热处理时间短、即电场缓和层13的PN结深度小时，击穿电压达不到作为目标值的5200V。其原因为，在各P型注入层21a～25a的外周缘部产生比较强的电场集中。
另外，如参照符号“44”所示的电场缓和层13的PN结深度是8μm的情况那样，热处理时间过长、即电场缓和层13的PN结深度过大时，1.5×1012cm-2～2.5×1012cm-2这样的最佳注入量下的击穿电压高。但是，可得到作为目标值的5200V这样的高击穿电压的注入量的富余变窄。其原因为，如果热处理时间过长，则热扩散过度发展，作为本发明的特征的离散的受主离子的分布变得模糊，与非专利文献1以及专利文献1公开那样的VLD构造的RESURF层相近。
即，为了确保高耐压性和注入量的富余这两方，存在最佳的热处理。在图9所示的例子的情况下，最佳的热处理是指，如参照符号“43”所示那样PN结深度成为6μm的程度的处理。此时，可得到高击穿电压的注入量的范围以面密度来讲是1.5×1012cm-2～3.5×1012cm-2。该注入量的范围相当于由构成半导体基板11的半导体材料决定的RESURF条件的1.5倍～3.5倍。RESURF条件是针对构成半导体基板11的每个半导体材料预先求出的RESURF构造的注入量的最佳值。
因此，半导体基板11的厚度方向一方侧的表面中的各P型注入层21a～25a的P型杂质的面密度、与在半导体基板11的厚度方向上围绕该P型注入层21a～25a的P型扩散层21b～25b的P型杂质的面密度之和，优选为针对构成半导体基板11的每个半导体材料预先求出的RESURF条件的1.5倍以上且3.5倍以下。
虽然重复，但从图7～图9可知，在本实施方式的半导体器件1中，如果不使电场缓和层13中包含的P型注入层21a～25a的个数即集合数变多从而与P型注入层21a～25a的个数相应地分散电场集中，并且进行适当的热扩散而缓和各P型注入层21a～25a的端部中的电场集中，则无法得到高耐压性。
此处，着眼于位于最内侧的层间区域的宽度(以下有时称为“最内侧P型注入层间隔”)s2。如果最内侧P型注入层间隔s2过小，则在与P基础层12连接的P型注入层21a的底端部中不发生电场集中，成为与P型注入层的个数变少1个的情况相同的状态。相反，如果最内侧P型注入层间隔s2过大，则与P基础层12连接的P型注入层21a和比其更靠外侧一层的P型注入层22a的电容耦合过小，与P基础层12连接的P型注入层21a的底端部中的电场集中未被充分地缓和。即，在最内侧P型注入层间隔s2中存在最佳值。
在本实施方式的半导体器件1中，最内侧P型注入层间隔s2的最佳值是与热扩散长度相同的程度。因此，为了实现最内侧P型注入层间隔s2的最佳值，至少需要使最内侧的第一P型扩散层21b和比其更靠外侧一层的第二P型扩散层22b相接、或者使最内侧的第一P型扩散层21b的一部分和比其更靠外侧一层的第二P型扩散层22b的一部分重叠。
换言之，围绕作为最内侧高浓度杂质层的第一P型注入层21a的第一P型扩散层21b至少需要与围绕在电场缓和层13的径向上比第一P型注入层21a更靠外侧一层形成的第二P型注入层22a的第二P型扩散层22b相连而形成。关于第一P型扩散层21b，也可以除了第二P型扩散层22b以外，还与比第二P型扩散层22b形成于径向的更外侧的P型扩散层23b～25b之中的至少除了最外侧的P型扩散层25b以外的一个或者多个P型扩散层23b、24b相连而形成。
另外，如上所述，如果热扩散过度地发展，则电场缓和层13与作为以往技术的VLD构造的RESURF层相近，所以可得到高击穿电压的注入量的富余变窄，得不到作为本实施方式的半导体器件1的效果的宽的注入量的富余。为了得到宽的注入量的富余，至少需要使位于最外侧的第五P型扩散层25b从比其更靠内侧1层的第四P型扩散层24b隔开间隔而形成。
不仅是第五P型扩散层25b，而且比第五P型扩散层25b形成于径向的更内侧的P型扩散层22b～24b之中的至少除了最内侧的P型扩散层21b的靠外侧一层的P型扩散层22b以外的一个或者多个P型扩散层23b、24b也可以从在径向上比该P型扩散层23b、24b更靠内侧1层形成的P型扩散层22b、23b隔开间隔而形成。
为了更可靠地得到高的击穿电压和宽的注入量的富余，需要恰当地设计将P型扩散层从最内侧相连至第几个来形成、以及将P型扩散层从最外侧至第几个隔开间隔来形成。
图10是示出本发明的第一实施方式中的半导体器件1的表面受主浓度的平面方向分布的图形。在图10中，纵轴表示表面受主浓度(cm-3)，横轴表示水平方向距离。在图10中，示出了电场缓和层13中包含的集合数是35个、电场缓和层13的PN结深度是6μm、电场缓和层13的各P型注入层21a～25a的注入量是2.5×1012cm-2时的表面受主浓度分布。
如从图10可知，如果是如上所述电场缓和层13的PN结深度成为6μm那样的热处理，则在电场缓和层13中，在靠近活性区域12的部分中，相互隔开间隔形成的多个P型注入层21a、22a通过P型扩散层21b、22b而被连接，但作为本发明的特征的离散的受主离子的分布被充分地保持。
图11是示出本发明的第一实施方式的半导体器件1中的电场分布的仿真结果的图形。在图11中，纵轴表示电场强度(V/cm)，横轴表示水平方向距离。在图11中，示出了对具备具有图10所示的受主离子分布的电场缓和层13的半导体器件1施加了4500V的电压时的基板表面P0以及PN结深度附近P1的电场分布。在本实施方式中，在基板表面P0或者PN结深度附近P1发生电场集中，但各P型注入层21a～25a中的最大电场全部是0.2MV/cm程度、即2.0×105V/cm程度，可知大致均等地分散。
以下，将本实施方式的半导体器件1与具备作为以往技术的VLD构造的RESURF层的半导体器件进行比较。图12以及图13是示出本发明的第一实施方式的半导体器件1中的与注入量的富余有关的仿真结果的图形。
在图12中，纵轴表示300K下的击穿电压(V)，横轴表示注入量误差(cm-2)。此处，“注入量误差”是指与可得到最大击穿电压的注入量之差。在图13中，纵轴表示300K下的击穿电压(V)，横轴表示注入量误差的比值(％)。此处，“注入量误差的比值”是指，注入量误差的绝对值相对可得到最大击穿电压的注入量的比例。在图12以及图13中，用正(+)来表示注入量比可得到最大击穿电压的注入量大的情况，用负(-)来表示注入量比可得到最大击穿电压的注入量小的情况。
在图12中，用记号“□”和由参照符号“51”所示的实线来示出针对本实施方式的半导体器件1的仿真结果，用记号“△”和由参照符号“52”所示的虚线来示出针对以往技术的半导体器件的仿真结果。在图13中，用记号“□”和由参照符号“55”所示的实线来示出针对本实施方式的半导体器件1的仿真结果，用记号“△”和由参照符号“56”所示的虚线来示出针对以往技术的半导体器件的仿真结果。
在图12以及图13所示的例子中，将在本实施方式的半导体器件1中可得到最大击穿电压的注入量设为3.0×1012cm-2，关于具备作为以往技术的VLD构造的RESURF层的半导体器件，将作为径向的最内侧的RESURF层中的注入量的1.4×1012cm-2用作可得到最大击穿电压的注入量。
1×1012cm-2水平的注入量接近离子注入机的控制下限，所以易于发生制造偏差。另外，在Si与氧化膜的界面中，还发生1011cm-2等级的界面电荷。因此，以绝对值来观察注入量误差也是重要的。如图12所示，在本实施方式中，相比于以往技术，如果以绝对值来观察，则注入量的富余成为3倍以上。由此，可以说本实施方式的半导体器件1可较好地应对由上述离子注入机的控制下限所引起的制造偏差。
另外，以图13所示的注入量误差的比值来观察时，关于注入量的富余，本实施方式的半导体器件1更宽。其理由在于基板表面的耗尽层的扩展方面。
图14是示出以往技术的半导体器件中的与基板表面的耗尽层分布有关的仿真结果的图像。图15是示出本发明的第一实施方式的半导体器件1中的与基板表面的耗尽层分布有关的仿真结果的图像。在图14以及图15中，示出了向半导体器件的阳极电极与阴极电极之间施加了4500V的电压时的基板表面的耗尽层的扩展。在图14以及图15中，参照符号“60”所示的白色部分表示耗尽层。通过该耗尽层60，保持对基板表面施加的高电压。
此处，将本实施方式的半导体器件1中的最佳注入量设为2.5×1012cm-2，作为具备作为以往技术的VLD构造的RESURF层的半导体器件中的最佳注入量，使用了作为VLD构造的最内侧的RESURF层的注入量的1.4×1012cm-2。
在图14(b)以及图15(b)中，示出最佳注入量时的仿真结果。在图14(a)以及图15(a)中，示出注入量小于最佳注入量、且其注入量误差的比值是33.3％时的仿真结果。在图14(c)以及图15(c)中，示出注入量大于最佳注入量、且其注入量误差的比值是33.3％时的仿真结果。
在具备作为以往技术的VLD构造的RESURF层的半导体器件的情况下，如图14(a)所示，注入量小于最佳注入量时，在达到期望的电压之前RESURF层完全耗尽化，在活性区域12的外周缘部产生显著的电场集中，产生雪崩击穿。另外，如图14(c)所示，注入量大于最佳注入量时，活性区域12侧的RESURF层不会耗尽化至最表面，将在基板表面发生的高电压进行保持的区域变窄，所以击穿电压降低。
相对于此，在本实施方式的半导体器件1中，如图15(a)～图15(c)所示，在扩散层以及未注入杂质的区域中耗尽层扩展至最表面，即使注入量变动，其状况也不会大幅变化。其原因为，即使注入量比最佳注入量稍小，注入层也不会完全耗尽化，即使注入量比最佳注入量稍大，扩散层也能够充分地完全耗尽化。即，本实施方式的半导体器件1克服了以往技术的半导体器件中的缺点。
通过具有这样的耗尽层的扩展方面的特征，本实施方式的半导体器件1实现了以往不知道的效果。具体而言，在同一施加电压下比较了的情况下，在本实施方式的半导体器件1中，半导体基板内部的最大电场比具备作为以往技术的VLD构造的RESURF层的半导体器件稍高。尽管如此，如图12以及图13所示，在本实施方式的半导体器件1中，在最佳条件下仍可得到比具备作为以往技术的VLD构造的RESURF层的半导体器件更高的击穿电压。作为其一个原因，可以举出如下原因：在本实施方式的半导体器件1中，泄漏电流的路径、具体而言通过冲击离子化而产生的空穴(hole)到达P基础层(活性区域)12的流动路径被耗尽层所切断。
在以上的说明中，着眼于半导体基板的表面以及内部，但本发明还具有降低半导体器件的外部的电场的效果。降低该半导体器件的外部的电场的效果在将注入量设定为大于最佳注入量的情况下显著地出现。在半导体器件的外部的电场中特别重要的是钝化膜的表面的电场。在终端构造上、即在构成终端构造的电场缓和层13以及阻挡层14上形成钝化膜。钝化膜的表面的电场越大，在大气中越易于发生沿面放电。
在上述图14以及图15中，参照符号“60”所示的白色部分表示耗尽层，但也称作电场向外部泄漏的部位。即，在以往技术中，电场不会从靠近活性区域的RESURF层表面向外部泄漏，所以钝化膜表面的电场易于偏向外侧。
相对于此，在本发明中，电场向外部泄漏的部位分散，与其相应地，钝化膜表面的电场也不易产生偏移。另外，本发明的表面电场如图11所示具有尖峰状的尖锐的峰值，所以优选将钝化膜的厚度设为几μm以上而使电场的峰值钝化。
图16是示出与钝化膜表面的最大电场有关的仿真结果的图形。在图16中，纵轴表示向半导体器件1的阳极电极15与阴极电极17之间施加了4500V的电压时的钝化膜表面的最大电场(以下有时称为“钝化膜表面电场”)，横轴表示注入量误差的比值(％)。在图16的纵轴中，随着朝向纸面的上侧，钝化膜表面电场的值变大。在图16中，用记号“□”和由参照符号“61”所示的实线来示出本实施方式的半导体器件的情况，用记号“△”和由参照符号“62”所示的虚线来示出以往技术的半导体器件的情况。
根据图16可知，在本实施方式的半导体器件1中，相比于以往技术的半导体器件，钝化膜表面电场对于注入量误差不敏感。可知本实施方式的半导体器件1特别是在注入量误差的比值比较大的区域、即注入量比较大的区域中，大幅地优于以往技术的半导体器件。
而且，在本实施方式的半导体器件、和作为以往技术的半导体器件的具备VLD构造的RESURF层的半导体器件中，在使电压从零电压上升了时的耗尽层的扩展方面也完全不同。
图17～图19是示出以往技术的半导体器件中的与基板剖面的耗尽层分布有关的仿真结果的图像。图20～图22是示出本发明的第一实施方式的半导体器件1中的与基板剖面的耗尽层分布有关的仿真结果的图像。
在图17～图22中，示出了向半导体器件的阳极电极15与阴极电极17之间施加了100V、4500V、或者5200V的电压时的基板剖面的耗尽层的扩展。图17(a)、图18(a)、图19(a)、图20(a)、图21(a)以及图22(a)示出施加了100V的电压时的结果。图17(b)、图18(b)、图19(b)、图20(b)、图21(b)以及图22(b)示出施加了4500V的电压时的结果。图18(c)、图19(c)、图20(c)、图21(c)以及图22(c)示出施加了5200V的电压时的结果。
另外，在图18以及图21所示的图像中，示出最佳注入量时的仿真结果。在图17以及图20所示的图像中，示出注入量小于最佳注入量、且其注入量误差的比值是33.3％时的仿真结果。在图19以及图22所示的图像中，示出注入量大于最佳注入量、且其注入量误差的比值是33.3％时的仿真结果。
在图17～图22中，参照符号“60”所示的白色部分表示耗尽层。通过该耗尽层60，来保持对半导体器件施加的电压。在图17～图22中，示出了将设置半导体器件的环境的温度设为125℃来提高击穿电压的状态下的仿真结果。
在以往技术中，如图17～图19所示，基板最表面的耗尽层60从电场缓和层的最外部向内侧扩展。相对于此，在本发明中，如图20～图22所示，基板最表面的耗尽层60从P型扩散层彼此未连接的部位、即从比P基础层靠外侧在基板最表面首次出现N型区域的部位开始扩展，以该部位为中心而离散地扩展。
另外，在本实施方式的半导体器件1中，如图20(a)～图20(c)、图21(a)～图21(c)、图22(a)～图22(c)所示，在电压比较低的阶段，所有扩散层耗尽化至大致基板最表面。其结果，在本实施方式的半导体器件1中，即使在比额定电压低的电压下，也能够相比于以往技术大幅降低向外部泄漏的电场。
图23是示出与钝化膜表面的最大电场有关的仿真结果的图形。在图23中，纵轴表示钝化膜表面电场，横轴表示向半导体器件的阳极电极与阴极电极之间施加的电压(V)。关于图23的纵轴，随着朝向纸面的上侧，钝化膜表面电场的值变大。
在图23中，在本实施方式的半导体器件1中，用由参照符号“205”所示的粗实线来示出最佳注入量的情况，用由参照符号“204”所示的粗的单点划线来示出注入量小于最佳注入量、且其注入量误差的比值是33.3％的情况，用由参照符号“206”所示的粗的双点划线来示出注入量大于最佳注入量、且其注入量误差的比值是33.3％的情况。
另外，在图23中，在以往技术的半导体器件中，用由参照符号“202”所示的细实线来示出最佳注入量的情况，用由参照符号“201”所示的细虚线来示出注入量小于最佳注入量、且其注入量误差的比值是33.3％的情况，用由参照符号“203”所示的细的双点划线来示出注入量大于最佳注入量、且其注入量误差的比值是33.3％的情况。在图23中，也与图17～图22同样地，示出了将设置半导体器件的环境的温度设为125℃来提高击穿电压的状态下的仿真结果。
根据图23可知，在本实施方式的半导体器件1中，相比于以往技术的半导体器件，能够将施加了作为额定电压的4500V的一半的电压即2250V的电压时的钝化膜表面的最大电场减半。通常，功率电子设备用半导体器件在额定电压的一半程度的电源电压下使用，所以这成为大的优点。
如以上那样，在本实施方式的半导体器件1中，在半导体基板11的厚度方向一方侧的表面部内，从半导体基板11的外周缘部隔离而形成P型的活性区域12。从该活性区域12的外周缘部朝向半导体基板11的外周缘部，以围绕活性区域12的方式形成环状的电场缓和层13。
电场缓和层13具备：多个P型注入层21a～25a，相互隔开间隔而以围绕活性区域12的方式形成；以及多个P型扩散层21b～25b，以围绕各P型注入层21a～25a的方式形成。P型扩散层21b～25b相比于P型注入层21a～25a，P型杂质的浓度更低。
在电场缓和层13的径向上形成于最内侧的第一P型注入层21a与活性区域12相接或者一部分重叠地形成。P型注入层21a～25a彼此的间隔、即层间区域的宽度s随着从活性区域12朝向半导体基板11的外周缘部而变大。
另外，围绕第一P型注入层21a的第一P型扩散层21b与围绕其外侧的其他P型注入层22a～25a的P型扩散层22b～25b中的至少一个具体而言第二P型扩散层22b相连而形成。
通过以上的结构，在本实施方式的半导体器件1中，在形成P型注入层21a～25a以及P型扩散层21b～25b时，能够使可实现具有比较高的击穿电压的半导体器件1的P型杂质的注入量的富余比较宽。由此，能够实现不易受到制造工艺的偏差所致的影响而能够以比较高的成品率来制造的半导体器件1。
另外，在本实施方式的半导体器件的制造方法中，在掩模形成工序中，在半导体基板11的厚度方向一方侧的表面部上形成抗蚀剂掩模RM1。抗蚀剂掩模RM1形成为具有如下图案：在径向上相互隔开间隔地形成了围绕与形成活性区域12的区域对应的部分的多个开口部。
经由该抗蚀剂掩模RM1，在离子注入工序中向半导体基板11离子注入P型杂质，形成P型注入层21a～25a。离子注入了该P型杂质的半导体基板11在热处理工序中被热处理，形成围绕P型注入层21a～25a的P型扩散层21b～25b。
由此，从活性区域12的外周缘部朝向半导体基板11的外周缘部，以围绕活性区域12的方式，环状地形成具备P型注入层21a～25a和P型扩散层21b～25b的电场缓和层13。
在结束了热处理工序的时间点，在作为高浓度杂质层的P型注入层21a～25a之中，在电场缓和层13的径向上形成于最内侧的第一P型注入层21a与作为活性区域的P基础层12相接或者一部分重叠地形成。另外，围绕第一P型注入层21a的作为低浓度杂质层的第一P型扩散层21b与围绕比第一P型注入层21a形成于径向的更外侧的作为其他高浓度杂质层的第二～第五P型注入层22a～25a的低浓度杂质层即第二～第五P型扩散层22b～25b中的至少一个相连而形成。
能够通过这样的电场缓和层13来实现具有比较高的击穿电压的半导体器件1。
另外，在掩模形成工序中，以使径向上的开口部彼此的间隔随着从与形成活性区域12的区域对应的部分朝向与半导体基板11的外周缘部对应的部分而变大的方式，形成抗蚀剂掩模RM1。由此，能够使可实现具有比较高的击穿电压的半导体器件1的P型杂质的注入量的富余比较宽。因此，能够抑制制造工艺的偏差所致的影响，以比较高的成品率来制造具有比较高的击穿电压的半导体器件1。
另外，P型扩散层21b～25b是通过在用于形成P型注入层21a～25a的离子注入之后进行热处理而形成的，所以无需为了形成P型扩散层21b～25b而进行离子注入。另外，无需为了实现比较高的击穿电压而在离子注入之后进行长时间的热处理。因此，能够容易地形成如上所述可实现比较高的击穿电压的电场缓和层13。
另外，在本实施方式的半导体器件1中，围绕P型注入层21a～25a之中的至少在电场缓和层13的径向上形成于最外侧的第五P型注入层25a的第五P型扩散层25b是从围绕在所述径向上比第五P型注入层25a更靠内侧1层形成的第四P型注入层24a的第四P型扩散层24b隔开间隔而形成的。通过以使成为这样的结构的方式进行离子注入以及热处理，能够实现高耐压性和注入量的比较宽的富余。
另外，在本实施方式的半导体器件1中，P型注入层21a～25a形成为如下：使相邻的P型注入层21a～25a彼此之间的层间区域的宽度s、与在径向的外侧和该层间区域相接的P型注入层22a～25a的宽度w之和L成为预定的值。通过设为这样的结构，能够实现高耐压性、针对制造工艺的偏差的健壮性、以及针对半导体器件的动作环境的健壮性都优良的半导体器件1。
另外，在本实施方式的半导体器件1中，半导体基板11的厚度方向一方侧的表面中的各P型注入层21a～25a的P型杂质的面密度、与在半导体基板11的厚度方向上围绕该P型注入层21a～25a的P型扩散层21b～25b的P型杂质的面密度之和是作为针对构成半导体基板11的每个半导体材料预先求出的RESURF构造的面密度的最佳值的RESURF条件的1.5倍以上且3.5倍以下。由此，相比于P型注入层21a～25a的厚度方向一方侧的表面部中的P型杂质的面密度小于最佳值的1.5倍的情况或者超过3.5倍的情况，能够更可靠地实现高耐压性的半导体器件1。
另外，在本实施方式的半导体器件1中，P型注入层21a～25a彼此的间隔、即层间区域的宽度s随着从活性区域12朝向半导体基板11的外周缘部而以等差数列方式变大。通过设为这样的结构，能够实现高耐压性、针对制造工艺的偏差的健壮性、以及针对半导体器件的动作环境的健壮性都优良的半导体器件1。
<第二实施方式>
图24是示出本发明的第二实施方式中的半导体器件2的结构的俯视图以及剖面图。图24(a)是示出本发明的第二实施方式中的半导体器件2的结构的俯视图，图24(b)是示出本发明的第二实施方式中的半导体器件2的结构的剖面图。
在本实施方式中，也与第一实施方式同样地，说明将本实施方式的半导体器件2应用于PIN二极管时的结构。本实施方式的半导体器件2的结构与第一实施方式的半导体器件1类似，所以对同一结构附加同一参照符号，省略共同的说明。在图24中，与上述图3同样地，将电场缓和层70的部分进行放大而示出。
如图24所示，在本实施方式的半导体器件2中，与第一实施方式的半导体器件1同样地，在以比较低的浓度(N-)含有N型杂质的半导体基板11的厚度方向一方侧的表面部内，形成以比较高的浓度含有P型杂质的活性区域即P基础层12。以围绕该P基础层12的方式，形成由多个P型杂质层71、72、73、74、75构成的电场缓和层70。
电场缓和层70具备5个P型杂质层71、72、73、74、75、具体而言第一P型杂质层71、第二P型杂质层72、第三P型杂质层73、第四P型杂质层74以及第五P型杂质层75。
各P型杂质层71、72、73、74、75构成为包括P型杂质的浓度不同的多个P型杂质层、具体而言为3种P型杂质层71a～75a、71b～75b、71c～75c。
3种P型杂质层71a～75a、71b～75b、71c～75c中的1种是以比较高的浓度含有P型杂质的P型注入层71a、72a、73a、74a、75a。另1种是从基板表面形成至比较浅的位置，并以比较低的浓度含有P型杂质的浅部P型扩散层71b、72b、73b、74b、75b。还有一种是从基板表面形成至比浅部P型扩散层71b～75b还深的位置，并以比浅部P型扩散层71b～75b还低的浓度含有P型杂质的深部P型扩散层71c、72c、73c、74c、75c。
P型注入层71a、72a、73a、74a、75a相当于局部高浓度区域。浅部P型扩散层71b、72b、73b、74b、75b相当于高浓度杂质层。深部P型扩散层71c、72c、73c、74c、75c相当于低浓度杂质层。
以围绕各P型注入层71a、72a、73a、74a、75a的方式，形成对应的浅部P型扩散层71b、72b、73b、74b、75b，而且以围绕各浅部P型扩散层71b、72b、73b、74b、75b的方式，形成对应的深部P型扩散层71c、72c、73c、74c、75c。
关于P型注入层71a～75a、浅部P型扩散层71b～75b、以及深部P型扩散层71c～75c，实际上由于P型杂质的浓度连续地变化，所以无法定义边界，但在本实施方式中，为了易于理解而区分考虑。
具体而言，将在与P基础层12相同的离子注入工序中离子注入P型杂质而形成的高浓度区域称为“P型注入层71a～75a”。将通过离子注入之后的热处理使P型杂质扩散而形成的区域之中的、P型杂质的浓度与第一实施方式中的P型注入层相同的程度的区域称为“浅部P型扩散层71b～75b”，将剩余的区域、且P型杂质的浓度比浅部P型扩散层71b～75b低的区域称为“深部P型扩散层71c～75c”。作为向P型注入层71a～75a注入的P型杂质的受主离子由于热处理而同心球状地扩展，所以P型注入层71a～75a的表面中的受主离子的浓度低于P基础层12。
第一P型杂质层71包括第一P型注入层71a、围绕第一P型注入层71a的第一浅部P型扩散层71b、以及围绕第一浅部P型扩散层71b的第一深部P型扩散层71c。
第二P型杂质层72包括第二P型注入层72a、围绕第二P型注入层72a的第二浅部P型扩散层72b、以及围绕第二浅部P型扩散层72b的第二深部P型扩散层72c。
第三P型杂质层73包括第三P型注入层73a、围绕第三P型注入层73a的第三浅部P型扩散层73b、以及围绕第三浅部P型扩散层73b的第三深部P型扩散层73c。
第四P型杂质层74包括第四P型注入层74a、围绕第四P型注入层74a的第四浅部P型扩散层74b、以及围绕第四浅部P型扩散层74b的第四深部P型扩散层74c。
第五P型杂质层75包括第五P型注入层75a、围绕第五P型注入层75a的第五浅部P型扩散层75b、以及围绕第五浅部P型扩散层75b的第五深部P型扩散层75c。
在P基础层12的外侧，第一浅部P型扩散层71b与P基础层12相接或者一部分重叠地形成。在本实施方式中，如图24所示，在径向上在P基础层12的外侧，与P基础层12相接地形成有第一浅部P型扩散层71b。另外，如图24所示，在第一浅部P型扩散层71b的外侧，从第一浅部P型扩散层71b隔开间隔而形成有第二浅部P型扩散层72b。在第二浅部P型扩散层72b的外侧，从第二浅部P型扩散层72b隔开间隔而形成有第三浅部P型扩散层73b。在第三浅部P型扩散层73b的外侧，从第三浅部P型扩散层73b隔开间隔而形成有第四浅部P型扩散层74b。在第四浅部P型扩散层74b的外侧，从第四浅部P型扩散层74b隔开间隔而形成有第五浅部P型扩散层75b。
各P型注入层71a～75a形成为点形状，在从半导体基板11的厚度方向一方侧观察时，按照锯齿配置状周期性地配置多个，在各浅部P型扩散层71b～75b内形成了P型注入层群。在以下的说明中，有时将P型注入层71a～75a总称为“P型注入层群71a～75a”，并将构成P型注入层群71a～75a的各P型注入层称为“点”。
电场缓和层70构成为包括P型注入层群71a～75a、浅部P型扩散层71b～75b、以及深部P型扩散层71c～75c。
在相邻的P型注入层群71a、72a、73a、74a、75a彼此之间，形成比点间隔更大的间隔。在径向上在相邻的P型注入层群的相互相向的位置配置的点列例如第一P型注入层群71a的最外侧的点列和第二P型注入层群72a的最内侧的点列维持锯齿配置的关系，各点配置于相互不同的位置。由此，能够沿着周向大致恒定地确保浅部P型扩散层71b～75b彼此的间隔，所以能够防止周向上的局部性的电场集中。
此处，电场缓和层70中的浅部P型扩散层71b～75b的宽度以及浅部P型扩散层71b～75b彼此的间隔分别遵循与第一实施方式的电场缓和层13中的P型注入层21a、22a、23a、24a、25a的宽度以及P型注入层彼此的间隔相同的规则。浅部P型扩散层71b、72b、73b、74b、75b的宽度实际上沿着周向而周期性地变动，但此处将宽度最宽的部分和宽度最窄的部分的平均值设为浅部P型扩散层71b、72b、73b、74b、75b的宽度。
上述第一实施方式中的P型注入层21a～25a的宽度w1～w5能够设定任意的值，但本实施方式中的浅部P型扩散层71b～75b的宽度只能取由P型注入层群71a～75a的点列数所决定的离散的值。因此，实际上使P型注入层群71a～75a的点列数随着朝向径向的外侧而阶段性地减少。即，对于浅部P型扩散层71b～75b的宽度作出决定的径向上的点列数相同的集合存在多个。
另外，深部P型扩散层71c～75c具有第一深部P型扩散层71c和第二深部P型扩散层72c相接或者重叠的程度的宽度。与第一实施方式中的P型扩散层21b～25b同样地，如果深部P型扩散层71c～75c的宽度过大，则本发明的效果变弱，所以适当地选择深部P型扩散层71c～75c的宽度。
在本实施方式中，将构成P型注入层群71a～75a的P型注入层设为是点形状，但在P基础层12的注入量不怎么高时，例如如果是Si，则在1×1013cm-2程度时，也可以将构成P型注入层群71a～75a的P型注入层设为细的条纹形状。在该情况下，各P型注入层群71a～75a由1根以上的细的条纹状的P型注入层构成。另外，如果P基础层12的注入量稍微高，且在条纹形状中所注入的受主离子稍微多，则也可以将条纹形状的P型注入层进行寸断而如棋盘格子那样配置开口。
接下来，说明本发明的第二实施方式的半导体器件2的制造方法。本实施方式的半导体器件2的制造方法包括形成电场缓和层70的工序。说明形成电场缓和层70的工序。
图25是示出使用抗蚀剂掩模RM2进行了离子注入的状态的图。图25(a)是从厚度方向一方侧观察抗蚀剂掩模RM2的结构而示出的俯视图，图25(b)是示出使用抗蚀剂掩模RM2进行了离子注入的状态的剖面图。图26是示出电场缓和层70的形成结束了的阶段的状态的俯视图以及剖面图。图26(a)是从厚度方向一方侧观察电场缓和层70的形成结束了的阶段的状态而示出的俯视图，图26(b)是示出电场缓和层70的形成结束了的阶段的状态的剖面图。
如图25所示，在以比较低的浓度(N-)含有N型杂质的半导体基板11的厚度方向一方侧的表面部形成抗蚀剂掩模RM2。抗蚀剂掩模RM2具有如下图案：与P基础层12的形成区域对应的部分被完全开口，与构成P型注入层群71a、72a、73a、74a、75a的各P型注入层的形成区域对应的部分成为开口部。
然后，从抗蚀剂掩模RM2的上方、即厚度方向一方侧，以比较低的能量进行作为受主离子的P型杂质离子的离子注入。此时，注入与作为活性区域的P基础层12的注入量相当的量的受主离子。
接下来，在去除了抗蚀剂掩模RM2之后，进行热处理，使所注入的受主离子扩散。其结果，如图26所示，同时形成构成活性区域的P基础层12和电场缓和层70。在电场缓和层70中，以使围绕构成P型注入层群71a～75a的各P型注入层的方式，形成浅部P型扩散层71b～75b。另外，以围绕浅部P型扩散层71b～75b的方式，形成深部P型扩散层71c～75c。此处，不考虑P基础层12中的注入层和扩散层的区别。
这样，在本实施方式中，同时形成P基础层12和电场缓和层70，所以相比于第一实施方式，能够削减照相制版用光掩模的个数和制造工序。
另外，通过使用这样的形成方法，在P基础层12与第一P型注入层群71a之间，使点的密度、即注入掩模的开口率逐渐变化，能够缓和P基础层12和第一P型杂质层71的边界处的PN结深度的变化。如果使用该方法，则即使在P基础层12和深部P型扩散层71c的深度之差大的情况下，也无需扩大浅部P型扩散层71b的宽度。
另外，此处为了简化，作为离子注入用的掩模而使用了抗蚀剂掩模RM2，但也可以是氧化膜掩模。
接下来，使用图27以及图28，说明将本发明的第二实施方式的半导体器件2应用于击穿电压4500V等级的Si的纵型PIN二极管时的效果。
图27是示出本发明的第二实施方式的半导体器件2中的与击穿电压的注入量依赖性有关的仿真结果的图形。图28是示出本发明的第二实施方式的半导体器件2中的与注入量的富余有关的仿真结果的图形。在图27中，纵轴表示300K下的击穿电压(V)，横轴表示P基础层12的注入量(cm-2)。在图28中，纵轴表示300K下的击穿电压(V)，横轴表示注入量误差的比值(％)。
在图27以及图28所示的例子中，电场缓和层70中包含的集合数是35个，在与注入掩模的点对应的部分中形成的点形状的开口(以下有时称为“点开口”)的形状是0.5μm见方，关于点的锯齿配置的单位格子的尺寸，在径向上是2μm，在周向上是5μm。
在图27中，示出了将热处理时间设为参数时的击穿电压的注入量依赖性。在图27中，与图9同样地，将热处理时间用在该热处理时间的热处理中形成的电场缓和层70的PN结深度来进行了表现。在图27中，用记号“◇”和由参照符号“81”所示的单点划线来示出电场缓和层70的PN结深度是4μm的情况，用记号“□”和由参照符号“82”所示的实线来示出电场缓和层70的PN结深度是6μm的情况，用记号“△”和由参照符号“83”所示的虚线来示出电场缓和层70的PN结深度是8μm的情况，用记号“○”和由参照符号“84”所示的双点划线来示出电场缓和层70的PN结深度是12μm的情况。
在该例子中，也与第一实施方式同样地，最佳的热处理是电场缓和层70的PN结深度成为6μm的程度。如果热处理比它更弱、即PN结更浅，则击穿电压变低。另外，如果热处理过强、即PN结过深，则虽然最佳注入量下的击穿电压高，但可得到高击穿电压的注入量的富余变窄。
其原因为，如果热处理弱，则P型注入层群71a～75a以及浅部P型扩散层71b～75b的底部中的电场集中强。另外，如果使热处理过强，则热扩散过于发展，作为本发明的特征的离散的受主离子的分布变得模糊，与非专利文献1以及专利文献1公开那样的VLD构造的RESURF层相近。另外，在PN结深度是6μm时的击穿电压的注入量依赖性中存在凹陷是因浅部P型扩散层71b～75b的宽度只能取由P型注入层群71a～75a的点列数所决定的离散的值而引起的。
在图28中，示出了本发明的第二实施方式、第一实施方式、以及具备以往技术的VLD构造的RESURF层的半导体器件中的注入量的富余。在图28中，纵轴表示击穿电压，横轴表示注入量误差的比值、即注入量误差的绝对值相对可得到最大击穿电压的注入量的比例。
在图28中，用记号“□”和由参照符号“85”所示的实线来示出针对第一实施方式的半导体器件1的仿真结果，用记号“◇”和由参照符号“86”所示的双点划线来示出针对第二实施方式的半导体器件的仿真结果，用记号“△”和由参照符号“87”所示的虚线来示出针对以往技术的半导体器件的仿真结果。从图28可知，在本发明的第二实施方式中，相比于第一实施方式，能够使注入量的富余扩大到约2倍。
在图28的横轴中，关于第二实施方式的半导体器件和具备以往技术的VLD构造的RESURF层的半导体器件，换一种说法也可以称作点开口的面积(以下有时称为“点开口面积”)的误差的比值。如果点开口的尺寸成为亚微米，则制造工序、特别是照相制版工序的偏差所致的点开口面积的误差易于变大。如果使用第二实施方式，则相对以往技术的VLD构造，能够得到2倍以上的点开口面积的富余。
通过第二实施方式可得到比第一实施方式更宽的注入量的富余的理由在于，通过由比较低的浓度的浅部P型扩散层71b～75b围绕比较高的浓度的P型注入层71a～75a，从而在P型注入层71a～75a的底部所产生的电场集中被缓和。另外，在浅部P型扩散层71b～75b的底部所产生的电场集中通过浓度更低的深部P型扩散层71c～75c而被缓和。因此，在第二实施方式中，能够实现比第一实施方式更宽的注入量的富余。
关于电气特性，在第二实施方式的半导体器件2中，存在比较高的浓度的P型注入层71a～75a，并且浅部P型扩散层71b～75b以及深部P型扩散层71c～75c在周向上具有周期性的起伏，所以成为如以下那样。半导体内部最大电场相比于第一实施方式的半导体器件1增加2成程度。最大击穿电压相比于第一实施方式的半导体器件1降低3～4％程度、具体而言降低200V程度。
关于向半导体器件的外部泄漏的电场，第二实施方式的半导体器件2具有与第一实施方式的半导体器件1相同的特征。
如以上那样，根据本实施方式，浅部P型扩散层71b～75b在其厚度方向一方侧的表面部具有比较高的浓度的P型注入层群71a～75a。分别沿着径向或周向、或者径向以及周向，周期性地配置构成P型注入层群71a～75a的P型注入层。
这样在本实施方式中，在浅部P型扩散层71b～75b的厚度方向一方侧的表面部，分别形成沿着径向或周向、或者径向以及周向而周期性地配置比较高的浓度的P型注入层的P型注入层群71a～75a。通过设为这样的结构，能够使浅部P型扩散层71b～75b的厚度方向一方侧的表面部中的P型杂质的浓度分布沿着电场缓和层70的径向或周向、或者径向以及周向而周期性地变化。由此，能够进一步扩大可得到高击穿电压的注入量的富余。
另外，在本实施方式中，浅部P型扩散层71b～75b在其厚度方向一方侧的表面部，具有以与作为活性区域的P基础层12大致相等的浓度含有P型杂质的P型注入层群71a～75a。由此，如后所述，能够将制造工序省略一部分。
另外，在本实施方式的半导体器件的制造方法中，在掩模形成工序中，以如下方式形成抗蚀剂掩模RM2：与形成作为活性区域的P基础层12的区域对应的部分被开口，并且使与电场缓和层70对应的部分的开口部沿着径向或周向、或者径向以及周向而成为周期性的图案。
经由该抗蚀剂掩模RM2进行离子注入，而且进行热处理，从而能够同时形成作为活性区域的P基础层12和电场缓和层70。因此，能够削减制造工序的数量。
<第三实施方式>
图29是示出本发明的第三实施方式中的半导体器件3的结构的剖面图。本实施方式的半导体器件3的结构与第一实施方式的半导体器件1类似，所以对同一结构附加同一参照符号，省略共同的说明。在图29中，与上述图3同样地，将电场缓和层90的部分进行放大而示出。
如图29所示，在本实施方式的半导体器件3中，与第一实施方式的半导体器件1同样地，在含有比较低的浓度(N-)的N型杂质的半导体基板11的厚度方向一方侧的表面部内，形成作为以比较高的浓度含有P型杂质的活性区域的P基础层12。以围绕该P基础层12的方式，形成由多个P型杂质层91、92、93、94、95构成的电场缓和层90。
电场缓和层90具备5个P型杂质层、具体而言第一P型杂质层91、第二P型杂质层92、第三P型杂质层93、第四P型杂质层94以及第五P型杂质层95。
各P型杂质层91～95构成为包括P型杂质的浓度不同的多个P型杂质层、具体而言2种P型杂质层91a～95a、91b～95b。2种P型杂质层91a～95a、91b～95b中的1种是以比较低的浓度含有P型杂质的P型注入层91a～95a。另1种是以比P型注入层91a～95a更低的浓度含有P型杂质的P型扩散层91b～95b。
关于P型注入层91a～95a，在与P型扩散层91b～95b的比较中，相比于P型扩散层91b～95b，P型杂质的浓度更高。因此，在本实施方式中，P型注入层91a～95a相当于高浓度杂质层，P型扩散层91b～95b相当于低浓度杂质层。
P型注入层91a～95a和P型扩散层91b～95b实际上由于P型杂质的浓度连续地变化，所以无法定义边界，但在本实施方式中，为了易于理解而区分考虑。具体而言，将通过离子注入来注入P型杂质而形成的区域设为“P型注入层”，将通过离子注入之后的热处理使P型杂质扩散而形成的区域设为“P型扩散层”，区分考虑。
在径向上，在P基础层12的外侧，第一P型注入层91a相接或者一部分重叠地形成。在本实施方式中，如图29所示，在径向上，在P基础层12的外侧，第一P型注入层91a相接地形成。另外，如图29所示，在第一P型注入层91a的外侧，隔开间隔而形成第二P型注入层92a。在第二P型注入层92a的外侧，隔开间隔而形成第三P型注入层93a。在第三P型注入层93a的外侧，隔开间隔而形成第四P型注入层94a。在第四P型注入层94a的外侧，隔开间隔而形成第五P型注入层95a。
各P型注入层91a～95a被对应的P型扩散层91b～95b所围绕。电场缓和层90构成为包括P型注入层91a～95a和P型扩散层91b～95b。
此处，将电场缓和层90中的第一～第五P型注入层91a～95a的宽度w分别设为w11、w12、w13、w14、w15。另外，将作为相邻的P型注入层91a～95a彼此之间的区域的第二～第五层间区域的宽度s分别设为s12、s13、s14、s15。
在本实施方式中，第二～第四P型注入层92a、93a、94a、95a的宽度w12～w15相等，如果将w0设为固定值，则是w0＝w12＝w13＝w14＝w15。另外，第二～第五层间区域的宽度s12～s15随着朝向径向的外侧而逐渐变宽。即，成为s12<s13<s14<s15。
在本实施方式中，也与上述第一实施方式同样地，除了第一P型注入层91a以外，将作为注入了的区域的P型注入层92a～95a、和作为与其径向的内侧邻接的未注入的区域的层间区域的组称为集合。在本实施方式中，用“u”表示集合宽。
将与集合的集合宽u对应的长度分别设为u2、u3、u4、u5，定义为u2＝s12+w12＝s12+w0、u3＝s13+w13＝s13+w0、u4＝s14+w14＝s14+w0、u5＝s15+w15＝s15+w0。如果设w0、s12是既知的，则u2也成为既知的。
接下来，示出集合宽u3、u4、u5的求解方法。以下，为了避免误解，分别如u(2)、u(3)、u(4)、u(5)那样记载集合宽u2、u3、u4、u5。如果定义为在A＝注入量(cm-2)×w1(μm)、B＝电场缓和层90中希望虚拟的VLD构造的RESURF层的注入量的斜率(cm-2·μm-1)，则u(3)、u(4)、u(5)通过以下的式(1)～式(3)所示的递推式来决定。
[式1]
[式2]
[式3]
第一P型注入层91a以及第一～第五P型扩散层91b、92b、93b、94b、95b的条件分别与第一实施方式的P型注入层21a以及P型扩散层21b、22b、23b、24b、25b相同。
由以下的式(4)所示的在u(k-1)与u(k)之间一般化了的递推式能够应用于具有2以上的任意的集合数的电场缓和层90。
[式4]
通过用这样的方法来决定尺寸，从而关于P型注入层91a～95a的宽度w11～w15，即使在除了与P基础层12邻接的部分即第一P型注入层91a以外都是固定的情况下，也能够虚拟地形成注入量朝向径向的外侧而线性地逐渐减少的VLD构造的RESURF层。
图30以及图31是示出将本发明的第三实施方式的半导体器件3应用于击穿电压4500V等级的Si的纵型PIN二极管时的仿真结果的图形。在图30中，纵轴表示各集合的平均注入量(cm-2)，横轴表示水平方向距离。在图31中，纵轴表示300K下的击穿电压(V)，横轴表示注入量(cm-2)。在图31中，用记号“△”和由参照符号“101”所示的虚线来示出针对上述第一实施方式的半导体器件1的仿真结果，用记号“□”和由参照符号“102”所示的实线来示出针对第三实施方式的半导体器件3的仿真结果。
通过用上述递推式来决定各集合宽，从而能够得到如图30所示各集合的平均注入量相对水平方向距离而逐渐减少的电场缓和层90。
图31是在第三实施方式和第一实施方式中比较了击穿电压的注入量依赖性的图。此处，第三实施方式的集合数与第一实施方式大致相同。从图31可知，在第三实施方式中，相比于第一实施方式，击穿电压的最大值降低2～3％程度、具体而言降低150V程度，但可得到高击穿电压的注入量的富余相等。
如以上那样，根据本实施方式，电场缓和层90具备3个以上的P型注入层91a～95a。这些P型注入层91a～95a中的除了第一P型注入层91a以外的其他P型注入层、即第二～第五P型注入层92a～95a的宽度w12～w15相等。
另外，关于第二～第五P型注入层92a～95a彼此的间隔s13～s15，利用通过提供第一以及第二P型注入层91a、92a彼此的间隔s12而给出二次方程式的解的递推式具体而言利用所述式(4)来求出。换言之，通过使用根据从第一P型注入层91a起的距离来提供与所述式(4)相似的二次方程式的解的递推式，从而能够决定第二～第五P型注入层92a～95a的位置。即，利用根据从第一P型注入层91a起的距离来提供二次方程式的解的递推式，表示第二～第五P型注入层92a～95a的位置。
通过设为这样的结构，即使在第二～第五P型注入层92a～95a的宽度w12～w15相等的情况下，也能够得到与第一实施方式相近的效果。另外，在这样的结构中，通过适当地选择电场缓和层90的形成方法，能够进一步扩大注入量的富余。
<第四实施方式>
图32是示出本发明的第四实施方式中的半导体器件4的结构的俯视图以及剖面图。图32(a)是示出本发明的第四实施方式中的半导体器件4的结构的俯视图，图32(b)是示出本发明的第四实施方式中的半导体器件4的结构的剖面图。
在本实施方式中，也与第一实施方式同样地，说明将本实施方式的半导体器件4应用于PIN二极管时的结构。本实施方式的半导体器件4的结构与第一实施方式的半导体器件1类似，所以对同一结构附加同一参照符号，省略共同的说明。在图32中，将电场缓和层110的部分进行放大而示出。
如图32所示，在包含比较低的浓度(N-)的N型杂质的半导体基板11的厚度方向一方侧的表面部内，形成作为包含比较高的浓度的P型杂质的活性区域的P基础层12。而且，以围绕P基础层12的方式，形成由多个P型注入层111～115构成的电场缓和层110。
电场缓和层110具备5个P型杂质层、具体而言第一P型杂质层111、第二P型杂质层112、第三P型杂质层113、第四P型杂质层114以及第五P型杂质层115。
各P型杂质层111～115具有P型杂质的浓度不同的3种P型杂质层。3种P型杂质层是比较高的浓度的P型注入层111a～115a、比较低的浓度的浅部P型扩散层111b～115b、以及更低浓度的深部P型扩散层111c～115c。
注入层和扩散层实际上由于杂质的浓度连续性地变化，所以无法定义边界，但在本实施方式中，为了易于理解而区分考虑。具体而言，区分为如下来考虑：P型注入层111a～115a，是在与P基础层12相同的离子注入工序中注入而形成的高浓度区域；浅部P型扩散层111b～115b，是虽然通过热处理来扩散而形成但具有与第一实施方式的P型注入层21a～25a相同程度的浓度的区域；以及深部P型扩散层111c～115c，是通过热处理来扩散而形成且浓度比浅部P型扩散层111b～115b低的区域。其中，注入到P型注入层111a～115a的受主离子通过热处理而同心球状地扩展，所以P型注入层111a～115a的表面浓度低于P基础层12。
在径向上，在P基础层12的外侧，第一浅部P型扩散层111b相接或者一部分重叠地形成。在本实施方式中，如图32所示，在径向上，在P基础层12的外侧，第一浅部P型扩散层111b相接地形成。另外，如图32所示，在第一浅部P型扩散层111b的外侧，隔开间隔而形成第二浅部P型扩散层112b。在第二浅部P型扩散层112b的外侧，隔开间隔而形成第三浅部P型扩散层113b。在第三浅部P型扩散层113b的外侧，隔开间隔而形成第四浅部P型扩散层114b。在第四浅部P型扩散层114b的外侧，隔开间隔而形成第五浅部P型扩散层115b。
P型注入层111a～115a相当于局部高浓度区域，浅部P型扩散层111b～115b相当于高浓度杂质层，深部P型扩散层111c～115c相当于低浓度杂质层。
各P型注入层111a～115a形成为点形状，在从半导体基板11的厚度方向一方侧观察时在周向上周期性地配置多个，在各浅部P型扩散层111b～115b内形成了P型注入层群。在以下的说明中，有时将P型注入层111a～115a总称为“P型注入层群111a～115a”，将构成P型注入层群111a～115a的各P型注入层称为“点”。
在本实施方式中，第一P型注入层群111a由在平面方向上按照锯齿配置状周期性地配置了的点形状的P型注入层构成。第一浅部P型扩散层111b包围构成第一P型注入层群111a的各P型注入层，并且被第一深部P型扩散层111c所包围。
第二～第五P型注入层群112a～115a分别由在平面方向上在周向上周期性地配置了的1列的点形状的P型注入层构成。第二～第五浅部P型扩散层112b～115b包围构成对应的P型注入层群112a～115a的P型注入层，并且被对应的深部P型扩散层112c～115c所包围。
电场缓和层110构成为包括第一～第五P型注入层群111a～115a、第一～第五浅部P型扩散层111b～115b、以及第一～第五深部P型扩散层111c～115c。
在相邻的P型注入层群111a～115a彼此之间，形成比点间隔大的间隔。在径向上，在相邻的P型注入层群111a～115a的相互相向的位置处配置的点列例如第一P型注入层群111a的最外侧的点列和构成第二P型注入层群112a的点列维持锯齿配置的关系，各点配置于相互不同的位置。由此，能够沿着周向大致恒定地保持浅部P型扩散层111b～115b彼此的间隔，所以能够防止周向上的局部性的电场集中。
此处，电场缓和层110中的浅部P型扩散层111b～115b的宽度以及浅部P型扩散层111b～115b彼此的间隔分别遵循与第三实施方式的电场缓和层90中的P型注入层91a～95a的宽度以及P型注入层91a～95a彼此的间隔相同的规则。浅部P型扩散层111b～115b的宽度实际上沿着周向而周期性地变动，但此处将宽度最宽的部分和宽度最窄的部分的平均值设为浅部P型扩散层111b～115b的宽度。
在第四实施方式中，第二～第四浅部P型扩散层112b～115b分别由来于由1列的点形状的P型注入层构成的第二～第五P型注入层群112a～115a，所以全部成为相同的宽度。
在上述第二实施方式中，各浅部P型扩散层71b～75b的宽度只能取由对应的P型注入层群71a～75a的点列的数量所决定的离散的值。相对于此，在第四实施方式中，除了与P基础层12的外侧相接的第一浅部P型扩散层111a以外，第二～第五浅部P型扩散层112a～115a的宽度成为通过由1列的点形状的P型注入层构成的P型注入层群所决定的固定的值，所以不存在第二实施方式那样的问题。另外，在第四实施方式中，即使在点开口面积大的情况下，也易于实现高击穿电压。
图33是示出将本发明的第四实施方式的半导体器件4应用于击穿电压4500V等级的Si的纵型PIN二极管时的仿真结果的图形。图33是在第四实施方式和第二实施方式中比较了击穿电压的注入量依赖性的图。在图33中，纵轴表示300K下的击穿电压(V)，横轴表示P基础层12的注入量(cm-2)。
在图33中，用记号“△”和由参照符号“121”所示的虚线来示出针对第二实施方式的半导体器件2的仿真结果，用记号“□”和由参照符号“122”所示的实线来示出针对第四实施方式的半导体器件4的仿真结果。
此处，形成第四实施方式的半导体器件4时的注入掩模的点开口的形状是1μm见方，点开口的周向的周期是5μm，集合数是46个。形成第二实施方式的半导体器件2时的点开口的形状是0.5μm见方，集合数是35个。不论在哪一种情况下，热处理都是PN结深度成为6μm的程度的条件。
根据图33可知，在第四实施方式的半导体器件4中，不存在第二～第五浅部P型扩散层112b～115b的宽度成为离散性这样的问题，所以不存在在第二实施方式的半导体器件2中看到的击穿电压的注入量依赖性的凹陷。另外，第四实施方式的半导体器件4可得到与第二实施方式的半导体器件2等同的击穿电压，而且可得到高击穿电压的注入量的富余宽。
关于第二实施方式的半导体器件2和第四实施方式的半导体器件4中的哪一个更有利，根据P基础层12的注入量以及可形成的点开口的面积而变化。在图33所示的例子中，在从1个点开口注入的受主离子数比1.25×106个少的情况下，第二实施方式的半导体器件2的击穿电压更高。在受主离子数比2×106个多的情况下，第四实施方式的半导体器件4的击穿电压更高。
这样，在从1个点开口注入的受主离子数比较少的情况下，第二实施方式的半导体器件2更有利，在从1个点开口注入的受主离子数比较多的情况下，第四实施方式的半导体器件4更有利。
但是，在注入了的杂质的活性化率低的情况、通过热氧化来吸出受主离子的情况、或者通过蚀刻来消除表面的情况下等，应以最终地在半导体基板11中存在的活性化了的受主离子数来考虑。这在本发明的全部内容中适用。
<第四实施方式的变形例>
图34是示出本发明的第四实施方式的变形例中的半导体器件5的结构的俯视图以及剖面图。图34(a)是示出本发明的第四实施方式的变形例中的半导体器件5的结构的俯视图，图34(b)是示出本发明的第四实施方式的变形例中的半导体器件5的结构的剖面图。在本变形例中，也与第一实施方式同样地，说明将本变形例的半导体器件5应用于PIN二极管时的结构。本变形例的半导体器件5的结构与第一实施方式的半导体器件1类似，所以对同一结构附加同一参照符号，省略共同的说明。在图34中，将电场缓和层130的部分进行放大而示出。
在本变形例中，使构成图32的各P型注入层群111a～115a的点形状的P型注入层在周向上相连，设为宽度细的条纹形状。即，第四实施方式中的由点形状的P型注入层构成的第一P型注入层群111a对应于本变形例中的由条纹形状的P型注入层构成的第一P型注入层群131a。同样地，第四实施方式中的由点形状的P型注入层构成的第二～第五P型注入层群112a、113a、114a、115a分别对应于本变形例中的条纹形状的第二～第五P型注入层132a、133a、134a、135a。
另外，由第一P型注入层群131a、第二～第五P型注入层132a～135a、第一～第五浅部P型扩散层131b～135b、以及第一～第五深部P型扩散层131c～135c构成电场缓和层130。在本实施方式中，并非是点注入，所以在电场缓和层130的杂质浓度以及P型扩散层131b～135b、131c～135c的宽度中，不存在周向的变动。
图35是示出将本发明的第四实施方式的变形例中的半导体器件5应用于击穿电压4500V等级的Si的纵型PIN二极管时的仿真结果的图形。在图35中，纵轴表示300K下的击穿电压(V)，横轴表示P基础层12的注入量(cm-2)。在图35中，示出了将P型注入层的形状设为1μm见方的点形状、1μm宽度的条纹形状、或者0.2μm宽度的条纹形状时的击穿电压的注入量依赖性。
在图35中，用记号“○”和由参照符号“141”所示的虚线来示出将P型注入层设为1μm见方的点形状时的仿真结果。用记号“◇”以及由参照符号“142”所示的双点划线来示出将P型注入层设为1μm宽度的条纹形状时的仿真结果。用记号“□”和由参照符号“143”所示的实线来示出将P型注入层设为0.2μm宽度的条纹形状时的仿真结果。
在图35所示的例子中，在将P型注入层设为1μm见方的点形状的情况下，在周向上以5μm周期配置了点形状的各P型注入层。另外，不论在哪一种情况下，集合数都是46个，热处理是PN结深度成为6μm的程度的条件。
根据图35可知，即使在形成条纹形状的P型注入层131a～135a的情况、换言之使用形成条纹形状的开口(以下有时称为“条纹开口”)的注入掩模来制造半导体器件的情况下，也能够以1×1014cm-2以上的注入量得到良好的击穿电压。另外，根据图35可知，在扩大了条纹开口的宽度的情况下，能够降低最佳注入量，并且在缩小了条纹开口的宽度的情况下，能够增大最佳注入量。即，结合P基础层12的注入量来调整条纹开口的宽度即可。但是，在扩大条纹开口的宽度的情况下，需要使条纹开口的宽度充分小于扩散长度。另外，在最佳的条纹开口的宽度小于注入掩模的分辨率的情况下，需要设成图32所示那样的点开口，减少所注入的受主离子数。
在图35中，将P型注入层131a～135a设为0.2μm宽度的条纹形状时的击穿电压的注入量依赖性与将P型注入层131a～135a设为1μm见方的点形状时的击穿电压的注入量依赖性相近。其原因为，在周向周期5μm的1μm见方的点开口、和周向长度5μm的0.2μm宽度的条纹开口中，所注入的受主离子数相同。但是，在0.2μm宽度的条纹开口的情况下，由于不存在电场缓和层的浓度的周向的变动，所以相比于使用形成了1μm见方的点开口的注入掩模的情况，半导体器件的击穿电压稍高。
此处，应注意如果还包括0.2μm见方的点形状而能够形成0.2μm宽度的开口图案，则第二实施方式中的P型注入层71a～75a也变得易于形成。关于第二实施方式中的P型注入层71a～75a和第四实施方式的变形例中的P型注入层131a～135a中的哪一方更有利，是根据P基础层12的注入量、以及可形成的开口的形状及开口宽度的下限例如注入掩模的分辨率所致的下限等来决定的。
在第二实施方式、第四实施方式及其变形例中，径向上的P型注入层71a～75a、111a～115a、131a～135a的宽度优选设为以半导体基板11的厚度方向一方侧的表面为基准的深部P型扩散层71c～75c、111c～115c、131c～135c的深度的五分之一(1/5)以下。由此，能够进一步扩大可得到高击穿电压的注入量的富余。
在制造这样的结构的半导体器件的情况下，在掩模形成工序中，以如下方式形成注入掩模即可：与形成作为活性区域的P基础层12的区域对应的部分被开口，使径向上的开口部的宽度成为以在热处理工序中应形成的深部P型扩散层71c～75c、111c～115c、131c～135c的半导体基板11的厚度方向一方侧的表面为基准的深度的五分之一(1/5)以下。由此，能够削减制造工序的数量。
<第五实施方式>
在上述第一以及第三实施方式中，通过热处理使受主离子扩散，而形成了电场缓和层13、90，但即使不使用热扩散也能够形成电场缓和层。
使用图36～图40，说明不使用热扩散而形成电场缓和层13的工序。图36是示出使用抗蚀剂掩模RM3来进行了离子注入的状态的剖面图。图37是示出对抗蚀剂掩模RM3各向同性地进行蚀刻而形成了抗蚀剂掩模RM4的状态的剖面图。图38～图40是示出使用抗蚀剂掩模RM4来进行了离子注入的状态的剖面图。
如图36所示，在包含比较低的浓度(N-)的N型杂质的半导体基板11的表面部内形成了包含比较高的浓度的P型杂质的P基础层12之后，在该基板表面上形成比较厚的抗蚀剂掩模RM3，该抗蚀剂掩模RM3具有与第一～第五P型注入层21a、22a、23a、24a、25a的形成区域对应的部分成为开口部的图案。
然后，在第一离子注入工序中，从抗蚀剂掩模RM3的上方，以比较低的能量进行作为P型杂质离子的受主离子的离子注入。
接下来，如图37所示，用氧碳化器(oxygen asher)等仅对抗蚀剂各向同性地进行蚀刻，使由抗蚀剂掩模RM3覆盖的部分衰退。抗蚀剂掩模RM3被蚀刻，成为抗蚀剂掩模RM4。此处，抗蚀剂掩模RM3中的、和第一P型注入层21a与第二P型注入层22a之间对应的部分的抗蚀剂掩模通过蚀刻而消失。
接下来，如图38以及图39所示，在第二离子注入工序中，从抗蚀剂掩模RM4的上方、即厚度方向一方侧，从比较低的能量至比较高的能量改变能量，将受主离子的离子注入进行多次。
在图38以及图39中，从抗蚀剂掩模RM4的上方入射的箭头的长度反映了离子注入的能量的大小。图38示出以比较低的能量进行了离子注入的情况，图39示出以比较高的能量进行了离子注入的情况。
在第二离子注入工序中，例如，在进行了图38所示那样的比较低的能量下的离子注入之后，进行图39所示那样的比较高的能量下的离子注入。通过比较低的能量下的离子注入，形成第一～第五P型扩散层21b～25b中的与直至与第一～第五P型注入层21a～25a相同的深度为止的部分相当的第一～第五P型注入层21c～25c。在第二离子注入工序中，不限于以上的步骤，而也可以在进行了比较高的能量下的离子注入之后，进行比较低的能量下的离子注入。
此处，使第一离子注入工序的注入量与第二离子注入工序的注入量之和成为由半导体材料所决定的RESURF条件的1.5倍以上且3.5倍以下。由此，如图39所示，形成围绕P型注入层21a、22a、23a、24a、25a的P型扩散层21b、22b、23b、24b、25b。
如果使用这样的制造工序，则即使在SiC那样的热扩散长度非常短的半导体中，也能够形成本发明的电场缓和层。
另外，如图40所示，在第二离子注入工序中，也可以仅在比较高的能量下进行受主离子的离子注入，形成仅保护P型注入层21a、22a、23a、24a、25a的底面那样的嵌入式P型注入层21d、22d、23d、24d、25d。由此，能够省略制造工序的一部分。
此时，嵌入式P型注入层21d、22d、23d、24d、25d在P型注入层21a、22a、23a、24a、25a的底面附近具有最大受主浓度。即，关于嵌入式P型注入层21d～25d，在从半导体基板11的厚度方向一方侧的表面起的位置与P型注入层21a～25a的底面大致相等的位置处，P型杂质的浓度成为最大。通过设为这样的结构，即使如上所述省略制造工序的一部分，也能够实现具有比较高的击穿电压的半导体器件。此处，嵌入式P型注入层相当于低浓度杂质层。
如以上那样，在本实施方式中，在离子注入工序与热处理工序之间具备蚀刻工序和第二离子注入工序。在第二离子注入工序中，以比在第一离子注入工序中离子注入P型杂质时的注入能量还高的注入能量，来离子注入P型杂质。由此，在如碳化硅(SiC)那样使用扩散长度比较短的宽带隙半导体的情况下，也能够实现具有比较高的击穿电压的半导体器件。
在以上说明的第一～第五实施方式中，说明了将半导体基板以及各杂质层的导电类型确定为P型或者N型的半导体器件，但即使这些导电类型全部相反，也可得到同样的效果。
另外，以上所示的注入量以及受主离子数是以活性化率为100％并且在离子注入之后的制造工序中不消失的情形作为前提的值。因此，在活性化率低的情况、通过热氧化来吸出受主离子的情况、或者通过蚀刻而消除表面的情况下等，应根据最终地在半导体基板中存在的活性化了的受主离子数来调节注入量。
另外，在半导体与氧化膜等绝缘膜的界面中、根据情况是在半导体与聚酰亚胺膜等钝化膜的界面中，存在固定电荷例如界面电荷。在相对于注入量无法忽略该固定电荷的情况下，也应调节注入量。
另外，在第一～第五实施方式中，图示为P基础层12比电场缓和层13、70、90、110、130更深，但P基础层12也可以比电场缓和层13、70、90、110、130更浅。
另外，在第一～第四实施方式中，叙述为以比较低的能量注入受主离子，但如果受主离子由于注入掩模而被完全阻止，则注入能量也可以高。在以比较高的能量进行注入的情况下，P型扩散层向P型注入层的上下左右扩展。
另外，在第一、第三以及第五实施方式中，未将电场缓和层13、90的受主离子注入到成为P基础层12的活性区域，但也可以将注入掩模的开口扩大至活性区域，将电场缓和层13、90的受主离子注入到活性区域。
例如，也可以如图41所示的PIN二极管6那样，在P基础层12的形成区域中扩大注入掩模的开口而注入电场缓和层150的受主离子，省略P基础层12。图41是示出半导体器件的其他例子的剖面图。
在图41所示的半导体器件6中，活性区域由作为含有P型杂质的P型杂质层的第一P型注入层151a构成。即，活性区域由构成电场缓和层150的第一P型注入层151a的一部分构成。换言之，构成活性区域的P型杂质层与构成电场缓和层150的第一P型注入层151a一体地形成。
因此，构成活性区域的P型杂质层的厚度方向上的P型杂质的浓度分布与构成电场缓和层150的高浓度杂质层所处的部位、即第一P型注入层151a中的构成电场缓和层150的部分的厚度方向上的P型杂质的浓度分布相同。
通过设为这样的结构，能够将活性区域的形成工序省略一部分，实现具有比较高的击穿电压的半导体器件6。
此处，电场缓和层150的注入量是RESURF条件的1.5倍以上，所以即使省略P基础层，在通常的使用条件下P型杂质层也不会完全耗尽化，不发生向阳极电极15的穿通。另外，在这样的结构中，为了降低与阳极电极15的接触电阻，也可以另行在与阳极电极15接触的部位，比较浅地形成以比较高的浓度含有P型杂质的P型杂质层。
另外，在第一～第五实施方式中，将应用本发明的器件设为PIN二极管，但将本发明用作MOSFET、IGBT、BJT(Bipolar Junction Transistor，双极晶体管)等晶体管、或者晶闸管这样的各种器件的终端构造，也可得到同样的效果。
另外，在第一、第三以及第五实施方式中，也可以如图42所示的半导体器件7那样，将在作为肖特基电极的阳极电极15与半导体基板11的界面中存在的肖特基势垒155作为活性区域，而设为肖特基势垒二极管。图42是示出半导体器件的其他例子的剖面图。
如图42所示，活性区域也可以由半导体基板11的厚度方向一方侧的表面部中的、与作为肖特基电极的阳极电极15形成肖特基结的区域即作为肖特基区域的肖特基势垒155构成。由该肖特基势垒155和肖特基电极15构成作为肖特基势垒二极管的半导体器件7。由此，作为半导体器件7，能够实现具有比较高的击穿电压的肖特基势垒二极管。
如上所述将在肖特基电极15与半导体基板11的界面中存在的肖特基势垒155设为活性区域的情况下，也可以与电场缓和层同时向活性区域的一部分也进行离子注入，将半导体器件7设为JBS(Junction Barrier Schottky，结势垒肖特基)二极管、MPS(Merged PINSchottky，混合PIN肖特基)二极管。
另外，在第一～第五实施方式中，将击穿电压等级在额定电压下设为4500V，但本发明能够应用于任意的击穿电压等级。
另外，半导体基板11的材料不限于硅，也可以是具有比较宽的能带隙的宽能带隙半导体。作为宽能带隙半导体，也可以使用例如碳化硅(SiC)、氮化镓(GaN)系材料、或者金刚石。
最佳的电场缓和层的注入量主要由所使用的半导体材料的介电常数和绝缘破坏电场来决定。另一方面，最佳的电场缓和层的宽度主要由半导体材料的绝缘破坏电场和所必要的击穿电压来决定，但根据本发明，能够有效地降低半导体内部的电场，所以能够比以往减小终端构造的宽度。
另外，由宽能带隙半导体构成的开关元件以及二极管元件具有高耐压性，容许电流密度也高，所以相比于硅能够小型化。通过使用这些小型化了的开关元件以及二极管元件，能够使装入了这些元件的半导体器件模块小型化。
另外，耐热性也高，所以还能够实现散热器的散热片的小型化、以及并非基于水冷而基于气冷的冷却，能够使半导体器件模块进一步小型化。
另外，关于在注入中使用的杂质，只要是硼(B)、氮(N)、铝(Al)、磷(P)、砷(As)、铟(In)等与半导体材料的原子进行置换而活性化的元素，就可以是任意的元素。但是，在通过热扩散来形成电场缓和层的情况下，优选扩散长度比较大、并且扩散的控制性高的元素。
最后，具体说明应用了本发明时的终端构造的宽度。根据本发明，能够使径向上的电场缓和层13、70、90、110、130、150的宽度小于半导体基板11的厚度的2倍。
此处，“半导体基板的厚度”是指，在如本实施方式那样作为半导体基板11而使用由半导体材料构成的半导体基板自身、例如包含比较低的浓度的N型杂质的半导体基板的情况下，是半导体基板自身的厚度。作为半导体基板11，也可以使用由支撑基板、以及在支撑基板上形成了的半导体材料的外延膜例如包含比较低的浓度的N型杂质的外延膜所构成的基板。在该情况下，将外延膜的厚度称为“半导体基板的厚度”。
以下，有时将规定“半导体基板的厚度”的部分称为“漂移层”。即，在作为半导体基板11而使用了半导体基板自身的情况下，将半导体基板11自身称为“漂移层”。在作为半导体基板11而使用了由支撑基板和在支撑基板上形成了的半导体材料的外延膜所构成的基板的情况下，将外延膜称为“漂移层”。
电场缓和层13、70、90、110、130、150的宽度的下限依赖于漂移层、即半导体基板或者外延膜的杂质浓度、保证半导体器件的动作的最低温度、以及制造偏差，是作为“半导体基板的厚度”的漂移层的厚度的1.5倍程度。
例如，在Si的情况下，关于漂移层的厚度(单位：μm)，需要额定电压(单位：V)的0.1倍程度。即，在Si的情况下，根据本发明，能够将电场缓和层的宽度(单位：μm)设为额定电压(单位：V)的大致0.15倍～0.2倍。
图43是示出额定电压与电场缓和层的宽度的关系的图形。在图43中，纵轴表示电场缓和层的宽度，横轴表示额定电压(V)。在图43中，示出了在将本发明的第一实施方式的半导体器件1应用于各额定电压的Si的纵型PIN二极管时在室温下可得到额定电压的1.2倍的击穿电压的电场缓和层的宽度。
在图43中，用由参照符号“161”所示的虚线来示出将电场缓和层的宽度设为漂移层的厚度(以下称为“漂移层厚”)的1.5倍的情况，用由参照符号“162”所示的双点划线来示出将电场缓和层的宽度设为漂移层厚的2.0倍的情况。在图43中，电场缓和层的宽度处于漂移层厚的1.5倍～2倍之间。另外，在本发明的其他实施方式中，也能够将电场缓和层的宽度设为与第一实施方式相同的程度。
如以上那样，在本发明中，在电场缓和层13、70、90、110、130、150的宽度是作为半导体基板11的厚度的漂移层厚的2倍以下、更详细而言是漂移层厚的1.5倍以上且2倍以下的范围中，如图43所示能够实现比较高的击穿电压。通过电场缓和层13、70、90、110、130、150的宽度是漂移层厚的2倍以下，能够避免半导体器件的大型化。即，无需使半导体器件大型化而能够实现比较高的击穿电压。
另外，击穿电压越高，越需要增加漂移层厚，并且降低漂移层的杂质浓度。如果降低漂移层的杂质浓度，则耗尽层易于在漂移层中延伸。因此，为了防止耗尽层达到阻挡层14而使泄漏电流显著增加的现象、即向阻挡层14的穿通，优选与额定电压成比例地扩大从电场缓和层13、70、90、110、130、150至阻挡层14为止的相隔距离。例如，如果将从电场缓和层13、70、90、110、130、150至阻挡层14为止的相隔距离设为与漂移层厚相同，则能够充分地防止向阻挡层14的穿通。
但是，关于从电场缓和层13、70、90、110、130、150至阻挡层14为止的相隔距离，如果除去对于穿通的担忧，则不会对击穿电压造成大的影响，所以优选尽可能短。
因此，为了积极地抑制向阻挡层14的穿通，也可以如图44所示，设置与阻挡层14相同电位、即与阴极电极17相同电位的场板172。图44是示出本发明的半导体器件的其他例子的剖面图。在图44所示的半导体器件8中，使用与阳极电极175相同的布线层来形成了与阻挡层14相同电位的场板172。场板172的前端隔着绝缘膜171而与半导体基板11相向。
这样比电场缓和层13在径向的更外侧，作为具有与半导体基板11的厚度方向另一方侧的表面相同的电位的金属布线层而设置场板172，在作为金属布线层的场板172与半导体基板11的厚度方向一方侧的表面部之间，作为绝缘层而存在绝缘膜171，从而能够缩短从电场缓和层13至阻挡层14为止的相隔距离。例如，即使将从电场缓和层13至阻挡层14为止的相隔距离设为作为漂移层厚的半导体基板11的厚度的一半，也能够充分地防止向阻挡层14的穿通。
在该情况下，也优选与额定电压成比例地扩大从电场缓和层13至场板172的端部为止的相隔距离、以及从电场缓和层13至阻挡层14为止的相隔距离。但是，关于用于作为从电场缓和层13至阻挡层14为止的相隔距离而求出适当的值的比例系数，相比于未设置场板172的情况，变得更小。
本发明能够在本发明的范围内自由地组合各实施方式。另外，能够适当地变更或者省略各实施方式的任意的构成要素。
虽然详细说明了本发明，但上述说明在所有方面仅为例示，本发明不限于此。未例示的无数的变形例应被理解为不脱离本发明的范围而能够想到。

Claims (19)

1.一种半导体器件，其特征在于，具备：
第一导电类型的半导体基板；
第二导电类型的活性区域，在所述半导体基板的厚度方向一方侧的表面部内，从所述半导体基板的外周缘部隔离地形成；以及
电场缓和层，在所述半导体基板的厚度方向一方侧的表面部内，从所述活性区域的外周缘部朝向所述半导体基板的外周缘部，以围绕所述活性区域的方式环状地形成，
所述电场缓和层具备：
多个高浓度杂质层，相互隔开间隔，以围绕所述活性区域的方式形成，并含有第二导电类型的杂质；以及
多个低浓度杂质层，以围绕各所述高浓度杂质层的方式形成，以比所述高浓度杂质层低的浓度含有所述第二导电类型的杂质，
所述高浓度杂质层之中的在所述电场缓和层的径向上形成于最内侧的最内侧高浓度杂质层与所述活性区域相接或者一部分重叠地形成，
围绕所述最内侧高浓度杂质层的所述低浓度杂质层与围绕比所述最内侧高浓度杂质层形成于所述径向的更外侧的其他所述高浓度杂质层的所述低浓度杂质层中的至少一个相连而形成，
所述高浓度杂质层彼此的间隔随着从所述活性区域朝向所述半导体基板的外周缘部而变大。
2.根据权利要求1所述的半导体器件，其特征在于，
围绕所述高浓度杂质层之中的至少在所述电场缓和层的径向上形成于最外侧的最外侧高浓度杂质层的所述低浓度杂质层是从围绕在所述径向上比所述最外侧高浓度杂质层更靠内侧1层形成的所述高浓度杂质层的所述低浓度杂质层隔开间隔而形成的。
3.根据权利要求1或者2所述的半导体器件，其特征在于，
所述高浓度杂质层形成为使相邻的所述高浓度杂质层彼此之间的层间区域的宽度、与在所述径向的外侧和该层间区域相接的所述高浓度杂质层的宽度之和成为预定的值。
4.根据权利要求1或者2所述的半导体器件，其特征在于，
所述高浓度杂质层彼此的间隔随着从所述活性区域朝向所述半导体基板的外周缘部而以等差数列方式变大。
5.根据权利要求1或者2所述的半导体器件，其特征在于，
所述电场缓和层具备包括所述最内侧高浓度杂质层在内的3个以上的所述高浓度杂质层，
在所述高浓度杂质层之中，除了所述最内侧高浓度杂质层以外的其他高浓度杂质层的宽度相等，
除了所述最内侧高浓度杂质层以外的其他高浓度杂质层的位置是通过基于从所述最内侧高浓度杂质层起的距离而提供二次方程式的解的递推式来表示的。
6.根据权利要求1或者2所述的半导体器件，其特征在于，
所述半导体基板的厚度方向一方侧的表面中的各所述高浓度杂质层的所述第二导电类型的杂质的面密度、与在所述半导体基板的厚度方向上围绕该高浓度杂质层的所述低浓度杂质层的所述第二导电类型的杂质的面密度之和，是作为针对构成所述半导体基板的每个半导体材料预先求出的降低表面电场构造的所述第二导电类型的杂质的面密度的最佳值的降低表面电场条件的1.5倍以上且3.5倍以下。
7.根据权利要求1或者2所述的半导体器件，其特征在于，
在所述低浓度杂质层中，在从所述半导体基板的厚度方向一方侧的表面起的位置与所述高浓度杂质层的底面相等的位置处，所述第二导电类型的杂质的浓度成为最大。
8.根据权利要求1或者2所述的半导体器件，其特征在于，
所述活性区域由含有所述第二导电类型的杂质的第二导电类型杂质层构成，
所述第二导电类型杂质层的厚度方向上的所述第二导电类型的杂质的浓度分布与所述高浓度杂质层所处的部位的厚度方向上的所述第二导电类型的杂质的浓度分布相同。
9.根据权利要求1或者2所述的半导体器件，其特征在于，
在所述高浓度杂质层中，其厚度方向一方侧的表面部中的所述第二导电类型的杂质的浓度分布沿着所述电场缓和层的径向或周向、或者径向以及周向而周期性地变化。
10.根据权利要求1或者2所述的半导体器件，其特征在于，
在所述高浓度杂质层中，在其厚度方向一方侧的表面部具有以与所述活性区域相等的浓度含有所述第二导电类型的杂质的局部高浓度区域。
11.根据权利要求10所述的半导体器件，其特征在于，
所述径向上的所述局部高浓度区域的宽度是以所述半导体基板的厚度方向一方侧的表面为基准的所述低浓度杂质层的深度的五分之一(1/5)以下。
12.根据权利要求1或者2所述的半导体器件，其特征在于，
所述径向上的所述电场缓和层的宽度是所述半导体基板的厚度的2倍以下。
13.根据权利要求1或者2所述的半导体器件，其特征在于，具备：
金属布线层，比所述电场缓和层设置于所述径向的更外侧，具有与所述半导体基板的厚度方向另一方侧的表面相同的电位；以及
绝缘层，介于所述金属布线层与所述半导体基板的厚度方向一方侧的表面部之间。
14.根据权利要求1或者2所述的半导体器件，其特征在于，
具备肖特基电极，该肖特基电极设置于所述半导体基板的厚度方向一方侧的表面部，
所述活性区域由所述半导体基板的厚度方向一方侧的表面部之中的与所述肖特基电极形成肖特基结的肖特基区域构成，
所述肖特基电极和所述肖特基区域构成肖特基势垒二极管。
15.根据权利要求1或者2所述的半导体器件，其特征在于，
所述半导体基板由宽能带隙半导体构成。
16.一种半导体器件的制造方法，该半导体器件具备：第一导电类型的半导体基板；第二导电类型的活性区域，在所述半导体基板的厚度方向一方侧的表面部，从所述半导体基板的外周缘部隔离地形成；以及电场缓和层，从所述活性区域的外周缘部朝向所述半导体基板的外周缘部，以围绕所述活性区域的方式环状地形成，
所述半导体器件的制造方法的特征在于，具备：
掩模形成工序，在所述半导体基板的厚度方向一方侧的表面部上，形成注入掩模，在该注入掩模中在径向上相互隔开间隔而形成了围绕与形成所述活性区域的区域对应的部分的多个开口部；
离子注入工序，经由所述注入掩模向所述半导体基板离子注入所述第二导电类型的杂质，从而形成高浓度杂质层；以及
热处理工序，通过对离子注入了所述第二导电类型的杂质的所述半导体基板进行热处理，形成围绕所述高浓度杂质层的低浓度杂质层，
在所述掩模形成工序中，以使所述径向上的所述开口部彼此的间隔随着从与形成所述活性区域的区域对应的部分朝向与所述半导体基板的外周缘部对应的部分而变大的方式，形成所述注入掩模，
在结束了所述热处理工序的时间点，所述高浓度杂质层之中的在所述电场缓和层的径向上形成于最内侧的最内侧高浓度杂质层与所述活性区域相接或者一部分重叠地形成，
围绕所述最内侧高浓度杂质层的所述低浓度杂质层与围绕比所述最内侧高浓度杂质层形成于所述径向的更外侧的其他所述高浓度杂质层的所述低浓度杂质层中的至少一个相连而形成。
17.根据权利要求16所述的半导体器件的制造方法，其特征在于，
在所述掩模形成工序中，以如下方式形成所述注入掩模：与形成所述活性区域的区域对应的部分被开口，使所述开口部沿着所述径向或周向、或者所述径向以及周向成为周期性的图案。
18.根据权利要求16或者17所述的半导体器件的制造方法，其特征在于，
在所述掩模形成工序中，以如下方式形成所述注入掩模：与形成所述活性区域的区域对应的部分被开口，使所述径向上的所述开口部的宽度成为在所述热处理工序中应形成的所述低浓度杂质层的以所述半导体基板的厚度方向一方侧的表面为基准的深度的五分之一(1/5)以下。
19.根据权利要求16或者17所述的半导体器件的制造方法，其特征在于，
在所述离子注入工序与所述热处理工序之间具备：
蚀刻工序，对所述注入掩模选择性地以各向同性方式进行蚀刻；以及
第二离子注入工序，经由所蚀刻的所述注入掩模，向所述半导体基板离子注入所述第二导电类型的杂质，
在所述第二离子注入工序中，以比在所述离子注入工序中离子注入所述第二导电类型的杂质时的注入能量高的注入能量，离子注入所述第二导电类型的杂质。
CN201380052950.2A 2012-10-11 2013-05-01 半导体器件及其制造方法 Active CN104756258B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012-225784 2012-10-11
JP2012225784 2012-10-11
PCT/JP2013/062691 WO2014057700A1 (ja) 2012-10-11 2013-05-01 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN104756258A CN104756258A (zh) 2015-07-01
CN104756258B true CN104756258B (zh) 2017-07-18

Family

ID=50477178

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380052950.2A Active CN104756258B (zh) 2012-10-11 2013-05-01 半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US9508792B2 (zh)
JP (1) JP5784242B2 (zh)
CN (1) CN104756258B (zh)
DE (1) DE112013004981B4 (zh)
WO (1) WO2014057700A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6200864B2 (ja) * 2014-07-24 2017-09-20 株式会社日立製作所 高耐圧半導体装置
CN106796961B (zh) * 2014-11-05 2020-06-19 新电元工业株式会社 半导体元件
WO2016194216A1 (ja) * 2015-06-05 2016-12-08 株式会社日立製作所 半導体装置およびその製造方法、並びにパワーモジュール
CN105826399A (zh) * 2016-05-25 2016-08-03 上海安微电子有限公司 一种多混合结构的软快恢复二极管及其制备方法
JP6649198B2 (ja) * 2016-07-14 2020-02-19 トヨタ自動車株式会社 半導体装置とその製造方法
US10002920B1 (en) * 2016-12-14 2018-06-19 General Electric Company System and method for edge termination of super-junction (SJ) devices
TWI609486B (zh) * 2016-12-30 2017-12-21 新唐科技股份有限公司 高壓半導體裝置
TWI609487B (zh) 2016-12-30 2017-12-21 新唐科技股份有限公司 半導體裝置
US11101345B2 (en) * 2017-05-08 2021-08-24 Rohm Co., Ltd. Semiconductor device
CN107359117B (zh) * 2017-07-13 2020-03-27 深圳市金誉半导体有限公司 高压快恢复pin二极管及其制造方法
JP2019054170A (ja) 2017-09-15 2019-04-04 株式会社東芝 半導体装置
TWI634658B (zh) 2017-12-29 2018-09-01 新唐科技股份有限公司 半導體裝置
WO2020031971A1 (ja) * 2018-08-07 2020-02-13 ローム株式会社 ＳｉＣ半導体装置
JP7061948B2 (ja) 2018-10-23 2022-05-02 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
FR3091622B1 (fr) 2019-01-09 2021-09-17 Soitec Silicon On Insulator Structure semi-conductrice optoélectronique comprenant une couche d’injection de type p à base d’InGaN
CN110212023B (zh) * 2019-05-29 2020-10-09 西安电子科技大学 一种能够减小反向漏电流的结型势垒肖特基二极管
CN113299732A (zh) * 2020-02-24 2021-08-24 珠海格力电器股份有限公司 半导体器件、芯片、设备和制造方法
TWI743818B (zh) 2020-06-02 2021-10-21 台灣半導體股份有限公司 具有多保護環結構之蕭特基二極體
CN112382653B (zh) * 2020-07-13 2024-02-23 电子科技大学 横向变掺杂终端结构及设计方法和制备方法
JP2023184011A (ja) * 2022-06-17 2023-12-28 株式会社 日立パワーデバイス 半導体装置の製造方法および半導体装置
CN118198106A (zh) * 2024-05-17 2024-06-14 上海超致半导体科技有限公司 一种碳化硅终端结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231965A (ja) * 2001-02-01 2002-08-16 Hitachi Ltd 半導体装置
JP2007324428A (ja) * 2006-06-02 2007-12-13 Toyota Motor Corp 半導体装置
WO2012049872A1 (ja) * 2010-10-15 2012-04-19 三菱電機株式会社 半導体装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2131603B (en) * 1982-12-03 1985-12-18 Philips Electronic Associated Semiconductor devices
EP0176778B1 (de) 1984-09-28 1991-01-16 Siemens Aktiengesellschaft Verfahren zum Herstellen eines pn-Übergangs mit hoher Durchbruchsspannung
JPH01270346A (ja) 1988-04-22 1989-10-27 Fuji Electric Co Ltd 半導体装置
JPH07249737A (ja) 1994-03-11 1995-09-26 Mitsubishi Electric Corp プレーナ型半導体装置およびその製造方法
JP3997551B2 (ja) 1995-12-08 2007-10-24 株式会社日立製作所 プレーナ型半導体装置
US6002159A (en) 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
JP2002270857A (ja) * 2001-03-07 2002-09-20 Toshiba Corp 半導体装置および電力変換装置
JP3708057B2 (ja) 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
JP2003197898A (ja) 2001-12-25 2003-07-11 Shindengen Electric Mfg Co Ltd プレーナ型半導体装置
JP2003347547A (ja) * 2002-05-27 2003-12-05 Mitsubishi Electric Corp 電力用半導体装置及びその製造方法
US6841825B2 (en) * 2002-06-05 2005-01-11 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
JP2006156637A (ja) 2004-11-29 2006-06-15 Shindengen Electric Mfg Co Ltd ダイオードおよびブリッジダイオード
JP2007096006A (ja) 2005-09-29 2007-04-12 Nippon Inter Electronics Corp ガードリングの製造方法および半導体装置
JP2008277353A (ja) 2007-04-25 2008-11-13 Matsushita Electric Ind Co Ltd 半導体装置
JP4600936B2 (ja) * 2007-06-20 2010-12-22 三菱電機株式会社 半導体装置およびその製造方法
EP2341528A1 (en) 2010-01-05 2011-07-06 ABB Technology AG Power Semiconductor Device and its manufacturing method
JP5601849B2 (ja) 2010-02-09 2014-10-08 三菱電機株式会社 炭化珪素半導体装置の製造方法
CN104221151B (zh) 2012-03-16 2017-02-22 三菱电机株式会社 半导体装置及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231965A (ja) * 2001-02-01 2002-08-16 Hitachi Ltd 半導体装置
JP2007324428A (ja) * 2006-06-02 2007-12-13 Toyota Motor Corp 半導体装置
WO2012049872A1 (ja) * 2010-10-15 2012-04-19 三菱電機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
DE112013004981T5 (de) 2015-08-13
CN104756258A (zh) 2015-07-01
JPWO2014057700A1 (ja) 2016-09-05
DE112013004981B4 (de) 2024-05-29
JP5784242B2 (ja) 2015-09-24
WO2014057700A1 (ja) 2014-04-17
US9508792B2 (en) 2016-11-29
US20150221721A1 (en) 2015-08-06

Similar Documents

Publication Publication Date Title
CN104756258B (zh) 半导体器件及其制造方法
JP7182594B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
CN105190852B (zh) 改进的vjfet器件
US7759733B2 (en) Power semiconductor device and method for producing the same
JP5554415B2 (ja) 半導体装置およびその製造方法
CN103443907B (zh) 包括具有重叠掺杂区的肖特基二极管的半导体器件及其制造方法
KR20140023942A (ko) 우묵한 종단 구조 및 우묵한 종단 구조를 포함하는 전자 장치를 제조하는 방법
JP2010045363A (ja) 電力半導体デバイスのためのメサ終端構造とメサ終端構造をもつ電力半導体デバイスを形成するための方法
JP2011029233A (ja) 電力用半導体素子およびその製造方法
CN104704635A (zh) 半导体装置及其制造方法
JP2003273355A (ja) 半導体素子およびその製造方法
JP5800095B2 (ja) 半導体装置
JP2007116190A (ja) 半導体素子およびその製造方法
JP2011096757A (ja) 炭化珪素半導体装置
CN104508826A (zh) 自适应电荷平衡的边缘终端
US20150069414A1 (en) Semiconductor device and method for manufacturing the same
JP2003101022A (ja) 電力用半導体素子
JP4867131B2 (ja) 半導体装置およびその製造方法
US9761706B2 (en) SiC trench transistor and method for its manufacture
JP7293750B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
IT202000018130A1 (it) Diodo in carburo di silicio con ridotta caduta di tensione, e relativo procedimento di fabbricazione
CN107819025A (zh) 半导体装置和半导体装置的制造方法
KR101438620B1 (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
JP2019021788A (ja) 半導体装置および半導体装置の製造方法
JP7098906B2 (ja) ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant