JPH01270346A - 半導体装置 - Google Patents
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- JPH01270346A JPH01270346A JP9947788A JP9947788A JPH01270346A JP H01270346 A JPH01270346 A JP H01270346A JP 9947788 A JP9947788 A JP 9947788A JP 9947788 A JP9947788 A JP 9947788A JP H01270346 A JPH01270346 A JP H01270346A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ブレーナ型ダイオードあるいはトランジスタ
などのように半導体基板の主表面にＰＮ接合が露出して
いる半導体装置に関する。
などのように半導体基板の主表面にＰＮ接合が露出して
いる半導体装置に関する。
プレーナ型半導体装置のＰＮ接合にかける逆電圧に対す
る耐圧を向上させるには、従来はガードリング方式が主
に使われていた。第２図はガードリング方式のダイオー
ドの断面構造を示し、ｎ形シリコン基板ｌに上面よりの
不純物の選択拡散によりｐ″領域２を形成し、その間に
生ずるＰＮ接合１２の上面への露出部を囲んで複数（こ
の場合は三つ）の環状の２０層３１，３２．３３を設け
たものである。さらに下面全面および上面の周縁部にそ
れぞれｎ゛層４よびｎ０バッファ層４１が形成されてお
り、ｐ゛ガードリング層３１，３２．３３およびｎ゛バ
フファ層４１の上を含めて通常５ｉｏｘよりなるバンジ
ベーシッン膜５で覆われている。この半導体装置の図示
しないがｎ゛層４接触する電極とｐ゛層２接触する電極
との間にｎ゛層側正とする電圧を印加するとｐ゛層２ｎ
−基板１の間のＰＮ接合に対する逆方向電圧となりｎ−
３３域１間に空乏層が拡がる。この逆方向電圧が増大す
るとガードリング２０層とｎ−８１域１の間のＰＮ接合
１３から空乏層が伸び始め、両ＰＮ接合１２．１３の間
では各接合からの電界の向きが逆になる。さらに印加電
圧の増大に伴って各ガードリング層間で同じ現象が起き
、局部的な電界集中が緩和されて逆耐圧が向上する。
る耐圧を向上させるには、従来はガードリング方式が主
に使われていた。第２図はガードリング方式のダイオー
ドの断面構造を示し、ｎ形シリコン基板ｌに上面よりの
不純物の選択拡散によりｐ″領域２を形成し、その間に
生ずるＰＮ接合１２の上面への露出部を囲んで複数（こ
の場合は三つ）の環状の２０層３１，３２．３３を設け
たものである。さらに下面全面および上面の周縁部にそ
れぞれｎ゛層４よびｎ０バッファ層４１が形成されてお
り、ｐ゛ガードリング層３１，３２．３３およびｎ゛バ
フファ層４１の上を含めて通常５ｉｏｘよりなるバンジ
ベーシッン膜５で覆われている。この半導体装置の図示
しないがｎ゛層４接触する電極とｐ゛層２接触する電極
との間にｎ゛層側正とする電圧を印加するとｐ゛層２ｎ
−基板１の間のＰＮ接合に対する逆方向電圧となりｎ−
３３域１間に空乏層が拡がる。この逆方向電圧が増大す
るとガードリング２０層とｎ−８１域１の間のＰＮ接合
１３から空乏層が伸び始め、両ＰＮ接合１２．１３の間
では各接合からの電界の向きが逆になる。さらに印加電
圧の増大に伴って各ガードリング層間で同じ現象が起き
、局部的な電界集中が緩和されて逆耐圧が向上する。
しかし、このようなガードリング方式採用の場合、ガー
ドリングの数、リング間間隔等の設計が容易でな（、最
適値が得にくい、さらに接合およびパンシベーションの
ための３１０．膜の膜質により理論値の逆耐圧が得られ
ないことが多いのが実情である。第２図に示した構造の
ダイオードで現在のところ達成されている逆耐圧はせい
ぜい２０００ Ｖまでである。
ドリングの数、リング間間隔等の設計が容易でな（、最
適値が得にくい、さらに接合およびパンシベーションの
ための３１０．膜の膜質により理論値の逆耐圧が得られ
ないことが多いのが実情である。第２図に示した構造の
ダイオードで現在のところ達成されている逆耐圧はせい
ぜい２０００ Ｖまでである。
本発明の！ｉ！ｆｆは、上述した欠点を除去しプレーナ
型のように主表面に露出しているＰＮ接合の逆耐圧をガ
ードリング方式による場合より高め、例えば４０００
Ｖ以上の逆耐圧をもつダイオードのような半導体装置を
提供することにある。
型のように主表面に露出しているＰＮ接合の逆耐圧をガ
ードリング方式による場合より高め、例えば４０００
Ｖ以上の逆耐圧をもつダイオードのような半導体装置を
提供することにある。
〔課題を解決するための手段〕
上記課題の解決のために、本発明は、第一導電形の半導
体層中に第二導電形の領域を有し、その領域の縁部が前
記半導体層の主表面に露出して電極に接触する半導体装
置において、そのＰＮ接合を囲んで中心部の深さが前記
第二導電形の領域の深さよりその領域から遠ざかるにつ
れて次第に浅くなる複数の第二導電形の環状層を、主表
面での縁部が前記第二導電形の領域あるいは隣接環状層
の縁部と重なるように設けてなるものとする。
体層中に第二導電形の領域を有し、その領域の縁部が前
記半導体層の主表面に露出して電極に接触する半導体装
置において、そのＰＮ接合を囲んで中心部の深さが前記
第二導電形の領域の深さよりその領域から遠ざかるにつ
れて次第に浅くなる複数の第二導電形の環状層を、主表
面での縁部が前記第二導電形の領域あるいは隣接環状層
の縁部と重なるように設けてなるものとする。
半導体基板のような第一導電形の層の主表面に露出する
ＰＮ接合を形成する第二導電形の領域の次第に浅くなる
第二導電形の環状層が囲み、しかも表面では第二導電形
の領域が連続しているので空乏層は最外周の環状層の下
部までなだらかに伸び、電界集中が避けられる。またＰ
Ｎ接合の主表面の露出部は最外周の環状層と第一導電形
の層との間にのみ存在するので耐圧がバンシベーション
膜の膜質の影響をうけにくい。
ＰＮ接合を形成する第二導電形の領域の次第に浅くなる
第二導電形の環状層が囲み、しかも表面では第二導電形
の領域が連続しているので空乏層は最外周の環状層の下
部までなだらかに伸び、電界集中が避けられる。またＰ
Ｎ接合の主表面の露出部は最外周の環状層と第一導電形
の層との間にのみ存在するので耐圧がバンシベーション
膜の膜質の影響をうけにくい。
第１図は、本発明の一実施例のダイオードの断面の一部
を示し第２図と共通の部分には同一の符号が付されてい
る。このダイオードは次のような工程で製造される。ま
ず比抵抗２００〜３００Ω１のｎ形シリコン基板１に熱
酸化により５１０ｍ膜６を形する０次に公知のフォトリ
ソグラフィ技術により選択拡散窓７０，７１．７２．７
３，７４．７５を明ける。拡散窓７０はダイオードのア
ノード側Ｐ′″層２のための拡散窓であるが、他の拡散
窓７１〜７５は拡散窓７０を囲む平行な環状で、相互の
間隔は４０ｎであり、その開口幅は５４． ４Ｉｒｍ、
３−、 ２７１１１． ｌ−と１ｎずつせまくな
っている。この後、これらの拡散窓７０〜７５を通じて
ほう素の拡散を行う、この拡散はイオン注入とドライブ
の工程によってもよいが、本実施例ではジボランガス８
によるガス拡散を行ったのち６０時間のドライブを行っ
た。この結果Ｐ゛層２は４０μの深さになった。一方拡
散窓７１〜７５からのほう素拡散によって生ずる環状２
０層９１．９２゜９３．９４．９５は、拡散窓の開口幅
がせま（なるにつれて次第に浅くなる。ここで重要なの
は拡散窓７１〜７５の開口幅を５ｎ以下にすることであ
る。実験によれば５μより幅の広い環状拡散窓では、拡
散窓の開口幅によって拡散深さを制御することができな
かった。このことは特にガス拡散による場合に著しい、
各環状Ｐ０層９１．９２．９３．９４．９５は基板１の
表面近傍では互いに重なっており、Ｐ゛層９１はＰ。
を示し第２図と共通の部分には同一の符号が付されてい
る。このダイオードは次のような工程で製造される。ま
ず比抵抗２００〜３００Ω１のｎ形シリコン基板１に熱
酸化により５１０ｍ膜６を形する０次に公知のフォトリ
ソグラフィ技術により選択拡散窓７０，７１．７２．７
３，７４．７５を明ける。拡散窓７０はダイオードのア
ノード側Ｐ′″層２のための拡散窓であるが、他の拡散
窓７１〜７５は拡散窓７０を囲む平行な環状で、相互の
間隔は４０ｎであり、その開口幅は５４． ４Ｉｒｍ、
３−、 ２７１１１． ｌ−と１ｎずつせまくな
っている。この後、これらの拡散窓７０〜７５を通じて
ほう素の拡散を行う、この拡散はイオン注入とドライブ
の工程によってもよいが、本実施例ではジボランガス８
によるガス拡散を行ったのち６０時間のドライブを行っ
た。この結果Ｐ゛層２は４０μの深さになった。一方拡
散窓７１〜７５からのほう素拡散によって生ずる環状２
０層９１．９２゜９３．９４．９５は、拡散窓の開口幅
がせま（なるにつれて次第に浅くなる。ここで重要なの
は拡散窓７１〜７５の開口幅を５ｎ以下にすることであ
る。実験によれば５μより幅の広い環状拡散窓では、拡
散窓の開口幅によって拡散深さを制御することができな
かった。このことは特にガス拡散による場合に著しい、
各環状Ｐ０層９１．９２．９３．９４．９５は基板１の
表面近傍では互いに重なっており、Ｐ゛層９１はＰ。
層２に重なっていて連続して２９層が表面を覆っている
。ＰＮ接合の最深部は破線１０に示すようになだらかに
変化し、最外周の環状２０層の外側で初めて表面に露出
している。空乏層はこのＰＮ接合からなだらかに伸びる
ので、電圧印加時のＰＮ接合端部での電界集中は避けら
れる。
。ＰＮ接合の最深部は破線１０に示すようになだらかに
変化し、最外周の環状２０層の外側で初めて表面に露出
している。空乏層はこのＰＮ接合からなだらかに伸びる
ので、電圧印加時のＰＮ接合端部での電界集中は避けら
れる。
さらに、このようにして製造されたダイオードでは、ガ
ードリング方式に比してＰＮ接合の露出部が少ないので
、接合部バンシベーシッン膜の影響を受けにくい０本実
施例では、拡散窓あけ用の酸化膜６の上にさらにＮ、ガ
スをキャリアとしての水蒸気酸化を１１５０℃、４時間
の条件で行いバンシベーシッン用ｓｔｏｗ膜を重ねた。
ードリング方式に比してＰＮ接合の露出部が少ないので
、接合部バンシベーシッン膜の影響を受けにくい０本実
施例では、拡散窓あけ用の酸化膜６の上にさらにＮ、ガ
スをキャリアとしての水蒸気酸化を１１５０℃、４時間
の条件で行いバンシベーシッン用ｓｔｏｗ膜を重ねた。
これによって耐圧４０００Ｖの信親性の高いダイオード
が得られた。
が得られた。
本発明によれば、主表面に露出したＰＮ接合の周囲に設
けるガードリングを間隔をあけないで違続させ、さらに
その深さを次第に浅くすることにより、空乏層をなだら
かに伸ばすことができ、ダイオードに限らず高耐圧のト
ランジスタサイリスタなどの半導体装置をプレーナ型で
得ることが可能になった。
けるガードリングを間隔をあけないで違続させ、さらに
その深さを次第に浅くすることにより、空乏層をなだら
かに伸ばすことができ、ダイオードに限らず高耐圧のト
ランジスタサイリスタなどの半導体装置をプレーナ型で
得ることが可能になった。
第１図は本発明の一実施例のダイオードの要部断面図、
第２図は従来のガードリング方式断面図の要部断面図で
ある。 ｌ：ｎ形シリコン基板、２：Ｐ′″層、７０．７１．７
２゜７３．７４．７５ ：選択拡散窓、９１，９２，９
３，９４，９５ ：環状第１図 第２図
第２図は従来のガードリング方式断面図の要部断面図で
ある。 ｌ：ｎ形シリコン基板、２：Ｐ′″層、７０．７１．７
２゜７３．７４．７５ ：選択拡散窓、９１，９２，９
３，９４，９５ ：環状第１図 第２図
Claims (1)
- （１）第一導電形の半導体層中に第二導電形の領域を有
し、該領域の縁部が前記半導体層の主表面に露出して電
極に接触するものにおいて、該ＰＮ接合を囲んで中心部
の深さが前記第二導電形の領域の深さより該領域から遠
ざかるにつれて次第に浅くなる複数の第二導電形の環状
層を、主表面での縁部が前記第二導電形の領域あるいは
隣接環状層の縁部と重なるように設けてなることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9947788A JPH01270346A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9947788A JPH01270346A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270346A true JPH01270346A (ja) | 1989-10-27 |
Family
ID=14248392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9947788A Pending JPH01270346A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01270346A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02186675A (ja) * | 1989-01-13 | 1990-07-20 | Toshiba Corp | 高耐圧プレーナ型半導体素子およびその製造方法 |
| US5184204A (en) * | 1990-01-25 | 1993-02-02 | Nissan Motor Co., Ltd. | Semiconductor device with high surge endurance |
| EP1011146A1 (en) * | 1998-12-09 | 2000-06-21 | STMicroelectronics S.r.l. | Integrated edge structure for high voltage semiconductor devices and related manufacturing process |
| JP2007096006A (ja) * | 2005-09-29 | 2007-04-12 | Nippon Inter Electronics Corp | ガードリングの製造方法および半導体装置 |
| JP2011204710A (ja) * | 2010-03-24 | 2011-10-13 | Fuji Electric Co Ltd | 半導体装置 |
| JP2012080135A (ja) * | 2000-10-31 | 2012-04-19 | Fuji Electric Co Ltd | 半導体装置 |
| WO2014054319A1 (ja) * | 2012-10-02 | 2014-04-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US9219113B2 (en) | 2013-06-12 | 2015-12-22 | Mitsubishi Electric Corporation | Semiconductor device having breakdown voltage enhancement structure |
| JPWO2014057700A1 (ja) * | 2012-10-11 | 2016-09-05 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| CN106298479A (zh) * | 2015-06-11 | 2017-01-04 | 北大方正集团有限公司 | 一种功率器件的结终端扩展结构及其制造方法 |
-
1988
- 1988-04-22 JP JP9947788A patent/JPH01270346A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02186675A (ja) * | 1989-01-13 | 1990-07-20 | Toshiba Corp | 高耐圧プレーナ型半導体素子およびその製造方法 |
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| US6300171B1 (en) | 1998-12-09 | 2001-10-09 | Stmicroelectronics S.R.L. | Method of manufacturing an integrated edge structure for high voltage semiconductor devices, and related integrated edge structure |
| US6809383B2 (en) | 1998-12-09 | 2004-10-26 | Stmicroelectronics S.R.L. | Method of manufacturing an integrated edge structure for high voltage semiconductor devices, and related integrated edge structure |
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| US9472660B2 (en) | 2010-03-24 | 2016-10-18 | Fuji Electric Co., Ltd. | Semiconductor device |
| US8749017B2 (en) | 2010-03-24 | 2014-06-10 | Fuji Electric Co., Ltd | Semiconductor device |
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| US9219113B2 (en) | 2013-06-12 | 2015-12-22 | Mitsubishi Electric Corporation | Semiconductor device having breakdown voltage enhancement structure |
| CN106298479A (zh) * | 2015-06-11 | 2017-01-04 | 北大方正集团有限公司 | 一种功率器件的结终端扩展结构及其制造方法 |
| CN106298479B (zh) * | 2015-06-11 | 2019-05-07 | 北大方正集团有限公司 | 一种功率器件的结终端扩展结构及其制造方法 |
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