JP2012080135A - 半導体装置 - Google Patents

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Abstract

【課題】ＭＯＳ半導体装置の耐圧とオン抵抗とのトレードオフ関係を改善し、高耐圧、低オン抵抗でしかも高速スイッチングが可能なＭＯＳＦＥＴやＩＧＢＴ等のＭＯＳ半導体装置を提供する。
【解決手段】第一もしくは第二導電型の低抵抗層と、その低抵抗層上に配置された少なくとも第一導電形半導体領域を含む電圧支持層と、電圧支持層の表面層に配置された第二導電型ウェル領域と、半導体表面において前記第二導電型ウェル領域を囲んで配置された複数の第二導電型ガードリングを備えた半導体装置において、第二導電型ウェル領域と、第二導電型ウェル領域側から数えて一番目の第二導電型ガードリングとの間隔が１μm 以下である。
【選択図】 図１３

Description

本発明は、金属（Ｍ）−酸化膜（Ｏ）−半導体層（Ｓ）のゲート構造をもつＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦＥＴと記す）、絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）等の半導体装置、特に半導体基板の両面に設けられた電極間に電流が流れる縦型で高耐圧、低損失の半導体装置に関する。
一般に、パワー半導体素子には半導体基板の両面に設けられた電極間に電流が流れる縦型半導体が多用されている。図３６は従来のプレーナー型のｎチャネル縦型ＭＯＳＦＥＴの一例の、主電流の流れる活性部の断面図である。
この縦型ＭＯＳＦＥＴではドレイン電極２０が導電接合した低抵抗のｎ+ ドレイン層１１の上に電圧支持層となる高比抵抗のｎ- ドリフト層１２が配置され、そのｎ- ドリフト層１２の上に選択的にｐウェル領域１３が配置され、そのｐウェル領域１３内部の表面層に選択的にｎ+ ソース領域１５が形成されている。
ｎ+ ソース領域１５とｎ- ドリフト層１２の表面露出部分１４（以下ｎ- 表面領域と呼ぶ）とに挟まれたｐウェル領域１３の表面上にゲート絶縁膜１７を介してゲート電極１８が設けられ、ｎ+ ソース領域１５とｐウェル領域１３との表面に共通に接触してソース電極１９が設けられている。
上記デバイス内のｐウェル領域１３のソース電極１９と接触する表面にソース電極１９との接触抵抗を低減させ、或いはラッチアップ耐量向上の為にｐ+ コンタクト領域２１が設けられる場合もある。
図３６のＭＯＳＦＥＴのドレイン電極２０が導電接合しているｎ+ ドレイン層１１を低抵抗のｐ+ ドレイン層に変えるとプレーナー型のｎチャネル縦型ＩＧＢＴとなる。その際に、その上の電圧支持層となる高比抵抗のｎ- ドリフト層１２から上は図３６のＭＯＳＦＥＴと全く同じ構成でよい。
ＩＧＢＴの動作は、ゲート電極への信号によりドレイン電極からソース電極へ流れる電流が制御される点では同じであるが、ＭＯＳＦＥＴがユニポーラ型の素子であるのに対し、ＩＧＢＴはバイポーラ型の素子であり、電流を流した際（オン状態）の電圧降下が小さくなる。
このような縦型ＭＯＳＦＥＴやＩＧＢＴにおける、オン状態でのオン抵抗（＝電圧降下／電流）は素子内部の電流経路の抵抗の総和として表すことが可能であるが、特に高耐圧素子のオン抵抗では高比抵抗のｎ- ドリフト層１２の部分の抵抗が支配的になる。
ＭＯＳＦＥＴやＩＧＢＴの損失を下げる為にはこのｎ- ドリフト層１２の比抵抗を下げたり、厚さを薄くしたりすることが有効である。しかし、オフ状態の時にはこのｎ- ドリフト層１２が空乏化して電圧支持層となる為、抵抗値を下げるためにｎ- ドリフト層１２の不純物濃度を高くして比抵抗を下げたり、厚さを薄くしたりすると、耐圧低下が起きてしまう。
逆に耐圧の高い半導体装置ではｎ-ドリフト層１２を厚くしなければならないため、必然的にオン抵抗が高くなり、損失が大きくなる。
すなわちオン抵抗と耐圧の間にはトレードオフ関係がある。このトレードオフ関係はＭＯＳＦＥＴやＩＧＢＴだけでなく、バイポーラトランジスタ、ダイオード等のパワー半導体素子に於いても、程度の差はあれ同様に成立することが知られている。
また、従来の上記のようなデバイスのｐウェル領域１３は、一般的にゲート電極層１８をマスクにして不純物を導入して形成されるため、その平面形状はほぼゲート電極層１８の反転形状になる。図３７、図３８は、従来デバイスのゲート電極１８のパターンの例を示す平面図である。
図３７は、ゲート電極１８の窓あけ形状が四角形の例であり、例えば特公平７−８３１２３号公報等に開示されている。ｐウェル領域１３は、ゲート電極１８の窓を通じた不純物導入により形成されるため、その平面形状は四角形となる。ｎ+ ソース領域はゲート電極１８の窓を一方の端とした不純物導入により四角環状に形成される。図３７のゲート電極１８の窓内部には、ｐウェル領域１３及びｎ+ ソース領域と接触して設けられるソース電極の接触領域２４が示されている。ソース電極接触領域２４も相似の四角形とされる。
図３８はゲート電極１８の窓あけ形状が六角形の例であり、例えばＵＳＰ４，５９３，３０２等に開示されている。この場合もｐウェル領域１３の平面形状は六角形となる。ソース電極接触領域２４も相似の六角形とされる。
一方、ＭＯＳ型半導体装置の耐圧を担う耐圧構造については、一般的に活性領域の周囲にガードリング構造や、フィールドプレート構造、或いは抵抗性膜＋フィールドプレート構造等が設けられていた。
特公平７−８３１２３号公報
しかし一般的に耐圧は、何れの耐圧構造の場合も使用した半導体基板および耐圧構造から計算される理想的耐圧の９０％以下の値しか実現できていない。
そのため、目標とされる耐圧を実現するには、半導体基板の厚さを厚くし、或いは余裕度をもった耐圧構造を使用する必要があり、低オン抵抗を要求されるデバイスにおいても、オン抵抗の増大を避けられなかった。
構造から計算される耐圧のおよそ９０％以下の値しか実現できない理由の一つは活性部の平面的な配置方法に問題があるためであり、もう一つは耐圧構造部が最適化されておらず、活性部より先に耐圧構造部でブレークダウンしてしまうためである。それぞれについて以下にもう少し詳しく説明する。
先ず、活性領域については、ｐウェル領域１３の形状が図３７、図３８のような場合、各ｐウェル領域１３はｎ- ドリフト層１２のｎ- ドリフト表面部１４に囲まれた形状となっている。言い換えると、ｎ- ドリフト表面部１４に対してｐウェル領域１３が凸型を形成していることから、その間のｐｎ接合部分の電界強度が形状効果によって高くなり、本来ｎ- ドリフト層１２とｐウェル領域１３との不純物濃度で決まる耐圧よりも低い耐圧となってしまう。
このことから、耐圧を確保するためにはｎ- ドリフト層１２の不純物濃度を低くする必要があり、それが更にオン抵抗を増加させる一因となっていた。
このｐウェル領域１３の形状効果による耐圧低下を抑制する一つの方法として、例えばＵＳＰ５，７２３，８９０ではゲート電極の主要部分を一方向に延びたストライプ状とする方法がおこなわれている。
図３９は、そのゲート電極１８のパターンを示す平面図である。この場合、ｐウェル領域１３の主要部分の平面形状もストライプ状となる。コンタクト領域２４もストライプ状とされる。
しかし、このゲート電極１８をストライプ状としたＭＯＳＦＥＴにおいても問題が無いわけではない。
従来の四角形や六角形の窓を持つゲート電極の場合、ゲート電極への制御信号はゲート電極の形状がネットワーク的に作用するため、そのゲート抵抗は低く抑えられていた。しかし、ゲート電極１８をストライプ状とした場合、ゲート電極への制御信号は、ストライプの両端からのみの一方向経路しか無いためゲート抵抗は増加してしまい、後述するスイッチング損失の増大を招くことになった。
ＭＯＳＦＥＴの損失低減には、先に述べたオン抵抗によるオン状態の損失低減と共に、スイッチング時の損失低減も必要である。一般的にスイッチング時の損失低減には、スイッチング時間の短縮、特に素子がオン状態からオフ状態に変わる際のスイッチング時間を短縮することが重要である。
縦型ＭＯＳＦＥＴのスイッチング時間を短縮するためには、図３６のｎ- 表面領域１４とゲート絶縁膜１７を介して対向しているゲート電極１８との間で構成される容量Ｃｒｓｓを低減させることが必要である。そして、それにはｐウェル領域１３に挟まれたｎ- 表面領域１４の幅を小さくすることが有効である。
しかし、ｐウェル領域１３に挟まれたｎ- 表面領域１４の幅を小さくすると、ＭＯＳＦＥＴのオン抵抗成分の一つである、接合型電界効果トランジスタ作用による抵抗成分（以下ＪＦＥＴ抵抗と記す）が大きくなり、オン抵抗が高くなってしまう。
このＪＦＥＴ抵抗が高くなる問題の解決法の一つとして、例えばＵＳＰ４，５９３，３０２に開示されているカウンタードープ法がある。確かにその技術を用いて、オン抵抗の増加を抑制することができるが、ＪＦＥＴ抵抗を少しでも下げるためｎ- 表面領域１４の幅を大きくすると耐圧低下に繋がってしまう。この耐圧低下を避けるには、逆にカウンタードープの量を少なくする必要があり、結果的にＪＦＥＴ抵抗の増加抑制効果が小さくなるという堂々巡りに陥ってしまう問題がある。
また、スイッチング損失低減のためには、上記Ｃｒｓｓの低減以外にゲート駆動電荷量Ｑｇの低減も有効である。ＱｇはＭＯＳ型デバイスの入力容量Ｃｉｓｓに対するゲート・ソース間電圧Ｖｇｓが０(V) から駆動電圧Ｖ１(V) までの充電電荷量として計算され次式で表される。
Ｑｇ＝∫0 V1 Ｃｉｓｓ・ＶｇｓｄＣ／ｄＶ
上式からＣｉｓｓを低減することが、Ｑｇの低減につながることがわかる。
ＭＯＳ型デバイスでのＣｉｓｓは端子間容量で下式で表される。
Ｃｉｓｓ＝Ｃｇｓ＋Ｃｇｄ
ここで、Ｃｇｓはゲート・ソース間容量、Ｃｇｄはゲート・ドレイン間容量（＝Ｃｒｓｓ）である。
Ｃｒｓｓの低減には、先に記したカウンタードープによるＪＦＥＴ抵抗の低減による解決策の他に、別の解決策もある。図４０は別の解決策を取ったＭＯＳＦＥＴの断面図である。ｎ- 表面領域１４と対向するゲート絶縁膜１７の一部に厚いゲート絶縁膜２５を設けて、Ｃｒｓｓの低下を図っている。しかしこの場合は、ゲート絶縁膜１７と厚いゲート絶縁膜２５の絶縁膜に段差が生じるため、段差部分の電界強度が高くなり耐圧低下を起こす問題がある。
更にＣｇｓの低減には、ゲート電極１８の面積を小さくする方法が考えられるが、例えば図３９に示すストライプ状ゲート電極の場合、ゲート電極の幅を細くすると、前述のデバイス内部のゲート抵抗が増加してスイッチング損失が増加する。
一方、耐圧構造部については、電圧支持層であるｎ- ドリフト層１２上に配置されたソース電極１９と同じ電位のｐウェル領域１３の最外周部において、ｐウェル領域１３とｎ- ドリフト層１２との間のｐｎ接合が曲率を持っているため、電圧印加時にこの曲率部分の電界強度が平面接合の場合より増大し、耐圧支持層の構造から計算される耐圧より低い印加電圧で臨界電界強度に到達し、ブレークダウンするのである。
以上のような種々の問題に鑑み本発明の目的は、オン抵抗と耐圧とのトレードオフ関係を大幅に改善し、高耐圧でありながらオン抵抗の低減をはかり、更にスイッチング損失の低減も同時に実現可能な半導体素子を提供することにある。
上記課題解決のため本発明は、第一もしくは第二導電型の低抵抗層と、その低抵抗層上に配置された少なくとも第一導電形半導体領域を含む電圧支持層と、電圧支持層の表面層に配置された第二導電型ウェル領域と、その第二導電型ウェル領域の表面層に配置された第一導電型ソース領域と、電圧支持層が第二導電型ウェル領域に囲まれて表面に達している部分である第一導電型表面領域と第一導電型ソース領域とに挟まれた第二導電型ウェル領域の表面上にゲート絶縁膜を介して設けられたゲート電極と、第一導電型ソース領域と第二導電型ウェル領域との表面に共通に接触して設けられたソース電極と、前記低抵抗層の裏面側に設けられたドレイン電極とを有するＭＯＳ型半導体装置において、次のような手段を取る。
まず、電圧支持層が表面に達している部分である第一導電型表面領域が第二導電型ウェル領域に囲まれているものとする。
そのようにすれば、第二導電形ウェル領域が第一導電形表面領域に囲まれて配置された構造の従来のデバイスと異なり、第二導電形ウェル領域の形状効果による電界の強度の増加を抑制することが可能となり、電圧支持層を低抵抗化しても高い耐圧が確保できるようになる。そして電圧支持層を低抵抗化すれば、低オン抵抗化が実現出来る。
更に前記半導体表面におけるＭＯＳ構造を備えた第一導電形ソース領域を含めた第二導電形ウェル領域の表面積に対する前記第二導電形ウェルに囲まれて配置された第一導電形表面領域の面積比率を小さくすることによって、第一導電形表面領域とゲート絶縁膜を介して対向するゲート電極との間で構成される容量Ｃｒｓｓを低減することが可能となる。しかし、前記半導体表面の第一導電型表面領域の面積比率を小さくすると、先に説明したようにオン抵抗が高くなる。
この第一導電形表面領域の面積比率を変えた試作デバイスについての、その面積比率と先に記したゲート・ドレイン間容量Ｃｒｓｓおよびオン抵抗Ｒonとの関係を図６に示す。横軸は第一導電形ソース領域を含めた第二導電形ウェル領域の表面積に対する第一導電形表面領域の面積比率、縦軸はＣｒｓｓおよびＲonである。なおこの試作実験は、後述する実施例１のタイプの活性領域の面積を約１６mm2としたｎチャネルＭＯＳＦＥＴについておこなったものである。第一導電形表面領域の長さは３．６mmである。
図６よりＣｒｓｓは第一導電形表面領域の面積比率に比例して大きくなることがわかる。従って、面積比率はできるだけ小さい方が望ましく、Ｃｒｓｓを実デバイスで許容できる１５pF以下とするには、面積比率を０．２３以下とする必要がある。
一方Ｒonは、第一導電形表面領域の面積比率が０．１５ないし０．２で最小となる。面積比率が０．２より大きくなると緩やかに増大していくが、逆に０．１５よりも小さくなると、急速に増大している。従って、Ｒonを実デバイスで許容出来うる最小値の２倍以下に抑えるためには、面積比率を０．０１以上とする必要がある。
これらを総合して面積比率は、０．０１〜０．２の範囲とすることが望ましい。そうすれば、低オン抵抗と低Ｃｒｓｓを兼ね備えたデバイスが実現できる。次に、表面における第一導電型表面領域の形状が、幅に対して長さの長いストライプ状をなすものとする。
そのようにしてもまた、ストライプ状の第一導電型表面領域が第二導電型ウェル領域に囲まれているので、従来のデバイスのような第二導電型ウェル領域が第一導電型表面領域に囲まれて配置された構造と異なり、第二導電型ウェル領域の形状効果による電界の強度の増加を抑制することが可能となり、電圧支持層を低抵抗化しても高い耐圧が確保できるようになる。
更に、前記半導体表面における前記ストライプ状の第一導電型表面領域の主たる部分の幅を０．１〜２μm の範囲とする。
第一導電型表面領域のストライプの幅を小さくすることによって、第一導電形表面領域とゲート絶縁膜を介して対向するゲート電極との間で構成される容量Ｃｒｓｓを低減することが可能となる。しかし、同時にオン抵抗が高くなる。
第一導電形表面領域の幅を変えた試作デバイスについての、第一導電形表面領域の幅とＣｒｓｓおよびオン抵抗Ｒonとの関係を図７に示す。横軸は第一導電形表面領域の幅、縦軸はＣｒｓｓおよびＲonである。第一導電形表面領域の長さは３．６mmとした。
図７よりＣｒｓｓは第一導電形表面領域の幅に比例して大きくなることがわかる。従って、幅はできるだけ小さいほうが望ましく、Ｃｒｓｓを実デバイスで許容できる１５pF以下とするには、幅を約３μm 以下とする必要がある。
一方Ｒonは、第一導電型表面領域の幅が１．５ないし２μm で最小となる。幅が２．５μm より大きくなると緩やかに増大しているが、逆に１μm よりも小さくなると、急速に増大している。従って、Ｒonを実デバイスで許容出来うる最小値の２倍以下に抑えるためには、幅を０．１μm 以上とする必要がある。
このようにドレイン領域が短い範囲ではオン抵抗とＣｒｓｓはトレードオフの関係にある。実使用上低オン抵抗で低Ｃｒｓｓを両立するにはＣｒｓｓが１５ｐＦ以下でオン抵抗が１．５Ω以下が望ましいことから第一導電型表面領域の幅は０．１μm 以上、２μm 以下の範囲に限定される。そうして小さいＣｒｓｓが実現できれば、スイッチング損失を小さくすることができる。
また、ストライプ状の第一導電型表面領域の主たる部分の幅が広がると表面での電界強度が高くなり耐圧が低下する。一方、上記表面ドレイン領域の主たる部分の幅が狭くなるとＪＦＥＴ抵抗が増加してオン抵抗が高くなるが、上のように最適の寸法範囲を限定することで耐圧が低下せず、オン抵抗が高くならないデバイスが可能となる。
ストライプ状の第一導電型表面領域の場合にも、第二導電形ウェル領域と第一導電形ソース領域との表面積の和に対する前記第二導電形ウェル領域に囲まれて配置された第一導電形表面領域の面積比率を小さくすることによって、第一導電形表面領域とゲート絶縁膜を介して対向するゲート電極との間で構成される容量Ｃｒｓｓを低減することが可能となる。同時にオン抵抗が増大するが、先に述べたように第一導電型表面領域の面積比率の範囲を限定することで、耐圧の低下が起きずに、オン抵抗の増加が許容範囲内で、Ｃｒｓｓも小さく抑えることが出来るデバイスが可能となる。
いくつかの手段を１つのデバイス内で満足する構造とすることでより性能の向上するデバイスが可能となる。
ストライプ状の第一導電型表面領域の長さが長くなると、同一面積でのチャネル幅が広がることからオン抵抗が低くなるが、一方でデバイス内部のゲート抵抗が高くなり、このことでスイッチング時間が遅くなり、スイッチング損失が増加する。
逆に第一導電型表面領域の長さ方向の途中にゲート電極を設ける等して、長さを短くすると、デバイス内部のゲート抵抗は小さくなりスイッチング時間が短くなることでスイッチング損失が低減するものの、同一面積でのチャネル幅が狭くなることからオン抵抗が高くなる。
つまり第一導電型表面領域の長さを適当な範囲に限定することが重要である。
第一導電形表面領域の長さを変えた試作デバイスについての、第一導電形表面領域の長さとスイッチング時間を支配する入力容量Ｃｉｓｓおよびオン抵抗Ｒonとの関係を図８、９、１０、１１に示す。横軸は第一導電形表面領域の長さ、縦軸はＣｉｓｓまたはＲonである。第一導電形表面領域の幅１．６μm 、表面積比率は０．１２とした。
図８において、第一導電形表面領域の長さが５００μm 以上になるとＣｉｓｓは殆ど変わらない値となるが、５００μm 以下では徐々に増加を示している。
図９は図８の中の第一導電形表面領域の長さが４００μm 以下の部分を拡大した特性図である。図９からＣｉｓｓは１００μm 以下になると急激に増大することがわかる。このことから、スイッチング時間を短くするためにはｎ- 表面領域の１方向に沿った長さは１００μm 以上、望ましくは５００μｍ以上に限定されるべきであることがわかる。
次にオン抵抗との関係を図１０と図１１に示す。図１０に見られるように第一導電形表面領域の長さが５００μｍ以上になるとオン抵抗は殆ど変わらない値となるが、５００μｍ以下では徐々に増加を示している。図１１は図１０の中のドレイン領域の長さが４００μｍ以下の部分を拡大した特性である。図１１からオン抵抗は１００μｍ以下になると急激に増加する。このことから、オン抵抗を低くするためにはｎ- 表面領域の１方向に沿った長さは１００μm 以上、特に５００μｍ以上に限定されるべきである。
そのようにすれば、オン抵抗が低く、スイッチング損失の小さいデバイスが実現出来る。
また、ゲート電極がストライプ状の複数の部分であってもよい。
そのようなゲート電極をマスクとして第二導電形ウェル領域を形成すれば、その下方に必然的に第二導電形ウェル領域で周囲を囲まれたストライプ状の第一導電型表面領域が形成される。
先に、第一導電型表面領域の幅は０．１μm以上、２μm 以下の範囲に限定されると記した。第一導電型表面領域の幅は、第二導電形ウェル領域を形成する際のマスクとなるゲート電極の幅と不純物濃度の横方向への拡散距離で決定される。従って、第一導電型表面領域の幅を上記の適当な値にするためには、横方向拡散距離を約２μm 弱とすると、ゲート電極の幅を４〜８μm 、望ましくは５〜７μm とするのが良いことになる。
また、同じ理由で第一導電型表面領域の長さは、ストライプ状ゲート電極の長さで決定されるので、ストライプ状ゲート電極の値についても先に記した第一導電型表面領域の適当な値である１００μm 以上、望ましくは５００μm 以上とするのがよいことになる。
ストライプ状のゲート電極間をつなぐ幅の狭いブリッジ部分を有するものとすれば、ゲート抵抗が低減される。
そして、そのゲート電極のブリッジ部分の幅は４μm 未満であるものとする。
４μm 未満であれば、第二導電形ウェル領域を形成する際の横方向拡散距離を約２μm とすると、ブリッジ部分の下方は両側からの拡散により、第二導電形ウェル領域がつながってしまい、第一導電型表面領域を囲む第二導電型ウェル領域が形成される。
ゲート電極のブリッジ部分の配置頻度については、ゲート電極の長さ５０μm 当り一個以下、望ましくは２５０μm 当り一個以下とする。
ゲート電極のブリッジ部分を多数設けると、デバイス内部のゲート抵抗は小さくなるものの、ゲート・ドレイン間容量Ｃｇｄが増すので、スイッチング速度が遅く、スイッチング損失が増すことになる。また、ゲート電極の下方は、両側からの拡散により、第二導電形ウェル領域がつながるが、その表面層に形成される第一導電型ソース領域の拡散深さは浅いため、横方向拡散距離も短くつながらない。従って、ゲート電極のブリッジ部分の下方はチャネルが形成されず無効領域となるので、同一面積でのチャネル幅が狭くなることからオン抵抗が高くなる。ブリッジ部分を無闇に数を増やすことは得策でない。ストライプ状ゲート電極の長さ１００μm 、望ましくは５００μm の間に１個以上設けない方が良い。
前記電圧支持層は、第一導電型の半導体領域からなるものでも、第一導電型の半導体領域の表面に近い部分が高抵抗層で下側が低抵抗層からなるものでも、また第一導電型半導体領域と第二導電型半導体領域を交互に配置したいわゆる超接合型としても良い。
次に耐圧を高めるための耐圧構造部分については次のような手段を取る。まず、第一もしくは第二導電型の低抵抗層と、その低抵抗層上に配置された少なくとも第一導電形半導体領域を含む電圧支持層と、電圧支持層の表面層に配置された第二導電型ウェル領域と、半導体表面において前記第二導電型ウェル領域を囲んで配置された複数の第二導電型ガードリングを備えた半導体装置において、半導体装置の耐圧をＶbr (V) 、前記複数の第二導電型ガードリングの数をｎ（本）としたとき、ｎを１．０×Ｖbr／１００以上、より好ましくは、１．５×Ｖbr／１００以上とする。
第二導電型ガードリングの数ｎ（本）を変えた２次元シミュレーションと試作デバイスについての、ガードリングの数ｎと耐圧Ｖbr (V)との関係を図１４に示す。横軸は耐圧Ｖbr (V)、縦軸はガードリングの数ｎである。実験に使用したｎ- ドリフト層の特性は、Ｓｉに不純物としてリンを用いたウウェハの特性で、比抵抗ρ＝１８Ωcm、厚さｔ＝４８．５μm のＳｉ（ｂ1線）と、ρ＝３２．５Ωcm，ｔ＝７６．５μm のＳｉ（ｂ2 線）の２種類である。
各ウェハ共、ガードリングの本数が増えるに従い耐圧Ｖbrも高くなっている。しかし、ｎ- ドリフト層のＳｉ特性から計算される平面接合の場合の理論耐圧（それぞれ、６５４V 、１０１１V ）の９７〜９８％程度の耐圧で飽和してしまい、それ以上ではガードリング本数を増やしても耐圧は変わらなくなる。
ガードリングの数ｎとしては、急速に耐圧が向上する領域が終わる境界としてｎ＝１．０×Ｖbr／１００ の式（ｂ3 線）が規定される。更にガードリング本数を増やしても殆ど耐圧増加が起きない耐圧となるガードリング本数を示す関係はｎ＝１．５×Ｖbr／１００（ｂ4 線）となる。
従来の技術の耐圧構造では、前記Ｓｉ特性から計算される平面接合耐圧の９０％程度に止まることから、上式で示される以上のガードリング本数とすることで高耐圧化の効果が期待出来る。一方、ｎの上限としては、６．０×Ｖbr／１００以下と規定する。ガードリングの本数を増やすと耐圧構造幅が広くなり、実デバイスではチップサイズが大きくなる弊害を生じる。図１４から、ガードリング本数を増やしても耐圧が飽和してしまうことから、ガードリング本数の上限を設けることが実際的である。この上限は、本発明を適用したデバイスの耐久性試験等で想定される耐圧構造表面の電荷蓄積効果に対する耐量を考慮して、本発明の効果が始まる関係のガードリング本数のおおむね６倍が相当である。つまり、その関係式はｎ＝６．０×Ｖbr／１００となる。この関係式以下のガードリング本数とすることで、デバイス表面の電荷蓄積効果を防ぎながらチップサイズを小さく、高耐圧化が実現できる。
次に、第二導電型ウェル領域と、第二導電型ウェル領域側から数えて一番目の第二導電型ガードリングとの間隔を１μm 以下、望ましくは０．５μm 以下とする。
第二導電型ウェル領域と一番目の第二導電型ガードリングとの間隔を変えた２次元シミュレーションと試作デバイスについて求めた、間隔と耐圧Ｖbr (V)との関係を図１５に示す。横軸は間隔（μm ）、縦軸は耐圧Ｖbr（V ）である。この時のｎ-ドリフト層の特性はρ＝２２．５Ωｃｍ、厚さｔ＝５７．０μｍのＳｉを使用した。ｐウェル領域、ガードリングの接合深さは３．５μｍである。
ｐウェル領域から一番目のガードリング迄の間隔が離れるに従い、耐圧は単調に低下して、３μｍでｎ- ドリフト層と従来耐圧構造の組み合わせの耐圧（ｃ2 線）とほぼ同じになってしまう。
図１５から、ｐウェル領域と１本目のガードリングとの間隔は１μｍ以下とすることでｎ- ドリフト層の持つ耐圧のおおむね９５％以上（ｃ1 線）が確保でき、従来構造（ｃ2 線）より５％耐圧向上可能となることがわかる。更に、ｐウェル領域と１本目のガードリングとの間隔を０．５μｍ以下とすると、耐圧が従来構造より約７．５％向上することになる。
オン抵抗と耐圧の関係は、Ｒon∝Ｖbr2.5 と知られている。従って、間隔を０．５μｍ以下とすると、オン抵抗の２０％低減可能であり、画期的効果が得られる。
加えて、前記ウェルと前記１番目のガードリングとが半導体表面部分で接続された場合は表面部の接続部分が空乏化すれば電界強度の緩和効果は最大で耐圧は最も高く出来る。
なお、図１５でｐウェル領域と一番目のガードリングの接続を示す０μm からｐウェルとガードリングの重なりを示す負の寸法領域まで耐圧は上昇し、−１μm 程度で飽和している。この理由は、ガードリングがｐウェル領域から離れると、ｐウェル領域のｐｎ接合の曲率形状により電界強度が増加して耐圧低下が発生し、近づくと曲率形状に対する電界強度が緩和されて、ｐウェル領域とガードリングの重なりが１μm 程度で曲率形状効果が概ね無くなるからである。
更に、第二導電型ウェル領域側から数えて一番目と二番目の第二導電型ガードリングの間隔を１．５μm 以下、望ましくは１．０μm 以下、更に０．５μm 以下とする。
一番目と二番目の第二導電型ガードリングの間隔を変えた２次元シミュレーションと試作デバイスについて求めた、間隔と耐圧Ｖbr (V)との関係を図１６に示す。横軸は間隔（μm ）、縦軸は耐圧Ｖbr（V ）である。
ｐウェル領域と１本目ガードリングとの間隔が０．５μm であるものをｄ1 線で示し、１．０μmであるものをｄ2 線で、１．５μm であるものをｄ3 線で示している。２本目以降のガードリングに求められる重要項目は１本目ガードリングで設定した耐圧を如何に落とさないかである。そこで１本目と２本目のガードリング間隔を１．５μm 以下とすることでｐウェルと1本目ガードリングの関係で決まる耐圧のおおむね９８％以上が確保出来る。１．０μm 以下とすることで９９％以上、０．５μｍ以下とすることでおおね９９．５％以上が確保可能な耐圧構造が可能となる。
上に述べた理由と同じく、１番目のガードリングと２番目のガードリングとの間隔を狭くする程、電圧支持層との接合部分の電界強度が緩和出来て、高耐圧化が可能となる。
更に、第二導電型ウェル領域側から数えて二番目と三番目の第二導電型ガードリングの間隔を２．０μm 以下、望ましくは１．０μm 以下とする。
二番目と三番目の第二導電型ガードリングの間隔を変えた２次元シミュレーションと試作デバイスについて求めた、間隔と耐圧Ｖbr (V)との関係を表１に示す。パラメータは第二導電型ウェル領域と一番目の第二導電型ガードリングとの間隔である。一番目と二番目の第二導電型ガードリングの間隔は１．０μm とした。
何れも２本目と３本目のガードリング間隔を２．０μｍ以下とすることで、ｐウェルと１本目、１本目と２本目のガードリングで決まる耐圧のおおむね９９％以上が確保できている。１．０μｍ以下とすれば、前記耐圧のおおむね９９．５％以上が確保できている。これらは前記と同じく、接合部分の電界強度が緩和出来て、高耐圧化が可能となるのである。
三番目の第二導電型ガードリングと四番目の第二導電型ガードリングとの間隔が２．５μm 以下、望ましくは２．０μm 以下とすれば、同様に接合部分の電界強度が緩和出来て、高耐圧化が可能となる。
第二導電型ウェル領域と第二導電型ガードリングのうちの接合深さの浅い方の深さをｄ1 としたとき、前記第二導電型ウェル領域と第二導電型ウェル領域側から数えて一番目の第二導電型ガードリングとの間隔をｄ1 ／４以下、望ましくはｄ1 ／８以下とする。
これらは、少し見方を変えて第二導電型ウェル領域、または第二導電型ガードリングの接合深さを基準にして、第二導電型ウェル領域と一番目の第二導電型ガードリングとの間隔を規定したものである。前記同様接合部分の電界強度が緩和出来て、高耐圧化が可能となる。
また、第二導電型ガードリングの接合深さをｄ2 としたとき、一番目の第二導電型ガードリングと二番目の第二導電型ガードリングとの間隔をｄ2 ／４以下、望ましくはｄ2 ／８以下とする。
更に、二番目の第二導電型ガードリングと三番目の第二導電型ガードリングとの間隔をｄ2 ／４以下、望ましくはｄ2 ／８以下とする。
これらも、見方を変えて第二導電型ガードリングの接合深さを基準にして、一番目の第二導電型ガードリングと二番目の第二導電型ガードリング、または二番目の第二導電型ガードリングと三番目の第二導電型ガードリングとの間隔を規定したものである。前記同様接合部分の電界強度が緩和出来て、高耐圧化が可能となる。
第二導電型ウェル領域と一番目の第二導電型ガードリングとの間隔をl1、一番目の第二導電型ガードリングと二番目の第二導電型ガードリングとの間隔をl2としたとき、l2-l1を１μm 以下とし、一番目の第二導電型ガードリングと二番目の第二導電型ガードリングとの間隔をl2、二番目の第二導電型ガードリングと三番目の第二導電型ガードリングとの間隔をl3としたとき、l3-l2を１μm 以下とする。更に、二番目の第二導電型ガードリングと三番目の第二導電型ガードリングとの間隔をl3、三番目の第二導電型ガードリングと四番目の第二導電型ガードリングとの間隔をl4としたとき、l4-l3を１μm 以下とする。
これも見方を変えたもので、隣り合った二つの間隔が余りに違い過ぎると、大きな方の部分で電解強度が高くなり、降伏してしまう。それを避けるためには、少なくとも四番目のガードリング付近までは、隣り合った二つの間隔の差は１μm 以下とするのがよい。
但し、間隔の差l2-l1、l3-l2、l4-l3を０．５μm より小さく設定していくと、耐圧を落とさない効果はあるが、ガードリング間の電位差が小さくなり寸法効率が悪くなることから少なくとも０．２μm 以上が望ましいため、間隔の差は０．５μm 程度、すなわち０．２〜０．８μm の範囲が最適である。
第二導電形ガードリングの数が多い場合には、その幅について、例えば一番目の第二導電型ガードリングの幅が、五番目の第二導電型ガードリングの幅より大きく、二番目の第二導電型ガードリングの幅が、六番目の第二導電型ガードリングの幅より大きく、三番目の第二導電型ガードリングの幅が、七番目の第二導電型ガードリングの幅より大きいと規定する。
その様にすれば、外側のガードリング付近よりも高い電界強度となる内側のガードリングの電界強度を緩和することが出来るからである。
更に、第二導電型ウェル領域と一番目の第二導電型ガードリングとの間の前記電圧支持層表面に絶縁膜を介して導電体膜を配置する。
その様に導電体膜を配置することにより、耐圧構造表面の電荷が半導体表面に及ぼす影響を遮蔽出来るので、安定した耐圧が確保出来る。
特に、前記導電体膜がフローティング電位であるものとする。
上記の効果は前記導電体がフローティング電位であっても効果に変わりは無いので、隣接する同様の導電体膜と接続する必要が無い。
全く同様に、一番目の第二導電型ガードリングと二番目の第二導電型ガードリングとの間、二番目の第二導電型ガードリングと三番目の第二導電型ガードリングとの間、三番目の第二導電型ガードリングと四番目の第二導電型ガードリングとの間の前記電圧支持層表面に絶縁膜を介して導電体膜を配置しても同じ効果が得られる。
またそれらもフローティング電位として良い。
前記電圧支持層は、第一導電型の半導体領域からなるものでも、第一導電型の半導体領域の表面側が高抵抗層で下側が低抵抗層からなるものでも、また第一導電型半導体領域と第二導電型半導体領域を交互に配置したいわゆる超接合型としても良い。
半導体装置の表面には保護のため、有機高分子材料膜からなる保護膜を配置するものとする。半導体表面に配置された第二導電型ウェル領域に囲まれて配置された第一導電型表面領域の、前記第二導電型ウェル領域より浅い領域における抵抗率が、前記第二導電型ウェル領域より深い領域の電圧支持層の抵抗率より低くすると良い。第一導電型表面領域の燐イオンのドーピング量を２×１０12〜５×１０12cm-2、望ましくは２．５×１０12〜４．０×１０12cm-2とすると良い。
そのようにすれば、先に述べたカウンタードープ法と同じく、第二導電型ウェル領域に囲まれて配置された表面ドレイン領域におけるＪＦＥＴ抵抗の低減に効果がある。特に本発明では、表面ドレイン領域の面積比率を従来のものに比べ小さく規定していることから、ＪＦＥＴ抵抗が大きくなりがちであるから、カウンタードープの効果も大きい。
以上説明したように本発明は、ＭＯＳ半導体装置において、第一導電型電圧支持層の表面露出部である第一導電型表面領域が、第二導電型ウェル領域に囲まれており、第一導電型ソース領域を含めた第二導電型ウェル領域の表面積に対して、その表面積の比を０．０１〜０．２の範囲内とし、或いはその形状を、その幅が０．１〜２μm のストライプ状とすることによって、オン抵抗と耐圧とのトレードオフ関係を大幅に改善し、高耐圧でありながらオン抵抗の低い、更にスイッチング損失も少ないものを実現できることを示した。
また、耐圧構造部に関しては、耐圧に応じて沢山のガードリングを、互いに近接して設けることにより、平面接合の場合の理論耐圧の９７% 以上を容易に実現できるようになった。そして耐圧の向上により、薄いＳｉ基板を用いることが可能になり、オン抵抗の低減につながることも明らかにした。
従来のＭＯＳ半導体装置の工程等を変える必要が無く、パターンを変えるだけで大幅な特性改善が可能な本発明は、特にパワー半導体の分野で大きな貢献をなすものである。
本発明実施例１のｎチャネル縦型ＭＯＳＦＥＴの基板表面の平面図 実施例１のｎチャネル縦型ＭＯＳＦＥＴの活性部分の部分断面図 実施例１のｎチャネル縦型ＭＯＳＦＥＴチップの金属電極平面図 実施例１のｎチャネル縦型ＭＯＳＦＥＴのゲート電極、ソース電極配置図 図１のＡ−Ａ線に沿った部分断面図 試作したｎチャネル縦型ＭＯＳＦＥＴにおける表面ｎドレイン領域面積比率とＣｒｓｓ、Ｒonとの関係を示す特性図 試作したｎチャネル縦型ＭＯＳＦＥＴにおける表面ｎドレイン領域の主たる部分の幅とＣｒｓｓ、Ｒonとの関係を示す特性図 試作したｎチャネル縦型ＭＯＳＦＥＴにおける表面ｎドレイン領域の長さとＣｉｓｓとの関係を示す特性図 試作したｎチャネル縦型ＭＯＳＦＥＴにおける表面ｎドレイン領域の長さとＣｉｓｓとの関係を示す特性図 試作したｎチャネル縦型ＭＯＳＦＥＴにおける表面ｎドレイン領域の長さとＲonとの関係を示す特性図 試作したｎチャネル縦型ＭＯＳＦＥＴにおける表面ｎドレイン領域の長さとＲonとの関係を示す特性図 本発明のｎチャネル縦型ＭＯＳＦＥＴおよび比較例における耐圧とＲonＡの関係を比較した比較図 実施例１のｎチャネル縦型ＭＯＳＦＥＴの耐圧構造部分の部分断面図 耐圧Ｖbrとガードリング本数の関係を示す特性図 ｐウェルと1本目ガードリングとの間隔とＶbrとの関係を示す特性図 １本目と２本目ガードリングとの間隔とＶbrとの関係を示す特性図 本発明実施例４のｎチャネル縦型ＭＯＳＦＥＴの活性部分の部分断面図 本発明実施例４のｎチャネル縦型ＭＯＳＦＥＴの活性部分の部分斜視図 本発明実施例４のｎチャネル縦型ＭＯＳＦＥＴの耐圧構造部分の部分断面図 本発明実施例５のｎチャネル縦型ＭＯＳＦＥＴの耐圧構造部分の部分断面図 本発明実施例６のｎチャネル縦型ＭＯＳＦＥＴのゲート電極、ソース電極配置図 本発明実施例７のｎチャネル縦型ＭＯＳＦＥＴの基板表面の平面図 本発明実施例７のｎチャネル縦型ＭＯＳＦＥＴのゲート電極、ソース電極配置図 本発明実施例８のｎチャネル縦型ＭＯＳＦＥＴのゲート電極、ソース電極配置図 本発明実施例９のｎチャネル縦型ＭＯＳＦＥＴの基板表面の平面図 実施例９のｎチャネル縦型ＭＯＳＦＥＴのゲート電極、ソース電極配置図 図２６のＢ−Ｂ線に沿った部分断面図 本発明実施例１０のｎチャネル縦型ＭＯＳＦＥＴのゲート電極、ソース電極配置図 本発明実施例１１のｎチャネル縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断面図 本発明実施例１１のｎチャネル縦型ＭＯＳＦＥＴの主要部の部分断面図 （ａ）は本発明実施例１１のｎチャネル縦型ＭＯＳＦＥＴの耐圧構造部分の半導体基板表面の平面図、（ｂ）はＣ−Ｃ線に沿った断面図、（ｃ）はＤ−Ｄ線に沿った断面図 本発明実施例１２のｎチャネル縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断面図 本発明実施例１３のｎチャネル縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断面図 本発明実施例１４のｎチャネル縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断面図 （ａ）は本発明実施例１４のｎチャネル縦型ＭＯＳＦＥＴの耐圧構造部分の半導体基板表面の平面図、（ｂ）はＥ−Ｅ線に沿った断面図 従来のｎチャネル縦型ＭＯＳＦＥＴの断面図 従来のｎチャネル縦型ＭＯＳＦＥＴの一例のゲート電極の平面図 従来のｎチャネル縦型ＭＯＳＦＥＴの別の例のゲート電極の平面図 従来のｎチャネル縦型ＭＯＳＦＥＴの更に別の例のゲート電極の平面図 従来のｎチャネル縦型ＭＯＳＦＥＴの別の例の断面図 実施例２のｎチャネル縦型ＩＧＢＴの活性部分の部分断面図 実施例３のｎチャネル縦型ＩＧＢＴの活性部分の部分断面図 試作したｎチャネル縦型ＭＯＳＦＥＴにおける燐イオンドーズ量とＶbr、Ｒonとの関係を示す特性図
以下に本発明の実施形態を添付図面に基づいて説明する。
［実施例１］
図２は本発明第一の実施形態のｎチャネル縦型ＭＯＳＦＥＴの、主電流が流れる活性部分の部分断面図である。ＭＯＳＦＥＴのチップには、主に周縁領域に耐圧を保持するガードリング、フィールドプレートといった耐圧構造部分が設けられるが、その部分については後述する。
低抵抗のｎ+ ドレイン層１１上の高比抵抗のｎ- ドリフト層１２の表面層に選択的にｐウェル領域１３が形成され、そのｐウェル領域１３の内部にｎ+ ソース領域１５が形成されている。ｐウェル領域１３の間には、ｎ-ドリフト層１２の一部であるｎ- 表面領域１４が表面に達している。２１はコンタクト抵抗を改善するための高不純物濃度のｐ+ コンタクト領域である。
ｎ+ ソース領域１５とｎ- 表面領域１４とに挟まれたｐウェル領域１３の表面上には、ゲート絶縁膜１７を介して多結晶シリコンのゲート電極１８が設けられている。１９はｎ+ ソース領域１５とｐ+ コンタクト領域２１とに共通に接触するソース電極である。このようにソース電極１９はゲート電極１８の上および側方に形成された層間絶縁膜２２を介してゲート電極１８上に延長されることが多い。ｎ+ ドレイン層１１の裏面側には、ドレイン電極２０が設けられている。
このデバイスの動作機構を簡単に説明する。
阻止状態では一般に接地されているソース電極１９と同電位のｐウェル領域１３からｎ- ドリフト層１２側に向かって空乏層が広がって、空乏層の幅と電界強度で決まる耐圧が確保される。空乏層の広がりはｎ- ドリフト層１２の厚さと比抵抗とできまり、高耐圧を得る為には比抵抗を高く、厚さを厚くすれば良い。
ゲート電極１８にソース電極１９に対してプラス電位を印加すると、ゲート酸化膜１７を介してｐウェル領域１３の表面層１６に反転層が形成されてチャネルとして動作し、キャリアとして電子がｎ+ ソース領域１５からチャネルを通ってｎ- 表面ドレイン層１４に流れ、ｎ- ドリフト層１２、ｎ+ ドレイン層１１を経てドレイン電極２０に流れ、オン状態となる。
図２の断面図は、図３６の従来のものと良く似ており、異なっている点はｐウェル領域１３の間のｎ- 表面領域１４の幅が狭いことである。
むしろこの実施例１の縦型ＭＯＳＦＥＴの特徴を良く表しているのは、図１の半導体基板表面の平面図である。なお図１では、通常半導体素子の周縁領域に設けられる耐圧構造部を、本発明第一の実施形態の本質に係わらないため省略している。
図１において、ｐウェル領域１３が、多数の１方向に延びたストライプ状のｎ- 表面領域１４を囲んで配置されている。（なお、説明の便宜上一部のｎ- 表面領域１４を省略し、点で示した。）ストライプ状のｎ- 表面領域１４の長さが数種類あるのは、図３のチップ表面の電極配置図におけるソース電極１９、ゲート金属電極２７に対応させるためである。ソース電極１９の幅が広い部分では、長いストライプ状ｎ- 表面領域１４ａが配置され、ゲート金属電極２７が入り込んでいる部分では短いストライプ状ｎ- 表面領域１４ｂ、ゲート電極パッド２９が設けられてゲート金属電極の幅が広い部分では、更に短いストライプ状ｎ- 表面領域１４ｃとなっている。
図３において、ソース電極１９の内部に外部端子と接続するためのソースパッド２８が設けられている。ソース電極１９を取り囲み、また一部がソース電極１９の内部に向かってゲート金属電極２７が配置され、ソース電極１９の内部に向かったゲート金属電極２７の一部に外部端子と接続するためのゲートパッド２９が設けられている。図３のなかの最外周の周縁電極３０は、ドレイン電極２０と同電位とされ、一般的に耐圧構造部の最外周に設けられる空乏層の広がりを抑えるためのストッパ電極である。
図４は、図１の半導体表面の各領域を作成するマスクとなるゲート電極１８の形状、およびゲート電極１８とソース電極接触部２４との相対配置関係を示す平面図である。但し、ストライプの長さは一定の部分である。共にストライプ状のソース電極接触部２４とゲート電極１８とが、交互に配置されている。１方向に延びたゲート電極１８の終端部は、一度細くなった後、再び広くなっている。このゲート電極が終端の前に細くなっているのは活性領域以外のゲート電極面積を最小限にする為と、工程上ゲート電極１８をマスクとしてｐウェル領域１３を形成する場合、アクセプタ不純物濃度の拡散により、できるだけ前記の細くなったゲート電極の下を覆うようにすることでＣｒｓｓの低減が可能となるためである。また、ゲート電極１８の端が広くなっているのは、ゲート金属電極との接続のための接合部分２６が設けられているためである。この接合部分２６の上に図３のゲート金属電極２７が位置合わせされる。
もう一度図１に戻るが、ストライプ状ｎ- 表面領域１４ａ、ｂ、ｃの端の先に、ｐウェル領域１３で囲まれた小さなｎ- 表面領域１４ｄが配置されているのが見られる。このｎ- 表面領域１４ｄは、ゲート電極１８の端の接合部分２６の下になった部分であり、接合部分２６の寸法を加工工程の能力上必要な寸法としたとき、ｐウェル領域１３で囲いきれなかったものである。工程加工能力が十分に高ければ、このｎ- 表面領域１４ｄはｐウェル領域１３で覆われてしまって消滅する。
図５は、図１のＡ−Ａ線に沿った部分断面図である。接合部分２６におけるゲート電極１８とゲート金属電極２７との接続の様子が見られる。１７はゲート酸化膜、１７ａは厚いフィールド酸化膜であり、１９はソース電極である。このＡ−Ａ線に沿った部分の表面電極上の位置を図３にＡ−Ａ線として示した。
この実施例１のＭＯＳＦＥＴの主な寸法例は次のような値とした。
図４のゲート電極１８の幅は５．６μm 、長さは３．６mm、ゲート電極１８間は９．４μm 、すなわちセルピッチを１５μm とした。そのゲート電極１８をマスクにｐウェル領域１３を形成する不純物を導入する。これにより、図１のｎ- 表面領域１４ａの幅は、１．６μm 、その間のｐウェル領域１３の幅は１３．４μm となる。図２のｐウェル領域１３の拡散深さは約４μm 、ｎ+ ソース領域１５の幅は２．５μm 、拡散深さは０．３μm 、図４のソース電極接触領域２４の幅は７μm である。このとき、半導体表面におけるｐウェル領域１３の面積に対するｎ- 表面領域１４の面積比率はおよそ０．１２となる。
ちなみに、同じｎ- 表面領域１４のｐウェル領域１３の面積に対する面積比率は、従来の図３７、３８、３９のＭＯＳＦＥＴにおいてそれぞれ、約３、２、１である。図１３は本実施形態のｎチャネル縦型ＭＯＳＦＥＴの耐圧構造部分の部分断面図である。図の左方には活性部があり、右端はＭＯＳＦＥＴの端である。一例として耐圧クラスは６００Ｖとする。
ｎ- ドリフト層１２の表面層端部にはｐ周縁領域３３が形成されており、その表面に周縁電極３０が設けられている。３７は表面保護のためのポリイミド膜である。ｇ1 〜ｇ14はｐガードリングである。すなわちソース電極１９とドレイン電極電位の周縁電極３０との間に１４本のガードリングｇ1 〜ｇ14が設けられている。二本のガードリングの間の下方に記した数値はそれらのガードリング間の間隔をμm 単位で示しており、ソース電極１９から遠ざかるに従って間隔が広くなっている。
耐圧ＢＶDSS＝６００Ｖ（以下Ｖbrとも記す）のため、ｎ- ドリフト層１２を比抵抗：２０Ωcm、厚さ５０μm とした。耐圧Ｖbr＝６００Ｖに対し、ガードリングの数が１４本となっている。この本数は、先にのべたガードリング本数ｎを規定する式、１．０×Ｖbr／１００から求められる値、１．０×６００／１００＝６本より多い。
ｐウェル領域１３と１本目ガードリングｇ1 との間隔は０μm で接続している。１本目ガードリングｇ1 と２本目ガードリングｇ2 との間隔は０．５μm 、以降各ガードリング間隔は順番に１μm 、１．５μm 、２μm 、２．５μm 、３μm 、３．５μm 、４μm 、５μm 、６μm 、７μm 、８μm 、９μm と０．５〜１μm ずつ大きくなるように設定されている。また、ガードリングｇの幅は１本目から順に１４．５μm 、１４．５μm 、１３．５μm 、１３．５μm 、１３．５μm 、１２．５μm 、１２．５μm 、１１．５μm 、１１．５μm 、１０．５μm 、１０．５μm 、１０．５μm 、１０．５μm 、１０．５μm と遠くなる程幅が小さくなるように設定されている。ガードリングｇの深さはｐウェル領域１３と同じく４μm とした。
デバイスの耐圧は一般にソース電極１９をグランド電位にしてドレイン電極２０に正バイアスを印加した場合、ソース電位となるｐウェル領域１３とｎ- ドリフト層１２間のｐｎ接合から空乏層がｎ- ドリフト層１２に向かって広がる。
活性部ではこの空乏層は半導体表面のｐウェル領域１３から下側のｎ- ドリフト層１２に向かって広がる。
一方耐圧構造部分では、ｐウェル領域１３から下側のｎ- ドリフト層１２への他に、横方向に向かっても空乏層が広がる。この横方向に広がる空乏層に対してガードリングｇ1 〜ｇ14が非常に近くに設置されているため、ｐウェル領域１３と１番目のｐガードリングｇ1 との間の半導体表面部分ではｐウェル領域１３の拡散層が曲率を持つことによる形状効果で増加する電界強度を抑制出来る。同様に各ガードリング間の電界強度を抑制出来る。
上記の設定とすることで、耐圧は６６４V となつた。これは比抵抗２０Ωcm、ｎ- ドリフト層の厚さ５０μm の場合の理論耐圧６８４V の９７％の耐圧が確保できたことになる。従来の耐圧構造ではｐウェル領域とｎ-ドリフト層との間のｐｎ接合部分の曲率形状部分が耐圧を低下させる原因となっていたが、その直近に１番目のガードリングを配置することにより、ｐウェル領域から伸びる空乏層が簡単に１番目のガードリングに到達し、曲率形状部分の電界強度を極端に低減することが可能となったものである。
同様の関係が１番目のガードリングと２番目のガードリング間、２番目のガードリングと３番目のガードリング間のように隣り合うガードリング間で成立することから、ｎ- ドリフト層の比抵抗が低くても高耐圧化が可能となった。更に、Ｈｕの論文［Rec.Power Electronics Specialists Conf., San Diego,1979(IEEE, 1979) p.385 ］等によれば、ユニポーラデバイスのオン抵抗Ｒonは
Ｒon∝（Ｖbr）2.5
で表され、耐圧Ｖbrの２．５乗に比例することが知られている。
つまり耐圧が１％向上すると、（同じ比抵抗で厚さの薄いウェハを使用できるから）オン抵抗は約２．５％低減できることになる。従って、耐圧５％の向上は、オン抵抗の約１３％の低減につながり、耐圧７．５％の向上はオン抵抗で２０％の大幅低減と画期的効果を持つことになる。
ここで、ｐウェル領域１３と１本目ガードリングｇ1 との間隔を０μm として接続した意味について、付け加える。
ｐウェル領域１３と１本目ガードリングｇ1 とは、間隔が０μm で接続しているので、１本目ガードリングｇ1 は一見意味が無いようにも考えられるが、図１５に見られるようにそれらが接続し、或いは重なり合っても耐圧の向上がもたらされる。
ｐウェル領域１３と１本目ガードリングｇ1 との間隔が０μm である意味はもう一つある。ｐウェル領域１３と１本目ガードリングｇ1 とを形成するための不純物導入用マスクにおいて、それらの間隔が０になるようにして置くことによって、かりにプロセスのバラツキにより、０．５μm 以下のオーバーエッチングがあったとしても、ｐウェル領域１３と１本目ガードリングｇ1 との間隔は０．５μm 以下に抑えられる。このようにプロセスバラツキをある程度補償する効果をもっているのである。
耐圧クラスの異なるＭＯＳＦＥＴを試作し、図３９の従来のＭＯＳＦＥＴと比較した。図１２は、耐圧とＲonＡとの関係を比較した特性比較図である。横軸は耐圧ＢＶDSS (V) 、縦軸はオン抵抗ＲonＡ(mΩcm2)であり、いずれも対数表示している。
ＲonＡはほぼ従来の半分になっており、本発明の効果が非常に大きいことがわかる。図の傾向からこの効果は、試作していないが耐圧１５０Ｖ以下においても期待出来る。
更に、試作したＭＯＳＦＥＴについて、オン抵抗とゲートドレイン間容量との積［Ｒon・Ｃｒｓｓ］を３種類の耐圧クラス毎に従来品と比較し、表２にまとめた。
Ｒon・Ｃｒｓｓはいずれも従来の１／５程度になっている。
デバイスの損失はオン抵抗とスイッチング損失で決まり、スイッチング損失はＣｒｓｓが小さい程小さくなることから［Ｒon・Ｃｒｓｓ］積の小さいデバイスが損失が小さいことになる。この特性も本発明品は従来品より大幅に小さくなっていて効果が非常に大きいことが分かる。
ゲート電極１８の幅を広げると、図６の傾向と同様に、Ｒonの変動はあまり無いもののＣｒｓｓが増大し、スイッチング損失が大きくなる。逆に、ゲート電極１８の幅を狭めるとＣｒｓｓは低下するが、Ｒonが増大し定常損失が大きくなる。
１方向に延びたゲート電極の１方向に沿った長さが実施例１ではチップの主電流が流れる活性部のサイズにほぼ等しく４mm程度である。この長さはチップの活性部のサイズとほぼ等しい長さでも良いが、内部ゲート抵抗を増加させないために１００μm 以上、好ましくは５００μm 以上の間隔でゲート電極と接続する部分を設けても勿論かまわない。
なお、図２の断面図が、図３６の従来のものと略同じであることからわかるように、実施例１のＭＯＳＦＥＴの製造工程は、従来のものと略同じで良く、ただパターンを変えるだけで実現できる。
［実施例２］
図４１は本発明第二の実施形態のｎチャネル縦型ＩＧＢＴの、主電流が流れる活性部分の部分断面図である。ＩＧＢＴのチップには、主に周縁領域に耐圧を保持するガードリング、フィールドプレートといった耐圧構造部分が設けられるが、その部分については後述する。
低抵抗のｐ+ ドレイン層１１ａ上の高比抵抗のｎ- ドリフト層１２の表面層に選択的にｐウェル領域１３が形成され、そのｐウェル領域１３の内部にｎ+ ソース領域１５が形成されている。ｐウェル領域１３の間には、ｎ-ドリフト層１２の一部であるｎ- 表面領域１４が表面に達している。
ｎ+ ソース領域１５とｎ- 表面領域１４とに挟まれたｐウェル領域１３の表面上には、ゲート絶縁膜１７を介して多結晶シリコンのゲート電極１８が設けられている。１９はｎ+ ソース領域１５とｐ+ コンタクト領域２１とに共通に接触するソース電極である。このようにソース電極１９はゲート電極１８の上および側方に形成された層間絶縁膜２２を介してゲート電極１８上に延長されることが多い。ｐ+ ドレイン層１１ａの裏面側には、ドレイン電極２０が設けられている。
半導体表面の平面図、ゲート電極のコンタクト、金属電極等は、実施例１の図１、４、３と全く同じでよい。
実施例１のＭＯＳＦＥＴと異なっている点は、断面構造であり、ドレイン電極２０が接しているのが、ｎ+ ドレイン層ではなく、ｐ+ ドレイン層１１ａである点である。
動作は、ゲート電極１８への信号でドレイン電極２０からソース電極１９へ流れる電流が制御される点では同じであるが、ｐ+ ドレイン層１１ａからｎ- ドリフト層１２へ正孔が注入されるためバイポーラモードとなり、オン抵抗がＭＯＳＦＥＴより低くなる。
このＩＧＢＴにおいても、オン抵抗が従来のＩＧＢＴより、約３０% 低減された。
［実施例３］
図４２は本発明第三の実施形態のｎチャネル縦型ＩＧＢＴの、主電流が流れる活性部分の部分断面図である。
図４１の実施例２のＩＧＢＴとの違いは、ｎ- ドリフト層が、高抵抗率部分１２ａと低抵抗率部分１２ｂとからなる点である。
低抵抗率部分１２ｂによって、逆電圧印加時の空乏層の広がりが制限されるので、高比抵抗率部分１２ａの厚さを薄くできる利点がある。
従ってｎ- ドリフト層での電圧降下が低減され、実施例２のＩＧＢＴより一層オン抵抗の低いＩＧＢＴとすることができる。
［実施例４］
図１７は本発明第四の実施形態のｎチャネル縦型ＭＯＳＦＥＴの活性部の部分断面図、図１８は斜視図である。
実施例１の縦型ＭＯＳＦＥＴの図２との違いは、活性部における二つのｐウェル領域１３の間のｎ- 表面領域１４であったところにｎカウンタードープ領域３４が形成されている点である。
ｎカウンタードープ領域３４は、例えばドーズ量２．５×１０12〜４．０×１０12cm-2の燐イオンのイオン注入および熱処理によって形成される。深さは約４μm である。
図４３は、燐イオンのドース量と耐圧Ｖbrおよびオン抵抗Ｒonとの関係を示したものである。横軸はドーズ量、縦軸はＶbrまたはＲonである。図４３において、燐イオンのドーズ量が２．５×１０12cm-2以上のＲonは殆ど変わらない値であるが、２．０×１０12cm-2以下ではＲonは急激に増大している。また、燐イオンのドーズ量が４．０×１０12cm-2以下のＶbrは殆ど変わらない値であるが、５．０×１０12cm-2以上では、Ｖbrが急激に低下している。また、ＶGS＝−３０V においても、４．４×１０12cm-2以上でＶbrが急激に低下している。これらの結果により、ドーズ量は、２．０×１０12〜５．０×１０12cm-2、より好ましくは２．５×１０12〜４．０×１０12cm-2の範囲が良い。
このｎカウンタードープ領域３４を形成することによって、ｐウェル領域１３に囲まれている表面ドレイン領域で構成されるＪＦＥＴ抵抗が低減され、直列抵抗分が低減されて、オン抵抗の低下につながる。
本実施例では、表面ドレイン領域の面積比率を小さくしているので、ＪＦＥＴ抵抗が増大する。このため、カウンタードープによるオン抵抗の低減効果は大きい。
図１９は第四の実施形態のｎチャネル縦型ＭＯＳＦＥＴの耐圧構造部の部分断面図である。実施例１の縦型ＭＯＳＦＥＴの図１３との違いは、耐圧Ｖbr＝６００Ｖに対し、ガードリングの数が６本となっていることである。
この本数は、ガードリング本数ｎを規定する前記の式から求められる１．０×Ｖbr／１００＝６本と同じである。
この設定とすることで、６２２V と理論耐圧６８４V の９２％の耐圧が確保できた。勿論ガードリング本数を増せば、耐圧はもっと高くできる。
この実施例４のＭＯＳＦＥＴについても、ｎ+ ドレイン層の代わりにｐ+ ドレイン層或いは図４２の低抵抗率部分１２ｂとｐ+ ドレイン層を設けることにより、実施例２、３のようにＩＧＢＴとすることができる。以後の実施例１４迄のＭＯＳＦＥＴの例についても同様にｎ+ ドレイン層を置き換えることでＩＧＢＴとすることができる。
［実施例５］
図２０は本発明第五の実施形態のｎチャネル縦型ＭＯＳＦＥＴの耐圧構造部分の部分断面図である。実施例１の縦型ＭＯＳＦＥＴの図１３との違いは、ガードリング数が６本になっていることと、二つのｐガードリングの間のフィールド酸化膜１７ａ上に導電体である多結晶シリコン膜のフィールドプレート３５が形成されている点である。
デバイスは実使用状態ではドレイン電極２０、ソース電極１９間に電圧が印加されていている。長期の電圧印加時の信頼性に影響を与える項目に、デバイス表面の電荷蓄積効果がある。耐圧構造部の両端にある電極間にも電圧が印加されていると、耐圧構造部の表面に電荷が誘起され、絶縁層を介して半導体表面、特にｎ- ドリフト層１２の表面部分に影響を与え、半導体内部の電界を乱して耐圧劣化に繋がる。
この例では、耐圧構造部の層間絶縁膜２２とｎ- ドリフト層１２の表面のフィールド酸化膜１７ａ表面との中間に多結晶シリコン膜のフィールドプレート３５を設けることにより、静電遮蔽効果を利用して表面電荷の影響を抑えることができる。なお、活性部ではソース電極１９とゲート電極１８とがｎ- ドリフト層表面を覆っているため、表面電荷の影響は受けない構造となっている。
すなわち、ｐウェル領域１３と１番目のガードリングｇ1 との間及びガードリング間のｎ- 表面領域１４に、フィールド酸化膜１７ａを介して導電体である多結晶シリコン膜のフィールドプレート３５を配置するこにより、表面電荷蓄積効果が防止でき、信頼性上の効果が期待できる。耐圧は実施例２とほぼ同じであった。なお、フィールドプレート３５の電位はフローティングとしたが、配線を設けて適当な電位を与えることもできる。
［実施例６］
図２１は本発明第六の実施形態のｎチャネル縦型ＭＯＳＦＥＴのソース電極接触部２４とゲート電極１８との相対配置関係を示す平面図である。耐圧構造部は、実施例１と同様とした。
実施例１の図４で説明した構造と異なる点は、ストライプ状のゲート電極１８の両端の他に、その中間にもゲート金属電極との接合部分２６が設けられている点である。このようにすることによって、内部ゲート抵抗の低減およびオン抵抗の増加抑制に効果がある。
半分の長さのストライプ状ゲート電極１８のそれぞれの端に接合部分２６を設けるより、実施例６の構造は活性部面積の効率を上げることができる。
半導体基板表面の平面図は、途中でｎ- 表面領域１４が途切れ、小さなｎ- 表面領域が挟まれる。加工精度が高ければ、その小さなｎ- 表面領域は無くすことができる。
この実施例６では、ゲート金属電極との接合部分２６が、ゲート電極１８の中間に１箇所設けられているだけであるが、当然同様の１方向に延びたゲート電極に対して複数箇所設けることも可能である。
［実施例７］
図２２は本発明第七の実施形態のｎチャネル縦型ＭＯＳＦＥＴの半導体基板表面の平面図である。なお図２２は図２と同様に耐圧構造部は省略して示されている。耐圧構造部は、実施例１と同様とした。
この例ではｎ- 表面領域１４（複数あることを点で省略して示している）が、基本的に実施例１の図１と同様に、ｐウェル領域１３で囲まれ、１方向にのびた形状をしている。図２との違いは、ｎ- 表面領域１４が１方向に延びていて、しかも延びた方向に対しておおむね垂直な方向に複数の凸部３１を有している点である。
この凸部３１の配置頻度はほぼ２５０μｍ当たり１個に設定されており、また、この凸部３１のｎ- 表面領域１４の延びた方向と垂直な方向への寸法は約０．５μｍである。
図２３は図２２の半導体表面の各領域を作成するマスクとなるゲート電極１８の形状、およびゲート電極１８とソース電極接触部２４との相対配置関係を示す平面図である。
図２３の形状が図４の形状と異なる点は、１方向に延びたゲート電極１８に、延びた方向に対して垂直にゲート電極のブリッジ３２が設けられていることである。このゲート電極のブリッジ３２の頻度は、ほぼ２５０μｍ当たり１個に設定されている。また、このゲート電極ブリッジ３２の幅は２．５μｍに設定してある。
このゲート電極１８をマスクとして不純物導入によりｐウェル領域１３を形成すると、ｐウェル領域１３の表面横方法への拡散が２μｍで設計していることから、ゲート電極のブリッジ３２の下は、ブリッジ３２の両側からの拡散領域が接続されるので、一本のｐウェル領域１３となる。但し、ブリッジ３２の付け根の下の部分では、両側からの拡散領域が接続されないので、ｎ- 表面領域の凸部３１が残ることになる。
この例では、ゲート電極１８がブリッジ３２で接続されていることから、ゲート抵抗が低減され、オン抵抗も低減される。
［実施例８］
図２４は本発明第八の実施形態のｎチャネル縦型ＭＯＳＦＥＴのゲート電極１８、およびゲート電極１８とソース電極接触部２４との相対配置関係を示す平面図である。耐圧構造部は実施例１と同様とした。
実施例７の図２３で説明した構造と異なる点は、ストライプ状のゲート電極１８の両端の他に、その中間にもゲート金属電極との接合部分２６が設けられている点である。
このようにすることによって、内部ゲート抵抗の低減およびオン抵抗の増加抑制に効果的である。半分の長さのストライプ状ゲート電極１８のそれぞれの端に接合部分２６を設けるより、実施例８の構造は活性部面積の効率を上げることができる。
半導体基板表面の平面図は、途中でｎ- 表面領域１４が途切れ、小さなｎ- 表面領域が挟まれる。加工精度が高ければ、このｎ- 表面領域１４ｄは無くすことができる。
このゲート金属電極との接合部分は、この実施例８では１方向に延びたゲート電極の中間に１箇所設けられているだけであるが、当然同様の構造を１方向に延びたゲート電極に対して複数箇所設けることも可能である。
［実施例９］
図２５は本発明第九の実施形態のｎチャネル縦型ＭＯＳＦＥＴの半導体基板表面の平面図である。図２５には実施例１と同様に耐圧構造部は省略して示している。耐圧構造部は実施例１と同様とした。
図２５において、ｎ- 表面領域１４は１方向に延びたストライプ状で、複数（複数あることを点で省略して示している）が平行に配置され、周囲をｐウェル領域１３で囲まれている。
図２６は図２５の半導体表面の各領域を作成するマスクとなるゲート電極１８の形状、およびゲート電極１８とソース電極接触部２４との配置関係を示す平面図である。
１方向に延びた形状のゲート電極１８が複数配置されている。実施例１の図４と異なる点は、１方向に延びたゲート電極１８の幅が全体で同じ幅となっているところである。加工精度が十分に高ければ、このようにゲート電極１８の幅内でゲート金属電極接触部２６が形成できる。
図２７は、図２５のＢ−Ｂ線に沿った部分断面図である。接合部分２６におけるゲート電極１８とゲート金属電極２７との接続の様子が見られる。１７はゲート酸化膜、１７ａは厚いフィールド酸化膜であり、１９はソース電極である。実施例１の図５と比較すると、ｎ- 表面領域１４ｄがないことがわかる。
このＢ−Ｂ線に沿った表面電極上の位置を図３にＢ−Ｂ線として示した。
また、本実施例９ではゲート電極１８の１方向に延びた終端部分の角を落として鋭角にならないような形状としているが、直角のまま終端していても本特許の内容の作用・効果に影響は無い。
［実施例１０］
次に図２８は本発明第十の実施形態のｎチャネル縦型ＭＯＳＦＥＴのゲート電極１８の形状、およびゲート電極１８とソース電極接触部２４との配置を示す平面図である。耐圧構造部は実施例１と同様とした。
実施例９の図２６で説明した構造と異なる点は、ストライプ状のゲート電極１８の両端の他に、その中間にもゲート金属電極との接合部分２６が設けられている点である。
このようにすることによって、内部ゲート抵抗の低減およびオン抵抗の増加抑制に効果的である。半分の長さのストライプ状ゲート電極１８のそれぞれの端に接合部分２６を設けるより、実施例２の構造は活性部面積の効率を上げることができる。
［実施例１１］
図２９は、本発明実施例１１のｎチャネル縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断面図である。
これまでの例はいずれも電圧支持層が単一のｎ- ドリフト層１２であった。しかし、電圧支持層が単一の層でなければならないわけではない。
近年、特に高耐圧の半導体装置において、逆電圧印加時には空乏化する高不純物濃度で幅の狭いｎドリフト領域４２ａとｐ仕切り領域４２ｂとを交互に並べた並列ｐｎ層を電圧支持層とするいわゆる超接合半導体装置が開発されている。
図３０は本発明実施例１１のｎチャネル縦型ＭＯＳＦＥＴの主要部分の部分断面図である。
図３０において、低抵抗のｎドレイン層１１上にｎドリフト領域４２ａとｐ仕切り領域４２ｂとが交互に配置されており、この並列ｐｎ層４２が逆電圧印加時に耐圧をもつことになる。例えばそれぞれの幅が５μm 程度の時、不純物濃度は単一のｎ- ドリフト層１２の１００〜１０００倍に高濃度化でき、しかも厚さも薄くできて、それだけオン抵抗を低減できる。
図３１（ａ）は、耐圧構造部分の半導体基板表面の平面図、（ｂ）はＣ−Ｃ線に沿った断面図、（ｃ）はＤ−Ｄ線に沿った断面図である。
図３１（ｂ）では、ｐガードリングがｎドリフト領域４２ａとｐ仕切り領域４２ｂと平行に走ることになるが、図３１（ｃ）ではｐガードリングがｎドリフト領域４２ａとｐ仕切り領域４２ｂと直交している。
図３１（ｃ）では複数のｐガードリングがｐ仕切り領域４２ｂによって短絡されることになるが、ｐ仕切り領域４２ｂの厚さは非常に薄いため、逆バイアス時には空乏化するので問題無いことが実験で確認された。
図３１（ａ）、（ｂ）および（ｃ）に見られるようにｎチャネル縦型ＭＯＳＦＥＴの最外周部分は並列ｐｎ層４２を止めて、高抵抗領域３８とする。
なお図３０において、ｎドリフト領域４２ａとｐ仕切り領域４２ｂの方向と、ｐウェル領域１３の方向とが平行になっているが必ずしも平行でならなければならない訳ではなく、直交しても良い。直交の場合は、ｐウェル領域１３が必ずｎドリフト領域４２ａとｐ仕切り領域４２ｂと接するので製造が容易である。
［実施例１２］
図３２は、本発明実施例１２のｎチャネル縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断面図である。
低抵抗のｎドレイン層１１上にｎドリフト領域４２ａとｐ仕切り領域４２ｂとが交互に配置された並列ｐｎ４２、更にその上にｎ- ドリフト層１２が形成されている。
その上側のｎ- ドリフト層１２にｐウェル領域１３から上の構造が形成される。
［実施例１３］
図３３は本発明実施例１３のｎチャネル縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断面図である。実施例１１のＭＯＳＦＥＴの変形例と見ることができる。
すなわち、並列ｐｎ層のｐ仕切り領域４２ｂが薄板状でなく球状とされて、規則的に配置され、ｎドリフト領域４２ａはそれを包む領域とされている。
ｎドリフト領域４２ａとｐ仕切り領域４２ｂとの不純物濃度を適当に選ぶことにより、このような構造も考えられる。
［実施例１４］
図３４は本発明実施例１４のｎチャネル縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断面図である。これも実施例１１の変形例と見ることができる。
すなわち、並列ｐｎ層のｐ仕切り領域４２ｂが薄板状でなく円柱状とされて、規則的に配置され、ｎドリフト領域４２ａはそれを囲む領域とされている。
図３５（ａ）は、耐圧構造部分の半導体基板表面の平面図、（ｂ）はＥ−Ｅ線に沿った断面図である。
図３５（ａ）および（ｂ）に見られるようにｎチャネル縦型ＭＯＳＦＥＴの最外周部分は並列ｐｎ層４２でなく、高抵抗領域３８とする。
以上幾つかの例を基に説明したが、活性部と耐圧構造部とは互いに独立であり、自由に組み合わせることができる。また、いずれの実施例においても活性部のｎ- 表面領域１４をｎカウンタードープ領域３４としても良い。
特に本発明の耐圧構造は、ＭＯＳゲートをもつ半導体装置に限らず、プレーナトランジスタ等のバイポーラ半導体装置にも適用できる。
１１ ｎ+ ドレイン層
１１ａ ｐ+ ドレイン層
１２ ｎ- ドリフト層
１２ａ ｎ- ドリフト層の高抵抗率部分
１２ｂ ｎ- ドリフト層の低抵抗率部分
１３ ｐウェル領域
１４、１４ａ、１４ｂ、１４ｃ、１４ｄ ｎ- 表面領域
１５ ｎ+ ソース領域
１６ チャネル領域
１７ ゲート酸化膜
１７ａ フィールド酸化膜
１８ ゲート電極
１９ ソース電極
２０ ドレイン電極
２１ ｐ+ コンタクト領域
２２ 層間絶縁膜
２４ ソース電極接触部
２６ ゲート金属電極接触部
２７ ゲート金属電極
２８ ソース電極パッド
２９ ゲート電極パッド
３０ 周縁電極
３１ 凸部
３２ ゲート電極ブリッジ
３３ ｐ周縁領域
３４ ｎカウンタードープ領域
３５ フィールドプレート
３７ ポリイミド膜
３８ 高比抵抗領域
４２ 並列ｐｎ層
４２ａ ｎドリフト領域
４２ｂ ｐ仕切り領域ｇ、ｇ1 〜ｇ14 ガードリング

Claims (33)

  1. 第一もしくは第二導電型の低抵抗層と、その低抵抗層上に配置された少なくとも第一導電形半導体領域を含む電圧支持層と、電圧支持層の表面層に配置された第二導電型ウェル領域と、半導体表面において前記第二導電型ウェル領域を囲んで配置された複数の第二導電型ガードリングを備えた半導体装置において、第二導電型ウェル領域と、第二導電型ウェル領域側から数えて一番目の第二導電型ガードリングとの間隔が１μm 以下であることを特徴とする半導体装置。
  2. 第二導電型ウェル領域と、第二導電型ウェル領域側から数えて一番目の第二導電型ガードリングとの間隔が１μm 以下であることを特徴とする請求項１に記載の半導体装置。
  3. 第二導電型ウェル領域と、第二導電型ウェル領域側から数えて一番目の第二導電型ガードリングとの間隔が０．５μm 以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 第二導電型ウェル領域と、第二導電型ウェル領域側から数えて一番目の第二導電型ガードリングとが接続していることを特徴とする請求項３に記載の半導体装置。
  5. 第二導電型ウェル領域側から数えて一番目の第二導電型ガードリングと、二番目の第二導電型ガードリングとの間隔が１．５μm 以下であることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
  6. 一番目の第二導電型ガードリングと二番目の第二導電型ガードリングとの間隔が１μm 以下であることを特徴とする請求項５に記載の半導体装置。
  7. 一番目の第二導電型ガードリングと二番目の第二導電型ガードリングとの間隔が０．５μm 以下であることを特徴とする請求項６に記載の半導体装置。
  8. 第二導電型ウェル領域側から数えて二番目の第二導電型ガードリングと三番目の第二導電型ガードリングとの間隔が２．０μm 以下であることを特徴とする請求項５ないし７のいずれかに記載の半導体装置。
  9. 二番目の第二導電型ガードリングと三番目の第二導電型ガードリングとの間隔が１．０μm 以下であることを特徴とする請求項８に記載の半導体装置。
  10. 三番目の第二導電型ガードリングと四番目の第二導電型ガードリングとの間隔が２．５μm 以下であることを特徴とする請求項８または９に記載の半導体装置。
  11. 三番目の第二導電型ガードリングと四番目の第二導電型ガードリングとの間隔が２．０μm 以下であることを特徴とする請求項１０に記載の半導体装置。
  12. 第一もしくは第二導電型の低抵抗層と、その低抵抗層上に配置された少なくとも第一導電形半導体領域を含む電圧支持層と、電圧支持層の表面層に配置された第二導電型ウェル領域と、半導体表面において前記第二導電型ウェル領域を囲んで配置された複数の第二導電型ガードリングを備えた半導体装置において、前記第二導電型ウェル領域と第二導電型ガードリングのうちの接合深さの浅い方の深さをｄ1 としたとき、前記第二導電型ウェル領域と第二導電型ウェル領域側から数えて一番目の第二導電型ガードリングとの間隔がｄ1 ／４以下であることを特徴とする半導体装置。
  13. 前記第二導電型ウェル領域と一番目の第二導電型ガードリングとの間隔がｄ1 ／８以下であることを特徴とする請求項１２に記載の半導体装置。
  14. 前記第二導電型ガードリングの接合深さをｄ2 としたとき、第二導電型ウェル領域側から数えて一番目の第二導電型ガードリングと二番目の第二導電型ガードリングとの間隔がｄ2 ／４以下であることを特徴とする請求項１２または１３に記載の半導体装置。
  15. 一番目の第二導電型ガードリングと二番目の第二導電型ガードリングとの間隔がｄ2 ／８以下であることを特徴とする請求項１４に記載の半導体装置。
  16. 第二導電型ウェル領域側から数えて二番目の第二導電型ガードリングと三番目の第二導電型ガードリングとの間隔がｄ2 ／４以下であることを特徴とする請求項１４または１５に記載の半導体装置。
  17. 二番目の第二導電型ガードリングと三番目の第二導電型ガードリングとの間隔がｄ2 ／８以下であることを特徴とする請求項１６に記載の半導体装置。
  18. 第二導電型ウェル領域と第二導電型ウェル領域から数えて一番目の第二導電型ガードリングとの間隔をl1、一番目の第二導電型ガードリングと二番目の第二導電型ガードリングとの間隔をl2としたとき、l2-l1を１μm 以下としたことを特徴とする請求項１ないし１７のいずれかに記載の半導体装置。
  19. l2−l1を０．２〜０．８μm の範囲としたことを特徴とする請求項１８に記載の半導体装置。
  20. 第二導電型ウェル領域側から数えて一番目の第二導電型ガードリングと二番目の第二導電型ガードリングとの間隔をl2、二番目の第二導電型ガードリングと三番目の第二導電型ガードリングとの間隔をl3としたとき、l3-l2を１μm 以下としたことを特徴とする請求項１８または１９に記載の半導体装置。
  21. l3−l2を０．２〜０．８μm の範囲としたことを特徴とする請求項２０に記載の半導体装置。
  22. 第二導電型ウェル領域側から数えて二番目の第二導電型ガードリングと三番目の第二導電型ガードリングとの間隔をl3、三番目の第二導電型ガードリングと四番目の第二導電型ガードリングとの間隔をl4としたとき、l4-l3を１μm 以下としたことを特徴とする請求項２０または２１に記載の半導体装置。
  23. l4−l3を０．２〜０．８μm の範囲としたことを特徴とする請求項２２に記載の半導体装置。
  24. 第二導電形ガードリングの数ｎが５以上であり、第二導電形ウェル領域側から数えて一番目の第二導電型ガードリングの幅が、五番目の第二導電型ガードリングの幅より大きいことを特徴とする請求項１ないし２３のいずれかに記載の半導体装置。
  25. 第二導電形ガードリングの数ｎが６以上であり、第二導電形ウェル領域側から数えて二番目の第二導電型ガードリングの幅が、六番目の第二導電型ガードリングの幅より大きいことを特徴とする請求項２４に記載の半導体装置。
  26. 第二導電形ガードリングの数ｎが７以上であり、第二導電形ウェル領域側から数えて三番目の第二導電型ガードリングの幅が、七番目の第二導電型ガードリングの幅より大きいことを特徴とする請求項２５に記載の半導体装置。
  27. 第二導電型ウェル領域と第二導電型ウェル領域側から数えて一番目の第二導電型ガードリングとの間の前記電圧支持層表面に絶縁膜を介して導電体膜を配置したことを特徴とする請求項１ないし２６のいずれかに記載の半導体装置。
  28. 第二導電型ウェル領域側から数えて一番目の第二導電型ガードリングと二番目の第二導電型ガードリングとの間の前記電圧支持層表面に絶縁膜を介して導電体膜を配置したことを特徴とする請求項２７に記載の半導体装置。
  29. 第二導電形ガードリングの数ｎが３以上であり、第二導電型ウェル領域側から数えて二番目の第二導電型ガードリングと三番目の第二導電型ガードリングとの間の前記電圧支持層表面に絶縁膜を介して導電体膜を配置したことを特徴とする請求項２８に記載の半導体装置。
  30. 第二導電形ガードリングの数ｎが４以上であり、第二導電型ウェル領域側から数えて三番目の第二導電型ガードリングと四番目の第二導電型ガードリングとの間の前記電圧支持層表面に絶縁膜を介して導電体膜を配置したことを特徴とする請求項２９に記載の半導体装置。
  31. 前記導電体膜がフローティング電位であることを特徴とする請求項２７ないし３０のいずれかに記載の半導体装置。
  32. 前記電圧支持層が第一導電型半導体領域と第二導電型半導体領域を交互に配置した領域を含むことを特徴とする請求項１ないし３１のいずれかに記載の半導体装置。
  33. 半導体装置の表面保護膜として有機高分子材料膜を配置したことを特徴とする請求項１ないし３２のいずれかに記載の半導体装置。
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