JP4889072B2 - 半導体装置 - Google Patents

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Description

本発明の半導体装置は、ガードリング形成領域上面の熱酸化膜構造に関し、可動イオンの影響を低減する素子に関する。
従来の半導体装置、例えば、絶縁ゲート型バイポーラトランジスタでは、素子形成領域の外周領域において、ＩＧＢＴ素子の単位セル部（Ａ領域）と連続してガードリング部（Ｂ領域）を形成する。そして、素子のＯＮ抵抗を増加させることなく、ガードリング耐圧を向上させる素子構造が知られている（例えば、特許文献１参照）。
また、従来の半導体集積回路、例えば、大電力用集積回路では、縦型ＩＧＢＴの外周部にＰ型のガードリング層を形成する。ガードリング層上面には、絶縁層を介してダイオード等の横型素子が配置されている。そして、縦型ＩＧＢＴ及び横型素子の両者において、等電位線の分布を均等化して電界集中を阻止できる素子構造が知られている（例えば、特許文献２参照）。
特許番号第２９５００２５号公報（第３−４頁、第１−３図） 特開平１０−２５６５４２号公報（第３−４頁、第１−３図）
従来の半導体装置では、セル領域（Ａ領域）とガードリング領域（Ｂ領域）との上面には、同一の工程で熱酸化膜及びＣＶＤ酸化膜が堆積されている。つまり、ガードリング領域（Ｂ領域）上面の酸化膜は、セル領域（Ａ領域）上面での堆積条件に基づき、形成される。そして、良質である熱酸化膜が薄く形成され、可動イオンが存在するＣＶＤ酸化膜、モールド樹脂がＮ層表面近傍に形成される。そのことで、ガードリング領域（Ｂ領域）では、可動イオンが、空乏層形状を歪めることで、信頼性を劣化させるという問題があった。
また、上述した特許文献１に示したように、従来の半導体装置では、ガードリング領域（Ｂ領域）で、最も、セル領域（Ａ領域）側に位置するＰ層の上面では、セル領域（Ａ領域）のソース電極が、電気的に接続している。しかしながら、従来の半導体装置では、ソース電極が、Ｐ層形成領域の上面に配置されていたため、ブレークダウン電流の回収能力が弱いという問題があった。
本発明は、セル領域に比べて、ガードリング領域上面の熱酸化膜を厚く形成し、半導体層表面からＣＶＤ酸化膜を遠ざけて配置する。そして、ガードリング領域において、ＣＶＤ酸化膜及びモールド樹脂内の可動イオンによる信頼性劣化を防ぐことを目的とする。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、複数のセルが形成される実動作領域と該実動作領域の周囲に配置されたガードリング領域とを有する半導体層と、前記半導体層表面から前記実動作領域と前記ガードリング領域との境界を形成する拡散領域と、前記半導体層表面に形成される熱酸化膜と、該熱酸化膜上面に形成されるＣＶＤ酸化膜とを有し、前記熱酸化膜はその膜厚の異なる第１の熱酸化膜と第２の熱酸化膜から成り、前記第２の熱酸化膜は前記第１の熱酸化膜よりもその膜厚が厚く、前記第２の熱酸化膜は前記ガードリング領域上面に形成されることを特徴とする。従って、本発明の半導体装置では、ガードリング領域上面における熱酸化膜が、実動作領域上面の熱酸化膜よりもその膜厚を厚く形成される。そのことで、可動イオンの存在するＣＶＤ酸化膜を半導体層表面から遠方へと配置することができる。
また、本発明の半導体装置では、前記第１の熱酸化膜は、前記第２の熱酸化膜とは同一工程により形成された後に除去され、再び、所望の厚みに形成される酸化膜であることを特徴とする。従って、本発明の半導体装置では、第１の熱酸化膜と第２の熱酸化膜とを同一工程で形成した後、実動作領域上面に形成する第１の熱酸化膜の膜厚を所望の膜厚とすることができる。
また、本発明の半導体装置では、前記金属配線層の一端は、前記拡散領域の一端よりも前記ガードリング領域側に位置していることを特徴とする。従って、本発明の半導体装置では、拡散領域と半導体層とにより形成される空乏層において、金属配線層による電界の安定化を図り、空乏層の形状を安定化させ、耐圧特性を向上させることができる。
また、本発明の半導体装置では、前記ガードリング領域上面に位置する前記金属配線層は、前記実動作領域を囲むように形成されている。従って、本発明の半導体装置では、実動作領域を囲むように配置されたガードリング領域が配置され、更に、実動作領域を囲むように金属配線層を配置する。そのことで、金属配線層による電界の安定化を図り、空乏層の形状を安定化させ、耐圧特性を安定化させることができる。
上述したように、第１に、本発明の半導体装置では、半導体層を構成するエピタキシャル層上面には、熱酸化膜及びＣＶＤ酸化膜が堆積されている。そして、ガードリング領域の熱酸化膜は、例えば、８０００〜１００００Å程度の膜厚で形成されている。この構造により、本発明では、耐圧特性を維持するガードリング領域において、可動イオンが含まれるＣＶＤ酸化膜をエピタキシャル層表面から離れた位置に配置することができる。そして、可動イオンの影響による空乏層形状の歪みを抑えることができ、所望の耐圧特性を維持できる。
第２に、本発明の半導体装置では、実動作領域とガードリング領域との境界部に形成される拡散領域とエピタキシャル層とのＰＮ接合領域から形成される空乏層の先端が、ゲート電極の先端部に収束しようとする。そして、本発明では、ゲート電極の先端部が、該拡散領域よりもガードリング領域側に位置するように形成されている。この構造により、本発明では、空乏層の収束する領域において、該空乏層の曲率変化が緩和され、空乏層形状の歪みを抑えることができる。そして、所望の耐圧特性を維持できる。
第３に、本発明の半導体装置では、実動作領域の半導体層に形成される複数のセルに対し、少なくとも両端の列に配置されるセルは、ソース領域等が形成されないフリーセルとして配置される。そして、ガードリング領域では、一定の電圧値以上が印加されると、ブレークダウン電流が発生する。本発明では、ブレークダウン電流は、実動作領域とガードリング領域との境界上面に形成されたゲート電極から引き抜かれる。このとき、ブレークダウン電流の一部が、両端のセル列に流入する。しかし、その両端のセル列はフリーセル列であるため、局所的な破壊を防ぐことができる。
以下に、本発明における半導体装置の一実施の形態について、図１〜図６を参照にして詳細に説明する。
図１（Ａ）は本発明の半導体装置の構造を示す斜視図である。図１（Ｂ）は本発明の半導体装置の構造を示す上面図である。図１（Ａ）に示す如く、Ｎ型の半導体基板１上にはＮのエピタキシャル層２が堆積されている。複数のトレンチ７が、エピタキシャル層２表面から形成されている。トレンチ７は、等間隔をなして互いに平行となるように配置されている。そして、基板１はドレイン取り出し領域として用いられており、エピタキシャル層２は、主に、ドレイン領域３として用いられる。また、トレンチ７はエピタキシャル層２表面に対して側壁がほぼ垂直にエッチングされ、その内壁には絶縁膜６が形成されている。更に、トレンチ７には、Ｐ型不純物が注入された、例えば、多結晶シリコンが堆積されている。そして、詳細は後述するが、トレンチ７内の多結晶シリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）を介してソース領域４と電気的に接続されている。そのことで、トレンチ７内のＰ型の多結晶シリコンは、ソース電極１６と同電位の固定電位絶縁電極５として用いられる。一方、複数のトレンチ７間に位置するエピタキシャル層２はチャネル領域８として用いられる。
図１（Ａ）及び図１（Ｂ）に示す如く、本実施の形態では、ゲート領域９はソース領域４と離間され、エピタキシャル層２に一定の間隔を置いて複数設けられている。そして、図示の如く、Ｙ軸方向に延びる２本のゲート領域９間には、ソース領域４が形成されている。ソース領域４は、それぞれのゲート領域９から等距離に位置するように１本形成されている。ソース領域４は、Ｙ軸方向にゲート領域９とほぼ平行に位置している。一方、固定電位絶縁電極５を形成するトレンチ７は、ソース領域４及びゲート領域９と直交する方向に、つまり、Ｘ軸方向に形成されている。そして、トレンチ７の両端は、それぞれゲート領域９とその形成領域の一部を重畳する。また、トレンチ７はＹ軸方向に一定の間隔を保ちながら、形成されている。
次に、図２を参照して本発明の半導体装置の断面構造およびその動作について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向の断面図である。図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向の断面図である。
図２（Ａ）に示す如く、主に、ソース領域４の下方に位置し、トレンチ７に囲まれた領域がチャネル領域８である。チャネル領域８では、矢印Ｈ１をチャネル厚み、矢印Ｌ１をチャネル長とする。つまり、チャネル厚みＨ１とは、チャネル領域８において対向する絶縁膜６間の間隔であり、チャネル長Ｌ１とは、トレンチ７の側壁に沿って、ソース領域４底面から固定電位絶縁電極５の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ型の基板１の裏面には、例えば、Ａｌ層１０がオーミックコンタクトしている。このＡｌ層１０を介してドレイン電極１７が形成されている。
一方、エピタキシャル層２表面には絶縁層としてのシリコン酸化膜１２（図２（Ｂ）参照）が形成されている。そして、このシリコン酸化膜１２に設けられたコンタクト領域１３（図２（Ｂ）参照）を介して、Ａｌ層１１がソース領域４にオーミックコンタクトしている。また、Ａｌ層１１はコンタクト領域１３を介して、固定電位絶縁電極５にもオーミックコンタクトしている。この構造により、上述の如く、固定電位絶縁電極５は接地状態となり、ソース領域４と固定電位絶縁電極５とは同電位に保たれる。また、実質、ソース領域４の下方に位置するチャネル領域８も固定電位絶縁電極５と同電位に保たれる。尚、本実施の形態の半導体装置では、チャネル領域８に形成される空乏層により主電流の導通、遮断を制御する。そのため、その条件を満たしていれば単位セルを構成する固定電位絶縁電極５の形状、ソース領域４の形状などは任意である。
図２（Ｂ）に示す如く、ゲート領域９上を含めエピタキシャル層２表面にはシリコン酸化膜１２が堆積されている。そして、ゲート領域９上には、シリコン酸化膜１２に設けられたコンタクト領域１４を介して、例えば、Ａｌから成るゲート電極１８が形成されている。尚、図中の破線は固定電位絶縁電極５の存在を示している。そして、断面図および上面図における絶縁膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
次に、本発明の半導体素子の動作原理を説明する。
先ず、半導体素子のＯＦＦ動作について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ型の基板１、Ｎ型のエピタキシャル層２から成るドレイン領域３、トレンチ７間に位置するＮ型のチャネル領域８およびＮ型のソース領域４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極１７に正の電圧を印加し、ソース電極１６を接地した状態で動作させるとＯＦＦ動作を成すことができないようにみられる。
しかしながら、上述の如く、ソース領域４及びチャネル領域８から成るＮ型領域と固定電位絶縁電極５であるＰ型領域とはＡｌ層１１を介して接続され、同電位となっている。そのため、固定電位絶縁電極５周辺のチャネル領域８では、Ｐ型のポリシリコンとＮ型のエピタキシャル層２との仕事関数差により、固定電位絶縁電極５を囲むように空乏層が広がる。つまり、固定電位絶縁電極５を形成するトレンチ７間の幅、つまり、チャネル厚みＨ１を調整することで、両側の固定電位絶縁電極５から延びる空乏層によりチャネル領域８は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域８は、擬似的なＰ型領域となっている。
この構造により、Ｎ型のドレイン領域３とＮ型のソース領域４とを擬似的なＰ型領域であるチャネル領域８によって、ＰＮ接合分離することができる。つまり、本発明の半導体装置は、チャネル領域８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。また、半導体装置がＯＦＦ時では、ドレイン電極１７には正の電圧が印加され、ソース電極１６が接地され、ゲート電極１８が接地状態であるか、又は、ゲート電極１８に負の電位が印加されている。このとき、擬似的なＰ型領域であるチャネル領域８とＮ型領域であるドレイン領域３との境界面には、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体装置の耐圧特性を左右する。
ここで、図３を参照とし、上述した擬似的なＰ型領域について以下に説明する。図３（Ａ）はＯＦＦ時のチャネル領域８でのエネルギーバンド図を示しており、図３（Ｂ）はＯＦＦ時のチャネル領域８に形成された空乏層を模式的に表した図である。固定電位絶縁電極５であるＰ型のポリシリコン領域とチャネル領域８であるＮ型のエピタキシャル層２領域とは絶縁膜６を介して対峙している。そして、両者はエピタキシャル層２表面でＡｌ層１１を介して同電位に保たれている。そのことで、トレンチ７周辺部には、両者の仕事関数差により空乏層が形成され、空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。
具体的には、Ａｌ層１１を介してＰ型のポリシリコン領域とＮ型のエピタキシャル層２領域とを同電位にすると、図３（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ型のポリシリコン領域において、絶縁膜６界面では価電子帯が負の傾斜により形成されている。この状態は、自由キャリア（正孔）に対しては絶縁膜６の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ型のポリシリコン領域の自由キャリア（正孔）は絶縁膜６界面に存在することができず、絶縁膜６から離れる方向に追いやられる。その結果、Ｐ型のポリシリコン領域の絶縁膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そのことで、Ｎ型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８は絶縁膜６界面から空乏層化していくこととなる。
しかしながら、チャネル領域８の不純物濃度は１Ｅ１４（／ｃｍ３）程度、厚みは０．８〜１．４μｍ程度であるため、チャネル領域８は、固定電位絶縁電極５から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域８が空乏層化しただけではイオン化アクセプタと釣合うだけの正電荷を確保できないため、チャネル領域８内には少数の自由キャリア（正孔）も存在するようになる。そのことで、図示の如く、Ｐ型のポリシリコン領域内のイオン化アクセプタとＮ型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。その結果、絶縁膜６界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域８はＰ型の領域となる。
次に、半導体素子のＯＦＦ動作からＯＮ動作へと転じる状態について説明する。先ず、ゲート電極１８に接地状態から正の電圧を印加する。このとき、ゲート領域９からは自由キャリア（正孔）が導入されるが、上述の如く、自由キャリア（正孔）はイオン化アクセプタにひかれて絶縁膜６界面に流れ込む。そして、チャネル領域８の絶縁膜６界面に自由キャリア（正孔）が充填されることで、Ｐ型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そのことで、チャネル領域８での絶縁膜６と最も遠い領域、つまり、チャネル領域８中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その結果、チャネル領域８の空乏層が減退し、中央領域からチャネルが開き、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。
つまり、自由キャリア（正孔）は、トレンチ７壁面を通路として瞬時に行き渡り、固定電位絶縁電極５からチャネル領域８へと広がる空乏層は後退し、チャネルが開くのである。更に、ゲート電極１８に所定値以上の電圧が印加されると、ゲート領域９とチャネル領域８ならびにドレイン領域３の形成するＰＮ接合が順バイアスとなる。そして、自由キャリア（正孔）がチャネル領域８ならびにドレイン領域３に直接注入される。その結果、チャネル領域８ならびにドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極１８の電位を接地状態（０Ｖ）、もしくは負電位にする。すると、ドレイン領域３およびチャネル領域８に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域９を通して素子外に排除される。そのことで、再びチャネル領域８は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。
次に、図４（Ａ）は本発明におけるガードリング領域の断面図を示す。図４（Ｂ）は従来におけるガードリング領域の断面図を示す。図５は本発明の実動作領域を模式的に示した上面図である。
図４（Ａ）に示すように、上述した実動作領域の周囲を囲むようにガードリング領域が配置されており、半導体素子の耐圧特性の向上を図っている。本実施の形態では、実動作領域とガードリング領域とは、ゲート領域９と連続して形成されているＰ型拡散領域１９を境界にしている。そして、ガードリング領域のＮ型のエピタキシャル層２には、Ｐ型の拡散領域から成る第１、第２及び第３のガードリング２１、２２、２３が、実動作領域を囲むように配置されている。ガードリング領域では、最外周に位置する第３のガードリング２３の外周部に、Ｎ型の拡散領域から成るアニュラーリング２４が形成されている。アニュラーリング２４を形成することで、空乏層の広がりを抑え、チップ側面を介して基板１へのリーク電流を防止することができる。
尚、ガードリング領域において、ガードリングの本数やそれらの配置間隔は素子の耐圧特性に応じて設計される。また、ガードリングの本数を増やすことで耐圧向上を図ることができるが、チップ面積に対する実動作領域を低減させることとなる。そのため、チップ面積に対する動作効率も勘案され、ガードリング本数は設計される。
エピタキシャル層２上面には、熱酸化法による熱酸化膜２５、２６及びＣＶＤ法の堆積によるＣＶＤ酸化膜２７が形成されている。そして、これらの酸化膜２５、２６、２７にはコンタクト領域２８、２９が形成されている。Ｐ型拡散領域１９には、コンタクト領域２８を介してゲート電極１８がオーミックコンタクトしている。一方、Ｎ型の拡散領域２４には、コンタクト領域２９を介してシールド電極３０がオーミックコンタクトしている。
本実施の形態では、実動作領域のエピタキシャル層２上面に形成される熱酸化膜２５とガードリング領域のエピタキシャル層２上面に形成される熱酸化膜２６とは、同一工程の熱酸化法により形成される。その後、実動作領域上面の熱酸化膜２５は、セルを構成する領域のフォトリソグラフィ工程時に除去され、その後、再び、形成される。その結果、具体的には、実動作領域の熱酸化膜２５の膜厚は、例えば、４００〜６００Å程度とし、一方、ガードリング領域の熱酸化膜２６の膜厚は、例えば、８０００〜１００００Å程度とする。そして、熱酸化膜２５、２６上面には、同一工程のＣＶＤ法により、ＣＶＤ酸化膜２７が堆積している。
尚、図示したように、本実施の形態では、熱酸化膜２６は、Ｐ型拡散領域１９の一部からアニュラーリング２４の拡散領域の間のガードリング領域に形成されている。しかしながら、熱酸化膜２６の形成領域はこの領域に限定する必要はなく、少なくとも耐圧劣化を防ぐ領域を満足していれば、任意の設計変更は可能である。
一方、図４（Ｂ）に示すように、従来のガードリング領域では、基板５１表面に堆積したエピタキシャル層５２には、本実施の形態の構造と同様に、Ｐ型拡散領域５３、第１、第２及び第３のガードリング５４、５５、５６が配置されている。そして、従来の構造では、実動作領域及びガードリング領域のエピタキシャル層５２上面には、同一工程の熱酸化法による熱酸化膜５８が、例えば、５００Å程度形成されている。熱酸化膜５８上面には、ＣＶＤ酸化膜５９が堆積されている。
上述したように、本実施の形態では、ガードリング領域上面に形成される熱酸化膜２６の膜厚は、例えば、８０００〜１００００Å程度としている。熱酸化膜２６上面には、熱酸化膜２６よりも低温な堆積工程で形成されるＣＶＤ酸化膜２７が配置される。そして、ＣＶＤ酸化膜２７内、あるいは、半導体素子を覆うモールド樹脂内には可動イオン３１が存在し、可動イオン３１は、熱や素子の動作に伴い発生する電界に影響を受け、ＣＶＤ酸化膜２７内、あるいは、モールド樹脂内を移動する。
特に、ガードリング領域では、ＰＮ接合領域に逆バイアスを印加し、空乏層を発生させ、素子の耐圧特性を維持している。しかしながら、図４（Ｂ）に示した従来の構造のように、熱酸化膜５８が薄膜で形成されると、エピタキシャル層５２表面近くにＣＶＤ酸化膜５９が配置される。そのことで、電界の影響を受け、熱酸化膜５８とＣＶＤ酸化膜５９との境界に移動した可動イオン６４により、エピタキシャル層５２表面には自由キャリア（電子）が引き付けられる。その結果、丸印６４で示す領域では、ＰＮ接合領域の近傍領域に自由キャリア（電子）が存在し、ガードリング領域に形成された空乏層形状が歪められ、素子の耐圧特性が劣化してしまう。
そこで、本実施の形態では、ガードリング領域に高温の熱処理工程で形成された、可動イオンを含まない良質の熱酸化膜２５を、例えば、８０００〜１００００Å程度と厚く形成する。そのことで、従来の構造と同様に、ＣＶＤ酸化膜２７内、あるいは、モールド樹脂内には可動イオン３１は含まれているが、可動イオンはエピタキシャル層２表面から離れた領域に存在する。その結果、丸印３３で示す領域では、ガードリング領域に形成される空乏層形状が歪められことはなく、所望の耐圧特性を維持することができる。
更に、本実施の形態では、可動イオン３１の影響を受けるガードリング領域において、熱酸化膜２６を所望の厚みで形成し、熱酸化膜２６の上面に、実動作領域と同一工程で、ＣＶＤ酸化膜２７を堆積している。つまり、本実施の形態では、ＣＶＤ酸化膜を用いても可動イオンの影響を緩和することができる。
尚、本実施の形態では、ガードリング領域での熱酸化膜２６の厚みを、例えば、８０００〜１００００Å程度としたが、この範囲内に限定する必要はない。例えば、熱酸化膜２６の厚みは、ＣＶＤ酸化膜２７内、あるいは、モールド樹脂内に含まれる可動イオン３１による耐圧劣化を抑制できる厚みであれば良い。
次に、図５に示すように、本実施の形態では、実動作領域の周囲をガードリング領域が囲んでいる。Ｐ型拡散領域１９が、実動作領域とガードリング領域との境界上に存在している。そして、ゲート領域９は、Ｐ型拡散領域１９と連続して形成され、図示したＹ軸方向に延在し、梯子形状に配置されている。Ｙ軸方向に延在するゲート領域９により、図示したＸ軸方向に延在するトレンチ７は区分され、実動作領域内に複数のセルが形成されている。
また、図４（Ａ）に示したように、本実施の形態では、Ｐ型拡散領域１９とオーミックコンタクトして接続するゲート電極１８の一端１８１が、Ｐ型拡散領域１９の外周辺よりもガードリング領域側に配置させている。
具体的には、図５に示したように、Ｐ型拡散領域１９は実動作領域を囲むように配置されている。そして、ゲート電極１８の一端１８１は、一点鎖線で示したＰ型拡散領域１９の外周辺よりも、ガードリング領域側に配置されている。また、ゲート電極１８も、Ｐ型拡散領域１９と同様に、実動作領域を囲むように配置されている。一方、図４（Ｂ）に示す従来の構造では、ゲート電極６２の一端は、Ｐ型拡散領域５３の外周辺よりも実動作領域側に配置されている。そのため、特に、Ｐ型拡散領域５３とエピタキシャル層５２とのＰＮ接合領域からなる空乏層の先端は、Ｐ型拡散領域５３の一端５３１に収束しようとし、空乏層の曲率半径が小さくなってしまう。その結果、上記ＰＮ接合領域による空乏層形状が歪められ、素子の耐圧特性が劣化してしまう。
そこで、本実施の形態では、ゲート電極１８の一端１８１が、Ｐ型拡散領域１９の外周辺よりもガードリング領域側に配置される。そして、Ｐ型拡散領域１９とエピタキシャル層２とのＰＮ接合領域からなる空乏層の先端は、ゲート電極１８の一端１８１側の先端部に収束する。ここで、本実施の形態では、ゲート電極１８の一端１８１が、Ｐ型拡散領域１９の外周辺よりもガードリング領域側に配置することで、空乏層の収束部での曲率半径が小さくなるのを緩和することができる。その結果、上記ＰＮ接合領域による空乏層形状の歪みを低減でき、素子の耐圧特性を維持することができる。
更に、本実施の形態では、例えば、図示したＸ軸方向の両側に位置するトレンチ７の列に対しては、ソース領域７を設けず、実動作用のセルとして用いていない。ガードリング領域では、ＰＮ接合領域に対し、一定値以上の電圧が印加された場合には、ブレークダウンする構造である。そして、特に、×印３２で示したＰ型拡散領域１９のコーナー部では、空乏層の曲率が小さく、電界集中が起こり易く、ブレークダウン電流が発生し易い。ここで、本実施の形態では、ブレークダウン電流は、実動作領域を囲むように配置されたゲート電極１８により引き抜くことができる。そして、上述したように、×印３２で示したＰ型拡散領域１９のコーナー部近傍のセル列は、実動作用のセルとして用いていない。つまり、図示したＸ軸方向の両側の列に位置するセルは、フリーセル列として形成している。そのことで、ブレークダウン電流の全てをゲート電極から瞬時に引き抜きことが出来ず、×印３２に近いセルにブレークダウン電流が流れ込む場合がある。この場合、ブレークダウン電流が流れ込む領域をフリーセル列としておくことで、実動作用セルの破壊を抑制することができる。その結果、本実施の形態では、一定の耐圧を維持しつつ、ブレークダウン電流の発生時には、そのブレークダウン電流による素子破壊を抑制できる。
次に、図６は、デバイスの信頼性試験の結果であり、同条件下において、従来の半導体装置と本発明の半導体装置とのそれぞれの試験結果を示している。尚、本実施の形態での試験条件は、１５０℃の炉に半導体素子を入れ、その中で、ドレイン−ソース間に、ゲート−ソース間を短絡した状態で６００Ｖの逆バイアスを連続して印加する。そして、半導体素子を炉から出し、室温下で、ドレイン−ソース間に５００Ｖの逆バイアスを印加した際に、ゲート−ソース間を短絡した状態でのドレイン−ソース間の逆方向リーク電流（以下、逆方向リーク電流と呼ぶ。）を計測している。
図示したように、横軸に炉内に素子を入れている時間を示し、縦軸に逆方向リーク電流値を示している。本実施の形態及び従来の半導体装置においても、試験開始後、逆方向リーク電流値は増加し、その後、ほぼ一定値を維持している。そして、本発明では、上述したガードリング形成領域の構造を形成することで、過酷な環境下における逆方向リーク電流値の増加（耐圧劣化）を大幅に改善できる。
上述したように、本実施の形態では、同一工程で熱酸化膜を形成した後に、実動作領域の熱酸化膜を除去する場合に関し説明したが、この場合に限定する必要はない。例えば、実動作領域の熱酸化膜とガードリング領域の熱酸化膜を別工程で形成した場合でも、同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。 本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。 本発明の半導体装置を説明するための（Ａ）エネルギーバンド図、（Ｂ）ＯＦＦ時のチャネル領域を説明する図である。 本発明の半導体装置のガードリング領域を説明するための（Ａ）断面図、従来の半導体装置のガードリング領域を説明するための（Ｂ）断面図である。 本発明の半導体装置を説明するための上面図である。 本発明及び従来の半導体装置の信頼性試験における試験データである。
符号の説明
１、５１ 基板
２、５２ エピタキシャル層
３ ドレイン領域
４ ソース領域
５ 固定電位絶縁電極
６ 絶縁膜
７ トレンチ
８ チャネル領域
９、５３ Ｐ型拡散領域
１０、１１、１５ Ａｌ層
１２ シリコン酸化膜
１３、１４、２８、２９、６０、６１ コンタクト領域
１６ ソース電極
１７ ドレイン電極
１８ ゲート電極
１８１、６２１ ゲート電極の一端
１９ Ｐ型拡散領域
２１、５４ 第１のガードリング
２２、５５ 第２のガードリング
２３、５６ 第３のガードリング
２４、５７ アニュラーリング
２５、２６、５８ 熱酸化膜
２７、５９ ＣＶＤ酸化膜
３０、６３ シールド電極
３２ ×印
３３、６４ 丸印

Claims (3)

  1. 複数のセルが形成される実動作領域と該実動作領域の周囲に配置されたガードリング領域とを有する半導体層と、
    前記半導体層表面から前記実動作領域と前記ガードリング領域との境界を形成する拡散領域と、
    前記半導体層表面に形成される熱酸化膜と、
    該熱酸化膜上面に形成されるＣＶＤ酸化膜とを有し、
    前記熱酸化膜はその膜厚の異なる第１の熱酸化膜と第２の熱酸化膜から成り、前記第２の熱酸化膜は前記第１の熱酸化膜よりもその膜厚が厚く、前記第２の熱酸化膜は前記ガードリング領域上面に形成され、
    前記境界を形成する拡散領域の上に、前記熱酸化膜と前記ＣＶＤ酸化膜とを貫通するコンタクトホールを設け、
    前記コンタクトホールを介して前記境界を形成する拡散領域にコンタクトするゲート電極を設け、
    前記ゲート電極の端を、前記境界を形成する拡散領域が形成する外周辺よりも前記ガードリング領域側に突出するように、前記第２の熱酸化膜上の前記ＣＶＤ酸化膜上に配置したことを特徴とする半導体装置。
  2. 前記第１の熱酸化膜は、前記第２の熱酸化膜とは同一工程により形成された後に除去され、再び、所望の厚みに形成される酸化膜であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極は、前記実動作領域を囲むように配置されていることを特徴とする請求項１または請求項２に記載の半導体装置。
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