FR2817658A1 - Dispositif semi-conducteur - Google Patents

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Abstract

Le dispositif semi-conducteur MOS de l'invention comporte des régions de surface de type n- 14 qui sont des parties prolongeant une couche de dérive de type n- s'étendant jusqu'à la surface de la puce semi-conductrice. Chaque région de surface de type n- 14 présente la forme d'un ruban entouré d'une région de puits de type p. Le rapport de superficie entre les régions de surface de type n- 14 et la région de puits de type p 13 comportant une région de type n+ est de 0, 01 à 0, 2.

Description

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DISPOSITIF SEMI-CONDUCTEUR
Figure img00010002

Description détaillée de l'invention [Domaine de l'invention
La présente invention concerne des dispositifs semi-conducteurs, tels que des transistors à effet de champ du type MOS (désignés ci-après"transistors MOSFET") et des transistors bipolaires à grille isolée (appelés ci-après transistors"IGBT"), qui ont une structure de grille formée d'un métal (M), d'un film d'oxyde (0) et d'une couche semi-conductrice (S). Plus précisément, la présente invention concerne des dispositifs semi-conducteurs verticaux qui présentent une tension de claquage élevée et une faible perte, comportent des électrodes sur les surfaces principales de la puce semi-conductrice, et permettent un passage vertical du courant entre les électrodes.
[Art Antérieur]
En général, les dispositifs semi-conducteurs verticaux dans lesquels un courant passe entre les électrodes sur les surfaces principales d'une puce semiconductrice, sont très souvent utilisés comme dispositifs semi-conducteurs de puissance. La figure 36 est une vue en coupe transversale de la région active dans laquelle
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passe un courant principal, d'un transistor MOSFET vertical à canal n de type plan classique.
Le transistor MOSFET vertical classique de la figure 36 comporte une électrode de drain 20, une couche de drain de type n+ 11 de faible résistance électrique, en contact électrique avec l'électrode de drain 20, une couche de dérive de type n- 12 jouant le rôle de couche de tenue à une tension appliquée à la couche de drain de type n'il, des régions de puits de type p 13 formées sélectivement dans la partie de surface de la couche de dérive de type n'12, et une région de source de type n+ 15 formée sélectivement dans la partie de surface des régions de puits de type p 13.
Une électrode de grille 18 se trouve au-dessus de la partie étendue de la région de puits de type p 13 s'étendant entre la région de source de type n+ 15 et la partie étendue 14 de la couche de dérive 12 s'étendant entre les régions de puits de type p 13, un film d'isolation de grille 17 étant interposé entre celles-ci.
(Ci-après, la partie étendue 14 de la couche de dérive 12 sera appelée"région de surface de type n'14"). Une électrode de source 19 est en contact commun avec les régions de source de type n+ 15 et les régions de puits de type p 13.
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Une région de contact de type p+ 21 est formée dans la partie de surface de la région de puits de type p 13. La région de contact de type p+ 21 est en contact avec l'électrode de source 19 pour réduire la résistance de contact entre la région de puits de type p 13 et l'électrode de source 19 ou pour améliorer la capacité de résistance à un verrouillage à l'état passant.
Un transistor IGBT vertical à canal n est obtenu en transformant la couche de drain de type n+ 11 en contact électrique avec l'électrode de drain 20 du transistor MOSFET de la figure 36, en une couche de drain de type p+ de faible résistance électrique. La structure supérieure comportant la couche de dérive de type n- 12 jouant le
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rôle de couche de tenue à la tension de claquage est identique à celle du transistor MOSFET de la figure 36.
Le transistor IGBT fonctionne de la même manière que le transistor MOSFET en ce sens que les transistors IGBT et MOSFET fournissent tous deux des signaux aux électrodes de grille respectives pour commander le courant passant de l'électrode de drain à l'électrode de source. Cependant, comme le transistor IGBT est un dispositif bipolaire alors que le transistor MOSFET est un dispositif unipolaire, la chute de tension se produisant dans le transistor IGBT lorsque le courant est amené à passer (dans l'état passant) est faible.
Bien qu'il soit possible d'exprimer la résistance à l'état passant (chute de tension/courant) dans l'état conducteur du transistor vertical MOSFET ou du transistor IGBT à partir de la résistance totale du trajet de courant à l'intérieur du dispositif, la résistance de la couche de dérive de type n- 12 très résistive représente la majeure partie de la résistance totale du transistor MOSFET ou IGBT, qui présente une forte tension de claquage.
Pour réduire les pertes du transistor MOSFET et du transistor IGBT, il est efficace de réduire la résistance
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spécifique de la couche de dérive de type n- 12 ou de réduire l'épaisseur de la couche de dérive de type n- 12.
Cependant, comme la couche de dérive de type n- 12 est appauvrie lorsque le dispositif est à l'état non passant de telle sorte que la couche de dérive de type n- 12 présente une bonne tenue à cette tension, un fort dopage de la couche de dérive de type n- 12 pour réduire sa résistance spécifique ou un amincissement de la couche de dérive de type n- 12 pour réduire sa résistance, conduit à une faible tension de claquage.
La couche de dérive de type n'12, épaissie de façon à obtenir un dispositif semi-conducteur ayant une tension de claquage élevée, conduit inévitablement à une résistance élevée à l'état passant et à des pertes élevées.
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En bref, il existe une relation de compromis entre la résistance à l'état passant et la tension de claquage.
Il est bien connu que la relation de compromis entre la résistance à l'état passant et la tension de claquage n'existe que dans les transistors MOSFET et les transistors IGBT, mais également dans d'autres dispositifs semi-conducteurs de puissance tels que des transistors bipolaires et des diodes, bien que son niveau soit différent d'un dispositif à l'autre.
Comme des régions de puits de type p 13 sont formées dans les dispositifs semi-conducteurs classiques décrits précédemment en introduisant généralement des ions d'impureté à travers la couche d'électrode de grille 18 utilisée comme masque, le motif plan des régions de puits de type p 13 est une inversion du motif plan de la couche d'électrode de grille 18. La figure 37 est une vue en plan de dessus représentant un motif de configuration plan de l'électrode de grille dans le transistor MOSFET vertical à canal n classique. La figure 38 est une vue en plan de dessus représentant un autre motif d'agencement plan de l'électrode de grille dans le transistor MOSFET vertical à canal n classique.
Se référant à présent à la figure 37, l'électrode de grille 18 présente des fenêtres carrées, comme décrit dans la demande de brevet japonaise examinée H07 (1995)- 83123. Les régions de puits de type p 13 sont carrées car les régions de puits de type p 13 sont formées par introduction d'ions d'impureté à travers les fenêtres de l'électrode de grille 18. La région de source de type n+ est formée avec un anneau carré, puisque la région de source de type n+ est formée en introduisant des ions d'impureté à travers la fenêtre de l'électrode de grille 18 utilisée pour définir les côtés de la région de source de type n+. Sur la figure 37, les régions de contact 24 de l'électrode de source, formée en contact avec des régions de puits de type p 13 et des régions de source de type n+, sont illustrées dans les fenêtres de l'électrode de
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grille. La région de contact 24 présente une forme carrée semblable à celle de la région de puits de type p 13.
Se référant à présent à la figure 38, l'électrode de grille 18 présente des fenêtres hexagonales, comme décrit dans le brevet US-A-4.593. 302. Dans ce cas, les régions de puits de type p 13 sont hexagonales. La région de contact 24 de l'électrode de source présente une forme hexagonale semblable à celle de la région de puits de type p 13.
Les dispositifs semi-conducteurs MOS comportent une structure résistante au claquage généralement formée autour de leur région active pour tenir à la tension de claquage des dispositifs. Une structure d'anneau de garde, une structure de lame de champ, ou une combinaison d'un film résistif et d'une structure de lame de champ est utilisée pour la structure résistante au claquage.
[Problèmes que cherche à résoudre l'invention
Cependant, les structures résistante au claquage décrites ci-dessus ne réalisent toutes que 90 % de la tension de claquage idéale calculée à partir du substrat semi-conducteur utilisé et de la structure résistante au claquage employée.
Pour atteindre la tension de claquage cible, il est nécessaire d'utiliser un substrat semi-conducteur épais ou d'employer une structure résistante au claquage présentant une dérive suffisante. Par conséquent, une résistance élevée à l'état passant était inévitablement provoquée même dans des dispositifs semi-conducteurs qui nécessitaient une faible résistance à l'état passant.
Il n'était possible d'atteindre que 90 % de la tension de claquage idéale du fait de la configuration plane de la région active. On ne parvenait qu'à 90 % de la tension de claquage idéale également en raison du fait que la structure résistante au claquage n'était pas entièrement optimisée, et qu'elle claquait avant la région active. Chacune de ces causes sera analysée en détail ci-après.
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En premier lieu, on va décrire le problème posé par la région active. Lorsque la forme de la région de puits de type p 13 est celle qui est illustrée sur la figure 37 ou 38, la forme de chaque région de puits de type p 13 est définie par les régions de surface de type n- 14 et de la couche de dérive de type n- 12 qui l'entourent. En d'autres termes, les régions de puits de type p 13 sont convexes par rapport aux régions de surface de type n- 14.
Du fait de la forme convexe des régions de puits de type p 13, l'intensité du champ électrique à travers la jonction pn entre la région de puits de type p 13 et les régions de surface de type n- 14 est élevée en raison de l'effet de la forme. Du fait de l'intensité élevée du champ électrique, la tension de claquage de la région de jonction pn est inférieure à la tension de claquage initialement déterminée par les concentrations en impureté dans la couche de dérive de type n- 12 et de la région de puits de type p 13.
Pour éviter le problème décrit ci-dessus, il était nécessaire de doper légèrement la couche de dérive de type n- 12. La couche de dérive de type n- 12 légèrement dopée conduit à une résistance élevée à l'état passant.
Pour éviter l'apparition de la faible tension de claquage due à l'effet de forme des régions de puits de type p 13, le brevet US-A-5.723. 890 décrit une électrode de grille dont la partie principale est formée d'une pluralité de rubans s'étendant dans une direction.
La figure 39 est une vue en plan de dessus représentant le motif d'alignement plan de l'électrode de grille 18 décrite dans le brevet US-A-5.723. 890. Sur la figure 39, la partie principale de la région de puits de type p 13 présente la forme d'un ruban. La région de contact 24 présente également la forme d'un ruban.
Cependant, le transistor MOSFET qui comporte des rubans d'électrode de grille 18 n'est pas toujours exempt de problèmes.
La résistance de l'électrode de grille comportant des fenêtres carrées ou des fenêtres hexagonales est
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réduite à une faible valeur, étant donné que le signal de commande passe à travers l'électrode de grille, qui joue le rôle d'un réseau du fait de sa forme. La résistance de l'électrode- de grille formée d'une pluralité de rubans est élevée et provoque l'augmentation de la perte par commutation décrite plus loin, car le signal de commande ne passe que dans une seule direction, à partir des extrémités des rubans.
Pour réduire les pertes du transistor MOSFET, il est nécessaire de réduire la perte de commutation ainsi que de réduire la perte provoquée par la résistance à l'état passant du dispositif. D'une manière générale, pour réduire la perte de commutation, il est important de réduire le temps de commutation, notamment le temps de commutation pendant lequel le dispositif passe de l'état passant à l'état non passant.
Pour réduire le temps de commutation du transistor MOSFET vertical, il est nécessaire de réduire la capacité Crss entre la région de surface de type n- 14 et l'électrode de grille 18 située en face de la région de
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surface de type n- 14 de l'autre côté du film d'isolation de grille 17. Pour réduire la capacité Crss, il est efficace de diminuer la largeur de la région de surface de type n- 14 entre les régions de type p 13.
Cependant, la faible largeur de la région de surface de type n- 14 entre les régions de type p 13 conduit à une composante de résistance élevée due à l'effet du transistor à effet de champ du type jonction (désigné ci-après"résistance JFET"), qui constitue l'une des composantes de résistance à l'état passant des transistors MOSFET. La forte résistance JFET conduit à une résistance élevée à l'état passant.
Le brevet US-A-4.593. 302 décrit, un procédé de contre-dopage qui remédie au problème de la forte résistance JFET. Bien que la technique du contre-dopage facilite l'élimination de l'augmentation de la résistance JFET, la largeur de la région de surface de type n- 14 qui est élargie pour réduire la résistance JFET conduit à un
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abaissement de la tension de claquage. Pour éviter l'abaissement de la tension de claquage, il est nécessaire de réduire le niveau d'impureté de contredopage. Le niveau réduit d'impureté de contre-dopage est moins efficace pour empêcher l'augmentation de la résistance JFET. Ainsi, aucune des techniques classiques visant à résoudre l'un de ces problèmes ne permet de remédier aux autres problèmes, de sorte qu'il n'existe pas véritablement de solution.
Pour réduire la perte de commutation, il est efficace de réduire la quantité de charge d'attaque de grille Qg ainsi que de réduire la capacité Crss décrite précédemment. La quantité de charge d'attaque de grille Qg est calculée conformément à la formule (1) ci-après, qui donne la quantité de charge entre 0 V et la tension d'attaque Vi (V) de la tension entre la grille et la source Vgs par rapport à la capacité d'entrée Ciss du dispositif semi-conducteur de type MOS.
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La formule (1) indique que la réduction de la capacité d'entrée Ciss conduit à une diminution de la quantité de charge d'attaque de grille Qg.
La capacité d'entrée Ciss du dispositif de type MOS est exprimée par la formule (2) suivante qui inclut la capacité entre les bornes.
Ciss = Cgs + Cgd
Cgs est ici la capacité entre la grille et la source, et Cgd est la capacité entre la grille et le drain (c'est-à-dire Crss).
En plus de la diminution mentionnée ci-dessus de la résistance JFET qui utilise un contre-dopage, il existe une autre façon classique de réduire la capacité Crss. La figure 40 est une vue en coupe transversale d'un autre
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transistor MOSFET vertical à canal n classique qui réduit la capacité Crss. Se référant à présent à la figure 40, le transistor MOSFET vertical à canal n comporte un film d'isolation de grille épais 25 disposé sur une partie du film d'isolation de grille 17 en face de la région de surface de type n- 14 pour réduire la capacité Crss.
Cependant, comme des gradins sont formés entre les films d'isolation de grille épais 25 et 17, l'intensité du champ électrique dans les parties formant gradins est élevée. L'intensité élevée du champ électrique conduit à une faible tension de claquage.
Bien que le rétrécissement de la zone de l'électrode de grille 18 puisse être efficace pour réduire la capacité Cgs entre la grille et le drain, le rétrécissement de la zone, par exemple de l'électrode de grille en forme de ruban représentée sur la figure 39, fait croître la résistance de grille à l'intérieur du dispositif, et provoque une augmentation des pertes de commutation.
On considérera à présent la structure résistante au claquage. Comme la jonction pn entre la région de puits de type p 13 et la couche de dérive de type n- 12 présente une courbure dans la partie périphérique la plus extérieure de la région de puits de type p 13 au même potentiel que celui de l'électrode de source 19 sur la couche de dérive de type n- 12 servant de couche de tenue à la tension de claquage, l'intensité du champ électrique dans la jonction pn incurvée augmente plus rapidement que l'intensité du champ électrique dans la jonction pn droite. L'intensité du champ électrique dans la jonction pn incurvée atteint l'intensité du champ électrique critique à une tension plus basse que la tension de claquage calculée à partir de la structure de la couche de tenue à la tension de claquage, ce qui provoque un claquage.
Compte tenu de ce qui précède, la présente invention a pour objet de fournir un dispositif semiconducteur ayant une tension de claquage élevée, qui
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facilite notablement la diminution de la relation de compromis entre la résistance à l'état passant et la tension de claquage, et la diminution simultanée de la résistance à l'état passant et des pertes de commutation.
[Moyens pour résoudre les problèmes posés]
Le dispositif semi-conducteur MOS concerné par l'un des aspects de l'invention, qui comprend une puce semiconductrice une couche de faible résistance électrique d'un premier type de conductivité ou d'un second type de conductivité dans la partie inférieure de la puce semiconductrice une couche de tenue à la tension de claquage au-dessus de la couche de faible résistance électrique, la couche de tenue à la tension de claquage comportant au moins une ou plusieurs régions semiconductrices du premier type de conductivité ; une région de puits du second type de conductivité dans la partie de surface de la couche de tenue à la tension de claquage ; une région de source du premier type de conductivité dans la partie de surface de la région de puits ; des régions de surface du premier type de conductivité, les régions de surface étant constituées par les parties de prolongement de la couche de tenue à la tension de claquage se prolongeant jusqu'à la surface de la puce semi-conductrice et entourées par la région de puits ; une électrode de grille au-dessus de la partie étendue de la région de puits s'étendant entre la région de surface et la région de source, un film d'isolation de grille étant interposé entre celles-ci ; une électrode de source en contact commun avec la région de source et la région de puits ; et une électrode de drain sur la surface de dos de la couche de faible résistance électrique, possède les caractéristiques particulières suivantes.
Les régions de surface du premier type de conductivité, qui sont les parties étendues de la couche de tenue à la tension de claquage, s'étendant jusqu'à la surface de la puce semi-conductrice, sont entourées par la région de puits du second type de conductivité.
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Contrairement au dispositif classique, dans lequel les régions de puits du second type de conductivité sont entourées par la région de surface du premier type de conductivité, le dispositif semi-conducteur de la présente invention facilite la prévention de l'augmentation de l'intensité du champ électrique du fait de l'effet de forme de la région de puits, qui réduit la résistance de la couche de tenue à la tension de claquage, et permet d'obtenir une tension de claquage élevée. La couche de tenue à la tension de claquage de faible résistance facilite la diminution de la résistance à l'état passant du dispositif semi-conducteur.
En réduisant le rapport entre la superficie totale des régions de surface entourées par la région de puits et la superficie de la région de puits contenant la région de source et ayant une structure de type MOS, on réduit la capacité Crss entre la région de surface et l'électrode de grille, qui sont situées en face l'une de l'autre de part et d'autre du film d'isolation de grille.
Cependant, la résistance à l'état passant augmente, comme décrit précédemment, lorsque le rapport de superficie mentionnée plus haut entre les régions de surface diminue.
Des dispositifs expérimentaux dont le rapport de superficie des régions de surface du premier type de conductivité est différent d'un dispositif à l'autre, sont réalisés, et les relations entre les rapports de superficie, la capacité Crss entre la grille et le drain, et la résistance à l'état passant sont illustrées sur la figure 6. L'axe horizontal représente le rapport entre la superficie totale des régions de surface et la superficie de la région de puits contenant la région de source, l'axe vertical situé du côté gauche de la figure représente la capacité Crss, et l'axe vertical situé du côté droit représente la résistance à l'état passant Ron.
Les dispositifs expérimentaux sont des transistors MOSFET à canal n conformément à un premier mode de réalisation de l'invention décrit plus loin, et la superficie de leur
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région active est d'environ 16 mm2. La région de surface a une longueur de 3, 6 mm.
La figure 6 indique que la capacité Crss croît lorsque le rapport des superficies de la région de surface augmente. Par conséquent, il est souhaitable de réduire le rapport de superficie à une valeur aussi faible que possible. Pour réduire la capacité Crss à 15 pF ou moins, ce qui est acceptable pour un dispositif réalisé dans la pratique, il est nécessaire de faire en sorte que le rapport de superficie soit de 0,23 ou moins.
La résistance à l'état passant Ron est la plus faible dans la gamme de rapports de superficies allant de 0,15 à 0,2. La résistance à l'état passant Ron croît progressivement lorsque le rapport de superficie dépasse 0,2 vers le côté le plus grand. La résistance à l'état passant Ron augmente fortement lorsque le rapport de superficie dépasse 0,01 vers le côté le plus petit. Pour réduire la capacité Crss à une valeur deux fois plus élevée que la capacité minimale acceptable pour un dispositif pratique ou moins, il est nécessaire de faire en sorte que le rapport de superficie soit de 0,01 ou plus.
Compte tenu de ces résultats, il est préférable que suivant l'invention le rapport de superficie se situe dans la gamme de 0,01 à 0,2. Un rapport de superficie se situant dans la gamme préférable venant d'être citée facilite l'obtention d'un dispositif semi-conducteur MOS présentant une faible résistance à l'état passant et une faible capacité Crss.
D'une manière avantageuse, suivant l'invention, chaque région de surface présente la forme d'un long ruban.
Comme les rubans des régions de surface du premier type de conductivité sont entourés par la région de puits du second type de conductivité, il est possible d'éliminer l'augmentation de l'intensité du champ électrique provoquée par l'effet de forme de la région de puits et d'obtenir une tension de claquage élevée même
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lorsque la résistance de la couche de tenue à la tension de claquage est faible. Ces effets ne sont pas obtenus dans le cas de la structure classique dans laquelle les régions de puits du second type de conductivité sont entourées par la région de surface du premier type de conductivité.
D'une manière avantageuse, le ruban de la région de surface a une largeur de 0,1 à 2 am dans sa partie principale.
En réduisant la largeur de la région de surface, il devient possible de réduire la capacité Crss entre la région de surface et l'électrode de grille qui sont situées en face l'une de l'autre de part et d'autre du film d'isolation de grille. Cependant, le ruban étroit de la région de surface provoque une résistance élevée à l'état passant.
Des dispositifs expérimentaux dont la largeur de ruban de la région de surface est différente d'un dispositif à l'autre, sont réalisés, et les relations entre la largeur des régions de surface, la capacité Crss et la résistance à l'état passant sont illustrées sur la figure 7. Sur cette figure, l'axe horizontal représente la largeur de la région de surface, l'axe vertical du côté gauche de la figure, la capacité Crss, et l'axe vertical du côté droit de la figure, la résistance à l'état passant Ron. Les régions de surface ont une longueur de 3,6 mm.
Comme l'indique la figure 7, la capacité Crss croît proportionnellement à la largeur des régions de surface.
Il est donc souhaitable que la largeur des régions de surface soit aussi étroite que possible. Pour réduire la capacité Crss à 15 pF ou moins, ce qui est acceptable pour un dispositif réalisé dans la pratique, il est nécessaire que la largeur des régions de surface soit de 3 am ou moins.
La résistance à l'état passant Ron est la plus faible dans la gamme dans laquelle la largeur de ruban des régions de surface est de 1,5 à 2, 0).. Lm. La résistance
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à l'état passant Ron croît progressivement lorsque la largeur de ruban dépasse 2, 5).. Lm du côté le plus large. La résistance à l'état passant Ron croît brusquement lorsque la largeur de ruban dépasse 0, 1 am du côté plus étroit.
Pour réduire la résistance à l'état passant à une valeur deux fois plus élevée que la résistance à l'état passant minimale acceptable pour un dispositif réalisé dans la pratique ou moins, il est nécessaire que la largeur du ruban des régions de surface soit de 0, 1 jn. m ou plus.
Comme décrit ci-dessus, il existe une relation de compromis entre la résistance à l'état passant et la capacité Crss dans une gamme dans laquelle la région de drain est courte. Pour obtenir dans la pratique une faible résistance à l'état passant et une faible capacité Crss, il est préférable que la capacité Crss soit de 15 pF ou moins, et que la résistance à l'état passant soit de 1,5 Q ou moins. Par conséquent, la largeur de la région de surface du premier type de conductivité est limitée à une gamme allant de 0, 1 pm à 2 Fm. Si la capacité Crss est faible, les pertes de commutation seront réduites.
Lorsque la largeur de la partie principale de la région de surface en forme de ruban est élevée, le champ électrique dans la partie de surface de la puce semiconductrice augmente, ce qui conduit à une faible tension de claquage. En revanche, lorsque la largeur de la partie principale de la région de surface décrite ci-dessus est faible, la résistance JFET augmente, ce qui conduit à une résistance élevée à l'état passant. Il est cependant possible d'obtenir un dispositif semi-conducteur qui facilite la prévention de la diminution de la tension de claquage et de l'augmentation de la résistance à l'état passant en définissant de la façon décrite ci-dessus les gammes optimales pour les dimensions.
Lorsque les régions de surface du premier type de conductivité sont mises sous la forme de rubans respectifs, il devient possible de réduire la capacité Crss entre la région de surface et l'électrode de grille,
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qui sont situées l'une en face de l'autre et de part et d'autre du film d'isolation de grille en réduisant le rapport entre la superficie des régions de surface entourées par la région de puits et la somme des superficies de la région de puits et de la région de source. Bien que la résistance à l'état passant croisse en association avec une diminution de la capacité Crss, il est possible d'obtenir un dispositif semi-conducteur dont la tension de claquage ne soit pas réduite, dont l'augmentation de la résistance à l'état passant se situe dans la gamme acceptée, et dont la capacité Crss soit réduite à une faible valeur, en limitant le rapport de superficies de la région de surface du premier type de conductivité comme décrit plus haut.
Un dispositif semi-conducteur qui facilite l'amélioration de ses caractéristiques est obtenu en utilisant une structure qui facilite la réalisation d'une pluralité de moyens dans ce dispositif.
Lorsque les rubans des régions de surface sont longs, la résistance à l'état passant est faible car la largeur de canal de cette même zone est augmentée.
Cependant, comme les longs rubans de la région de surface provoquent une résistance de grille élevée à l'intérieur du dispositif, cela conduit à un temps de commutation important et augmente encore davantage les pertes de commutation.
Lorsque le ruban de la région de surface est notablement réduit par mise en place de l'électrode de grille dans ses parties médianes, et en utilisant les configurations mentionnées plus haut, on réduit la résistance de grille à l'intérieur du dispositif, on diminue le temps de commutation et par conséquent, on diminue les pertes de commutation. Cependant, cela conduit à une résistance élevée à l'état passant étant donné que la largeur de canal pour une même superficie diminue.
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En résumé, il est important de limiter la longueur des régions de surface du premier type de conductivité à l'intérieur d'une gamme appropriée.
Des dispositifs expérimentaux dont la longueur des régions de surface est différente, sont réalisés, et la relation entre la longueur de la région de surface et la capacité d'entrée Ciss qui affecte le temps de commutation est illustrée sur les figures 8 et 9, et la relation entre la longueur de la région de surface et la résistance à l'état passant est représentée sur les figures 10 à 11. Sur les figures 8 et 9, l'axe horizontal représente la longueur de la région de surface et l'axe vertical, la capacité d'entrée Ciss. Sur les figures 10 et 11, l'axe horizontal représente la longueur de la région de surface, et l'axe vertical, la résistance à l'état passant. La largeur de la région de surface est de 1, 6).. Lm et le rapport de superficie de la région de surface est de 0,12.
Se référant à présent à la figure 8, la capacité d'entrée Ciss est pratiquement constante dans la gamme dans laquelle la longueur de la région de surface est de 500 Lm ou plus. La capacité d'entrée Ciss augmente progressivement lorsque la longueur de la région de surface dépasse 500 am vers le côté le plus court.
La figure 9 représente un agrandissement d'une partie de la figure 8, dans lequel la longueur de la région de surface est de elm ou moins. Se référant à présent à la figure 9, la capacité d'entrée Ciss augmente fortement lorsque la longueur de la région de surface dépasse 100 Lm vers la côté le plus court. Les figures 8 et 9 indiquent que la région de surface de type n- a de préférence une longueur de hum ou plus, et mieux encore, de 500 am ou plus, afin de réduire le temps de commutation.
Les figures 10 et 11 décrivent la relation entre la longueur de la région de surface et la résistance à l'état passant. Se référant à présent à la figure 10, la résistance à l'état passant est pratiquement constante
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dans une gamme dans laquelle la longueur de la région de surface est de 500 jum ou plus. La résistance à l'état passant augmente progressivement lorsque la longueur de la région de surface dépasse 500 am vers le côté le plus court. La figure 11 représente un agrandissement d'une partie de la figure 10, dans lequel la longueur de la région de surface est de 400 am ou moins. Se référant à présent à la figure 11, la résistance à l'état passant croît fortement lorsque la longueur de la région de surface dépasse zip vers le côté le plus court. Les figures 10 et 11 indiquent que la région de surface de type n- a une longueur de 100 am ou plus, et notamment, une longueur de 500 um ou plus, afin de réduire la résistance à l'état passant.
En limitant la longueur de la région de surface à 500 Lm ou plus, on peut obtenir un dispositif semiconducteur dont la résistance à l'état passant et les pertes de commutation sont faibles.
D'une manière avantageuse, l'électrode de grille est formée d'une pluralité de rubans.
En formant la région de puits au moyen d'une électrode de grille formée d'une pluralité de rubans en tant que masque, on forme de façon inévitable des régions de surface en forme de rubans entourées de la région de puits, sous les rubans des électrodes de grille.
Comme décrit précédemment, la largeur de la région de surface est limitée à la gamme allant de 0, 1 m à 2 m. La largeur de la région de surface est déterminée par la largeur du ruban de l'électrode de grille utilisée comme masque pour former la région de puits et la longueur de diffusion latérale des impuretés destinées à former la région de puits. La largeur des ruban des électrodes de grille permettant de restreindre la largeur des rubans de la région de surface à l'intérieur de la gamme appropriée décrite ci-dessus, est de 4 m à 8 Lm et de préférence, de 5 am à 7 p-m, si l'on suppose que la longueur de diffusion latérale de l'impureté est légèrement inférieure à 2 jm.
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Comme la longueur des régions de surface est déterminée par la longueur des rubans d'électrode de grille pour la même raison, la longueur des rubans d'électrode de grille est de 100 ju. m ou plus, et de préférence, de 500 am ou plus, cette longueur étant appropriée pour les régions de surface.
Des ponts étroits connectant les rubans des électrodes de grille favorisent la diminution de la résistance de grille.
D'une manière avantageuse, les ponts de l'électrode de grille ont une largeur inférieure à 4 ju. m.
Si les ponts de l'électrode de grille ont une largeur inférieure à 4 jjm et si la longueur de diffusion latérale de l'impureté est ajustée à environ 2 Lm, les régions de puits pourront s'étendre en dessous des ponts du fait de la diffusion provenant des deux côtés des ponts, de telle sorte que la région de puits entourera les régions de surface.
On forme de préférence un pont ou moins tous les 50 am et mieux encore, tous les 250 Lm, du ruban de l'électrode de grille.
Bien que la résistance de grille devienne faible du fait de la mise en place d'un grand nombre de ponts, la vitesse de commutation diminue et la perte de commutation augmente, car la capacité Cgd entre la grille et le drain augmente. Bien que la région de drain s'étende en dessous des ponts du fait de la diffusion provenant des deux côtés des ponts, la région de source formée dans la partie de surface de la région de puits ne s'étend pas en dessous des ponts car la distance d'attaque de la région de source est trop courte du fait de la faible profondeur de diffusion de la région de source. Comme des canaux se créent difficilement en dessous des ponts, les régions situées en dessous des ponts restent des régions inefficaces, et la largeur de canal, pour une même superficie, est faible. Par conséquent, cela conduit à une résistance élevée à l'état passant. Il n'est donc pas avantageux d'augmenter inconsidérément les ponts. En
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conclusion, il est avantageux de disposer un pont ou moins tous les 100 p. m, et mieux encore, tous les 500 plum, du ruban de l'électrode de grille.
D'une manière avantageuse, la couche de tenue à la tension de claquage n'est formée que d'une seule région semi-conductrice du premier type de conductivité. D'une manière avantageuse, la couche de tenue à la tension de claquage est formée d'une couche de forte résistance électrique à proximité de la surface de la puce semiconductrice et d'une couche de faible résistance électrique en dessous de la couche de forte résistance électrique. La couche de tenue à la tension de claquage est avantageusement du type dit à super-jonction, et est formée de régions semi-conductrices du premier type de conductivité et de régions semi-conductrices du second type de conductivité agencées en alternance.
Les configurations indiquées ci-après sont utilisées dans la structure résistante au claquage pour augmenter la tension de claquage du dispositif.
En premier lieu, le dispositif semi-conducteur de l'invention comporte une puce semi-conductrice ; une couche de faible résistance électrique d'un premier type de conductivité ou d'un second type de conductivité dans la partie inférieure de la puce semi-conductrice ; une couche de tenue à la tension de claquage au-dessus de la couche de faible résistance électrique, la couche de tenue à la tension de claquage comportant au moins une ou plusieurs régions semi-conductrices du premier type de conductivité ; une région de puits du second type de conductivité dans la partie de surface de la couche de tenue à la tension de claquage ; des anneaux de garde du second type de conductivité dans la partie de surface de la puce semi-conductrice, les anneaux de garde entourant la région de puits ; et le nombre d'anneaux de garde étant égal ou supérieur au nombre n calculé conformément à la formule suivante : n = 1,0 x Vbr/100, où Vbr (V) est la tension de claquage du dispositif semi-conducteur. Mieux encore, le nombre d'anneaux de garde est égal ou
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supérieur au nombre n calculé conformément à l'équation suivante : n = 1, 5 x Vbr/100.
La figure 14 est un graphique indiquant la relation entre le nombre n des anneaux de garde et la tension de claquage Vbr (V) obtenue conformément à une simulation qui fait varier le nombre n des anneaux de garde et en analysant les dispositifs expérimentaux, le nombre n de leurs anneaux de garde est différent d'un dispositif à l'autre. L'axe vertical représente la tension de claquage Vbr (V), et l'axe horizontal, le nombre n des anneaux de garde.
Les propriétés de la couche de dérive de type n- expérimentale, représentées par les paramètres de la plaquette de Si dopée d'ions phosphore, sont telles qu'indiquées ci-après : résistance spécifique : p = 18 Q. cm et épaisseur de la plaquette de Si : t = 48, 5) JLm (courbe bl), et résistance spécifique : p = 32, 5 Q. cm et épaisseur de la plaquette de Si : t = 76, 5) m (courbe b2).
Dans chaque plaquette, la tension de claquage Vbr (V) croît lorsque le nombre d'anneaux de garde augmente.
Cependant, toutes les tensions de claquage se saturent à une valeur se situant entre 97 et 98 % des tensions de claquage théoriques (654 V et 1011 V, respectivement) calculées pour la jonction plane sur la base des propriétés du Si dans la couche de dérive de type n-. La tension de claquage n'augmente pas par rapport à la valeur de 97 à 98 % des tensions de claquage théoriques, même si on augmente encore le nombre des anneaux de garde.
Pour le nombre d'anneaux de garde, l'équation n = 1,0 x Vbr/100 (courbe b3) est définie comme étant une limite où s'arrête la région dans laquelle la tension de claquage s'améliore notablement. L'équation n = 1,5 x Vbr/100 (courbe b4) définit le nombre d'anneaux de garde au delà duquel la tension de claquage ne s'améliore pas par une augmentation supplémentaire du nombre d'anneaux de garde.
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Comme la structure classique résistante au claquage conduit à une tension de claquage pouvant atteindre 90% de la valeur théorique compte tenu des propriétés décrites ci-dessus du Si, on peut s'attendre à une tension de claquage plus élevée lorsqu'on augmente le nombre d'anneaux de garde à une valeur supérieure à celle qui est calculée conformément aux équations décrites plus haut.
Par ailleurs, le nombre limite supérieur d'anneaux de garde est défini par n = 6,0 x Vbr/100.
Comme la structure résistance au claquage est élargie du fait d'une augmentation du nombre d'anneaux de garde, la taille de la puce dans le dispositif réalisé dans la pratique est augmentée. Comme la tension de claquage se sature de la façon illustrée sur la figure 14 même lorsque le nombre d'anneaux de garde est augmenté, il convient de fixer le nombre limite supérieur des anneaux de garde. Si l'on considère la fonction de résistance à l'accumulation de charge sur la surface de la structure résistante au claquage prise comme hypothèse dans des essais d'endurance du dispositif, auquel la présente invention est appliquée, il est préférable de fixer la limite supérieure à une valeur six fois supérieure au nombre d'anneaux de garde pour lequel les effets de la présente invention deviennent notables. En résumé, le nombre limite supérieur d'anneaux de garde est défini par l'équation n = 6,0 x Vbr/100.
En prévoyant un nombre d'anneaux de garde inférieur au nombre n donné par l'équation n = 6,0 x Vbr/100, on obtient une tension de claquage élevée tout en évitant que l'accumulation de charge à la surface du dispositif ne conduise à une augmentation de taille de la puce.
L'espacement entre la région de puits du second type de conductivité et le premier anneau de garde du second type de conductivité qui est le plus proche de la région de puits, est de 1 p-m ou moins et de préférence, de 0, 5 pm ou moins.
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Les relations entre la tension de claquage et l'espacement entre la région de puits et le premier anneau de garde sont obtenues par simulation et par analyse de dispositifs expérimentaux. Les résultats sont indiqués sur la figure 15. L'axe horizontal représente l'espacement (m), et l'axe vertical, la tension de claquage Vbr (V). Les propriétés du Si pour la couche de
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dérive de type n'comprennent la résistance spécifique p = 22, 5 Q. cm et l'épaisseur de la plaquette de Si, T = 57, 0 m. La profondeur de la jonction de la région de puits de type p et la profondeur de la jonction de l'anneau de garde sont de 3, 5 Am.
Comme la région de puits de type p et comme le premier anneau de garde sont davantage espacés l'un de l'autre, la tension de claquage décroît de façon monotone. Pour l'espacement de 3 m, la tension de claquage est identique à la tension de claquage (courbe
Figure img00220003

c2) obtenue en combinant la couche de dérive de type n- et la structure classique résistante au claquage.
Comme l'indique la figure 15, on obtient environ 95 % ou plus de la tension de claquage (courbe cl) de la courbe de dérive de type n-. Plus précisément, la tension de claquage est améliorée de 5 % par rapport à la tension de claquage de la structure classique (courbe c2). En fixant l'espacement entre la région de puits et le premier anneau de garde à 0,5 m ou moins, on améliore la tension de claquage de 7,5 % par rapport à la tension de claquage de la structure classique.
Il est bien connu que la résistance à l'état passant et que la tension de claquage sont liées l'une à l'autre par Ron oc Vbr. En fixant l'espace entre la région de puits et le premier anneau de garde à 0, 5 J. m, ou moins, on réduit de 20 % la résistance à l'état passant, ce qui conduit à un effet spectaculaire.
En outre, lorsque la région de puits et le premier anneau de garde sont connectés l'un à l'autre dans la partie de surface de la puce semi-conductrice, la diminution de l'intensité du champ électrique se produit
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Figure img00230001

de façon maximale si la partie de connexion se trouvant dans la partie de surface est appauvrie, ce qui conduit à la tension de claquage la plus élevée.
Sur la figure 15, la tension de claquage s'élève en partant de l'espacement de 0 am pour lequel la région de puits et le premier anneau de garde sont en contact l'un avec l'autre, jusqu'à la région d'espacement négatif, dans laquelle la région de puits et le premier anneau de garde se chevauchent mutuellement, et se saturent à environ-1) n. m. La raison en est fournie ci-après. La tension de claquage s'abaisse lorsque l'espacement entre la région de puits et le premier anneau de garde augmente, car l'intensité du champ électrique augment davantage du fait de la courbe de la jonction pn de la région de puits. L'intensité du champ électrique diminue d'autant plus que l'espacement entre la région de puits et l'anneau de garde diminue, étant donné que la courbure de la jonction pn exerce une plus faible influence. Par ailleurs, la courbure de la jonction pn n'a aucune influence lorsque la région de puits et le premier anneau de garde se chevauchent mutuellement sur environ 1 m.
L'espacement entre le premier anneau de garde le plus proche de la région de puits et le second anneau de garde le plus proche en second de la région de puits est de 1, 5 Jam ou moins, et de préférence, de 1 m ou moins, et mieux encore, de 0,5 m ou moins.
Les relations entre la tension de claquage et l'espacement entre le premier anneau de garde et le second anneau de garde sont obtenues par simulation et par analyse des dispositifs expérimentaux. Les résultats sont indiqués sur la figure 16. L'axe horizontal représente l'espacement (jj. m) entre les premier et second anneaux de garde, et l'axe vertical, la tension de claquage Vbr (V).
Sur la figure 16, la courbe dl représente les résultats concernant l'espacement entre la région de puits de type p et le premier anneau de garde de 0,5 m, la courbe d2, ceux concernant l'espacement de 1,0 m, et
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Figure img00240001

la courbe d3, ceux concernant l'espacement de 1, 5 m. Le point important est que l'espacement entre les premier et second anneaux de garde, et ainsi de suite, soit fixé de façon à ne pas dégrader la tension de claquage déjà définie par l'espacement entre la région de puits et le premier anneau de garde. On conserve environ 98% ou plus de la tension de claquage déjà fixée par la relation entre la région de puits de type p et le premier anneau de garde en fixant l'espacement entre les premier et second anneaux de garde à 1, 5 jj, m ou moins. On conserve environ 99 % ou plus de la tension de claquage déjà définie par la relation entre la région de puits de type p et le premier anneau d garde en fixant l'espacement entre les premier et second anneaux de garde à 1,0 am ou moins. De plus, on obtient une structure résistante au claquage, qui conserve environ 99,5 % ou plus de la tension de claquage déjà définie par la relation entre la région de puits de type p et le premier anneau de garde, en réglant l'espacement entre les premier et second anneaux de garde à 0,5 ju. m ou moins.
Pour la raison déjà mentionnée précédemment, l'intensité du champ électrique de la jonction pn entre la région de puits et la couche de tenue à la tension de claquage est d'autant plus faible que l'espacement entre les premier et second anneaux de garde diminue, ce qui conduit à une tension de claquage plus élevée.
De plus, l'espacement entre le second anneau de garde et le troisième anneau de garde le plus proche en troisième de la région de puits est réglé à 2, 0 J. m ou moins et de préférence, à 1, 0 Lm ou moins.
Les relations entre la tension de claquage Vbr (V) et l'espacement () J. m) entre les second et troisième anneaux de garde sont obtenues par simulation et par analyse de dispositifs expérimentaux. Les résultats sont indiqués dans le Tableau 1 dans lequel l'espacement entre la région de puits et le premier anneau de garde est indiqué comme paramètre. L'espacement entre les premier et second anneaux de garde est réglé à 1, 0 p, m.
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Tableau 1
Figure img00250002
<tb>
<tb> Tension <SEP> de <SEP> claquage <SEP> et <SEP> espacement <SEP> entre <SEP> les <SEP> second <SEP> et
<tb> troisième <SEP> anneaux <SEP> de <SEP> garde
<tb> Espacement <SEP> Espacement <SEP> Espacement <SEP> Tensions <SEP> Rapport <SEP> de
<tb> Il <SEP> entre <SEP> 12 <SEP> entre <SEP> 13 <SEP> entre <SEP> de <SEP> combinaila <SEP> région <SEP> les <SEP> les <SEP> second <SEP> claquage <SEP> son <SEP> de <SEP> Il
<tb> de <SEP> puits <SEP> premier <SEP> et <SEP> et <SEP> Vbr <SEP> (V) <SEP> à <SEP> I2 <SEP> (%)
<tb> et <SEP> le <SEP> second <SEP> troisième
<tb> premier <SEP> anneaux <SEP> de <SEP> anneaux <SEP> de
<tb> anneau <SEP> de <SEP> garde <SEP> garde
<tb> garde
<tb> 0, <SEP> 5 <SEP> m <SEP> 1, <SEP> 0 <SEP> m <SEP> 1,0 <SEP> am <SEP> 738 <SEP> 99,6
<tb> 0, <SEP> 5 <SEP> m <SEP> 1, <SEP> 0 <SEP> jim <SEP> 2, <SEP> 0 <SEP> m <SEP> 737 <SEP> 99, <SEP> 4
<tb> 1,0 <SEP> m <SEP> 1,0 <SEP> m <SEP> 1,0 <SEP> m <SEP> 732 <SEP> 99,6
<tb> 1,0 <SEP> m <SEP> 1,0 <SEP> m <SEP> 2,0 <SEP> am <SEP> 730 <SEP> 99,3
<tb>
On conserve environ 99 % de la tension de claquage déterminée par l'espacement entre la région de puits et le premier anneau de garde et par l'espacement entre les premier et second anneaux de garde en réglant l'espacement entre les second et troisième anneaux de garde à 2, 0) J, m ou moins. On conserve environ 99,5 % de la tension de claquage déterminée par l'espacement entre la région de puits et le premier anneau de garde et par l'espacement entre les premier et second anneaux de garde en réglant l'espacement entre les second et troisième anneaux de garde à 1,0 am ou moins. De la manière déjà décrite précédemment, l'intensité du champ électrique de la partie de jonction diminue, de sorte qu'on obtient une tension de claquage élevée.
L'espacement entre le troisième anneau de garde et le quatrième anneau de garde le plus proche en quatrième de la région de puits est de 2, 5 m ou moins, et de préférence, de 2,0 m ou moins. De la manière déjà décrite ci-dessus, l'intensité du champ électrique de la partie de jonction diminue, de sorte qu'une tension de claquage élevée est obtenue.
L'espacement entre la région de puits et le premier anneau de garde le plus proche de la région de puits est
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Figure img00260001

fixé à di/4 ou moins, et de préférence, à di/8 ou moins, di étant inférieur à la profondeur de jonction de la région de puits et à la profondeur de jonction des anneaux de garde.
L'espacement entre la région de puits et le premier anneau de garde le plus proche de la région de puits est défini de la façon décrite ci-dessus d'une autre façon sur la base de la profondeur de jonction de la région de puits ou de la profondeur de jonction des anneaux de garde.
L'espacement entre le premier anneau de garde et le second anneau de garde est de d2/4 ou moins, et de préférence, de d2/8 ou moins, d2 étant la profondeur de jonction des anneaux de garde.
De plus, l'espacement entre le second anneau et le troisième anneau de garde est de d2/4 ou moins, et de préférence, de d2/8 ou moins.
L'espacement entre les premier et second anneaux de garde ou l'espacement entre les second et troisième anneaux de garde est défini de la façon décrite ci-dessus d'une façon encore différente sur la base de la profondeur de jonction des anneaux de garde. De la manière déjà décrite précédemment, l'intensité du champ électrique de la partie de jonction diminue, de sorte qu'une tension de claquage élevée est obtenue.
La différence 12-Il entre l'espacement I2 entre les premier et second anneaux de garde et l'espacement Il entre la région de puits et le premier anneau de garde est fixé à 1 J. m ou moins. La différence 13-12 entre l'espacement 13 entre le second anneau de garde et le troisième anneau de garde le plus proche en troisième de la région de puits et l'espacement la entre les premier et second anneaux de garde est de 1 jum ou moins. Enfin, la différence Il-13 entre l'espacement 14 entre les troisième et quatrième anneaux de garde et l'espacement 13 entre les second et troisième anneaux de garde est de 1 jam ou moins.
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Les relations entre les espacements des paires adjacentes des anneaux de garde sont définies de la façon décrite ci-dessus sur la base d'une méthode différente. Lorsque les espacements des paires adjacentes d'anneaux de garde sont trop différents les uns des autres, l'intensité du champ électrique augmente lorsque l'espacement augmente, ce qui provoque un claquage. Pour éviter un claquage, il est préférable de fixer l'espacement entre les anneaux de garde adjacents à 1 Lm ou moins, du moins jusqu'au quatrième anneau de garde.
Figure img00270002
Les différences entre espacements 12-Il, 13-12, et I4I3 fixées à 0, 5 p. m ou moins, sont efficaces en ce sens qu'elles ne conduisent pas à un abaissement de la tension de claquage. Cependant, il est préférable que les différences entre espacements soient de 0, 2).. Lm ou plus, car un espacement trop faible entre les anneaux de garde conduit à une faible différence de potentiel et au fait que l'effet de taille se dégrade. Par conséquent, la différence optimale entre les espacements est d'environ 0, 5 jj, m, c'est-à-dire de 0,2 à 0,8 m
Lorsque de nombreux anneaux de garde sont prévus, les largeurs des anneaux de garde sont fixées de telle manière que le premier anneau de garde soit plus large que le cinquième anneau de garde, que le second anneau de garde soit plus large que le sixième anneau de garde, et que le troisième anneau de garde soit plus large que le septième anneau de garde.
En fixant les largeurs des anneaux de garde de la façon décrite précédemment, on réduit l'intensité du champ électrique de l'anneau de garde intérieur, qui est supérieure à celle du champ électrique de l'anneau de garde extérieur.
Avantageusement, un film électriquement conducteur est disposé au-dessus de la surface de la couche de tenue à la tension de claquage entre le premier anneau de garde et la région de puits, un film d'isolation étant interposé entre le film électriquement conducteur et la surface de la couche de tenue à la tension de claquage.
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Figure img00280001
Comme le film électriquement conducteur disposé de la façon décrite ci-dessus empêche les charges se trouvant à la surface de la structure résistante au claquage d'affecter la surface de la puce semiconductrice, la tension de claquage est stabilisée.
Plus précisément, le film électriquement conducteur se trouve à un potentiel flottant.
Comme l'effet du film électriquement conducteur ne varie pas, que son potentiel soit flottant ou fixe, il n'est pas toujours nécessaire de connecter le film électriquement conducteur à un film électriquement conducteur adjacent semblable.
D'une manière analogue à celle décrite ci-dessus, des films électriquement conducteurs sont disposés audessus de la surface de la couche de tenue à la tension de claquage entre les premier et second anneaux de garde, au-dessus de la surface de la couche de tenue à la tension de claquage entre les second et troisième anneaux de garde, et au-dessus de la surface de la couche de tenue à la tension de claquage entre les troisième et quatrième anneaux de garde, un film d'isolation étant interposé entre les films électriquement conducteurs et la surface de la couche de tenue à la tension de claquage. Les films électriquement conducteurs agencés de la façon décrite ci-dessus produisent le même effet.
Les potentiels de ces films électriquement conducteurs peuvent être amenés à flotter.
Avantageusement, la couche de tenue à la tension de claquage est uniquement formée que d'une région semiconductrice du premier type de conductivité. D'une façon avantageuse, la couche de tenue à la tension de claquage est formée d'une couche de forte résistance électrique à proximité de la surface de la puce semi-conductrice et d'une couche de faible résistance électrique en dessous de la couche de forte résistance électrique. D'une manière avantageuse, la couche de tenue à la tension de claquage est dite du type super-jonction, en étant formée de régions semi-conductrices du premier type de
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conductivité et de régions semi-conductrices du second type de conductivité agencées en alternance.
D'une manière avantageuse, un film de polymère organique se trouve sur la surface du dispositif semiconducteur pour protéger la surface du dispositif semiconducteur.
D'une manière avantageuse, la résistivité dans la partie de la région de surface qui est moins profonde que la région de puits est plus faible que la résistivité dans la région de la couche de tenue à la tension de claquage qui est plus profonde que la région de puits. Il est préférable que le niveau de dopage des ions phosphore dans les régions de surface soient de 2 x 1012 à 5 X 1012 cm-2 et mieux encore, de 2,5 x 1012 à 4 x 10 cm'.
Le paramétrage décrit ci-dessus est efficace, de la même manière que le contre-dopage mentionné précédemment, pour réduire la résistance JFET dans les régions de surface entourées par la région de puits. Comme le rapport de superficie des régions de surface est fixé à une plus faible valeur que le rapport de superficie classique, la résistance JFET tend à augmenter. Par conséquent, le contre-dopage est également efficace.
[Modes de mise en oeuvre de l'invention
L'invention sera décrite ci-après en référence à des figures de dessins annexés qui illustrent les modes de réalisation préférés d l'invention.
[Brève description des figures des dessins
La figure 1 est une vue en plan de dessus représentant la surface d'une puce semi-conductrice d'un transistor MOSFET vertical à canal n conformément à un premier mode de réalisation de l'invention.
La figure 2 est une vue en coupe transversale représentant une partie de la région active du transistor MOSFET vertical à canal n du premier mode de réalisation.
La figure 3 est une vue en plan de dessus représentant la configuration des électrodes métalliques
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sur la puce semi-conductrice du transistor MOSFET du premier mode de réalisation.
La figure 4 est une vue en plan de dessus représentant la configuration des rubans de l'électrode de grille et de l'électrode de source sur la puce semiconductrice du transistor MOSFET du premier mode de réalisation.
La figure 5 est une coupe transversale le long du segment de droite A-A de la figure 1 représentant la connexion de l'électrode de grille et de l'électrode métallique dans la section de connexion.
La figure 6 est un diagramme caractéristique indiquant les relations mutuelles du rapport de superficie entre les régions de surface de type n et la région de puits, la capacité Crss entre la grille et le drain, et la résistance à l'état passant du transistor MOSFET vertical à canal n expérimental.
La figure 7 est un diagramme caractéristique indiquant la relation entre la largeur des régions de surface de type n, la capacité Crss et la résistance à l'état passant Ron des transistors MOSFET verticaux à canal n expérimentaux.
La figure 8 est un diagramme caractéristique indiquant la relation entre la longueur des régions de surface de type n et la capacité d'entrée Ciss des transistors MOSFET verticaux à canal n expérimentaux.
La figure 9 est un autre diagramme caractéristique indiquant la relation entre la longueur des régions de surface de type n et les capacités d'entrée Ciss des transistors MOSFET verticaux à canal n expérimentaux.
La figure 10 est un diagramme caractéristique indiquant la relation entre la longueur des régions de surface de type n et la résistance à l'état passant Ron des transistors MOSFET verticaux à canal n expérimentaux.
La figure 11 est un autre diagramme caractéristique indiquant la relation entre la longueur des régions de surface de type n et la résistance à l'état passant Ron des transistors MOSFET verticaux à canal n expérimentaux.
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Figure img00310001
La figure 12 est un graphique indiquant la relation entre la tension de claquage et la résistance à l'état passant RonA pour les transistors MOSFET verticaux à canal n expérimentaux de l'invention et les transistor MOSFET verticaux à canal n comparatifs.
La figure 13 est une vue en coupe transversale représentant la structure résistante au claquage du transistor MOSFET vertical à canal n du premier mode de réalisation de l'invention.
La figure 14 est un diagramme caractéristique indiquant une relation entre le nombre n des anneaux de garde et la tension de claquage Vbr.
La figure 15 est un graphique indiquant la relation entre la tension de claquage Vbr et l'espacement entre le puits de type p et le premier anneau de garde.
La figure 16 est un graphique indiquant la relation entre la tension de claquage Vbr et l'espacement entre les premier et second anneaux de garde.
La figure 17 est une vue en coupe transversale représentant la région active d'un transistor MOSFET vertical à canal n d'un quatrième mode de réalisation de l'invention.
La figure 18 est une vue en perspective représentant la région active du transistor MOSFET vertical à canal n du quatrième mode de réalisation de l'invention.
La figure 19 est une vue en coupe transversale représentant la région résistante au claquage du transistor MOSFET vertical à canal n du quatrième mode de réalisation de l'invention.
La figure 20 est une vue en coupe transversale représentant la région résistante au claquage d'un transistor MOSFET vertical à canal n d'un cinquième mode de réalisation de l'invention.
La figure 21 est une vue en plan de dessus représentant la configuration des rubans de l'électrode de grille et de l'électrode de source sur la puce semi-
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conductrice d'un transistor MOSFET vertical à canal n d'un sixième mode de réalisation de l'invention.
La figure 22 est une vue en plan de dessus représentant la surface de la puce semi-conductrice d'un transistor MOSFET vertical à canal n d'un septième mode de réalisation de l'invention.
La figure 23 est une vue en plan de dessus représentant la configuration des rubans de l'électrode de grille et de l'électrode de source sur la puce semiconductrice du transistor MOSFET du septième mode de réalisation de l'invention.
La figure 24 est une vue en plan de dessus représentant la configuration des rubans de l'électrode de grille et de l'électrode de source sur la puce semiconductrice du transistor MOSFET d'un huitième mode de réalisation de l'invention.
La figure 25 est une vue en plan de dessus représentant la surface d'une puce semi-conductrice d'un transistor MOSFET vertical à canal n d'un neuvième mode de réalisation de l'invention.
La figure 26 est une vue en plan de dessus représentant la configuration des rubans de l'électrode de grille et de l'électrode de source sur la puce semiconductrice du transistor MOSFET du neuvième mode de réalisation de l'invention.
La figure 27 est une vue en coupe transversale le long du segment de droite B-B de la figure 25 représentant la connexion de l'électrode de grille et de l'électrode de grille métallique dans la région de connexion.
La figure 28 est une vue en plan de dessus représentant la configuration des rubans de l'électrode de grille et de l'électrode de source sur la puce semiconductrice du transistor MOSFET d'un dixième mode de réalisation de l'invention.
La figure 29 est une vue en coupe transversale en perspective de la couche de tenue à la tension de
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Figure img00330001

claquage d'un transistor MOSFET vertical à canal n d'un onzième mode de réalisation de l'invention.
La figure 30 est une vue en coupe transversale représentant la partie principale du transistor MOSFET vertical à canal n du onzième mode de réalisation.
La figure 31 (a) est une vue en plan de dessus représentant la surface de la puce semi-conductrice de la structure résistante au claquage du transistor MOSFET du onzième mode de réalisation.
La figure 31 (b) est une vue en coupe transversale le long de la droite C-C de la figure 31 (a).
La figure 31 (c) est une vue en coupe transversale le long de la droite D-DC de la figure 31 (a).
La figure 32 est une vue en coupe transversale en perspective représentant la couche de tenue à la tension de claquage d'un transistor MOSFET vertical à canal n d'un douzième mode de réalisation de l'invention.
La figure 33 est une vue en coupe transversale en perspective représentant la couche de tenue à la tension de claquage d'un transistor MOSFET vertical à canal n d'un treizième mode de réalisation de l'invention.
La figure 34 est une vue en coupe transversale en perspective représentant la couche de tenue à la tension de claquage d'un transistor MOSFET vertical à canal n d'un quatorzième mode de réalisation de l'invention.
La figure 35 (a) est une vue en plan de dessus représentant la surface de la puce semi-conductrice de la structure résistante au claquage du transistor MOSFET du quatorzième mode de réalisation de l'invention.
La figure 35 (b) est une vue en coupe transversale le long de la droite E-E de la figure 35 (a).
La figure 36 est une vue en coupe transversale de la région active d'un transistor MOSFET vertical à canal n classique.
La figure 37 est une vue en plan de dessus représentant un motif de configuration plan de l'électrode de grille dans le transistor MOSFET vertical à canal n classique.
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La figure 38 est une vue en plan de dessus représentant un autre motif de configuration plan de l'électrode de grille dans le transistor MOSFET vertical à canal n classique.
La figure 39 est une vue en plan de dessus représentant encore un autre motif de configuration plan de l'électrode de grille dans le transistor MOSFET vertical à canal n classique.
La figure 40 est une vue en coupe transversale d'un autre transistor MOSFET vertical à canal n classique, qui réduit la capacité entre la région de surface de type n- et l'électrode de grille.
La figure 41 est une vue en coupe transversale représentant une partie de la région active dans laquelle passe un courant principal, d'un transistor IGBT vertical à canal n d'un second mode de réalisation de l'invention.
La figure 42 est une vue en coupe transversale représentant une partie de la région active dans laquelle passe un courant principal, d'un transistor IGBT vertical à canal n d'un troisième mode de réalisation de l'invention.
La figure 43 est un graphique indiquant la relation entre le niveau de dosage en ions phosphore et la tension de claquage Vbr et la résistance à l'état passant Ron d'un transistor MOSFET vertical à canal n fabriqué expérimentalement conformément à l'invention.
Premier mode de réalisation
La figure 2 est une vue en coupe transversale représentant une partie de la région active dans laquelle passe un courant principal, d'un transistor MOSFET vertical à canal n conformément à un premier mode de réalisation de l'invention. Une structure résistante au claquage telle qu'un anneau de garde et qu'une lame de champ, est disposée dans la partie périphérique de la puce semi-conductrice du transistor MOSFET, sera décrite plus loin.
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Figure img00350001
Se référant à présent à la figure 2, le transistor MOSFET du premier mode de réalisation comporte une couche de drain type n+ 11 et une couche de dérive de type n- 12 sur la couche de drain de type n+ 11, une région de puits de type p 13, formée sélectivement dans la partie de surface de la couche de dérive de type n- 12 et une région de source de type n+ 15 dans la région de puits de type p 13. Un ensemble constitué par la région de surface de
Figure img00350002

type n'14, qui fait partie de la couche de dérive de type n'12, s'étend à travers la région de puits de type p 13 jusqu'à la surface de la puce semi-conductrice. Une région de contact de type p+ fortement dopée 21 est formée de façon à réduire la résistance de contact.
Une électrode de grille de silicium polycristallin 18 se trouve au-dessus de la surface de la région de puits de type p 13 s'étendant entre la région de source de type n+ 15 et la région de surface de type n'14, un film d'isolation de grille 17 étant interposé entre celles-ci. Une électrode de source 19 est en contact
Figure img00350003

commun avec la région de source de type n+ 15 et la région de contact de type p+ 21. Dans de nombreux cas, l'électrode de source 19 s'étend au-dessus de l'électrode de grille 18, un film d'isolation intercouche 22, formé sur et autour de l'électrode de grille 18, étant interposé entre celles-ci. Une électrode de drain 20 se trouve sur la surface de dos de la couche de drain de type n+ 11.
On va maintenant décrire brièvement le mécanisme de fonctionnement du transistor MOSFET de la figure 2.
Des couches d'appauvrissement s'élargissent vers la couche de dérive de type n-12 en partant de la région de puits de type p 13, dont le potentiel est identique au potentiel de l'électrode de source 19 généralement relié à la masse dans l'état bloquant, en assurant une tension de claquage déterminée par les largeurs des couches d'appauvrissement et par l'intensité du champ électrique dans les couches d'appauvrissement. L'élargissement des couches d'appauvrissement est déterminé par l'épaisseur
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Figure img00360001

et par la résistance spécifique de la couche de dérive de type n- 12. Une tension de claquage élevée est obtenue en faisant croître la résistance spécifique et l'épaisseur de la couche de dérive de type n- 12.
En polarisant l'électrode de grille 18 à un potentiel positif par rapport au potentiel de l'électrode de source 19, on crée une couche d'inversion dans la partie de surface 16 de la région de puits de type p 13.
La couche d'inversion se comporte comme un canal à travers lequel passent des électrons jouant le rôle de
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porteurs de la région de source de type n+ 15 à la région de surface du type n- 14. Les électrons passent ensuite vers l'électrode de drain 20 en passant par la couche de dérive de type n- 12 et la couche de drain de type n+ 11, ce qui conduit à l'état passant du transistor MOSFET.
Bien que la section transversale représentée dans le puits de la figure 2 ressemble à la section transversale classique illustrée sur la figure 36, le transistor MOSFET du premier mode de réalisation de l'invention est différent du transistor MOSFET classique représenté sur la figure 36 en ce sens que la région de surface de type n- 14 dans la région de puits de type p 13 de la figure 2 est plus étroite que la région de surface de type n- 14 de la figure 36.
La figure 1 est une vue en plan de dessus représentant la surface de la puce semi-conductrice du transistor MOSFET vertical à canal n du premier mode de réalisation de l'invention. La figure 1 représente bien la particularité spécifique du transistor MOSFET du premier mode de réalisation de l'invention. Comme la structure résistante au claquage généralement formée dans la partie périphérique du dispositif semi-conducteur n'est pas pertinente pour la caractéristique spécifique du transistor MOSFET du premier mode de réalisation, la structure résistante au claquage est omise de la figure 1.
Se référant à présent à la figure 1, une région de puits de type p 13 entoure de nombreuses régions de
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surface de type n 14 ayant chacune la forme d'un ruban s'étendant dans une direction. (Certaines régions de surface de type n- 14 ne sont pas entièrement décrites mais sont représentées par des pointillés sur la figure 1 pour simplifier la description). Sur la figure 1, on a représenté quatre types de régions de surface de type n- 14 dont les longueurs sont différentes les unes des autres, correspondant aux agencements de l'électrode de source 19 et de l'électrode de grille métallique 27 représentées sur la figure 3. Des rubans longs 14a de régions de surface de type n'se trouvent en dessous de la partie large de l'électrode de source 19, des rubans courts 14b de régions de surface de type n'se trouvent en dessous des parties de l'électrode de source 19 entre lesquelles une électrode de grille métallique 27 s'étend, et d'autres rubans courts 14c de régions de surface de type n'se trouvent en dessous des parties de l'électrode de source entre lesquelles est formée une plage d'électrode de grille 29.
Sur la figure 3, une plage de source 28 permettant de connecter l'électrode de source 19 à la borne externe est formée dans l'électrode de source 19. L'électrode de grille 27 entoure l'électrode de source 19. Une branche de l'électrode de grille métallique 27 s'étend à l'intérieur de l'échancrure pratiquée dans l'électrode de source 19. La plage de grille 29 permettant de connecter l'électrode de grille métallique 27 à la borne externe est disposée sur une partie de la branche de l'électrode de grille métallique 27 qui s'étend à l'intérieur de l'échancrure pratiquée dans l'électrode de source 19. Une électrode périphérique 30, dans la partie circonférentielle la plus extérieure de la figure 3, est réglée au même potentiel que le potentiel de l'électrode de drain 20. L'électrode périphérique 30 est une électrode d'arrêt généralement disposée dans la partie circonférentielle la plus extérieure de la structure résistante au claquage pour réduire l'expansion des couches d'appauvrissement.
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La figure 4 est une vue en plan de dessus représentant la forme des électrodes de grille 18 fonctionnant en tant que masque pour former chaque région dans la partie de surface de la couche semi-conductrice et la relation de position relative entre les rubans de l'électrode de grille 18 et des régions de contact 24 de l'électrode de source. La figure 4 représente les rubans des électrodes de grille 18, qui ont chacune une certaine largeur, et les rubans des régions de contact 24 de l'électrode de source, qui ont chacune une certaine longueur. Les rubans de l'électrode de grille 18 et des régions de contact 24 de l'électrode de source en forme de rubans sont agencés en alternance. Les parties d'extrémité de chaque ruban de l'électrode de grille 18 s'étendant dans une direction se rétrécissent une fois puis s'élargissent de nouveau. Les parties d'extrémité de chaque ruban de l'électrode de grille 18 se rétrécissent une fois afin de minimiser la superficie de l'électrode de grille à l'extérieur de la région active et de réduire la capacité Crss. Comme la région de puits de type p 13 est formée par introduction de l'impureté d'acceptation à travers l'électrode de grille 18 utilisée comme masque, la capacité Crss entre l'électrode de grille 18 et les régions de surface de type n- 14 est réduite par la région de puits de type p 13 en expansion, d'une manière aussi étendue que possible, jusqu'aux parties de la puce semiconductrice qui se trouvent en dessous des parties rétrécies des rubans de l'électrode de grille, de sorte que la superficie des régions de surface de type n- 14 diminue. Les parties d'extrémité de chaque électrode de grille 18 s'élargissent de nouveau pour former des sections de connexion 26 permettant de lier chaque électrode de grille 18 à l'électrode de grille métallique. L'électrode de grille métallique 27 représentée sur la figure 3 est positionnée au-dessus des sections de connexion 26.
Se référant de nouveau à la figure 1, de petites régions de surface de type n- 14d se trouvant en face des
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parties d'extrémité des régions de surface de type n 14a, 14b, et 14c de l'autre côté de la région de puits de type p 13. Les régions de surface de type n- 14d se trouvent en dessous des sections de connexion 26 dans la partie d'extrémité des rubans de l'électrode de grille 18.
Lorsque la taille des sections de connexion 26 est déterminée sur la base de la précision de la technique d'usinage disponible à l'heure actuelle, il reste des régions de surface de type n- 14d qui ne sont pas entièrement recouvertes par la région de puits de type p 13. Lorsque la technique d'usinage est suffisamment précise, il ne restera pas de régions de surface de type n- 14d entièrement recouvertes par la région de puits de type p 13.
La figure 5 est une coupe transversale le long du segment de droite A-A de la figure 1, représentant la connexion de l'électrode de grille 18 et de l'électrode de grille métallique 27 dans la section de connexion 26.
Sur cette figure, on a illustré le film d'oxyde de grille 17, un film d'oxyde épais 17a et une électrode de source 19. La partie se trouvant sur l'électrode de surface le long du segment de droite A-A est indiquée par un segment de droite A-A sur la figure 3.
Les dimensions de la couche et des régions constitutives du transistor MOSFET du premier mode de réalisation de l'invention sont décrites ci-après.
Sur la figure 4, le ruban de l'électrode de grille 18 a une largeur de 5,6 m et une longueur de 3,6 mm. Les rubans de l'électrode de grille 18 sont espacés l'un de l'autre de 9, 4 cm plus précisément, le pas de répétition avec lequel les rubans de l'électrode de grille sont répétés est de 15 m. Des ions d'impureté permettant de former la région de puits de type p 13 sont introduits au moyen du groupement formé par l'électrode de grille 18 en tant que masque. Du fait de cette technique, la région de surface de type n- 14 de la figure 1 a une largeur de 1, 6 jum. La largeur de la région de puits de type p 13 entre les régions de surface de type n-
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14 est de 13, 4 jjm. Sur la figure 2, la profondeur de la région de puits de type p 13 est d'environ 4 jj, m. La largeur de la région de source de type n+ 15 est de 2, 5 jj. m et sa profondeur de diffusion est de 0, 3 D, m. Sur la figure 4, la région de contact d'électrode de source 24 a une largeur de 7 lem. Lorsque les dimensions des éléments constitutifs sont celles qui sont mentionnées ci-dessus, le rapport entre la superficie de la région de surface de
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type n- 14 et la superficie de la région de puits de type p 13 à la surface de la puce semi-conductrice, est de 0,12.
A titre de comparaison, le rapport de superficie entre la région de surface de type n- 14 et les régions de puits de type p 13 dans les transistors MOSFET classiques décrits en référence aux figures 37,38 et 39, sont respectivement d'environ 3,2, et 1.
La figure 13 est une vue en coupe transversale représentant la structure résistante au claquage du transistor MOSFET vertical à canal n du premier mode de réalisation de l'invention. La couche active est représentée sur le côté gauche de la figure 13, et la structure résistante au claquage est représentée sur l'extrémité de droite de la figure. A titre d'exemple, la classe de tensions de claquage du transistor MOSFET représenté sur la figure 13 est la classe des 600 V.
Une région périphérique de type p 33 se trouve dans la partie de la région de dérive de type n- 12. Une électrode périphérique 30 se trouve sur la région périphérique de type p 33. Un film de polyimide 37 destiné à la protection de la surface est représenté sur la figure 13.
Des anneaux de garde gi à g14 sont représentés sur la figure 13. D'une manière détaillée, quatorze anneaux de garde gl à g14 sont disposés entre l'électrode de source 19 et l'électrode périphérique 30. Les valeurs numériques fournies en dessous des interstices entre anneaux de garde adjacents représentent les espacements entre anneaux de garde adjacents, l'unité utilisée étant
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le) J. m. Les anneaux de garde adjacents sont d'autant plus fortement espacés les uns des autres qu'ils sont éloignés de l'électrode de source 19.
Pour obtenir la tension de claquage BVDss (désignée
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ci-après"Vbr") de 600 V, on fixe la résistance spécifique de la couche de dérive de type n- 12 à 20 Q. cm, et son épaisseur, à 50 J. m.
Pour obtenir de façon certaine une tension de claquage Vbr de 600 V, on utilise quatorze anneaux de garde. Le nombre des anneaux de garde (14) est supérieur au nombre d'anneaux de garde de 1,0 x 600/100 = 6, calculé conformément à l'équation mentionnée plus haut, qui définit le nombre d'anneaux de garde, de 1,0 x Vbr /100.
L'espacement entre la région de puits de type p 13 et le premier anneau de garde g1 est de 0 m ; plus précisément, la région de puits de type p 13 et le
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premier anneau de garde go sont connectés l'un à l'autre. L'espacement entre le premier anneau de garde gi et le second anneau de garde g2 est de 0, 5 ju. m. L'espacement entre anneaux de garde adjacents est fixé de telle façon que cet espacement augmente de 0, 5 jj. m ou de 1 m à mesure
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que l'espacement entre la région de puits de type p 13 et le i-ème anneau de garde gi augmente ; à savoir, 1 pLm, 1, 5 JLm, 2 (J. m, 2, 5 p. m, 3 m, 3, 5 Lm, 4 m, 5 m, 6 m, 7 ) J. m, 8 jum et et p. m. La largeur du i-ème anneau d garde gi est fixée entre le premier anneau de garde et le quatorzième anneau de garde de telle façon que la largeur diminue à mesure que l'espacement entre la région de puits p 13 et le i-ème anneau de garde gi augmente ; à savoir, 14, 5 p. m, 14, 5 pom, 13, 5 m, 13, 5 jum, 13, 5 lam, 12, 5 pu, 12, 5 lam, 11, 5 m, 11, 5 m, 10, 5 (J. m, 10, 5 lam, 10, 5 m, 10, 5 {im et 10, 5) J. m. Les anneaux de garde ont une épaisseur de 4 (J. m, c'est-à-dire une épaisseur identique à celle de la région de puits de type p 13.
En général, les couches d'appauvrissement s'élargissent quand on va de la jonction pn entre la couche de dérive de type n- 12 et la région de type de
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type p 13, qui est au potentiel de source, jusqu'à la couche de dérive de type n'12, lorsque l'électrode de source 19 est polarisée au potentiel de masse, et lorsqu'une tension de polarisation positive est appliquée à l'électrode de drain 20.
Dans la région active, les couches d'appauvrissement s'élargissent vers le bas lorsqu'on va de la région de puits de type p 13 vers la couche de dérive de type n- 12.
Dans la région résistante au claquage, les couches d'appauvrissement s'élargissent latéralement ainsi que verticalement lorsqu'on va de la région de puits de type
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p 13 vers la région de type n- 12. Comme les anneaux de garde gi à g14 sont agencés de façon très proche de la couche d'appauvrissement subissant une expansion latérale, l'intensité du champ électrique qui peut par ailleurs être accrue par l'effet de forme du fait de la courbure de la couche de diffusion de la région de puits p 13, est empêchée d'augmenter dans la partie de surface de la puce semi-conductrice entre la région de puits de type p 13 et le premier anneau gl. De la manière décrite ci-dessus, l'intensité du champ électrique est empêchée d'augmenter entre anneaux de garde adjacents.
En fixant les paramètres des éléments constitutifs de la façon décrite ci-dessus, on obtient une tension de claquage de 664 V. La tension de claquage de 664 V représente 97 % de la tension de claquage théorique de 684 V calculée pour la résistance spécifique de 20 Q. cm et l'épaisseur de 50 um de la couche de dérive de type n- 12.
Dans la structure résistante au claquage classique, la jonction pn incurvée entre la région de puits de type p et la région de dérive de type n'conduit à une faible tension de claquage. En revanche, le premier anneau de garde disposé à proximité immédiate de la région de puits de type p conformément au premier mode de réalisation de l'invention, favorise une réduction extrêmement forte de l'intensité du champ électrique au voisinage de la
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section incurvée de la région de puits de type p étant donné que la couche d'appauvrissement présentant une expansion partant de la région de type p atteint immédiatement le premier anneau de garde.
Comme des relations semblables sont observées entre les premier et second anneaux de garde, entre les second et troisième anneaux de garde, et ainsi de suite, il devient possible d'obtenir une tension de claquage élevée même lorsque la résistance spécifique de la couche de dérive de type n'est faible.
L'article technique de Hu [Rec. Power Electronics Specialists Conf., San Diego, USA, 1979 (IEEE 1979) p. 385] indique que la résistance à l'état passant Ron du dispositif semi-conducteur unipolaire s'exprime conformément à l'équation (3) indiquée ci-après.
[0089]
Ron oc (Vbr) 2, 5... (3)
Plus précisément, la résistance Ron à l'état passant est proportionnelle à la tension de claquage Vbr à la puissance 2,5.
En d'autres termes, lorsque la tension de claquage est améliorée de 1 %, la résistance à l'état passant est réduite de 2,5 % (étant donné que l'on peut utiliser une plaquette semi-conductrice plus mince ayant la même résistance spécifique). Par conséquent, lorsque la tension de claquage est améliorée de 5 %, la résistance à l'état passant est réduite de 13 %. Enfin, lorsque la tension de claquage est améliorée de 7,5 %, la résistance à l'état passant est réduite de 20 %, ce qui conduit à un effet spectaculaire.
On va décrire ci-après l'intérêt que présente la connexion de la région de puits p 13 et du premier anneau de garde gi (c'est-à-dire les effets liés au fait de fixer l'espacement entre la région de type p 13 et le premier anneau de garde gi à 0 (im).
On peut considérer que le premier anneau de garde gi connecté à une région de puits de type p 13, l'espacement les séparant étant fixé à 0 J. m, ne présente aucun
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intérêt. Cependant, le premier anneau de garde gi connecté ou superposé à la région de puits de type p 13 contribue à améliorer la tension de claquage, comme l'indique la figure 15.
L'espacement entre le premier anneau de garde gi et la région de puits de type p 13 fixé à 0 p, m revêt un autre intérêt. L'espacement entre la région de puits de type p 13 et le premier anneau de garde gi, formé à travers un masque comportant des fenêtres dont l'espacement les séparant est fixé à 0 p. m, est restreint à 0,5 m, même lorsqu'une sur-attaque de 0,5 am ou moins est provoquée par les variations des paramètres de traitement. Ainsi, les variations des paramètres de traitement sont compensées dans une certaine mesure en fixant l'espacement nominal entre le premier anneau de garde gl et la région de puits de type p 13 à 0 jm.
Des transistors MOSFET appartenant à différentes classes de tensions de claquage, conformément au premier mode de réalisation, sont réalisés et comparés au transistor MOSFET classique décrit précédemment en référence à la figure 39. La figure 12 est un graphique indiquant la relation entre la tension de claquage et la résistance à l'état passant RonA pour les transistors MOSFET expérimentaux de l'invention et les transistors MOSFET comparatifs, leurs classes de tension de claquage étant différentes. L'axe horizontal de la figure représente le logarithme de la tension de claquage BVDss (V), et l'axe vertical, le logarithme de la résistance à l'état passant RonA (mQ. cm2).
La résistance à l'état passant RonA du transistor MOSFET expérimental de l'invention est égale à la moitié
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de la résistance à l'état passant RonA du transistor MOSFET classique, ce qui révèle le grand intérêt du transistor MOSFET de la présente invention. Bien qu'un transistor MOSFET quelconque ayant une tension de claquage de la classe des 150 V ou moins ne soit pas réalisé conformément à l'invention, la tendance que fait apparaître la figure 12 montre que le transistor MOSFET
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ayant une tension de claquage de 150 V ou moins peut conduire à un effet identique.
Les transistors MOSFET expérimentaux ayant une tension de claquage appartenant à des classes différentes conformément au premier mode de réalisation sont réalisés et les produits de la résistance à l'état passant et de la capacité entre la grille et le drain (Ron. Crss) sont comparés à ceux des transistors MOSFET classiques. Les résultats sont énumérés dans le tableau 2.
Tableau 2
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<tb>
<tb> Tensions <SEP> de <SEP> claquage <SEP> (V) <SEP> 170 <SEP> 660 <SEP> 990
<tb> Transistors <SEP> MOSFET <SEP> du <SEP> 1,8 <SEP> QpF <SEP> 2,95 <SEP> QpF <SEP> 15,0 <SEP> QpF
<tb> premier <SEP> mode <SEP> de <SEP> réalisation
<tb> Transistors <SEP> MOSFET <SEP> 8,8 <SEP> QpF <SEP> 17, <SEP> 5 <SEP> QpF <SEP> 80 <SEP> QpF
<tb> classiques
<tb>
Les produits Ron. Crss des transistors MOSFET du premier mode de réalisation de l'invention représentent environ un cinquième de ceux du transistor MOSFET classique.
Les pertes du dispositif de commutation à semiconducteur sont déterminées par la résistance à l'état passant et par la perte de commutation. La perte de commutation diminue lorsque la capacité Crss décroît. La perte du dispositif, c'est-à-dire le produit Ron. Crss est faible. Dans le transistor MOSFET de l'invention, la caractéristique Ron. Crss est beaucoup plus faible que celle des transistors MOSFET classiques, ce qui présente un grand intérêt.
Lorsque la largeur de l'électrode de grille 18 est augmentée, la capacité Crss croît comme illustré par la tendance représentée sur la figure 6, bien que la résistance à l'état passant Ron ne varie pas de façon importante, ce qui conduit à une forte perte de
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commutation. Bien que la capacité Crss soit réduite par diminution de la largeur de l'électrode de grille 18, la résistance à l'état passant Ron augmente, ce qui conduit à une forte perte en régime stationnaire.
Dans le transistor MOSFET du premier mode de réalisation, la longueur des rubans d'électrodes de grille s'étendant dans une direction est d'environ 4 mm, cette valeur étant pratiquement identique à la taille de la puce de la région active, à travers laquelle passe le courant principal. Bien que la longueur des rubans d'électrode de grille soit pratiquement identique à la taille de puce de la région active, cela ne pose pas de problème, car les parties de liaison permettant de lier les rubans d'électrode de grille à l'électrode de grille métallique peuvent être disposées avec un espacement de 100 hum, et de préférence, avec un espacement de 500 Mm, ce qui ne conduit pas à une augmentation de la résistance de grille interne.
En ce qui concerne la section transversale du transistor MOSFET du premier mode de réalisation représenté sur la figure 2, qui est pratiquement identique à la section transversale du transistor MOSFET classique représenté sur la figure 36, on note que le transistor MOSFET du premier mode de réalisation est réalisé d'une façon pratiquement identique au transistor MOSFET classique, bien qu'il soit nécessaire de modifier les motifs.
Second mode de réalisation
La figure 41 est une vue en coupe transversale représentant une partie de la région active dans laquelle passe un courant principal, d'un transistor IGBT vertical à canal n conforme à un second mode de réalisation de l'invention. La structure résistante au claquage, par exemple un anneau de garde et une lame de champ, qui est disposée dans la partie périphérique de la puce semiconductrice du transistor IGBT, sera décrite ci-après.
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Se référant à présent à la figure 41, le transistor IGBT du second mode de réalisation comporte une couche de drain de type p+ lla de faible résistance électrique, une couche de dérive de type n- 12 de résistance spécifique élevée sur la couche de drain de type p+ 11, une région de puits de type p 13 formée sélectivement dans la partie de
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surface de la couche de dérive de type n'12, et une région de source de type n+ 15 dans la région de puits de type p 13. Une pluralité de régions de surface de type n L n'14, qui fait partie de la couche de dérive de type n-12, se prolonge à travers la région de puits de type p 13 jusqu'à la surface de la puce semi-conductrice.
Une électrode de grille de silicium polycristallin 18 se trouve au-dessus de la surface de la région de puits de type p 13 s'étendant entre la région de source de type n+ 15 et la région de surface de type n'14, un film d'isolation de grille 17 étant interposé entre celles-ci. Une électrode de source 19 est en contact
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commun avec la région de source de type n+ 15 et la région de contact de type p+ 21. Dans de nombreux cas, l'électrode de source 19 se prolonge au-dessus de l'électrode de grille 18, un film d'isolation intercouche 22, formé sur et autour de l'électrode de grille 18 étant interposé entre celles-ci. Une électrode de drain 20 se trouve sur la surface de dos de la couche de drain de type p+ lla.
Le motif de la surface de la puce semi-conductrice, le contact de l'électrode de grille, et la configuration des électrodes métalliques sur la puce semi-conductrice du transistor IGBT du second mode de réalisation, sont identiques à ceux qui sont représentés sur les figures 1, 4 et 3.
La structure de la section transversale du transistor IGBT du second mode de réalisation diffère de la structure de la section transversale du transistor MOSFET du premier mode de réalisation par le fait que l'électrode de drain 20 du transistor IGBT n'est pas en
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contact avec la couche de drain de type n+ mais en contact avec la couche de drain de type p+ lla.
* Bien que les transistors IGBT et MOSFET commandent tous deux le courant passant de l'électrode de drain 20 à l'électrode de source 19 à partir du signal appliqué à l'électrode de grille 20, le transistor IGBT fonctionne en mode bipolaire du fait de l'injection de trous depuis la couche de drain de type p+ lla vers la couche de dérive de type n- 12. Du fait du mode de fonctionnement bipolaire, la résistance à l'état passant du transistor IGBT est inférieure à la résistance à l'état passant du transistor MOSFET.
La résistance à l'état passant du transistor IGBT conformément au second mode de réalisation est réduite de 30 % par rapport à la résistance à l'état passant du transistor IGBT classique.
Troisième mode de réalisation
La figure 42 est une vue en coupe transversale représentant une partie de la région active dans laquelle passe un courant principal, d'un transistor IGBT vertical à canal n conforme à un troisième mode de réalisation de l'invention.
Le transistor IGBT du troisième mode de réalisation diffère du transistor IGBT du second mode de réalisation représenté sur la figure 41 par le fait que la couche de dérive de type n- 12 du transistor IGBT du troisième mode de réalisation est formée d'une partie 12a de forte résistivité et d'une partie 12b de faible résistivité.
Comme la partie 12b de faible résistivité limite l'extension de la couche d'appauvrissement lorsqu'une tension de polarisation inverse est appliquée, il est possible de réduire l'épaisseur de la partie 12a de forte résistivité.
Comme la chute de tension à travers la couche de dérive de type n'est réduite du fait de la présence de la partie 12a mince de forte résistivité, la résistance à l'état passant du transistor IGBT du troisième mode de
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réalisation est inférieure à la résistance à l'état passant du transistor IGBT du second mode de réalisation.
Quatrième mode de réalisation
La figure 17 est une vue en coupe transversale représentant la région active d'un transistor MOSFET vertical à canal n d'un quatrième mode de réalisation de l'invention. La figure 18 est une vue en perspective représentant la région active du transistor MOSFET vertical à canal n du quatrième mode de réalisation.
Le transistor MOSFET vertical du quatrième mode de réalisation diffère du transistor MOSFET vertical du premier mode de réalisation par le fait que des régions à contre-dopage de type n 34 sont formées dans la région de puits de type p 13 du transistor MOSFET du quatrième mode de réalisation en remplaçant les régions 14 de surface de type n'représentées sur la figure 2, du transistor MOSFET du premier mode de réalisation.
La région contre-dopée de type n 34 est formée par implantation d'ions phosphore à une dose de 2,5 X 1012 à 4,0 X 1012 cm-2, et par un traitement thermique consécutif.
La profondeur de la région contre-dopée de type n 34 est d'environ 4 pm.
La figure 43 est un graphique illustrant la relation entre le niveau de la dose d'ions phosphore et la tension de claquage Vbr et la résistance à l'état passant Ron. Sur cette figure, l'axe horizontal représente le niveau de la dose d'ions phosphore, l'axe vertical du côté gauche de la figure, la tension de claquage Vbr, et l'axe vertical du côté droit, la résistance à l'état passant Ron. Se référant à présent à la figure 43, la résistance à l'état passant Ron est pratiquement constante lorsque la dose d'ions phosphore est de 2,5 X 1012 cm-2 ou plus. La résistance à l'état passant Ron croît fortement lorsque la dose d'ions phosphore est inférieure à 2,5 x 1012 cm-2. La tension de claquage Vbr est pratiquement constante lorsque la dose d'ions phosphore est de 4,0 X 1012 cm-2 ou moins. La
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tension de claquage Vbr décroît très fortement lorsque la dose d'ions phosphore est supérieure à 4, 0 1012 cm-2.
Lorsque la tension entre la grille et la source VGs est de - 30 V, la tension de claquage Vbr décroît très fortement lorsque la dose d'ions phosphore est supérieure à 4,4 x 1012 cm-2. Ces résultats indiquent que la dose d'ions phosphore est de préférence de 2,0 X 1012 à 5,0 X 1012 cm- 2, et mieux encore, de 2,5 x 1012 à 4,0 X 1012 cm-2.
En formant des régions contre-dopées de type n 34, on réduit la résistance JFET formée des régions de surface entourées par la région de puits de type p 13 et par conséquent, on réduit la composante de résistance série, ce qui conduit à une faible résistance à l'état passant.
Comme le rapport de superficie entre les régions de surface est faible dans le cas du quatrième mode de réalisation, la résistance JFET croît. De ce fait, il est très efficace de réduire la résistance à l'état passant par un contre-dopage.
La figure 19 est une vue en coupe transversale représentant la région résistante au claquage du transistor MOSFET vertical à canal n du quatrième mode de réalisation de l'invention. La structure résistante au claquage du transistor MOSFET vertical du quatrième mode de réalisation diffère de la structure résistante au claquage du transistor MOSFET vertical du premier mode de réalisation représenté sur la figure 13, par le fait que la structure résistance au claquage du transistor MOSFET vertical du quatrième mode de réalisation comporte six anneaux de garde.
Ce nombre des anneaux de garde (6) est identique au nombre d'anneaux de garde, de 1,0 x Vbr/100 = 6, calculé à partir de l'équation précédente pour définir le nombre des anneaux de garde.
En fixant les paramètres des éléments constitutifs de la manière décrite ci-dessus, on obtient une tension de claquage de 622 V, c'est-à-dire de 92 % de la tension de claquage théorique de 684 V. En augmentant le nombre
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d'anneaux de gardes à plus de 6, on obtient une tension de claquage plus élevée.
Un transistor IGBT semblable à celui décrit à propos du second mode de réalisation ou du troisième mode de réalisation, est obtenu en substituant une couche de drain de type p+ à la couche de drain de type n+ ou en substituant une partie de dérive 12b et une couche de drain de type p+ à la couche de drain de type n+ du transistor MOSFET du quatrième mode de réalisation. Un transistor IGBT est obtenu en remplaçant la couche de drain de type n+ du transistor MOSFET conformément à l'un quelconque des cinquième à quatorzième modes de réalisation suivants.
Cinquième mode de réalisation
La figure 20 est une vue en coupe transversale représentant la région résistante au claquage d'un transistor MOSFET vertical à canal n d'un cinquième mode de réalisation de l'invention.
La structure résistante au claquage du transistor MOSFET vertical du cinquième mode de réalisation diffère de celle du transistor MOSFET du premier mode de réalisation décrit en référence à la figure 13 par le fait que la structure résistante au claquage du cinquième mode de réalisation comporte six anneaux de garde et une lame de champ 35 constituée d'un film de silicium polycristallin électriquement conducteur formé d'un film d'oxyde épais 17a entre des anneaux de garde de type p adjacents.
Une tension est appliquée entre une électrode de drain 20 et une électrode de source 19 lorsque le dispositif est utilisé dans la pratique. Les facteurs qui affectent défavorablement la fiabilité lorsque cette tension est appliquée pendant une période de temps prolongée comprennent l'accumulation de charge à la surface du dispositif (effet d'accumulation de charge en surface). Lorsque la tension est également appliquée entre les électrodes aux deux parties d'extrémité de la structure résistante au claquage, des charges électriques
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Figure img00520001

sont induites à la surface de la structure résistante au claquage. Les charges électriques induites exercent des influences sur la partie de surface de la puce semiconductrice, notamment la partie de surface de la couche de dérive de type n'12, à travers la couche d'isolation, et perturbent le champ électrique à l'intérieur de la puce semi-conductrice, ce qui conduit à une tension de claquage dégradée.
Conformément au cinquième mode de réalisation, des lames de champ 35 de silicium polycristallin se trouvent entre le film d'isolation intercouche 22 et les lames de champ 17a sur la couche de dérive de type n~ 12. Les lames de champ 35 de silicium polycristallin disposées de la façon décrite ci-dessus favorisent l'élimination des influences des charges de surface du fait de l'effet de blindage électrostatique. La région active est insensible aux charges de surface étant donné que l'électrode de source 19 et que l'électrode de grille 18 couvrent la surface de la couche de dérive de type n- 12 dans la région active.
On évite l'apparition de l'effet d'accumulation de charge de surface et on améliore la fiabilité du dispositif en agençant la lame de champ 35 de silicium polycristallin sur le film d'oxyde épais 17a sur la région de surface de type n- 14 entre la région de puits de type p 13 et le premier anneau de garde gl et en agençant en outre des lames de champ 35 de silicium polycristallin sur les films d'oxyde épais 17a sur les régions de surface de type n- 14 entre des anneaux de garde adjacents. La tension de claquage du transistor MOSFET du cinquième mode de réalisation est identique à celle du second mode de réalisation. Bien que les lames de champ 35 soient au potentiel flottant de la figure 20, les lames de champ 35 peuvent être polarisées à un potentiel approprié par des câblages supplémentaires.
Sixième mode de réalisation
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La figure 21 est une vue en plan de dessus représentant la relation de position relative entre les rubans de l'électrode de grille 18 et la région 24 de contact d'électrode de source sur la puce semiconductrice d'un transistor MOSFET vertical à canal n conforme à un sixième mode de réalisation de l'invention.
La structure résistante au claquage du transistor MOSFET du sixième mode de réalisation est identique à celle du transistor MOSFET du premier mode de réalisation.
La configuration représentée sur la figure 21 diffère de la configuration du premier mode de réalisation décrit en référence à la figure 4 par le fait que chaque ruban de l'électrode de grille 18 présente, dans une partie médiane de celui-ci, une section de connexion supplémentaire 26 destinée à connecter le ruban d'électrode de grille à l'électrode de grille métallique, en plus des sections de connexion 26 formées dans les parties d'extrémité du ruban d'électrode de grille. Les sections de connexion 26 supplémentaires ont pour effet de réduire la résistance de grille interne et d'éviter une augmentation de la résistance à l'état passant.
La structure de l'électrode de grille du sixième mode de réalisation est plus efficace et permet d'exploiter plus efficacement la superficie de la région active que par division de chaque ruban de l'électrode de grille 18 en deux segments et en munissant les parties d'extrémité de chaque segment de sections de connexion 26.
Dans la partie de surface de la puce semiconductrice, la région de surface de type n- 14 est interrompue en un point dans sa partie médiane en laissant un premier segment et recommence à former un second segment en laissant une petite région de surface de type n- 14d entre les premier et second segments. Si la précision d'usinage est élevée, la petite région de surface de type n- 14d ne subsistera pas.
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Bien qu'une section de connexion 26 permettant de connecter le ruban d'électrode de grille à l'électrode de grille métallique soit formée dans la partie médiane du ruban d'électrode de grille conformément au sixième mode de réalisation, il est possible d'ajouter une pluralité de sections de connexion 26 entre deux sections de connexion 26 dans les parties d'extrémité respectives d'un ruban d'électrode de grille.
Septième mode de réalisation
La figure 22 est une vue en plan de dessus représentant la surface de la puce semi-conductrice d'un transistor MOSFET vertical à canal n d'un septième mode de réalisation de l'invention. Sur la figure 22, la structure résistante au claquage du transistor MOSFET du septième mode de réalisation est omise de la même manière que sur la figure 2. La structure résistante au claquage du transistor MOSFET du septième mode de réalisation est identique à celle du transistor MOSFET du premier mode de réalisation.
Sur la figure 22, des régions de surface de type n- 14 (dont certaines sont représentées par des points) présentent la forme de rubans respectifs s'étendant dans une direction et sont entourées par la région de puits de type p 13 d'une manière pratiquement identique aux régions de surface de type n- 14 du premier mode de réalisation représenté sur la figure 1. Les régions de
Figure img00540002

surface de type n- 14 diffèrent des régions 14 de surface de type n'représentées sur la figure 1 par le fait que les régions 14 de surface de type n- 14 du septième mode de réalisation s'étendent dans une direction et présentent des parties 31 convexes faisant saillie de façon pratiquement perpendiculaire à la direction
Figure img00540003

d'extension des régions de surface de type n- 14.
Une partie 31 convexe est formée tous les 250 Mm du ruban d'électrode de grille. La longueur de dépassement des parties convexes 31 dans la direction perpendiculaire
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Figure img00550001

à la direction d'extension des régions de surface de type n- 14 est de 0, 5 gm.
La figure 23 est une vue en plan de dessus représentant la forme de l'électrode de grille 18 qui joue le rôle de masque permettant de former les régions constitutives dans la partie de surface de la puce semiconductrice représentée sur la figure 22, et la relation de position relative entre les rubans de l'électrode de grille 18 et la région de contact de source 24 à la surface de la puce semi-conductrice du transistor MOSFET vertical à canal n du sixième mode de réalisation de la présente invention.
La forme de l'électrode de grille 18 de la figure 23 diffère de la forme de l'électrode de grille 18 de la figure 4 par le fait que l'électrode de grille 18 de la figure 23 comporte des ponts 32 s'étendant perpendiculairement aux rubans de l'électrode de grille 18 et connectant les rubans de l'électrode de grille 18.
Le pont 32 de l'électrode de grille est formé tous les
Figure img00550002

250 Mm du ruban d'électrode de grille. La largeur du pont 32 d'électrode de grille est fixé à 2, 5 Mm.
Lorsqu'une région de puits de type p 13 est formée en introduisant des ions d'impureté à travers l'électrode de grille 18 utilisée comme masque, des régions de diffusion de la région de puits de type p 13 qui sont créées des deux côtés du pont 32 sont connectées l'une à l'autre en dessous du pont 32 de telle façon qu'un ruban de région de type p 13 soit formé entre les rubans adjacents de l'électrode de grille 18, car la longueur de diffusion latérale de la région de puits de type p 13 parallèlement à la surface de la région de puits de type p 13 est fixée à 2 lim. Cependant, comme les régions de diffusion de la région de puits de type p 13 formées des deux côtés du pont 32 ne sont pas connectées l'une à l'autre en dessous des bases du pont 32, des parties 31 convexes subsistent des deux côtés des régions de surface de type n- 14.
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Figure img00560001
Comme les rubans de l'électrode de grille 18 sont connectés par l'intermédiaire de ponts 32 conformément au septième mode de réalisation, la résistance de grille est réduite et la résistance à l'état passant est également réduite.
Huitième mode de réalisation
La figure 24 est une vue en plan de dessus représentant la forme de l'électrode de grille 18 et la relation de position relative entre les rubans de l'électrode de grille 18 et la région de contact de source 24 sur la puce semi-conductrice d'un transistor MOSFET vertical à canal n d'un huitième mode de réalisation de l'invention. La structure résistante au claquage du transistor MOSFET du huitième mode de réalisation est identique à celle du transistor MOSFET du premier mode de réalisation.
La forme de l'électrode de grille 18 du huitième mode de réalisation diffère de la forme de l'électrode de grille 18 du septième mode de réalisation représenté sur la figure 23 par le fait que chaque ruban d'électrode de grille 18 présente, dans sa partie médiane, une section de connexion 26 supplémentaire destinée à connecter le ruban d'électrode de grille à l'électrode de grille métallique, en plus des sections 26 de connexion formées dans les parties d'extrémité du ruban d'électrode de grille.
Les sections 26 de connexion supplémentaires ont pour effet de réduire la résistance de grille interne afin d'empêcher l'augmentation de la résistance à l'état passant. La structure de l'électrode de grille du huitième mode de réalisation est plus efficace et permet d'exploiter plus efficacement la superficie de la région active qu'en divisant chaque ruban de l'électrode de grille 18 en deux segments et en munissant les parties d'extrémité de chaque segment de sections de connexion 26.
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Figure img00570001
Dans la partie de surface de la puce semiconductrice, la région de surface de type n 14 est interrompue en un point dans sa partie médiane en laissant un premier segment et recommence en formant un second segment et en laissant une petite région de surface de type n 14d entre les premier et second segments. Si la précision d'usinage est élevée, la petite région de surface de type n- 14d ne subsistera pas.
Bien qu'une section de connexion 26 destinée à connecter le ruban de l'électrode de grille à l'électrode de grille métallique soit formée dans la partie médiane du ruban d'électrode de grille conformément au huitième mode de réalisation, il est possible d'ajouter une pluralité de sections de connexion 26 entre deux sections de connexion 26 dans les parties d'extrémité respectives d'un ruban d'électrode de grille.
Neuvième mode de réalisation
La figure 25 est une vue en plan de dessus représentant la surface d'une puce semi-conductrice d'un transistor MOSFET vertical à canal n conforme à un neuvième mode de réalisation de l'invention. Sur la figure 25, la structure résistante au claquage du transistor MOSFET du neuvième mode de réalisation est omise de la même manière que sur la figure 2. La structure résistante au claquage du transistor MOSFET du neuvième mode de réalisation est identique à celle du transistor MOSFET du premier mode de réalisation.
Sur la figure 25, les régions de surface de type n- 14 (dont certaines sont représentées par des points) ont des formes de rubans respectifs s'étendant parallèlement les uns aux autres dans une direction. Les rubans des régions de surface de type n- 14 sont entourés par la région de puits de type p 13.
La figure 26 est une vue en plan de dessus représentant la forme de l'électrode de grille 18 et la relation de position relative entre les rubans de l'électrode de grille 18 et la région de contact de
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Figure img00580001

source 24 sur la puce semi-conductrice du transistor MOSFET vertical à canal n, conformément au neuvième mode de réalisation de l'invention.
Une pluralité de rubans d'électrode de grille 18 s'étendent dans une direction. La forme de l'électrode de grille 18 du neuvième mode de réalisation diffère de la forme de l'électrode de grille du premier mode de réalisation représenté sur la figure 4 par le fait que la largeur du ruban d'électrode de grille est constante sur toute sa longueur. Des sections de connexion 26 destinées à connecter chaque ruban d'électrode de grille à l'électrode de grille métallique sont formées avec une largeur inférieure à celle du ruban d'électrode de grille par utilisation de techniques d'usinage très précises.
La figure 27 est une coupe transversale le long du segment de droite B-B de la figure 25. La figure 27 représente la connexion de l'électrode de grille 18 et de l'électrode de grille métallique 27 dans la section de connexion 26. Sur cette figure, on a représenté un film d'oxyde de grille 17, un film d'oxyde de champ épais 17a et une électrode de source 19. La région de surface de type n'14d, avec une section transversale, représentée sur la figure 5, semblable à celle du transistor MOSFET du premier mode de réalisation, n'est pas formée dans la section transversale illustrée sur la figure 27.
La position sur la structure d'électrode de surface le long du segment de droite B-B est indiquée sur la figure 3 par un segment de droite B-B.
Bien que les angles de la partie d'extrémité formant borne d'un ruban d'électrode de grille 18 soient découpés conformément au neuvième mode de réalisation de façon à ne pas laisser d'angle vif, les angles droits qui restent dans la partie d'extrémité formant borne d'un ruban d'électrode de grille n'affectent pas défavorablement les fonctions et les effets de la présente invention.
Dixième mode de réalisation
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Figure img00590001

La figure 28 est une vue en plan de dessus représentant la forme de l'électrode de grille 18 et la relation de position relative entre les rubans d'électrode de grille et la région de contact de source 24 sur la puce semi-conductrice d'un transistor MOSFET vertical à canal n conformément à un dixième mode de réalisation de l'invention. La structure résistante au claquage du transistor MOSFET du dixième mode de réalisation de l'invention est identique à celle du transistor MOSFET du premier mode de réalisation.
La configuration représentée sur la figure 28 diffère de la configuration du neuvième mode de réalisation décrit en référence à la figure 26 par le fait que chaque ruban de l'électrode de grille 18 présente, dans sa partie médiane, une section de connexion 26 supplémentaire pour connecter le ruban d'électrode de grille à l'électrode de grille métallique, en plus de sections de connexion 26 formées dans les parties d'extrémité du ruban d'électrode de grille.
Les sections de connexion 26 supplémentaires ont pour effet de réduire la résistance de grille interne et d'empêcher l'augmentation de la résistance à l'état passant. La structure d'électrode de grille du dixième mode de réalisation est plus efficace et exploite plus efficacement la superficie de la région active qu'en divisant chaque ruban de l'électrode de grille 18 en deux segments et en munissant les parties d'extrémité de chaque segment de sections de connexion 26.
Onzième mode de réalisation
La figure 29 est une vue en coupe transversale en perspective d'une couche de tenue à la tension de claquage d'un transistor MOSFET vertical à canal n conformément à un onzième mode de réalisation de l'invention.
La couche de tenue à la tension de claquage du dispositif semi-conducteur, selon l'un quelconque des premier à dixième modes de réalisation, est une couche 12
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Figure img00600001

de dérive de type n monocouche. Cependant, il n'est pas toujours nécessaire que la couche de tenue à la tension de claquage soit monocouche.
On a récemment mis au point un dispositif semiconducteur dit à super-jonction dont la couche de tenue à la tension de claquage comporte une couche dont le type de conductivité alterne, notamment, pour un dispositif semi-conducteur de puissance ayant une tension de claquage élevée. La couche à type de conductivité alterné est formée de régions de dérive de type n 42a minces fortement dopées et de régions de cloisonnement de type p 42b minces fortement dopées agencées en alternance. Les régions de dérive de type n 42a et les régions de partitionnement de type p 42b sont appauvries lorsqu'une tension de polarisation inverse est appliquée.
La figure 30 est une vue en coupe transversale représentant la partie principale du transistor MOSFET vertical à canal n du onzième mode de réalisation.
Se référant à présent à la figure 30, les régions de dérive de type n 42a et les régions de cloisonnement de type p 42b sont agencées de façon alternée sur une couche 11 de drain de type n ayant une faible résistance électrique. La couche du type à conductivité alternée 42 résiste à la tension de claquage lorsqu'une tension de polarisation inverse est appliquée. A titre d'exemple, lorsque les largeurs de la région de dérive de type n 42a et de la région de cloisonnement de type p 42b sont de 5 ptm, les régions de dérive de type n 42a et les régions de cloisonnement de type p 42b sont fortement dopées, de telle façon que leurs concentrations en impureté soient de cent à mille fois supérieures à la concentration en impureté de la couche de dérive de type n'monocouche 12.
Comme la couche du type à conductivité alternée 42 est fortement dopée, il est possible de réduire l'épaisseur de la couche du type à conductivité alternée 42. Cette couche du type à conductivité alternée 42 facilite la réduction de la résistance à l'état passant du fait du fort dopage.
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Figure img00610001
La figure 31 (a) est une vue en plan de dessus représentant la surface de la puce semi-conductrice de la structure résistante au claquage du transistor MOSFET du onzième mode de réalisation. La figure 31 (b) correspond à une coupe transverse le long de la droite C-C de la figure 31 (a). La figure 31 (c) est une section transversale le long de la droite D-DC de la figure 31 (a).
Sur la figure 31 (b), des anneaux de garde de type p s'étendent parallèlement aux régions de dérive de type n 42a et aux régions de cloisonnement de type p 42b. Sur la figure 31 (c), les anneaux de garde de type p s'étendent perpendiculairement aux régions de dérive de type n 42a et aux régions de cloisonnement de type p 42b.
Sur la figure 31 (c), les anneaux de garde de type p sont court-circuités par l'intermédiaire des régions de cloisonnement de type p 42b. Il a été vérifié expérimentalement que le court-circuit produit entre les anneaux de garde de type p par les régions de cloisonnement de type p ne pose pas de problème étant donné que les régions de cloisonnement de type p 42b sont très minces et appauvries lorsqu'une tension de polarisation inverse est appliquée.
Comme illustré sur les figures 31 (a), 31 (b) et 31 (c), la couche de type de conductivité alternée 42 est terminée par la région périphérique la plus extérieure du transistor MOSFET et une région 38 fortement résistive est formée sur cette région périphérique la plus extérieure.
Bien que les rubans de la région de puits de type p 13 s'étendent parallèlement aux régions de dérive de type n 42a et aux régions de cloisonnement de type p 42b illustrées sur les figures 31 (a), 31 (b) et 31 (c), les rubans de la région de type p 13 peuvent s'étendre perpendiculairement aux régions de dérive de type n 42a et aux régions de cloisonnement de type p 42b. Lorsque les rubans de la région de puits de type p 13 s'étendent perpendiculairement aux régions de dérive n 42a et à la
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région de cloisonnement de type p 42b, il est facile de fabriquer le transistor MOSFET étant donné que les rubans de la région de puits de type p 13 sont en contact certain avec les régions de dérive de type n 42a et les régions de cloisonnement de type p 42b.
Douzième mode de réalisation
La figure 32 est une vue en coupe transversale en perspective représentant la couche de tenue à la tension de claquage d'un transistor MOSFET vertical à canal n conformément à un douzième mode de réalisation de la présente invention.
Se référant à présent à la figure 32, le transistor MOSFET du douzième mode de réalisation comporte une couche de drain de type n 11, une couche de type de conductivité alternée 42 formée de régions de dérive de type n 42a et de régions de cloisonnement de type p 42b sur la couche de drain de type n 11, et une couche de dérive de type n- 12 sur la couche de type de conductivité alternée 42.
La structure supérieure comportant la région de puits de type p 13 est formée sur la couche de dérive de type n- 12.
Treizième mode de réalisation
La figure 33 est une vue en coupe transversale en perspective représentant la couche de tenue à la tension de claquage d'un transistor MOSFET vertical à canal n d'un treizième mode de réalisation de l'invention. Le transistor MOSFET du treizième mode de réalisation est une variante du transistor MOSFET du onzième mode de réalisation.
Se référant à présent à la figure 33, la région de cloisonnement de type p 42b présente non pas la forme d'une lame mince mais d'une sphère. Les sphère de régions de cloisonnement de type p 42b sont agencées régulièrement et entourées d'un région de dérive de type n 42a.
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En réglant les concentrations en impureté dans la région de dérive de type n 42a et dans la région de cloisonnement de type p 42b à des valeurs appropriées respectives, la structure à couche de type de conductivité alterné décrite précédemment peut être utilisée.
Quatorzième mode de réalisation
La figure 34 est une vue en coupe transversale en perspective représentant la couche de tenue à la tension de claquage d'un transistor MOSFET vertical à canal n d'un quatorzième mode de réalisation de l'invention. Le transistor MOSFET du treizième mode de réalisation est une variante du transistor MOSFET du onzième mode de réalisation.
Se référant à présent à la figure 34, la région de cloisonnement de type p 42b présente la forme non pas d'une lame mince mais d'une tige circulaire. Les tiges circulaires des régions de cloisonnement de type p 42b sont agencées régulièrement et entourées d'un région de dérive de type n 42a.
La figure 35 (a) est une vue en plan de dessus représentant la surface de la puce semi-conductrice de la structure résistante au claquage du transistor MOSFET du quatorzième mode de réalisation. La figure 35 (b) est une vue en coupe transversale le long de la droite E-E de la figure 35 (a).
Comme illustré sur les figures 35 (a) et 35 (b), la couche du type à conductivité alternée 42 ne se prolonge pas jusqu'à la région périphérique extérieure du transistor MOSFET et une région 38 fortement résistive est formée dans la région périphérique extérieure.
Bien que l'invention ait été décrite à propos de certains de ses modes de réalisation, l'une quelconque des régions actives et l'une quelconque des régions résistantes au claquage décrites ci-dessus peuvent être combinées de la façon appropriée, car les régions actives et les régions résistantes au claquage sont indépendantes
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Figure img00640001

les unes des autres. Dans le transistor MOSFET de l'un quelconque des modes de réalisation décrits ci-dessus, la région superficielle de type n- 14 peut être remplacée par une région à contre-dopage de type n 34.
Les structures résistantes au claquage conformément à l'invention peuvent non seulement être appliquées à des dispositifs semi-conducteurs ayant une grille de type MOS, mais également à des transistors plans et à des dispositifs semi-conducteurs bipolaires de ce type.
[Effets de l'invention
Dans les dispositifs semi-conducteurs de type MOS de l'invention, les régions superficielles du premier type de conductivité, qui sont des parties formant des prolongements de la couche de tenue à la tension de claquage se prolongeant jusqu'à la surface de la puce semi-conductrice, sont entourées par la région de puits du second type de conductivité ; le rapport entre la superficie des régions de surface du premier type de conductivité et la superficie de la région de puits du second type de conductivité qui inclut la région de source du premier type de conductivité est fixé à une valeur se situant dans la gamme de 0,01 à 0,2 ; de plus, chacune des régions de surface présente la forme d'un ruban dont la largeur est de 0,1 à 2 Lm. Les dispositifs semi-conducteurs de type MOS de l'invention, qui sont réalisés de la façon décrite ci-dessus, réduisent notablement la relation de compromis entre la résistance à l'état passant et la tension de claquage. Bien que la tension de claquage de l'un quelconque des dispositifs semi-conducteurs MOS de l'invention soit élevée, la résistance à l'état passant et la perte de commutation de l'un quelconque des dispositifs semi-conducteurs MOS de l'invention sont faibles.
Les structures résistantes au claquage de l'invention, qui sont munies d'un grand nombre d'anneaux de garde disposés à proximité immédiate les uns des
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Figure img00650001

autres en tenant compte de la tension de claquage nominale, facilitent l'obtention d'une tension de claquage égale à 97 % de la valeur théorique pour une jonction pn plane. La tension de claquage améliorée facilite l'utilisation d'un substrat de Si mince, qui facilite quant à lui la réduction de la résistance à l'état passant.
Les dispositifs semi-conducteurs MOS de l'invention sont fabriqués par le procédé classique de production des semi-conducteurs. Les dispositifs semi-conducteurs MOS de l'invention favorisent l'amélioration notable de leurs caractéristiques par la seule modification des motifs de formation des régions constitutives. Les dispositifs semi-conducteurs MOS de l'invention contribuent plus particulièrement au domaine des dispositifs semiconducteurs de puissance.
[Affectation des Références numériques et des Symboles
11 : couche de drain de type n+ lla : couche de drain de type p+
12 : couche de dérive de type n-
12a : Partie de la couche de dérive de type n'à forte résistivité
Figure img00650002

12b : Partie de la couche de dérive de type n'à faible résistivité 13 : région de puits de type p 14,14a, 14b, 14c, 14d : région de surface de type n- 15 : région de source de type n+ 16 : région de canal 17 : Film d'oxyde de grille 17a : Film d'oxyde de grille épais 18 : Electrode de grille 19 : Electrode de source 20 : Electrode de drain
Figure img00650003

21 : Région de contact de type p+ 22 : Film d'isolation intercouche 24 : Région de contact d'électrode de source 26 : Section de connexion de l'électrode de grille
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Figure img00660001

27 Electrode de grille métallique 28 Plage d'électrode de source 29 Plage d'électrode de grille 30 Electrode périphérique 31 Partie convexe 32 Pont de l'électrode de grille 33 Région périphérique de type p 34 : Région contre-dopée de type n 35 Lame de champ 37 Film de polyimide 38 Région fortement résistive 42 Couche du type à conductivité alternée 42a : Région de dérive de type n 42b : Région de cloisonnement de type p g, gl à g14 : Anneau de garde

Claims (62)

  1. Figure img00670001
    REVENDICATIONS 1. Dispositif semi-conducteur, caractérisé en ce qu'il comprend : une puce semi-conductrice une couche de faible résistance électrique d'un premier type de conductivité ou d'un second type de conductivité dans la partie inférieure de la puce semiconductrice ; une couche de tenue à la tension de claquage au dessus de la couche de faible résistance électrique, la couche de tenue à la tension de claquage comprenant au moins une ou plusieurs régions semi-conductrices du premier type de conductivité ; une région de puits (13) du second type de conductivité dans la partie de surface de la couche de tenue à la tension de claquage ; une région de source (15) du premier type de conductivité dans la partie de surface de la région de puits ; des régions de surface du premier type de conductivité, les régions de surface étant les parties de prolongement de la couche de tenue à la tension de claquage se prolongeant jusqu'à la surface de la puce de semi-conducteur et entourées par la région de puits ; une électrode (18) de grille au-dessus de la partie étendue de la région de puits (13) s'étendant entre la région de surface et la région de source, un
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    film (17) d'isolation de grille étant interposé entre celles-ci ; une électrode (19) de source en contact commun avec la région de source et la région de puits ; une électrode (20) de drain sur la surface de dos de la couche de faible résistance électrique ; et le rapport entre la superficie totale des régions de surface et la superficie de la région de puits qui inclut la région de source étant de 0,01 à 0,2.
    Figure img00680001
  2. 2. Dispositif semi-conducteur, caractérisé en ce qu'il comprend : une puce semi-conductrice une couche de faible résistance électrique d'un premier type de conductivité ou d'un second type de conductivité dans la partie inférieure de la puce semiconductrice ; une couche de tenue à la tension de claquage au dessus de la couche de faible résistance électrique, la couche de tenue à la tension de claquage comprenant au moins une ou plusieurs régions semi-conductrices du premier type de conductivité ; une région de puits (13) du second type de conductivité dans la partie de surface de la couche- de tenue à la tension de claquage ; une région de source (15) du premier type de conductivité dans la partie de surface de la région de puits ; des régions de surface du premier type de conductivité, les régions de surface étant les parties de prolongement de la couche de tenue à la tension de claquage s'étendant jusqu'à la surface de la puce semiconductrice et entourées par la région de puits ; une électrode de grille (18) au-dessus de la partie de prolongement de la région de puits (13) s'étendant entre la région de surface et la région de source, un film d'isolation (17) de grille étant interposé entre celles-ci ;
    <Desc/Clms Page number 69>
    une électrode (19) de source en contact commun avec la région de source et la région de puits ; une électrode (20) de drain sur la surface de dos de la couche de faible résistance électrique ; et la forme des régions de surface, à la surface de la puce semi-conductrice, étant celle d'un ruban long.
    Figure img00690001
  3. 3. Dispositif semi-conducteur suivant la revendication 2, caractérisé en ce que le ruban de la région de surface a une largeur de 0,1 à 2 p. m dans sa partie principale.
  4. 4. Dispositif semi-conducteur suivant la revendication 2 ou 3, caractérisé en ce que le rapport entre la superficie totale des régions de surface et la superficie de la région de puits qui inclut la région de source, est de 0,01 à 0,2.
  5. 5. Dispositif semi-conducteur suivant l'une quelconque des revendications 2 à 4, caractérisé en ce que le ruban de la région de surface a une longueur de 100 Lm ou plus.
  6. 6. Dispositif semi-conducteur suivant la revendication 5, caractérisé en ce que le ruban de la région de surface a une longueur de 500 ju. m ou plus.
  7. 7. Dispositif semi-conducteur suivant l'une quelconque des revendications 2 à 6, caractérisé en ce que le ruban de la région de surface comporte une pluralité de parties convexes partant du ruban dans une direction différente de la direction d'extension du ruban de la région de surface.
  8. 8. Dispositif semi-conducteur suivant la revendication 7, caractérisé en ce que le ruban de la région de surface comprend une partie convexe ou moins tous les 50 m de celle-ci.
  9. 9. Dispositif semi-conducteur suivant la revendication 7, caractérisé en ce que le ruban de la région de surface comprend une partie convexe ou moins tous les 250 am de celle-ci.
  10. 10. Dispositif semi-conducteur suivant l'une quelconque des revendications 7 à 9, dans lequel la
    <Desc/Clms Page number 70>
    partie convexe s'étend sur 2 (Jm ou moins par rapport au ruban de la région de surface.
    Figure img00700001
  11. 11. Dispositif semi-conducteur, caractérisé en ce qu'il comprend : une puce semi-conductrice ; une couche de faible résistance électrique d'un premier type de conductivité ou d'un second type de conductivité dans la partie inférieure de la puce semiconductrice ; une couche de tenue à la tension de claquage au-dessus de la couche de faible résistance électrique, la couche de tenue à la tension de claquage comprenant au moins une ou plusieurs régions semi-conductrices du premier type de conductivité ; une région de puits (13)'du second type de conductivité dans la partie de surface de la couche de tenue à la tension de claquage ; une région de source (15) du premier type de conductivité dans la partie de surface de la région de puits ; des régions de surface du premier type de conductivité, les régions de surface étant les parties de prolongement de la couche de tenue à la tension de claquage se prolongeant jusqu'à la surface de la puce semi-conductrice et entourées par la région de puits ; une électrode (18) de grille au-dessus de la partie de prolongement de la région de puits (13) s'étendant entre la région de surface et la région de source, un film (17) d'isolation de grille étant interposé entre celles-ci ; une électrode (19) de source en contact commun avec la région de source et la région de puits ; une électrode (20) de drain sur la surface de dos de la couche de faible résistance. électrique ; et l'électrode de grille comprenant une pluralité de rubans, chacun entouré par la région de puits dans un plan parallèle à la surface de la puce semi-conductrice.
    <Desc/Clms Page number 71>
    Figure img00710001
  12. 12. Dispositif semi-conducteur suivant la revendication 11, caractérisé en ce que chacun des rubans de l'électrode de grille couvre une ou plusieurs régions de surface.
  13. 13. Dispositif semi-conducteur suivant la revendication Il ou 12, caractérisé en ce que chacun des rubans de l'électrode de grille a une largeur de 4 à 8 am dans sa partie principale.
  14. 14. Dispositif semi-conducteur suivant la revendication 13, caractérisé en ce que chacun des rubans de l'électrode de grille a une largeur de 5 à 7 nom dans sa partie principale.
  15. 15. Dispositif semi-conducteur suivant l'une quelconque des revendications 11 à 14, caractérisé en ce que les rubans de l'électrode de grille ont une longueur de 100 D. m ou plus.
  16. 16. Dispositif semi-conducteur suivant la revendication 15, caractérisé en ce que les rubans de l'électrode de grille ont une longueur de 500 cm ou plus.
  17. 17. Dispositif semi-conducteur suivant l'une quelconque des revendications 11 à 16, caractérisé en ce que l'électrode de grille comprend des ponts étroits connectant ses rubans.
  18. 18. Dispositif semi-conducteur suivant la revendication 17, caractérisé en ce que les ponts ont une largeur de 4 m ou moins.
  19. 19. Dispositif semi-conducteur suivant la revendication 17 ou 18, caractérisé en ce que la région de puits s'étend en dessous des parties principales des ponts de l'électrode de grille.
  20. 20. Dispositif semi-conducteur suivant l'une quelconque des revendications 17 à 19, caractérisé en ce qu'un pont ou moins est formé tous les 50 am du ruban de l'électrode de grille.
  21. 21. Dispositif semi-conducteur suivant la revendication 20, caractérisé en ce qu'un pont ou moins est formé tous les 250 am du ruban de l'électrode de grille.
    <Desc/Clms Page number 72>
    Figure img00720001
  22. 22. Dispositif semi-conducteur suivant l'une quelconque des revendications 1 à 21, caractérisé en ce que la couche de tenue à la tension de claquage comprend des régions semi-conductrices du premier type de conductivité et des régions semi-conductrices du second type de conductivité agencées en alternance.
  23. 23. Dispositif semi-conducteur suivant l'une quelconque des revendications 1 à 22, caractérisé en ce que la résistivité dans les parties des régions de surface qui sont moins profondes que la région de puits, est inférieure à la résistivité dans la partie de la couche de tenue à la tension de claquage qui est plus profonde que la région de puits.
  24. 24. Dispositif semi-conducteur suivant la revendication 23, caractérisé en ce que le niveau de dopage en l'impureté du premier type de conductivité dans les régions de surface est de 2 x 1012 cm-2 à 5 x 1012 cm-2.
  25. 25. Dispositif semi-conducteur suivant la revendication 24, caractérisé en ce que le niveau de
    Figure img00720002
    dopage est de 2, 5 x 1012 cm' à 4 x 1012 cm-2.
  26. 26. Dispositif semi-conducteur caractérisé en ce qu'il comprend : une puce semi-conductrice ; une couche de faible résistance électrique d'un premier type de conductivité ou d'un second type de conductivité dans la partie inférieure de la puce semiconducteur ; une couche de tenue à la tension de claquage au dessus de la couche de faible résistance électrique, la couche de tenue à la tension de claquage comprenant au moins une ou plusieurs régions semi-conductrices du premier type de conductivité ; une région de puits (13) du second type de conductivité dans la partie de surface de la couche de tenue à la tension de claquage ; des anneaux de garde (gai à g14) du second type de conductivité dans la partie de surface de la puce
    <Desc/Clms Page number 73>
    semi-conductrice, les anneaux de garde entourant la région de puits ; le nombre des anneaux de garde étant égal ou supérieur au nombre n calculé par l'équation suivante : n = 1, 0 x Vbr/100 ; et ladite tension Vbr (V) étant la tension de claquage du dispositif semi-conducteur.
    Figure img00730001
  27. 27. Dispositif semi-conducteur selon la revendication 26, caractérisé en ce que le nombre des anneaux de garde est égal ou supérieur au nombre n calculé par l'équation suivante : n = 1, 5 x Vbr/100.
  28. 28. Dispositif semi-conducteur selon la revendication 26 ou 27, caractérisé en ce que le nombre des anneaux de garde est égal ou supérieur au nombre n calculé par l'équation suivante : n = 6, 0 x Vbr/100.
  29. 29. Dispositif semi-conducteur caractérisé en ce qu'il comprend : une puce semi-conductrice ; une couche de faible résistance électrique d'un premier type de conductivité ou d'un second type de conductivité dans la partie inférieure de la puce semiconductrice ; une couche de tenue à la tension de claquage au-dessus de la couche de faible résistance électrique, la couche de tenue à la tension de claquage comprenant au moins une ou plusieurs régions semi-conductrices du premier type de conductivité ; une région de puits (13) du second type de conductivité dans la partie de surface de la couche de tenue à la tension de claquage ; des anneaux de garde (gi à g14) du second type de conductivité dans la partie de surface de la puce semi-conductrice, les anneaux de garde entourant la région de puits ; et
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    l'espacement entre la région de puits et le premier anneau de garde le plus proche de la région de puits étant de 1 J. m ou moins.
    Figure img00740001
  30. 30. Dispositif semi-conducteur suivant l'une quelconque des revendications 26 à 28, caractérisé en ce que l'espacement entre la région de puits et le premier anneau de garde le plus proche de la région de puits est de 1 Lm ou moins.
  31. 31. Dispositif semi-conducteur suivant la revendication 29 ou 30, caractérisé en ce que l'espacement entre la région de puits et le premier anneau de garde est de 0, 5 jum ou moins.
  32. 32. Dispositif semi-conducteur suivant la revendication 31, caractérisé en ce que le premier anneau de garde est en contact avec la région de puits.
  33. 33. Dispositif semi-conducteur suivant l'une quelconque des revendications 29 à 32, caractérisé en ce que l'espacement entre le premier anneau de garde et le second anneau de garde le plus proche en second de la région de puits est de 1, 5 Lm ou moins.
  34. 34. Dispositif semi-conducteur suivant la revendication 33, caractérisé en ce que l'espacement entre le premier anneau de garde et le second anneau de garde est de 1 am ou moins.
  35. 35. Dispositif semi-conducteur suivant la revendication 34, caractérisé en ce que l'espacement entre le premier anneau de garde et le second anneau de garde est de 0, 5 Lm ou moins.
  36. 36. Dispositif semi-conducteur suivant l'une quelconque des revendications 33 à 35, caractérisé en ce que l'espacement entre le second anneau de garde et le troisième anneau de garde le plus proche en troisième de la région de puits est de 2, 0 jjm ou moins.
  37. 37. Dispositif semi-conducteur suivant la revendication 36, caractérisé en ce que l'espacement entre le second anneau de garde et le troisième anneau de garde est de 1, 0 ; J. m ou moins.
    <Desc/Clms Page number 75>
    Figure img00750001
  38. 38. Dispositif semi-conducteur suivant la revendication 36 ou 37, caractérisé en ce que l'espacement entre le troisième anneau de garde et le quatrième anneau de garde le plus proche en quatrième de la région de puits est de 2,5 am ou moins.
  39. 39. Dispositif semi-conducteur suivant la revendication 38, caractérisé en ce que l'espacement entre le troisième anneau de garde et le quatrième anneau de garde est de 2,0 ; j. m ou moins.
  40. 40. Dispositif semi-conducteur caractérisé en ce qu'il comprend : une puce semi-conductrice ; une couche de faible résistance électrique d'un premier type de conductivité ou d'un second type de conductivité dans la partie inférieure de la puce semiconductrice ; une couche de tenue à la tension de claquage au-dessus de la couche de faible résistance électrique, la couche de tenue à la tension de claquage comprenant au moins une ou plusieurs régions semi-conductrices du premier type de conductivité ; une région de puits (13) du second type de conductivité dans la partie de surface de la couche de tenue à la tension de claquage ; des anneaux de garde (gi à g14) du second type de conductivité dans la partie de surface de la puce semi-conductrice, les anneaux de garde entourant la région de puits ; et l'espacement entre la région de puits et le premier anneau de garde le plus proche de la région de puits étant égal à di/4 ou moins, cette profondeur dl étant la plus petite de la profondeur de jonction de la région de puits et de la profondeur de jonction des anneaux de garde.
  41. 41. Dispositif semi-conducteur suivant l'une quelconque des revendications 26 à 28, caractérisé en ce que l'espacement entre la région de puits et le premier anneau de garde le plus proche de la région de puits est
    <Desc/Clms Page number 76>
    égal à dl/4 ou moins, cette valeur dl étant la plus petite de la profondeur de jonction de la région de puits et de la profondeur de jonction des anneaux de garde.
    Figure img00760001
  42. 42. Dispositif semi-conducteur suivant la revendication 40 ou 41, caractérisé en ce que l'espacement entre la région de puits et le premier anneau de garde est égal à di/8 ou moins.
  43. 43. Dispositif semi-conducteur suivant l'une quelconque des revendications 40 à 42, caractérisé en ce que l'espacement entre le premier anneau de garde et le second anneau de garde le plus proche en second de la région de puits est égal à d2/4 ou moins, cette valeur d2 étant la profondeur de jonction des anneaux de garde.
  44. 44. Dispositif semi-conducteur suivant la revendication 43, caractérisé en ce que l'espacement entre le premier anneau de garde et le second anneau de garde est égal à d2/8 ou moins.
  45. 45. Dispositif semi-conducteur suivant la revendication 43 ou 44, caractérisé en ce que l'espacement entre le second anneau de garde et le troisième anneau de garde le plus proche en troisième de la région de puits est égal à d2/4 ou moins.
  46. 46. Dispositif semi-conducteur suivant la revendication 45, caractérisé en ce que l'espacement entre le second anneau de garde et le troisième anneau de garde est égal à d2/8 ou moins.
  47. 47. Dispositif semi-conducteur suivant l'une quelconque des revendications 26 à 46, caractérisé en ce que la différence I2 - Il entre l'espacement I2 séparant le premier anneau de garde le plus proche de la région de puits du second anneau de garde le plus proche en second de la région de puits et l'espacement Il séparant la région de puits du premier anneau de garde, est 1).. Lm ou moins.
  48. 48. Dispositif semi-conducteur suivant la revendication 47, caractérisé en ce que la différence I2Il est de 0,2 à 0, 8 m.
    <Desc/Clms Page number 77>
    Figure img00770001
  49. 49. Dispositif semi-conducteur suivant la revendication 47 ou 48, caractérisé en ce que la différence 13-12 entre l'espacement 13 séparant le second anneau de garde et le troisième anneau de garde le plus proche en troisième de la région de puits et l'espacement Is séparant le premier anneau de garde du second anneau de garde, est de 1 u. m ou moins.
  50. 50. Dispositif semi-conducteur suivant la revendication 49, caractérisé en ce que la différence I3- 12 est de 0,2 à 0,8 m.
  51. 51. Dispositif semi-conducteur suivant la revendication 49 ou 50, caractérisé en ce que la différence 14-13 entre l'espacement 14 séparant le troisième anneau de garde et le quatrième anneau de garde le plus proche en quatrième de la'région de puits et l'espacement 13 séparant le second anneau de garde du troisième anneau de garde, est de 1 m ou moins.
  52. 52. Dispositif semi-conducteur suivant la
    Figure img00770002
    revendication 51, caractérisé en ce que la différence I4- 13 est de 0,2 à 0, 8 Lm.
  53. 53. Dispositif semi-conducteur suivant l'une quelconque des revendications 26 à 52, caractérisé en ce que le nombre des anneaux de garde est de 5 ou plus, et la largeur du premier anneau de garde le plus proche de la région de puits est supérieure à la largeur du cinquième anneau de garde le plus proche en cinquième de la région de puits.
  54. 54. Dispositif semi-conducteur suivant la revendication 53, caractérisé en ce que le nombre des anneaux de garde est de 6 ou plus, et la largeur du second anneau de garde le plus proche en second de la région de puits est supérieure à la largeur du sixième anneau de garde le plus proche en sixième de la région de puits.
  55. 55. Dispositif semi-conducteur suivant la revendication 54, caractérisé en ce que le nombre des anneaux de garde est de 7 ou plus, et la largeur du troisième anneau de garde le plus proche en troisième de
    <Desc/Clms Page number 78>
    la région de puits est supérieure à la largeur du septième anneau de garde le plus proche en septième de la région de puits.
    Figure img00780001
  56. 56. Dispositif semi-conducteur suivant l'une quelconque des revendications 26 à 55, caractérisé en ce qu'il comprend en outre un film électriquement conducteur au-dessus de la surface de la couche de tenue à la tension de claquage entre la région de puits et le premier anneau de garde le plus proche de la région de puits, un film d'isolation étant interposé entre le film électriquement conducteur et la surface de la couche de tenue à la tension de claquage.
  57. 57. Dispositif semi-conducteur suivant la revendication 56, caractérisé en ce qu'il comprend en outre un film électriquement conducteur au-dessus de la surface de la couche de tenue à la tension de claquage entre le premier anneau de garde et le second anneau de garde le plus proche en second de la région de puits, un film d'isolation étant interposé entre le film électriquement conducteur et la surface de la couche de tenue à la tension de claquage.
  58. 58. Dispositif semi-conducteur suivant la revendication 57, caractérisé en ce que le nombre n des anneaux de garde est de 3 ou plus, et le dispositif semiconducteur comprend en outre un film électriquement conducteur au-dessus de la surface de la couche de tenue à la tension de claquage entre le second anneau de garde et le troisième anneau de garde le plus proche en troisième de la région de puits, un film d'isolation étant interposé entre le film électriquement conducteur et la surface de la couche de tenue à la tension de claquage.
  59. 59. Dispositif semi-conducteur suivant la revendication 58, caractérisé en ce que le nombre n des anneaux de garde est de 4 ou plus, et le dispositif semiconducteur comprend en outre un film électriquement conducteur au-dessus de la surface de la couche de tenue à la tension de claquage entre le troisième anneau de
    <Desc/Clms Page number 79>
    garde et le quatrième anneau de garde le plus proche en quatrième de la région de puits, un film d'isolation étant interposé entre le film électriquement conducteur et la surface de la couche de tenue à la tension de claquage.
    Figure img00790001
  60. 60. Dispositif semi-conducteur suivant l'une quelconque des revendications 56 à 58, caractérisé en ce que le film électriquement conducteur est à un potentiel flottant.
  61. 61. Dispositif semi-conducteur suivant l'une quelconque des revendications 26 à 60, caractérisé en ce que la couche de tenue à la tension de claquage comprend des régions semi-conductrices du premier type de conductivité et des régions semi-conductrices du second type de conductivité agencées en alternance.
  62. 62. Dispositif semi-conducteur suivant l'une quelconque des revendications 1 à 61, caractérisé en ce qu'il comprend en outre un film polymère organique protégeant la surface du dispositif semi-conducteur.
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