JP2022088500A - 半導体装置 - Google Patents
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Abstract
Description
本発明の一実施形態では、前記ゲートトレンチの前記底面部の前記ゲート絶縁膜の厚さは、前記半導体層の表面上の前記ゲート絶縁膜の厚さ以上である。
本発明の一実施形態では、前記ゲートフィンガーは、アルミニウムからなる。 本発明の一実施形態では、前記ゲートフィンガーは、前記第2部分の前記第1辺と離れた位置から、前記第3辺に向かって突出した第4部分と、前記第3部分の前記第1辺と離れた位置から、前記第2辺に向かって突出した第5部分とをさらに含む。
本発明の一実施形態では、前記ソース層および前記ドレイン層はp型であり、前記チャネル層および前記ピラー層はn型である。
本発明の一実施形態では、前記コンタクトトレンチの前記底面部上の前記ゲート絶縁膜の厚さは、前記コンタクトトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい。
本発明の一実施形態では、前記半導体層は、SiCからなる。
図1(a)(b)は、本発明の一実施形態に係る半導体装置の模式的な平面図であって、図1(a)は全体図、図1(b)は内部拡大図をそれぞれ示す。
半導体装置1は、SiC(炭化シリコン)を用いたパワーMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)素子(個別素子)を含み、たとえば、図1の紙面における上下方向の長さは1mm程度である。
図2(a)(b)(c)は、前記半導体装置の断面図であって、図2(a)は図1(b)の切断線IIa-IIaでの切断面、図2(b)は図1(b)の切断線IIb-IIbでの切断面、図2(c)は図1(b)の切断線IIc-IIcでの切断面をそれぞれ示す。
SiC基板2の表面21側には、p型チャネル層14が形成されている。p型チャネル層14内には、n+型ソース層12と、このn+型ソース層12に取り囲まれた、第2導電型不純物領域の一例としてのp+型チャネルコンタクト層11とが形成されている。n+型ソース層12およびp+型チャネルコンタクト層11は共にSiC基板2の表面21に露出している。
そして、ゲートトレンチ9に、たとえばポリシリコンからなるゲート電極15が埋め込まれており、このゲート電極15とSiC基板2との間にゲート絶縁膜16が介在されている。
また、アクティブ領域3では、ドレイン領域としてのSiC基板2内にp型ピラー層22が形成されている。p型ピラー層22は、各単位セル10のp型チャネル層14の内方の領域に形成されている。より具体的には、この実施形態では、p型ピラー層22は、p型チャネル層14のほぼ中央の領域において、たとえばp型チャネル層14と相似形(図1(b)のレイアウトでは平面視四角形)に形成されている。p型ピラー層22は、p型チャネル層14に連なるように形成されており、ドレイン領域としてのSiC基板2において、p型チャネル層14よりも深い位置までSiC基板2の裏面に向かって延びている。すなわち、p型ピラー層22は、ほぼ柱状(図1(b)のレイアウトではほぼ四角柱状)に形成されている。これにより、SiC基板2には、適当なピッチで配列されたp型ピラー層22と、互いに隣り合うp型ピラー層22の間に挟まれたn型ドレイン領域としてのSiC基板2とが表面21に沿う方向に交互に配列されている。
図3に示すように、第1の実施形態では、側面絶縁膜18は、コンタクトトレンチ92の上部エッジ26においてコンタクトトレンチ92の内方へ突出するように、当該側面絶縁膜18の他の部分に比べて選択的に厚くなったオーバーハング部27を含んでいる。ここで、上部エッジ26は、コンタクトトレンチ92の側面とSiC基板2の表面21とが交わってできる交線を含む角部のことである。
また、ゲート絶縁膜16の各部の厚さの関係について、底面絶縁膜19の厚さt2が平面絶縁膜20の厚さt1以上であり(t2≧t1)、厚さt1,t2が共に側面絶縁膜18(オーバーハング部27を除く)の厚さt3に比べて大きいことが好ましい。つまり、t2≧t1>t3の関係を満たしている。
この構成によって、ゲートのオフ時に下部エッジにかかる電界を円形面28内に分散させることができるので、下部エッジでの電界集中を緩和することができる。
この構成によって、ゲートのオン時に上部エッジ26にかかる電界を傾斜面29内に分散させることができるので、上部エッジ26での電界集中を緩和することができる。
この構成によって、ゲートのオン時に上部エッジ26にかかる電界を円形面30内に分散させることができるので、上部エッジ26での電界集中を緩和することができる。
この構成によって、外周領域4のp型層31を、アクティブ領域3のp型チャネル層14と同一の工程で形成することができるので、半導体装置1の製造工程を簡略化することができる。また、ゲート絶縁膜16とn型ドレイン領域としてのSiC基板2との接触面積を減らすことができるので、リーク電流を低減することができ、ゲート容量を低減することもできる。
この構成によって、外周領域4のn+型層32を、アクティブ領域3のn+型ソース層12と同一の工程で形成することができるので、半導体装置1の製造工程を簡略化することができる。
図10は、前記半導体装置の製造方法を説明するためのフロー図である。
半導体装置1を製造するには、たとえば、SiC基板2の表面21に選択的に不純物を注入し、アニール処理する(ステップS1)。これにより、p型チャネル層14、n+型ソース層12、p+型チャネルコンタクト層11等の不純物領域が形成される。次に、所定パターンでSiC基板2を表面21からエッチングすることによって、SiC基板2にゲートトレンチ9(アクティブトレンチ91およびコンタクトトレンチ92)が形成される(ステップS2)。
一方、図5に示したように上部エッジ26に円形面30を形成する場合には、ゲートトレンチ9の形成後ゲート絶縁膜16の形成前に、SiC基板2をH2アニール処理する。具体的には、図12に示すように、SiC基板2に対して1400℃以上でH2アニール(H2エッチング)を施すことによって、上部エッジ26に円形面30が形成される。
次に、スパッタ法、蒸着法によって、層間膜23上にアルミニウム等の金属材料を堆積させる(ステップS7)。これにより、ソースパッド5、ゲートパッド7およびゲートフィンガー8が形成される。以上の工程等を経て、図1に示す半導体装置1が得られる。
たとえば、前述の半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、オーバーラップ部17は、外周領域4に限らず、アクティブ領域3に形成されていてもよい。たとえば、各単位セル10の上面が隠れない程度にアクティブトレンチ91の開口端の周囲のみを覆うことによって、アクティブ領域3にもオーバーラップ部17を形成してもよい。この場合、アクティブトレンチ91にもオーバーハング部27を形成しておけば、前述と同様の耐圧向上効果を得ることができる。すなわち、ゲートフィンガー8の直下の構造は、本発明のオーバーハング部27による耐圧向上の効果を示す一例に過ぎず、同様の効果を得ることができる構造であれば、ゲートフィンガー部だけに限らない。
2 SiC基板
21 表面
3 アクティブ領域
4 外周領域
8 ゲートフィンガー
9 ゲートトレンチ
91 アクティブトレンチ
92 コンタクトトレンチ
12 n+型ソース層
14 p型チャネル層
15 ゲート電極
16 ゲート絶縁膜
17 オーバーラップ部
18 側面絶縁膜
19 底面絶縁膜
20 平面絶縁膜
22 p型ピラー層
23 層間膜
26 上部エッジ
27 オーバーハング部
28 円形面
29 傾斜面
30 円形面
31 p型層
32 n+型層
33 底部p型層
34 犠牲酸化膜
Claims (20)
- トランジスタが形成されるアクティブ領域と、前記アクティブ領域を取り囲む非アクティブ領域とを有する半導体層と、
前記半導体層の表面から掘り下げられかつ側面部および底面部を有する複数のゲートトレンチと、
少なくとも前記ゲートトレンチの前記側面部および前記底面部を覆うように形成されたゲート絶縁膜と、
前記ゲートトレンチに埋め込まれたゲート電極と、
前記ゲートトレンチの側面に接するように前記半導体層の表面から順に形成されたソース層およびチャネル層と、
前記ソース層の表面の一部と前記ゲート電極を覆うように形成された層間絶縁膜と、
前記ゲート電極に電気的に接続されたゲートパッドと、
前記非アクティブ領域に形成され、前記ゲート電極に電気的に接続されたゲートフィンガーと、
前記複数のゲートトレンチ間に前記チャネル層と繋がるように形成され、前記チャネル層よりも深く形成されたピラー層とを備え、
前記半導体層は、平面視において、四角形状であり、
前記ゲートパッドは、前記半導体層の第1辺の中央部付近に配置されており、
前記ゲートフィンガーは、前記ゲートパッドに接続されかつ前記半導体層の第1辺に沿って、前記第1辺と直交する第2辺および第3辺に向かって延びた第1部分と、前記第1部分の前記第2辺側の端から、前記第1辺と対向する第4辺に向かって延びる第2部分と、前記第1部分の前記第3辺側の端から、前記第4辺に向かって延びた第3部分とを含み、前記第2部分と前記第3部分とは離れている、半導体装置。 - 前記ゲート絶縁膜は、前記半導体層の表面上にも形成されており、
前記半導体層の表面上の前記ゲート絶縁膜の厚さは、前記ゲートトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい、請求項1に記載の半導体装置。 - 前記ゲートトレンチの前記底面部の前記ゲート絶縁膜の厚さは、前記半導体層の表面上の前記ゲート絶縁膜の厚さ以上である、請求項2に記載の半導体装置。
- 前記ゲート電極は、ポリシリコンからなる、請求項1~3のいずれか一項に記載の半導体装置。
- 前記ゲートフィンガーは、アルミニウムからなる、請求項1~4のいずれか一項に記載の半導体装置。
- 前記ゲートフィンガーは、
前記第2部分の前記第1辺と離れた位置から、前記第3辺に向かって突出した第4部分と、
前記第3部分の前記第1辺と離れた位置から、前記第2辺に向かって突出した第5部分とをさらに含む、請求項1~5のいずれか一項に記載の半導体装置。 - 平面視において、前記第2部分および前記第4部分からなる部分と、前記第3部分および前記第5部分からなる部分は、前記半導体層の前記第1辺の中央点と前記第4辺の中央点とを結ぶ仮想線に対して線対称である、請求項6に記載の半導体装置。
- 平面視において、前記第2部分および前記第4部分は、それぞれ前記半導体層の前記第2辺および前記第4辺の外周に沿って配置され、
前記第3部分および前記第5部分は、それぞれ前記半導体層の前記第3辺および前記第4辺の外周に沿って配置されている、請求項7に記載の半導体装置。 - 平面視において、前記半導体層の外周部には、前記ゲートフィンガーが形成されていない部分が存在する、請求項8に記載の半導体装置。
- 前記ソース層と電気的に接続され、前記ゲートフィンガーに重ならない領域に形成されたソースパッドをさらに含む、請求項1~9のいずれか一項に記載の半導体装置。
- 前記チャネル層と接するとともに前記半導体層の裏面まで到達するように形成されたドレイン層と、
前記半導体層の裏面側で前記ドレイン層と電気的に接続するドレイン電極とをさらに含む、請求項1に記載の半導体装置。 - 前記ソース層および前記ドレイン層はn型であり、前記チャネル層および前記ピラー層はp型である、請求項11に記載の半導体装置。
- 前記ソース層および前記ドレイン層はp型であり、前記チャネル層および前記ピラー層はn型である、請求項11に記載の半導体装置。
- 前記ゲートトレンチは、前記非アクティブ領域において前記半導体層の表面から掘り下げられかつ前記半導体層の表面と前記側面部とが円形面を介して連なっているコンタクトトレンチを含む、請求項1~13のいずれか一項に記載の半導体装置。
- 平面視において、複数の前記ゲートトレンチは、前記アクティブ領域においては、格子状に形成され、前記コンタクトトレンチは、ストライプ状に形成されている、請求項14に記載の半導体装置。
- 前記コンタクトトレンチは、断面視において、前記側面部は、円形面を介して、前記底面部に連なる様に形成されている、請求項14または15に記載の半導体装置。
- 前記コンタクトトレンチの前記底面部上の前記ゲート絶縁膜の厚さは、前記コンタクトトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい、請求項14~16のいずれか一項に記載の半導体装置。
- 前記ゲート絶縁膜は、前記非アクティブ領域においては、前記半導体層の表面上にも形成されており、
前記半導体層の表面上の前記ゲート絶縁膜の厚さは、前記コンタクトトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい、請求項17に記載の半導体装置。 - 前記ゲート絶縁膜は、前記コンタクトトレンチの側面上の側面絶縁膜および前記コンタクトトレンチの底面上の底面絶縁膜を一体的に含み、
前記側面絶縁膜は、前記コンタクトトレンチの開口端に形成された上部エッジにおいて、前記コンタクトトレンチの内方のみに突出するように、当該側面絶縁膜の他の部分に比べて選択的に厚くなったオーバーハング部を含む、請求項16~18のいずれか一項に記載の半導体装置。 - 前記半導体層は、SiCからなる、請求項1~19のいずれかに記載の半導体装置。
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