KR20160016518A - 반도체 장치 - Google Patents

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KR20160016518A
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슈지 가마타
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가부시끼가이샤 도시바
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Abstract

본 발명의 실시 형태의 반도체 장치는, 제1 면과, 상기 제1 면과 대향하는 제2 면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 제1 면측에 형성되는 제1 도전형 제1 반도체층과, 상기 제1 반도체층의 상기 제2 면측에 형성되는 제2 도전형 제2 반도체층과, 상기 제2 반도체층의 상기 제2 면측에 형성되는 제1 도전형 제3 반도체층과, 상기 반도체 기판 내부에 형성되고, 제1 방향으로 연신되며, 상기 제1 방향과 직교하는 제2 방향으로 나란히 배치되고, 상기 제1 면측의 단부가 상기 제3 반도체층보다 상기 제1 면측에 있는, 복수의 게이트층과, 상기 복수의 게이트층 중 인접하는 제1 게이트층과 제2 게이트층 사이의 상기 제3 반도체층에 형성되는, 복수의 제2 도전형 제1 반도체 영역과, 상기 제1 게이트층과, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 제1 반도체 영역 사이에 형성되고, 상기 제1 반도체 영역 이외의 영역과의 사이의 막 두께가, 상기 제1 반도체 영역과의 사이의 막 두께보다 두꺼운 게이트 절연막과, 상기 제1 반도체 영역에 전기적으로 접속된 이미터 전극과, 상기 제1 반도체층에 전기적으로 접속된 콜렉터 전극을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 실시 형태는 반도체 장치에 관한 것이다.
본 출원은 일본 특허 출원 제2014-159590호(출원일: 2014년 8월 5일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 상기 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
전력용 반도체 장치의 일례로서, IGBT(Insulated Gate Bipolar Transistor)가 있다. 그리고 온 전압의 저감을 도모하기 위하여 트렌치 게이트를 채용한 트렌치 게이트형 IGBT가 실용화되어 있다.
트렌치 게이트형 IGBT에서는, 미세화에 의하여 트렌치 게이트 간격을 좁게 함으로써 이미터로부터의 전자 주입이 촉진되어, 온 전압을 낮게 할 수 있다. 하지만 미세화에 의하여 게이트 용량이 증대되어, 스위칭 속도가 저하될 것이 우려된다.
본 발명의 실시 형태는, 스위칭 속도의 저하를 억제한 반도체 장치를 제공한다.
실시 형태의 반도체 장치는, 제1 면과, 상기 제1 면과 대향하는 제2 면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 제1 면측에 형성되는 제1 도전형 제1 반도체층과, 상기 제1 반도체층의 상기 제2 면측에 형성되는 제2 도전형 제2 반도체층과, 상기 제2 반도체층의 상기 제2 면측에 형성되는 제1 도전형 제3 반도체층과, 상기 반도체 기판 내부에 형성되고, 제1 방향으로 연신되며, 상기 제1 방향과 직교하는 제2 방향으로 나란히 배치되고, 상기 제1 면측의 단부가 상기 제3 반도체층보다 상기 제1 면측에 있는, 복수의 게이트층과, 상기 복수의 게이트층 중 인접하는 제1 게이트층과 제2 게이트층 사이의 상기 제3 반도체층에 형성되는, 복수의 제2 도전형 제1 반도체 영역과,
상기 제1 게이트층과, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 제1 반도체 영역 사이에 형성되고, 상기 제1 반도체 영역 이외의 영역과의 사이의 막 두께가, 상기 제1 반도체 영역과의 사이의 막 두께보다 두꺼운 게이트 절연막과, 상기 제1 반도체 영역에 전기적으로 접속된 이미터 전극과, 상기 제1 반도체층에 전기적으로 접속된 콜렉터 전극을 구비한다.
본 발명에 의하면, 스위칭 속도의 저하가 억제된 반도체 장치가 제공된다.
도 1a, 도 1b는 제1 실시 형태의 반도체 장치의 모식 단면도.
도 2는 제1 실시 형태의 반도체 장치의 모식 평면도.
도 3은 제1 실시 형태의 반도체 장치의 제조 방법에 있어서, 제조 도중의 반도체 장치의 모식도.
도 4a, 도 4b는 제1 실시 형태의 반도체 장치의 제조 방법에 있어서, 제조 도중의 반도체 장치의 모식도.
도 5는 제1 실시 형태의 반도체 장치의 제조 방법에 있어서, 제조 도중의 반도체 장치의 모식도.
도 6a, 도 6b는 제1 실시 형태의 반도체 장치의 제조 방법에 있어서, 제조 도중의 반도체 장치의 모식도.
도 7은 제1 실시 형태의 반도체 장치의 제조 방법에 있어서, 제조 도중의 반도체 장치의 모식도.
도 8a, 도 8b는 제1 실시 형태의 반도체 장치의 제조 방법에 있어서, 제조 도중의 반도체 장치의 모식도.
도 9는 제1 실시 형태의 반도체 장치의 제조 방법에 있어서, 제조 도중의 반도체 장치의 모식도.
도 10a, 도 10b는 제1 실시 형태의 반도체 장치의 제조 방법에 있어서, 제조 도중의 반도체 장치의 모식도.
도 11은 제2 실시 형태의 반도체 장치의 모식 평면도.
도 12는 제3 실시 형태의 반도체 장치의 모식 평면도.
도 13는 제3 실시 형태의 반도체 장치의 제조 방법에 있어서, 제조 도중의 반도체 장치의 모식 평면도.
도 14는 제3 실시 형태의 반도체 장치의 제조 방법에 있어서, 제조 도중의 반도체 장치의 모식 평면도.
도 15a, 도 15b는 제4 실시 형태의 반도체 장치의 모식 단면도.
도 16은 제4 실시 형태의 반도체 장치의 모식 평면도.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 또한 이하의 설명에서는, 동일한 부재 등에는 동일한 부호를 붙여, 한번 설명한 부재 등에 대해서는 적절히 그 설명을 생략한다. 또한 이하의 실시 형태에서는, 제1 도전형이 p형, 제2 도전형이 n형인 경우를 예로 들어 설명한다.
또한 본 명세서 중 n+형, n형, n-형의 표기는, 이 순서대로 n형 불순물 농도가 낮아짐을 의미한다. 마찬가지로 p+형, p형, p-형의 표기는, 이 순서대로 p형 불순물 농도가 낮아짐을 의미한다.
n형 불순물은, 예를 들어 인(P) 또는 비소(As)이다. 또한 p형 불순물은, 예를 들어 붕소(B)이다.
(제1 실시 형태)
본 실시 형태의 반도체 장치는, 제1 면과, 제1 면과 대향하는 제2 면을 갖는 반도체 기판과, 반도체 기판의 제1 면측에 형성되는 제1 도전형 제1 반도체층과, 제1 반도체층의 제2 면측에 형성되는 제2 도전형 제2 반도체층과, 제2 반도체층의 제2 면측에 형성되는 제1 도전형 제3 반도체층과, 반도체 기판 내부에 형성되고, 제1 방향으로 연신되며, 제1 방향과 직교하는 제2 방향으로 나란히 배치되고, 제1 면측의 단부가 제3 반도체층보다 제1 면측에 있는, 복수의 게이트층과, 복수의 게이트층 중 인접하는 제1 게이트층과 제2 게이트층 사이의 제3 반도체층에 형성되는, 복수의 제2 도전형 제1 반도체 영역과, 제1 방향에 있어서 인접하는 제1 반도체 영역 사이에 형성되는 제1 도전형 제2 반도체 영역과, 제1 게이트층과, 제2 반도체층, 제3 반도체층, 제1 반도체 영역 및 제2 반도체 영역 사이에 형성되고, 제2 반도체 영역과의 사이의 막 두께가, 제1 반도체 영역과의 사이의 막 두께보다 두꺼운 게이트 절연막과, 제1 및 제2 반도체 영역에 전기적으로 접속된 이미터 전극과, 제1 반도체층에 전기적으로 접속된 콜렉터 전극을 구비한다. 또한 제1 면과, 제1 면과 대향하는 제2 면을 갖는 반도체 기판과, 반도체 기판 내부에 형성되는 게이트층과, 반도체 기판에 형성되는 채널 영역과, 게이트층과 상기 반도체 기판 사이에 형성되고, 채널 영역 이외의 영역과의 사이의 막 두께가, 채널 영역과의 사이의 막 두께보다 두꺼운 게이트 절연막과, 반도체 기판의 제2 면측에 형성되는 이미터 전극과, 반도체 기판의 제1 면측에 형성되는 콜렉터 전극을 구비한다.
도 1a, 도 1b는 본 실시 형태의 반도체 장치의 모식 단면도이다. 도 2는 본 실시 형태의 반도체 장치의 모식 평면도이다. 도 1a는 도 2의 AA' 단면이다. 도 1b는 도 2의 BB' 단면이다. 또한 도 2는 반도체 기판 상의 층간 절연막이나 이미터 전극 등을 제외한 상태에서의 평면도이다.
본 실시 형태의 반도체 장치는, 반도체 기판을 사이에 두고 이미터 전극과 콜렉터 전극이 형성되고, 게이트 전극이 반도체 기판의 트렌치 내에 매립된 트렌치형 IGBT이다.
본 실시 형태의 IGBT는 도 1a, 도 1b에 도시한 바와 같이 제1 면과, 제1 면에 대향하는 제2 면을 갖는 반도체 기판(10)을 구비한다. 반도체 기판(10)은, 예를 들어 단결정 실리콘이다.
반도체 기판(10)의 제1 면측에는 p+형 콜렉터층(제1 반도체층)(12)이 형성된다. 그리고 p+형 콜렉터층(12)의 제2 면측에는 n-형 드리프트층(제2 반도체층)(14)이 형성된다. 또한 드리프트층(14)의 제2 면측에는 p형 베이스층(제3 반도체층)(16)이 형성된다.
반도체 기판(10)의 내부에 복수의 게이트층(20a, 20b)이 형성된다. 복수의 게이트층(20a, 20b)은, 반도체 기판(10) 내에 형성된 트렌치(18) 내에 매립된다.
게이트층(20a, 20b)은 제1 방향으로 연신되고, 제1 방향과 직교하는 제2 방향으로 나란히 배치된다. 제1 방향 및 제2 방향은 제1 면에 대하여 평행이다.
게이트층(20a, 20b)은, 예를 들어 n형 불순물이 도핑된 다결정 실리콘이다. 또한 도 1a, 도 1b, 도 2에서는 게이트층이 둘인 경우를 예시하고 있지만, 게이트층은 셋 이상이어도 된다.
트렌치(18)의 깊이는 드리프트층(14)과 베이스층(16)의 경계보다 깊다. 그리고 게이트층(20a, 20b)의 제1 면측의 단부가, 드리프트층(14)과 베이스층(16)의 경계보다 제1 면측에 있다. 게이트층(20a, 20b)과 대향하는 베이스층(16)이 IGBT의 채널 영역으로서 기능한다.
제1 게이트층(20a)과 제2 게이트층(20b) 사이의 베이스층(16) 표면에, 복수의 n+형 이미터 영역(제1 반도체 영역)(22)이 형성된다. 또한 제1 방향에 있어서 인접하는 이미터 영역(22) 사이의 베이스층(16) 표면에, p+형 베이스 콘택트 영역(제2 반도체 영역)(24)이 형성된다. 베이스 콘택트 영역(24)은, IGBT의 턴 오프 시에 있어서의 정공 배출을 촉진하는 기능을 구비한다.
제1 및 제2 게이트층(20a, 20b)과, 드리프트층(14), 베이스층(16), 이미터 영역(22), 베이스 콘택트 영역(24) 사이에 게이트 절연막(26)이 형성된다. 게이트 절연막(26)은 트렌치(18)의 내면 상에 형성된다. 게이트 절연막(26)은, 예를 들어 실리콘 산화막이다. 실리콘 산화막은, 예를 들어 실리콘 열산화막이다. 게이트 절연막(26) 상에 게이트층(20a, 20b)이 형성된다.
여기서, 이미터 영역(22)과 드리프트층(14) 사이의 베이스층(16)의 게이트 절연막(26)에 접하는 영역이 채널 영역(17)으로 된다. 채널 영역(17)은, IGBT가 온 상태일 때 반전층이 형성되어, 캐리어가 흐르는 영역이다.
제1 및 제2 게이트층(20a, 20b)과, n+형 이미터 영역(제1 반도체 영역)(22) 이외의 영역과의 사이의 게이트 절연막(26)의 막 두께가, 제1 및 제2 게이트층(20a, 20b)과, n+형 이미터 영역(제1 반도체 영역)(22) 사이의 게이트 절연막(26)의 막 두께보다 두껍다. 또한 제1 및 제2 게이트층(20a, 20b)과, 채널 영역(17) 이외의 영역 사이의 게이트 절연막(26)의 막 두께가, 제1 및 제2 게이트층(20a, 20b)과, 채널 영역(17) 사이의 게이트 절연막(26)의 막 두께보다 두껍다.
제1 및 제2 게이트층(20a, 20b)과, 베이스 콘택트 영역(24) 사이의 게이트 절연막(26)의 막 두께가, 제1 및 제2 게이트층(20a, 20b)과, 이미터 영역(22) 사이의 게이트 절연막(26)의 막 두께보다 두껍다. 또한 도 1a, 도 1b에 도시한 바와 같이 제1 및 제2 게이트층(20a, 20b)과, 드리프트층(14) 및 베이스층(16) 사이의 게이트 절연막(26)의 막 두께가, 베이스 콘택트 영역(24)의 제1 면측에 있어서, 이미터 영역(22)의 제1 면측보다 두꺼운 것이 바람직하다. 바꾸어 말하면, 게이트 절연막(26)의 막 두께가 두꺼운 영역이, 드리프트층(14)과 베이스층(16)의 경계보다 깊은 것이 바람직하다.
또한 본 실시 형태의 IGBT는 이미터 영역(22), 베이스 콘택트 영역(24)에 전기적으로 접속된 이미터 전극(28)을 구비하고 있다. 또한 콜렉터층(12)에 전기적으로 접속된 콜렉터 전극(30)을 구비하고 있다. 이미터 전극(28) 및 콜렉터 전극(30)은, 예를 들어 알루미늄을 함유하는 금속이다.
이미터 전극(28)과 게이트층(20a, 20b) 사이에는 층간 절연막(32)이 형성된다. 층간 절연막(32)은, 예를 들어 실리콘 산화막이다.
다음으로, 본 실시 형태의 반도체 장치의 제조 방법의 일례를 나타낸다. 도 3, 도 4a, 도 4b, 도 5, 도 6a, 도 6b, 도 7, 도 8a, 도 8b, 도 9, 도 10은 본 실시 형태의 반도체 장치의 제조 방법에 있어서, 제조 도중의 반도체 장치의 모식도이다. 도 3, 도 5, 도 7, 도 9는 평면도, 도 4a, 도 4b, 도 6a, 도 6b, 도 8a, 도 8b, 도 10은 단면도이다.
처음에, n+형 기판(콜렉터층)(12) 상에 n-형 드리프트층(14), p형 베이스층(16)이 형성된 반도체 기판(10)을 준비한다. 드리프트층(14)은, 예를 들어 기판(콜렉터층)(12) 상에 에피택셜 성장법에 의하여 형성된다. 또한 베이스층(16)은, 예를 들어 p형 불순물을 드리프트층(14)에 이온 주입하고, 열확산시킴으로써 형성된다.
다음으로, 반도체 기판(10) 표면으로부터 제1 트렌치(40)를 형성한다(도 3, 도 4a, 도 4b). 제1 트렌치(40)는 베이스층(16)과 드리프트층(14)의 경계보다 깊게 하는 것이 바람직하다.
다음으로, 제1 트렌치(40) 내에 제1 절연막(42)을 매립한다(도 5, 도 6a, 도 6b). 제1 절연막(42)은, 예를 들어 CVD(Chemical Vapor Deposition)법에 의하여 형성되는 실리콘 산화막이다.
다음으로, 반도체 기판(10) 표면으로부터 제2 트렌치(44)를 형성한다(도 7, 도 8a, 도 8b). 제2 트렌치(44)는 제1 트렌치(40) 내에 매립된 절연막(42)을 걸치도록 형성한다.
제2 트렌치(44)는 베이스층(16)과 드리프트층(14)의 경계보다 깊게 한다.
다음으로, 제2 트렌치(44) 내면에 제2 절연막(46)을 형성한다. 제2 절연막(46)은, 예를 들어 실리콘 산화막이다. 제2 절연막(46)은, 예를 들어 열산화에 의한 열산화막이다. 열산화막 대신 CVD법에 의하여 형성되는 퇴적막으로 하는 것도 가능하다.
제2 절연막(46)은 제1 절연막(42)보다 막 두께가 얇아지도록 형성한다. 제1 절연막(42)과, 제2 절연막(46)이 게이트 절연막(26)으로 된다.
또한 제2 트렌치(44)가 매립되도록 제2 절연막(46) 상에 도전성 재료를 형성한다. 도전성 재료는, 예를 들어 n형 불순물이 도핑된 다결정 실리콘이다. 도전성 재료의 표면을, 예를 들어 CMP(Chemical Mechanical Polishing)에 의하여 연마하여 게이트층(20a, 20b)을 형성한다(도 9, 도 10a, 도 10b).
그 후, 공지된 방법에 의하여 이미터 영역(22), 베이스 콘택트 영역(24), 층간 절연막(32), 이미터 전극(28) 및 콜렉터 전극을 형성하여, 도 1a, 도 1b, 도 2에 도시한 IGBT가 제조된다.
다음으로, 본 실시 형태의 반도체 장치의 작용·효과에 대하여 설명한다.
IGBT에서는, 게이트층과 반도체 기판 간의 용량인 게이트 용량이 커지면, 디바이스의 턴 오프나 턴 온 시의 스위칭 속도가 저하된다. 이 때문에, 디바이스의 동작 속도가 느려지거나, 소비 전력이 증대되거나 한다는 문제가 있다.
본 실시 형태의 IGBT에서는, 제1 및 제2 게이트층(20a, 20b)과, 베이스 콘택트 영역(24) 사이의 게이트 절연막(26)의 막 두께가, 제1 및 제2 게이트층(20a, 20b)과, 이미터 영역(22) 사이의 게이트 절연막(26)의 막 두께보다 두껍다. 바꾸어 말하면, 트랜지스터의 게이트 절연막으로서 기여하는 영역의 게이트 절연막(26)은 얇게, 기여하지 않는 영역은 두껍게 한다.
트랜지스터의 게이트 절연막으로서 기여하지 않는 영역의 게이트 절연막(26)을 두껍게 함으로써 게이트 용량이 저감된다. 따라서 IGBT의 스위칭 속도의 저하가 억제된다.
또한 트랜지스터의 게이트 절연막으로서 기여하지 않는 영역의 게이트 절연막(26)은, 게이트 용량 저감의 관점에서 가능한 한 넓은 범위에서 막 두께가 두꺼운 것이 바람직하다. 따라서 제1 및 제2 게이트층(20a, 20b)과, 드리프트층(14) 및 베이스층(16) 사이의 게이트 절연막(26)의 막 두께가, 베이스 콘택트 영역(24)의 제1 면측에 있어서, 이미터 영역(22)의 제1 면측보다 두꺼운 것이 바람직하다. 바꾸어 말하면, 게이트 절연막(26)의 막 두께가 두꺼운 영역이, 드리프트층(14)과 베이스층(16)의 경계보다 깊은 것이 바람직하다.
(제2 실시 형태)
본 실시 형태의 반도체 장치는, 게이트 절연막과 게이트층의 형상이 상이한 것 이외에는 제1 실시 형태와 마찬가지이다. 따라서 제1 실시 형태와 중복되는 내용에 대해서는 기술을 생략한다.
도 11은 본 실시 형태의 반도체 장치의 모식 평면도이다. 본 실시 형태의 반도체 장치는, 게이트 절연막(26)과 반도체 기판(10)의 계면에 요철이 있고, 게이트층(20a, 20b)과 게이트 절연막(26)의 계면이 직선적으로 되어 있다.
본 실시 형태의 IGBT에 있어서도, 제1 실시 형태와 마찬가지로 게이트 용량이 저감되어, 스위칭 속도의 저하가 억제된다.
(제3 실시 형태)
본 실시 형태의 반도체 장치는, 제1 게이트층과 제2 반도체 영역 사이의 게이트 절연막에 있어서, 제1 방향을 따라, 막 두께가 두꺼운 영역과 막 두께가 얇은 영역이 반복되는 것 이외에는 제1 실시 형태와 마찬가지이다. 따라서 제1 실시 형태와 중복되는 내용에 대해서는 기술을 생략한다.
도 12는 본 실시 형태의 반도체 장치의 모식 평면도이다. 본 실시 형태의 반도체 장치는, 제1 및 제2 게이트층(20a, 20b)과, 베이스 콘택트 영역(24) 사이의 게이트 절연막(26)이 제1 방향을 따라, 막 두께가 두꺼운 영역과 막 두께가 얇은 영역이 반복되는 형상으로 되어 있다. 바꾸어 말하면, 제1 및 제2 게이트층(20a, 20b)과, 베이스 콘택트 영역(24) 사이의 게이트 절연막(26)과 반도체 기판(10)의 계면이, 제1 방향을 따라 요철 형상으로 되어 있다.
다음으로, 본 실시 형태의 반도체 장치의 제조 방법 일례를 나타낸다. 도 13, 도 14는 본 실시 형태의 반도체 장치의 제조 방법에 있어서, 제조 도중의 반도체 장치의 모식 평면도이다.
n+형 기판(콜렉터층)(12) 상에 n-형 드리프트층(14), p형 베이스층(16)이 형성된 반도체 기판(10)을 준비하기까지는, 제1 실시 형태에 나타낸 제조 방법과 마찬가지이다.
다음으로, 반도체 기판(10) 표면으로부터 트렌치(50)를 형성한다(도 13). 나중에 베이스 콘택트 영역(24)이 형성되는 영역의, 트렌치(50)의 측면에 요철이 형성된다.
다음으로, 트렌치(50) 내면에 게이트 절연막(26)을 형성한다. 게이트 절연막(26)은, 예를 들어 실리콘 산화막이다. 게이트 절연막(26)은, 예를 들어 열산화에 의한 열산화막이다. 열산화 시에 트렌치(50) 측면의 볼록부의 공간이 열산화막으로 매립되도록 트렌치의 요철 형상과 열산화 조건을 설정한다.
열산화막 대신 CVD법에 의하여 형성되는 퇴적막으로 하는 것도 가능하다. 퇴적막의 경우, 트렌치(50) 측면의 볼록부의 공간이 퇴적막으로 매립되도록 트렌치의 요철 형상과 퇴적 조건을 설정한다.
또한 트렌치(50)가 매립되도록 게이트 절연막(26) 상에 도전성 재료를 형성한다. 도전성 재료는, 예를 들어 n형 불순물이 도핑된 다결정 실리콘이다. 도전성 재료의 표면을, 예를 들어 CMP(Chemical Mechanical Polishing)에 의하여 연마하여 게이트층(20a, 20b)을 형성한다(도 14).
그 후, 공지된 방법에 의하여 이미터 영역(22), 베이스 콘택트 영역(24), 층간 절연막(32), 이미터 전극(28) 및 콜렉터 전극을 형성하여, 도 12에 도시하는 IGBT가 제조된다.
본 실시 형태의 IGBT에 있어서도, 제1 실시 형태와 마찬가지로 게이트 용량이 저감되어, 스위칭 속도의 저하가 억제된다. 또한 제1 실시 형태와 비교하여 용이하게 제조하는 것이 가능하다.
(제4 실시 형태)
본 실시 형태의 반도체 장치는, 복수의 게이트층 중 하나인 제3 게이트층과, 제1 또는 제2 게이트층 사이에 형성되고, 이미터 전극과 절연되는 제1 도전형 제4 반도체층을 더 구비하는 것 이외에는 제1 실시 형태와 마찬가지이다. 따라서 제1 실시 형태와 중복되는 내용에 대해서는 기술을 생략한다.
도 15a, 도 15b는 본 실시 형태의 반도체 장치의 모식 단면도이다. 도 16은 본 실시 형태의 반도체 장치의 모식 평면도이다. 도 15a는 도 16의 CC' 단면이다. 도 15b는 도 16의 DD' 단면이다. 또한 도 16은 반도체 기판 상의 층간 절연막이나 이미터 전극 등을 제외한 상태에서의 평면도이다.
본 실시 형태의 반도체 장치는, 반도체 기판을 사이에 두고 이미터 전극과 콜렉터 전극이 형성되고, 온 시의 캐리어 배출을 억제하는 더미 영역을 구비하는 트렌치형IEGT(Injection Enhanced Gated Transistor)이다.
본 실시 형태의 IEGT는, 제1 게이트층(20a)의 제2 게이트층(20b)과의 반대측에 제3 게이트층(20c)이 형성된다. 그리고 제3 게이트층(20c)과 제1 게이트층(20a) 사이에 p형 더미 영역(제4 반도체층)(52)이 형성된다.
p형 더미 영역(52)은 이미터 전극(28)과 전기적으로 절연된다. p형 더미 영역(52)은 소위, 플로팅 상태에 있다. 더미 영역(52)은 IEGT의 온 시에, 정공이 배출되는 것을 억제하고 실효적으로 전자의 주입을 촉진하는 기능을 구비한다.
본 실시 형태의 IGBT에 있어서도, 제1 실시 형태와 마찬가지로 게이트 용량이 저감되어, 스위칭 속도의 저하가 억제된다.
이상, 실시 형태에서는 제1 도전형이 p형, 제2 도전형이 n형인 경우를 예로 들어 설명했지만, 제1 도전형이 n형, 제2 도전형이 p형인 구성으로 하는 것도 가능하다.
또한 실시 형태에서는 반도체 기판, 반도체층의 재료로서 단결정 실리콘을 예로 들어 설명했지만, 그 외의 반도체 재료, 예를 들어 탄화규소, 질화갈륨 등을 본 발명에 적용하는 것이 가능하다.
본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 그 외의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (15)

  1. 제1 면과, 상기 제1 면과 대향하는 제2 면을 갖는 반도체 기판과,
    상기 반도체 기판의 상기 제1 면측에 형성되는 제1 도전형 제1 반도체층과,
    상기 제1 반도체층의 상기 제2 면측에 형성되는 제2 도전형 제2 반도체층과,
    상기 제2 반도체층의 상기 제2 면측에 형성되는 제1 도전형 제3 반도체층과,
    상기 반도체 기판 내부에 형성되고, 제1 방향으로 연신되며, 상기 제1 방향과 직교하는 제2 방향으로 나란히 배치되고, 상기 제1 면측의 단부가 상기 제3 반도체층보다 상기 제1 면측에 있는, 복수의 게이트층과,
    상기 복수의 게이트층 중 인접하는 제1 게이트층과 제2 게이트층 사이의 상기 제3 반도체층에 형성되는, 복수의 제2 도전형 제1 반도체 영역과,
    상기 제1 게이트층과, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 제1 반도체 영역 사이에 형성되고, 상기 제1 반도체 영역 이외의 영역과의 사이의 막 두께가 상기 제1 반도체 영역과의 사이의 막 두께보다 두꺼운 게이트 절연막과,
    상기 제1 반도체 영역에 전기적으로 접속된 이미터 전극과,
    상기 제1 반도체층에 전기적으로 접속된 콜렉터 전극
    을 구비하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 방향에 있어서 인접하는 상기 제1 반도체 영역과의 사이의 상기 게이트 절연막의 막 두께가, 상기 제1 반도체 영역과의 사이의 상기 게이트 절연막의 막 두께보다 두꺼운, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 방향에 있어서 인접하는 상기 제1 반도체 영역 사이에 형성되고, 상기 이미터 전극과 전기적으로 접속되는 제1 도전형 제2 반도체 영역을 더 구비하며, 상기 제2 반도체 영역과의 사이의 상기 게이트 절연막의 막 두께가, 상기 제1 반도체 영역과의 사이의 상기 게이트 절연막의 막 두께보다 두꺼운, 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 게이트층과 상기 제2 반도체 영역 사이의 상기 게이트 절연막에 있어서, 상기 제1 방향을 따라, 막 두께가 두꺼운 영역과 막 두께가 얇은 영역이 반복되는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 게이트층과, 상기 제2 및 상기 제3 반도체층 사이의 상기 게이트 절연막의 막 두께가, 상기 제2 반도체 영역의 상기 제1 면측에 있어서, 상기 제1 반도체 영역의 상기 제1 면측보다 두꺼운, 반도체 장치
  6. 제1항에 있어서,
    상기 복수의 게이트층 중 하나인 제3 게이트층과, 상기 제1 게이트층 또는 상기 제2 게이트층 사이에 형성되고, 상기 이미터 전극과 절연되는 제1 도전형 제4 반도체층을 더 구비하는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 도전형이 p형이고, 상기 제2 도전형이 n형인, 반도체 장치.
  8. 제1항에 있어서,
    상기 반도체 기판은 단결정 실리콘인, 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 게이트층과 상기 제2 게이트층은, 불순물이 도핑된 다결정 실리콘인, 반도체 장치.
  10. 제1항에 있어서,
    상기 게이트 절연막은 실리콘 산화막인, 반도체 장치.
  11. 제1 면과, 상기 제1 면과 대향하는 제2 면을 갖는 반도체 기판과,
    상기 반도체 기판 내부에 형성되는 게이트층과,
    상기 반도체 기판에 형성되는 채널 영역과,
    상기 게이트층과 상기 반도체 기판 사이에 형성되고, 상기 채널 영역 이외의 영역과의 사이의 막 두께가, 상기 채널 영역과의 사이의 막 두께보다 두꺼운 게이트 절연막과,
    상기 반도체 기판의 상기 제2 면측에 형성되는 이미터 전극과,
    상기 반도체 기판의 상기 제1 면측에 형성되는 콜렉터 전극
    을 구비하는, 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 도전형이 p형이고, 상기 제2 도전형이 n형인, 반도체 장치.
  13. 제11항에 있어서,
    상기 반도체 기판은 단결정 실리콘인, 반도체 장치.
  14. 제11항에 있어서,
    상기 게이트층은, 불순물이 도핑된 다결정 실리콘인, 반도체 장치.
  15. 제11항에 있어서,
    상기 게이트 절연막은 실리콘 산화막인, 반도체 장치.
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