CN105321997A - 半导体装置 - Google Patents

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Abstract

半导体装置包括：半导体衬底，具有第一面、及第二面；第一半导体层，设置在半导体衬底的第一面侧；第二半导体层，设置在第一半导体层的第二面侧；第三半导体层，设置在第二半导体层的第二面侧；栅极层，设置在半导体衬底内部，在第一方向延伸，在第二方向上并列配置，第一面侧的端部比第三半导体层靠近第一面侧；第一半导体区域，设置在第一栅极层与第二栅极层之间的第三半导体层；栅极绝缘膜，设置在第一栅极层与第二半导体层、第三半导体层、及第一半导体区域之间，与除第一半导体区域外的区域之间的膜厚是厚于与第一半导体区域之间的膜厚；发射电极，电连接第一半导体区域；及集电极，电连接第一半导体层。

Description

半导体装置
[相关申请案]
本申请案享有以日本专利申请案2014-159590号(申请日：2014年8月5日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
作为用于电力的半导体装置的一例，有IGBT(InsulatedGateBipolarTransistor，绝缘栅双极型晶体管)。并且，为了谋求接通电压的降低，采用沟槽栅极的沟槽栅极型IGBT正不断得以实用化。
沟槽栅极型IGBT是通过微细化而使沟槽栅极间隔变窄，由此促进电子从发射极的注入，可降低接通电压。然而，担忧因微细化而栅极电容增大，切换速度下降。
发明内容
本发明的实施方式提供一种切换速度的下降得到抑制的半导体装置。
实施方式的半导体装置包括：半导体衬底，具有第一面、及与所述第一面对向的第二面；第一导电型的第一半导体层，设置在所述半导体衬底的所述第一面侧；第二导电型的第二半导体层，设置在所述第一半导体层的所述第二面侧；第一导电型的第三半导体层，设置在所述第二半导体层的所述第二面侧；多个栅极层，设置在所述半导体衬底内部，在第一方向延伸，在与所述第一方向正交的第二方向上并列配置，所述第一面侧的端部比所述第三半导体层靠近所述第一面侧；多个第二导电型的第一半导体区域，设置在所述多个栅极层中的相邻的第一栅极层与第二栅极层之间的所述第三半导体层；栅极绝缘膜，设置在所述第一栅极层与所述第二半导体层、所述第三半导体层、及所述第一半导体区域之间，与除所述第一半导体区域外的区域之间的膜厚厚于与所述第一半导体区域之间的膜厚；发射电极，电连接在所述第一半导体区域；及集电极，电连接在所述第一半导体层。
附图说明
图1A、1B是第一实施方式的半导体装置的示意剖视图。
图2是第一实施方式的半导体装置的示意俯视图。
图3是在第一实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意图。
图4A、4B是在第一实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意图。
图5是在第一实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意图。
图6A、6B是在第一实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意图。
图7是在第一实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意图。
图8A、8B是在第一实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意图。
图9是在第一实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意图。
图10A、10B是在第一实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意图。
图11是第二实施方式的半导体装置的示意俯视图。
图12是第三实施方式的半导体装置的示意俯视图。
图13是在第三实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意俯视图。
图14是在第三实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意俯视图。
图15A、15B是第四实施方式的半导体装置的示意剖视图。
图16是第四实施方式的半导体装置的示意俯视图。
具体实施方式
以下，一方面参照附图，一方面对本发明的实施方式进行说明。另外，在以下的说明中，对相同的部件等标示相同的符号，对已进行过一次说明的部件等适当地省略其说明。另外，在以下的实施方式中，以第一导电型为p型、第二导电型为n型的情况作为示例而进行说明。
而且，在本说明书中，n+型、n型、n-型的表记意为n型杂质浓度按照该顺序变低。相同地，p+型、p型、p-型的表记意为p型杂质浓度按照该顺序变低。
n型杂质例如为磷(P)或砷(As)。而且，p型杂质例如为硼(B)。
(第一实施方式)
本实施方式的半导体装置包括：半导体衬底，具有第一面、及与第一面对向的第二面；第一导电型的第一半导体层，设置在半导体衬底的第一面侧；第二导电型的第二半导体层，设置在第一半导体层的第二面侧；第一导电型的第三半导体层，设置在第二半导体层的第二面侧；多个栅极层，设置在半导体衬底内部，在第一方向延伸，在与第一方向正交的第二方向上并列配置，第一面侧的端部比第三半导体层靠近第一面侧；多个第二导电型的第一半导体区域，设置在多个栅极层中的相邻的第一栅极层与第二栅极层之间的第三半导体层；第一导电型的第二半导体区域，设置于在第一方向上相邻的第一半导体区域之间；栅极绝缘膜，设置在第一栅极层与第二半导体层、第三半导体层、第一半导体区域、及第二半导体区域之间，与第二半导体区域之间的膜厚厚于与第一半导体区域之间的膜厚；发射电极，电连接在第一及第二半导体区域；及集电极，电连接在第一半导体层。而且，包括：半导体衬底，具有第一面、及与第一面对向的第二面；栅极层，设置在半导体衬底内部；通道区域，设置在半导体衬底；栅极绝缘膜，设置在栅极层与所述半导体衬底之间，与除通道区域外的区域之间的膜厚厚于与通道区域之间的膜厚；发射电极，设置在半导体衬底的第二面侧；及集电极，设置在半导体衬底的第一面侧。
图1A、1B是本实施方式的半导体装置的示意剖视图。图2是本实施方式的半导体装置的示意俯视图。图1A是图2的AA'截面。图1B是图2的BB'截面。另外，图2是除去半导体衬底上的层间绝缘膜或发射电极等的状态下的俯视图。
本实施方式的半导体装置是夹着半导体衬底而设置发射电极与集电极，且栅极电极埋入在半导体衬底的沟槽内的沟槽型IGBT。
如图1A、1B所示，本实施方式的IGBT包括半导体衬底10，所述半导体衬底10具有第一面、及与第一面对向的第二面。半导体衬底10例如为单晶硅。
在半导体衬底10的第一面侧，设置p+型集极层(第一半导体层)12。并且，在p+型集极层12的第二面侧，设置n-型漂移层(第二半导体层)14。进而，在漂移层14的第二面侧，设置p型基极层(第三半导体层)16。
在半导体衬底10的内部，设置多个栅极层20a、20b。多个栅极层20a、20b埋入到设置在半导体衬底10内的沟槽18内。
栅极层20a、20b在第一方向延伸，在与第一方向正交的第二方向上并列配置。第一方向及第二方向相对于第一面平行。
栅极层20a、20b例如为掺杂着n型杂质的多晶硅。另外，在图1A、1B、图2中，例示栅极层为两个的情况，但栅极层亦可为三个以上。
沟槽18的深度深于漂移层14与基极层16的边界。并且，栅极层20a、20b的第一面侧的端部比漂移层14与基极层16的边界靠近第一面侧。与栅极层20a、20b对向的基极层16作为IGBT的通道区域而发挥功能。
在第一栅极层20a与第二栅极层20b之间的基极层16表面，设置多个n+型发射极区域(第一半导体区域)22。而且，于在第一方向上相邻的发射极区域22之间的基极层16表面，设置p+型基极接触区域(第二半导体区域)24。基极接触区域24具有促进IGBT断开时的电洞排出的功能。
在第一及第二栅极层20a、20b、与漂移层14、基极层16、发射极区域22、基极接触区域24之间，设置栅极绝缘膜26。栅极绝缘膜26设置在沟槽18的内表面上。栅极绝缘膜26例如为氧化硅膜。氧化硅膜例如为硅的热氧化膜。在栅极绝缘膜26上，设置栅极层20a、20b。
此处，与发射极区域22与漂移层14之间的基极层16的栅极绝缘膜26相接的区域成为通道区域17。通道区域17为在IGBT为接通状态时形成反转层而使载流子流入的区域。
第一及第二栅极层20a、20b、与除n+型发射极区域(第一半导体区域)22外的区域之间的栅极绝缘膜26的膜厚厚于第一及第二栅极层20a、20b、与n+型发射极区域(第一半导体区域)22之间的栅极绝缘膜26的膜厚。而且，第一及第二栅极层20a、20b、与除通道区域17外的区域之间的栅极绝缘膜26的膜厚厚于第一及第二栅极层20a、20b、与通道区域17之间的栅极绝缘膜26的膜厚。
第一及第二栅极层20a、20b、与基极接触区域24之间的栅极绝缘膜26的膜厚厚于第一及第二栅极层20a、20b、与发射极区域22之间的栅极绝缘膜26的膜厚。而且，如图1A、1B所示，第一及第二栅极层20a、20b、与漂移层14及基极层16之间的栅极绝缘膜26的膜厚理想为在基极接触区域24的第一面侧厚于发射极区域22的第一面侧。换句话说，理想为栅极绝缘膜26的膜厚较厚的区域深于漂移层14与基极层16的边界。
而且，本实施方式的IGBT包括发射极区域22、电连接在基极接触区域24的发射电极28。而且，包括电连接在集极层12的集电极30。发射电极28及集电极30例如为含有铝的金属。
在发射电极28与栅极层20a、20b之间，设置层间绝缘膜32。层间绝缘膜32例如为氧化硅膜。
其次，表示本实施方式的半导体装置的制造方法的一例。图3、4A、4B、5、6A、6B、7、8A、8B、9、10是在本实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意图。图3、5、7、9是俯视图，图4A、4B、6A、6B、8A、8B、10是剖视图。
最初，准备在n+型衬底(集极层)12上，形成着n-型漂移层14、p型基极层16的半导体衬底10。漂移层14例如通过磊晶成长法形成在衬底(集极层)12上。而且，基极层16通过如下方式形成：例如，将p型杂质离子注入到漂移层14，并进行热扩散。
其次，从半导体衬底10表面形成第一沟槽40(图3、4A、4B)。第一沟槽40理想为深于基极层16与漂移层14的边界。
其次，在第一沟槽40内，埋入第一绝缘膜42(图5、6A、6B)。第一绝缘膜42为例如通过CVD(ChemicalVaporDeposition，化学气相沉积)法形成的氧化硅膜。
其次，从半导体衬底10表面形成第二沟槽44(图7、8A、8B)。第二沟槽44以横跨埋入在第一沟槽40内的第一绝缘膜42的方式形成。
第二沟槽44深于基极层16与漂移层14的边界。
其次，在第二沟槽44内表面，形成第二绝缘膜46。第二绝缘膜46例如为氧化硅膜。第二绝缘膜46例如为通过热氧化形成的热氧化膜。也可设为通过CVD法形成的堆积膜来取代热氧化膜。
第二绝缘膜46以膜厚变得薄于第一绝缘膜42的方式形成。第一绝缘膜42、第二绝缘膜46成为栅极绝缘膜26。
进而，以第二沟槽44被埋入的方式，在第二绝缘膜46上形成导电性材料。导电性材料例如为掺杂着n型杂质的多晶硅。例如，通过CMP(ChemicalMechanicalPolishing，化学机械抛光法)研磨导电性材料的表面，形成栅极层20a、20b(图9、10A、10B)。
此后，根据公知的方法，形成发射极区域22、基极接触区域24、层间绝缘膜32、发射电极28、及集电极，制造图1A、1B、2所示的IGBT。
其次，对本实施方式的半导体装置的作用、效果进行说明。
在IGBT中，如果栅极层与半导体衬底间的电容即栅极电容变大，那么器件的断开或接通时的切换速度下降。因此，存在器件的动作速度变缓慢、或耗电增大的问题。
在本实施方式的IGBT中，第一及第二栅极层20a、20b、与基极接触区域24之间的栅极绝缘膜26的膜厚厚于第一及第二栅极层20a、20b、与发射极区域22之间的栅极绝缘膜26的膜厚。换句话说，使作为晶体管的栅极绝缘膜而发挥作用的区域的栅极绝缘膜26变薄，使不作为晶体管的栅极绝缘膜而发挥作用的区域的栅极绝缘膜26变厚。
通过使不作为晶体管的栅极绝缘膜而发挥作用的区域的栅极绝缘膜26变厚，栅极电容降低。因此，IGBT的切换速度的下降得到抑制。
另外，不作为晶体管的栅极绝缘膜而发挥作用的区域的栅极绝缘膜26就降低栅极电容的观点而言，理想为尽可能地在较广的范围内膜厚较厚。因此，理想为第一及第二栅极层20a、20b、与漂移层14及基极层16之间的栅极绝缘膜26的膜厚于基极接触区域24的第一面侧厚于发射极区域22的第一面侧。换句话说，理想为栅极绝缘膜26的膜厚较厚的区域深于漂移层14与基极层16的边界。
(第二实施方式)
本实施方式的半导体装置除栅极绝缘膜与栅极层的形状不同外，与第一实施方式相同。因此，对与第一实施方式重复的内容省略记述。
图11是本实施方式的半导体装置的示意俯视图。本实施方式的半导体装置在栅极绝缘膜26与半导体衬底10的界面存在凹凸，栅极层20a、20b与栅极绝缘膜26的界面呈直线性。
在本实施方式的IGBT中，也与第一实施方式相同地，栅极电容降低，切换速度的下降得到抑制。
(第三实施方式)
本实施方式的半导体装置除在第一栅极层与第二半导体区域之间的栅极绝缘膜中，膜厚较厚的区域及膜厚较薄的区域沿第一方向重复外，与第一实施方式相同。因此，对与第一实施方式重复的内容省略记述。
图12是本实施方式的半导体装置的示意俯视图。本实施方式的半导体装置中，第一及第二栅极层20a、20b、与基极接触区域24之间的栅极绝缘膜26呈膜厚较厚的区域及膜厚较薄的区域沿第一方向重复的形状。换句话说，第一及第二栅极层20a、20b与基极接触区域24之间的栅极绝缘膜26、与半导体衬底10的界面沿第一方向呈凹凸形状。
其次，表示本实施方式的半导体装置的制造方法的一例。图13、图14是在本实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意俯视图。
直到准备在n+型衬底(集极层)12上，形成着n-型漂移层14、p型基极层16的半导体衬底10为止是与第一实施方式所示的制造方法相同。
其次，从半导体衬底10表面形成沟槽50(图13)。然后，在形成有基极接触区域24的区域的沟槽50的侧面设置凹凸。
其次，在沟槽50内表面，形成栅极绝缘膜26。栅极绝缘膜26例如为氧化硅膜。栅极绝缘膜26例如为通过热氧化形成的热氧化膜。在热氧化时，以沟槽50侧面的凸部的空间由热氧化膜填埋的方式，设定沟槽的凹凸形状及热氧化条件。
还可设为通过CVD法形成的堆积膜来取代热氧化膜。在堆积膜的情况下，以沟槽50侧面的凸部的空间由堆积膜填埋的方式，设定沟槽的凹凸形状及堆积条件。
进而，以将沟槽50埋入的方式，在栅极绝缘膜26上形成导电性材料。导电性材料例如为掺杂着n型杂质的多晶硅。例如，通过CMP(ChemicalMechanicalPolishing)研磨导电性材料的表面，形成栅极层20a、20b(图14)。
此后，根据公知的方法，形成发射极区域22、基极接触区域24、层间绝缘膜32、发射电极28、及集电极，制造图12所示的IGBT。
在本实施方式的IGBT中，也与第一实施方式相同地，栅极电容降低，切换速度的下降得到抑制。而且，与第一实施方式相比，可容易地制造。
(第四实施方式)
本实施方式的半导体装置还包括：第一导电型的第四半导体层，设置在所述多个栅极层中的一个的第三栅极层与第一或第二栅极层之间，且与发射电极绝缘，除此之外，与第一实施方式相同。因此，对与第一实施方式重复的内容省略记述。
图15A、B是本实施方式的半导体装置的示意剖视图。图16是本实施方式的半导体装置的示意俯视图。图15A是图16的CC'截面。图15B是图16的DD'截面。另外，图16是除去半导体衬底上的层间绝缘膜或发射电极等的状态下的俯视图。
本实施方式的半导体装置是夹着半导体衬底而设置发射电极与集电极，且包括抑制接通时的载流子排出的虚设区域的沟槽型IEGT(InjectionEnhancedGatedTransistor，注入增强栅极晶体管)。
本实施方式的IEGT在第一栅极层20a的与第二栅极层20b的相反侧，设置第三栅极层20c。并且，在第三栅极层20c与第一栅极层20a之间，设置p型虚设区域(第四半导体层)52。
p型虚设区域52与发射电极28电绝缘。p型虚设区域52处于所谓的浮动状态。虚设区域52具有如下功能：在IEGT接通时，抑制电洞排出，实效性地促进电子的注入。
在本实施方式的IGBT中，也与第一实施方式相同地，栅极电容降低，切换速度的下降得到抑制。
以上，在实施方式中，以第一导电型为p型，第二导电型为n型的情况为示例进行了说明，但还可设为第一导电型为n型，第二导电型为p型的构成。
而且，在实施方式中，作为半导体衬底、半导体层的材料而以单晶硅为示例进行了说明，但可将其他半导体材料、例如碳化硅、氮化镓等应用在本发明。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并不意图限定发明的范围。这些新颖的实施方式可通过其他各种形态实施，可在不脱离发明的主旨的范围内，进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨内，并且包含在权利要求书中所记载的发明及其均等的范围内。

Claims (15)

1.一种半导体装置，其特征在于包括：
半导体衬底，具有第一面、及与所述第一面对向的第二面；
第一导电型的第一半导体层，设置在所述半导体衬底的所述第一面侧；
第二导电型的第二半导体层，设置在所述第一半导体层的所述第二面侧；
第一导电型的第三半导体层，设置在所述第二半导体层的所述第二面侧；
多个栅极层，设置在所述半导体衬底内部，在第一方向延伸，在与所述第一方向正交的第二方向上并列配置，所述第一面侧的端部比所述第三半导体层靠近所述第一面侧；
多个第二导电型的第一半导体区域，设置在所述多个栅极层中的相邻的第一栅极层与第二栅极层之间的所述第三半导体层；
栅极绝缘膜，设置在所述第一栅极层与所述第二半导体层、所述第三半导体层、及所述第一半导体区域之间，与除所述第一半导体区域外的区域之间的膜厚是厚于与所述第一半导体区域之间的膜厚；
发射电极，电连接在所述第一半导体区域；以及
集电极，电连接在所述第一半导体层。
2.根据权利要求1所述的半导体装置，其特征在于：与在所述第一方向上相邻的所述第一半导体区域之间的所述栅极绝缘膜的膜厚是厚于与所述第一半导体区域之间的所述栅极绝缘膜的膜厚。
3.根据权利要求1所述的半导体装置，其特征在于还包括：第一导电型的第二半导体区域，所述第一导电型的第二半导体区域设置于在所述第一方向上相邻的所述第一半导体区域之间；并且与所述发射电极电连接，与所述第二半导体区域之间的所述栅极绝缘膜的膜厚是厚于与所述第一半导体区域之间的所述栅极绝缘膜的膜厚。
4.根据权利要求3所述的半导体装置，其特征在于：在所述第一栅极层与所述第二半导体区域之间的所述栅极绝缘膜中，膜厚较厚的区域与膜厚较薄的区域沿所述第一方向重复。
5.根据权利要求1所述的半导体装置，其特征在于：所述第一栅极层、与所述第二及所述第三半导体层之间的所述栅极绝缘膜的膜厚是在所述第二半导体区域的所述第一面侧厚于所述第一半导体区域的所述第一面侧。
6.根据权利要求1所述的半导体装置，其特征在于还包括：第一导电型的第四半导体层，所述第一导电型的第四半导体层设置在所述多个栅极层中的一个的第三栅极层与所述第一栅极层或所述第二栅极层之间，且与所述发射电极绝缘。
7.根据权利要求1所述的半导体装置，其特征在于：所述第一导电型为p型，所述第二导电型为n型。
8.根据权利要求1所述的半导体装置，其特征在于：所述半导体衬底为单晶硅。
9.根据权利要求1所述的半导体装置，其特征在于：所述第一栅极层及所述第二栅极层为掺杂着杂质的多晶硅。
10.根据权利要求1所述的半导体装置，其特征在于：所述栅极绝缘膜为氧化硅膜。
11.一种半导体装置，其特征在于包括：
半导体衬底，具有第一面、及与所述第一面对向的第二面；
栅极层，设置在所述半导体衬底内部；
通道区域，设置在所述半导体衬底；
栅极绝缘膜，设置在所述栅极层与所述半导体衬底之间，与除所述通道区域外的区域之间的膜厚是厚于与所述通道区域之间的膜厚；
发射电极，设置在所述半导体衬底的所述第二面侧；以及
集电极，设置在所述半导体衬底的所述第一面侧。
12.根据权利要求11所述的半导体装置，其特征在于：所述第一导电型为p型，所述第二导电型为n型。
13.根据权利要求11所述的半导体装置，其特征在于：所述半导体衬底为单晶硅。
14.根据权利要求11所述的半导体装置，其特征在于：所述栅极层为掺杂着杂质的多晶硅。
15.根据权利要求11所述的半导体装置，其特征在于：所述栅极绝缘膜为氧化硅膜。
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