JP6273329B2 - 半導体装置 - Google Patents

Description

本発明は、トレンチゲート構造を有する半導体装置に関する。

たとえば、特許文献１は、アクティブセルアレイおよびゲートバスエリアが形成されたエピタキシャル層と、アクティブセルアレイに形成されたゲートトレンチと、ゲートトレンチに形成されたゲート酸化膜と、ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、ゲートバスエリアに形成され、ゲートトレンチと繋がるトレンチと、ゲートバスエリアにおいてエピタキシャル層の表面を覆うようにトレンチに埋め込まれたポリシリコンからなるゲートバスとを含む、トレンチゲート縦型ＭＯＳＦＥＴを開示している。

特表２００６−５２００９１号公報

本発明の半導体装置は、トレンチゲート型ＭＩＳトランジスタが形成されるアクティブ領域と、前記アクティブ領域を取り囲む非アクティブ領域とを備え、前記アクティブ領域および前記非アクティブ領域に跨って形成されたゲートトレンチを含む、ＳｉＣ基板からなる半導体層と、前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲート電極の少なくとも一部を覆うように前記半導体層の表面に形成された層間膜とを含む。前記非アクティブ領域において、前記ゲート電極は、前記ゲートトレンチの開口端に形成された上部エッジにおいて前記半導体層の表面に、前記ゲート絶縁膜の一部であり、前記半導体層の表面に形成されている平面絶縁膜を介して重なるオーバーラップ部を選択的に有している。前記非アクティブ領域において、前記ゲート絶縁膜は、前記ゲートトレンチの側面上の側面絶縁膜および前記ゲートトレンチの底面上の底面絶縁膜を一体的に含み、前記側面絶縁膜は、前記上部エッジにおいて前記ゲートトレンチの内方のみに突出するように、当該側面絶縁膜の他の部分に比べて選択的に厚くなったオーバーハング部を含む。

この構成によれば、ゲートトレンチの上部エッジにオーバーハング部が形成されているので、上部エッジにおけるゲート絶縁膜の耐圧を向上させることができる。そのため、ゲートのオン時に上部エッジに電界が集中しても、上部エッジでのゲート絶縁膜の絶縁破壊を防止することができる。その結果、ゲートオン電圧に対する信頼性を向上させることができる。

前記ゲートトレンチの前記上部エッジは、前記半導体層の前記表面と前記ゲートトレンチの前記側面とを連ならせる傾斜面を含むことが好ましい。
これにより、ゲートのオン時に上部エッジにかかる電界を傾斜面内に分散させて、電界集中を緩和することができる。

前記ゲートトレンチの前記上部エッジは、前記半導体層の前記表面と前記ゲートトレンチの前記側面とを連ならせる円形面を含むことが好ましい。
これにより、ゲートのオン時に上部エッジにかかる電界を円形面内に分散させて、電界集中を緩和することができる。

前記底面絶縁膜は、前記側面絶縁膜の前記上部エッジを除く部分に比べて厚いことが好ましい。
これにより、底面絶縁膜を介して互いに向かい合うゲート電極と半導体層とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。また、底面絶縁膜の耐圧を向上させることができるので、ゲートのオフ時における底面絶縁膜の絶縁破壊を防止することもできる。

前記ゲート絶縁膜は、前記半導体層の前記表面に形成された平面絶縁膜をさらに含み、前記平面絶縁膜は、前記側面絶縁膜の前記上部エッジを除く部分に比べて厚いことが好ましい。
これにより、平面絶縁膜を介して互いに向かい合うゲート電極（オーバーラップ部）と半導体層とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。

前記ゲートトレンチの底部における下部エッジは、前記ゲートトレンチの前記側面と前記底面とを連ならせる円形面を含むことが好ましい。
これにより、ゲートのオフ時に下部エッジにかかる電界を円形面内に分散させて、電界集中を緩和することができる。

前記アクティブ領域において前記半導体層は、前記半導体層の前記表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第１導電型のドリフト層とを含み、前記非アクティブ領域において前記半導体層は、前記チャネル層と同じ深さ位置に形成された第２導電型層を含むことが好ましい。

これにより、非アクティブ領域の第２導電型層を、アクティブ領域のチャネル層と同一の工程で形成することができるので、半導体装置の製造工程を簡略化することができる。また、半導体層がｎ型であり、第２導電型層がｐ型層の場合には、ゲート絶縁膜とｎ型半導体との接触面積を減らすことができるので、リーク電流を低減することができ、ゲート容量を低減することもできる。

前記非アクティブ領域において前記半導体層は、前記ソース層と同じ深さ位置に形成された第１導電型層をさらに含むことが好ましい。
これにより、非アクティブ領域の第１導電型層を、アクティブ領域のソース層と同一の工程で形成することができるので、半導体装置の製造工程を簡略化することができる。

前記第１導電型層の領域内において、前記オーバーハング部の側面絶縁膜が他の側面絶縁膜に比べて厚くなることが好ましい。
前記アクティブ領域において前記半導体層は、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記半導体層の前記裏面に向かって延びた第２導電型のピラー層をさらに含み、前記非アクティブ領域において前記半導体層は、前記第２導電型層に連なるように前記ピラー層と同じ深さ位置に形成され、前記ゲートトレンチの前記底面を形成する底部第２導電型層をさらに含むことが好ましい。
これにより、底部第２導電型層と半導体層との接合（ｐｎ接合）によって生じる空乏層を、ゲートトレンチ付近に発生させることができる。そして、この空乏層の存在によって、等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲートトレンチの底部においてゲート絶縁膜にかかる電界を緩和することができる。さらに、非アクティブ領域の底部第２導電型層を、アクティブ領域のピラー層と同一の工程で形成することができるので、半導体装置の製造工程を簡略化することもできる。

前記非アクティブ領域は、前記アクティブ領域を取り囲む外周領域を含み、前記半導体装置は、前記外周領域に沿って前記アクティブ領域を取り囲むように配置され、前記ゲート電極の前記オーバーラップ部に電気的に接続されたゲートフィンガーを含んでいてもよい。
これにより、ゲートフィンガー直下のオーバーラップ部に接するゲート絶縁膜の絶縁破壊を防止することができる。

前記ゲートトレンチは、前記アクティブ領域において格子状に形成され、前記外周領域において前記格子状のトレンチの端部から引き出されたストライプ状に形成されており、前記ゲートフィンガーは、前記ストライプ状のトレンチを横切る方向に沿って敷設されていることが好ましい。

前記ゲートフィンガーは、その幅方向中央において前記層間膜を貫通して前記ゲート電極に接するコンタクト部を含むことが好ましい。

前記コンタクト部は、前記外周領域に沿って前記アクティブ領域を取り囲む直線状に形成されていることが好ましい。
前記ゲート電極がポリシリコンからなり、前記ゲートフィンガーがアルミニウムからなることが好ましい。

図１（ａ）（ｂ）は、本発明の一実施形態に係る半導体装置の模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。 図２（ａ）（ｂ）（ｃ）は、前記半導体装置の断面図であって、図２（ａ）は図１（ｂ）の切断線IIａ−IIａでの切断面、図２（ｂ）は図１（ｂ）の切断線IIｂ−IIｂでの切断面、図２（ｃ）は図１（ｂ）の切断線IIｃ−IIｃでの切断面をそれぞれ示す。 図３は、前記半導体装置のゲートフィンガー部の第１の実施形態を示す断面図である。 図４は、前記半導体装置のゲートフィンガー部の第２の実施形態を示す断面図である。 図５は、前記半導体装置のゲートフィンガー部の第３の実施形態を示す断面図である。 図６は、前記半導体装置のゲートフィンガー部の第４の実施形態を示す断面図である。 図７は、前記半導体装置のゲートフィンガー部の第５の実施形態を示す断面図である。 図８は、前記半導体装置のゲートフィンガー部の第６の実施形態を示す断面図である。 図９は、前記半導体装置のゲートフィンガー部の第７の実施形態を示す断面図である。 図１０は、前記半導体装置の製造方法を説明するためのフロー図である。 図１１は、上部エッジに傾斜面を形成する工程を説明するための図である。 図１２は、上部エッジに円形面を形成する工程を説明するための図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１（ａ）（ｂ）は、本発明の一実施形態に係る半導体装置の模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。
半導体装置１は、ＳｉＣ（炭化シリコン）を用いたパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)素子（個別素子）を含み、たとえば、図１の紙面における上下方向の長さは１ｍｍ程度である。

図１（ａ）に示すように、半導体装置１は、半導体層の一例としてのＳｉＣ基板２上の中央部に配置され、電界効果トランジスタとして機能するアクティブ領域３と、アクティブ領域３を取り囲む非アクティブ領域としての外周領域４とを備えている。たとえばアルミニウムからなるソースパッド５は、アクティブ領域３のほぼ全域を覆うように形成されている。ソースパッド５は、この実施形態では、平面視正方形状である。ソースパッド５の周縁部には、外周領域４に沿ってソースパッド５の中央領域を取り囲む除去領域６が形成されている。除去領域６は、一部が選択的にソースパッド５の中央領域へ向かって窪んでいる。この窪みに、ゲートパッド７が設置されている。たとえばアルミニウムからなるゲートフィンガー８は、ゲートパッド７から外周領域４に沿って除去領域６全体に渡って延びている。この実施形態では、一対のゲートフィンガー８がゲートパッド７に対して対称な形状で形成されている。

図１（ｂ）に示すように、ソースパッド５等の直下においてＳｉＣ基板２には、ゲートトレンチ９が形成されている。ゲートトレンチ９は、アクティブ領域３および外周領域４に跨って形成されている。ゲートトレンチ９は、アクティブ領域３において格子状に形成され、ＭＯＳＦＥＴのゲートとして利用されるアクティブトレンチ９１と、アクティブトレンチ９１の各端部から外周領域４に引き出されたストライプ状に形成され、アクティブトレンチ９１内のゲート電極１５（後述）へのコンタクトとなるコンタクトトレンチ９２とを含む。コンタクトトレンチ９２は、アクティブトレンチ９１の延長部で構成されている。なお、アクティブトレンチ９１およびコンタクトトレンチ９２のパターンは、これらの形状に限らない。たとえば、アクティブトレンチ９１はストライプ状やハニカム状等であってもよい。また、コンタクトトレンチ９２は格子状やハニカム状等であってもよい。

アクティブ領域３は、アクティブトレンチ９１によって、さらに多数の単位セル１０に区画されている。アクティブ領域３には、多数の単位セル１０がマトリクス状（行列状）に規則的に配列されることとなる。各単位セル１０の上面には、その中央領域にｐ^＋型チャネルコンタクト層１１が形成され、ｐ^＋型チャネルコンタクト層１１を取り囲むようにｎ^＋型ソース層１２が形成されている。ｎ^＋型ソース層１２は、各単位セル１０の側面（アクティブトレンチ９１の側面）を形成している。

外周領域４においてゲートフィンガー８は、ストライプ状のコンタクトトレンチ９２を横切る方向に沿って敷設されている。この実施形態では、ゲートフィンガー８は、コンタクトトレンチ９２の長手方向終端部（アクティブトレンチ９１に対して反対側の端部）よりも内側領域に敷設されていて、コンタクトトレンチ９２の終端部はゲートフィンガー８よりも外側にはみ出している。この終端部よりもさらに外側の領域においてＳｉＣ基板２には、外周領域４全周に渡って掘り下げられた低段部１３が形成されている。

次に、半導体装置１のアクティブ領域３および外周領域４の基本的な断面構造を説明する。
図２（ａ）（ｂ）（ｃ）は、前記半導体装置の断面図であって、図２（ａ）は図１（ｂ）の切断線IIａ−IIａでの切断面、図２（ｂ）は図１（ｂ）の切断線IIｂ−IIｂでの切断面、図２（ｃ）は図１（ｂ）の切断線IIｃ−IIｃでの切断面をそれぞれ示す。

前述のように、半導体装置１は、ＳｉＣ基板２を備えている。ＳｉＣ基板２は、この実施形態では、第１導電型としてのｎ型であり、電界効果トランジスタのドレイン領域（ドリフト層）として機能する。
ＳｉＣ基板２の表面２１側には、ｐ型チャネル層１４が形成されている。ｐ型チャネル層１４内には、ｎ^＋型ソース層１２と、このｎ^＋型ソース層１２に取り囲まれた、第２導電型不純物領域の一例としてのｐ^＋型チャネルコンタクト層１１とが形成されている。ｎ^＋型ソース層１２およびｐ^＋型チャネルコンタクト層１１は共にＳｉＣ基板２の表面２１に露出している。

また、ＳｉＣ基板２の表面２１側には、ｎ^＋型ソース層１２およびｐ型チャネル層１４を貫通してドレイン領域としてのＳｉＣ基板２に達するゲートトレンチ９が形成されている。ゲートトレンチ９によって、ｐ型チャネル層１４は、たとえば格子配列する多数の単位セル１０に区画されている。
そして、ゲートトレンチ９に、たとえばポリシリコンからなるゲート電極１５が埋め込まれており、このゲート電極１５とＳｉＣ基板２との間にゲート絶縁膜１６が介在されている。

ゲート電極１５は、たとえば図１（ｂ）に斜線ハッチングで示されるように、アクティブ領域３においては、ＳｉＣ基板２の表面２１までゲートトレンチ９（アクティブトレンチ９１）に埋め込まれている。これにより、ゲート電極１５も格子状に形成されており、各単位セル１０の上面はゲート電極１５で覆われずに露出している。一方、外周領域４においては、ゲートトレンチ９（コンタクトトレンチ９２）の開口端からＳｉＣ基板２の表面２１を覆うように形成されたオーバーラップ部１７を有している。オーバーラップ部１７は、この実施形態では、ゲートフィンガー８に沿ってストライプ状のコンタクトトレンチ９２を横切るように形成されている。ゲート絶縁膜１６は、ゲートトレンチ９の側面上の側面絶縁膜１８、底面上の底面絶縁膜１９およびＳｉＣ基板２の表面２１上の平面絶縁膜２０を一体的に含む。この実施形態では、平面絶縁膜２０は、少なくともオーバーラップ部１７とＳｉＣ基板２の表面２１との間に介在されている。

アクティブ領域３において、ゲート電極１５は、ｎ^＋型ソース層１２とドレイン領域としてのＳｉＣ基板２との間に跨っていて、ｐ型チャネル層１４の表面（アクティブトレンチ９１の側面）における反転層（チャネル）の形成を制御する。すなわち、この半導体装置１は、いわゆるトレンチゲート型構造のＭＯＳＦＥＴを有している。
また、アクティブ領域３では、ドレイン領域としてのＳｉＣ基板２内にｐ型ピラー層２２が形成されている。ｐ型ピラー層２２は、各単位セル１０のｐ型チャネル層１４の内方の領域に形成されている。より具体的には、この実施形態では、ｐ型ピラー層２２は、ｐ型チャネル層１４のほぼ中央の領域において、たとえばｐ型チャネル層１４と相似形（図１（ｂ）のレイアウトでは平面視四角形）に形成されている。ｐ型ピラー層２２は、ｐ型チャネル層１４に連なるように形成されており、ドレイン領域としてのＳｉＣ基板２において、ｐ型チャネル層１４よりも深い位置までＳｉＣ基板２の裏面に向かって延びている。すなわち、ｐ型ピラー層２２は、ほぼ柱状（図１（ｂ）のレイアウトではほぼ四角柱状）に形成されている。これにより、ＳｉＣ基板２には、適当なピッチで配列されたｐ型ピラー層２２と、互いに隣り合うｐ型ピラー層２２の間に挟まれたｎ型ドレイン領域としてのＳｉＣ基板２とが表面２１に沿う方向に交互に配列されている。

ＳｉＣ基板２の表面２１には、たとえば酸化シリコンからなる層間膜２３が形成されている。層間膜２３には、アクティブ領域３において、ｐ型チャネル層１４の中央領域にコンタクトホール２４が選択的に形成されている。このコンタクトホール２４は、ｐ^＋型チャネルコンタクト層１１およびその周囲のｎ^＋型ソース層１２の一部を選択的に露出させることができる領域に形成されている。また、図１（ｂ）に示すように、層間膜２３には、外周領域４において、ゲートフィンガー８の直下にコンタクトホール２５が選択的に形成されている。この実施形態では、コンタクトホール２５は、ゲートフィンガー８の幅方向中央において、外周領域４に沿ってアクティブ領域３を取り囲む直線状に形成されている。

層間膜２３上には、ソースパッド５およびゲートフィンガー８（ゲートパッド７）が形成されている。ソースパッド５は、全てのコンタクトホール２４に一括して入り込んでいて、各単位セル１０においてｎ^＋型ソース層１２およびｐ^＋型チャネルコンタクト層１１に接続されている。したがって、ｎ^＋型ソース層１２は、ソースパッド５と同電位となる。また、ｐ型チャネル層１４は、ｐ^＋型チャネルコンタクト層１１を介してソースパッド５に接続されるので、このソースパッド５と同電位となる。ゲートフィンガー８は、コンタクトホール２５に入り込んでいて、ゲート電極１５のオーバーラップ部１７に接続されている。したがって、アクティブトレンチ９１に埋め込まれたゲート電極１５は、オーバーラップ部１７を介してゲートフィンガー８に接続されるので、ゲートフィンガー８（ゲートパッド７）と同電位となる。

そして、このような構成の半導体装置１では、ゲートフィンガー８にオン電圧を印加すると、これによってゲート電極１５のオーバーラップ部１７にもオン電圧がかかる。そのため、オーバーラップ部１７から発生する電界がコンタクトトレンチ９２の上部エッジに集中しやすい。その結果、コンタクトトレンチ９２の上部エッジにおいてゲート絶縁膜１６が絶縁破壊するおそれがある。そこで、本願発明者らは、このようなゲート絶縁膜１６の絶縁破壊を防止可能な構造として、図３〜図９に示す構造を見出した。

図３〜図９は、前記半導体装置のゲートフィンガー部の第１〜７の実施形態を示す断面図である。図４〜図９において、各図よりも前述した図に示された各部と対応する部分には同一の参照符号を付して示す。
図３に示すように、第１の実施形態では、側面絶縁膜１８は、コンタクトトレンチ９２の上部エッジ２６においてコンタクトトレンチ９２の内方へ突出するように、当該側面絶縁膜１８の他の部分に比べて選択的に厚くなったオーバーハング部２７を含んでいる。ここで、上部エッジ２６は、コンタクトトレンチ９２の側面とＳｉＣ基板２の表面２１とが交わってできる交線を含む角部のことである。

このオーバーハング部２７によって、上部エッジ２６におけるゲート絶縁膜１６の耐圧を向上させることができる。そのため、ゲートのオン時に上部エッジ２６に電界が集中しても、上部エッジ２６でのゲート絶縁膜１６の絶縁破壊を防止することができる。その結果、ゲートオン電圧に対する信頼性を向上させることができる。
また、ゲート絶縁膜１６の各部の厚さの関係について、底面絶縁膜１９の厚さｔ_２が平面絶縁膜２０の厚さｔ_１以上であり（ｔ_２≧ｔ_１）、厚さｔ_１，ｔ_２が共に側面絶縁膜１８（オーバーハング部２７を除く）の厚さｔ_３に比べて大きいことが好ましい。つまり、ｔ_２≧ｔ_１＞ｔ_３の関係を満たしている。

この構成によって、底面絶縁膜１９を介して互いに向かい合うゲート電極１５とｎ型ドレイン領域としてのＳｉＣ基板２とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。また、底面絶縁膜１９の耐圧を向上させることができるので、ゲートのオフ時における底面絶縁膜１９の絶縁破壊を防止することもできる。また、平面絶縁膜２０も厚いので、平面絶縁膜２０を介して互いに向かい合うゲート電極１５（オーバーラップ部１７）とｎ型ドレイン領域としてのＳｉＣ基板２とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。

また、コンタクトトレンチ９２の底部における下部エッジが、コンタクトトレンチ９２の側面と底面とを連ならせる円形面２８である。つまり、コンタクトトレンチ９２の下部エッジが鋭くなっておらず、円形面２８によって丸みを帯びている。
この構成によって、ゲートのオフ時に下部エッジにかかる電界を円形面２８内に分散させることができるので、下部エッジでの電界集中を緩和することができる。

図４に示す第２の実施形態では、図３の構成に加えてさらに、コンタクトトレンチ９２の上部エッジ２６が、ＳｉＣ基板２の表面２１とコンタクトトレンチ９２の側面とを連ならせる傾斜面２９となっている。つまり、コンタクトトレンチ９２の上部エッジ２６が面取りされた形状となっている。
この構成によって、ゲートのオン時に上部エッジ２６にかかる電界を傾斜面２９内に分散させることができるので、上部エッジ２６での電界集中を緩和することができる。

図５に示す第３の実施形態では、図３の構成に加えてさらに、コンタクトトレンチ９２の上部エッジ２６が、ＳｉＣ基板２の表面２１とコンタクトトレンチ９２の側面とを連ならせる円形面３０となっている。つまり、コンタクトトレンチ９２の上部エッジ２６が鋭くなっておらず、円形面３０によって丸みを帯びている。
この構成によって、ゲートのオン時に上部エッジ２６にかかる電界を円形面３０内に分散させることができるので、上部エッジ２６での電界集中を緩和することができる。

図６に示す第４の実施形態では、図４の構成に加えてさらに、ＳｉＣ基板２の表面２１側に、アクティブ領域３のｐ型チャネル層１４（図２（ａ）参照）と同じ深さ位置に形成された第２導電型層としてのｐ型層３１が形成されている。
この構成によって、外周領域４のｐ型層３１を、アクティブ領域３のｐ型チャネル層１４と同一の工程で形成することができるので、半導体装置１の製造工程を簡略化することができる。また、ゲート絶縁膜１６とｎ型ドレイン領域としてのＳｉＣ基板２との接触面積を減らすことができるので、リーク電流を低減することができ、ゲート容量を低減することもできる。

図７に示す第５の実施形態では、図６の構成に加えてさらに、ｐ型層３１内に、アクティブ領域３のｎ^＋型ソース層１２（図２（ａ）参照）と同じ深さ位置に形成された第１導電型層としてのｎ^＋型層３２が形成されている。
この構成によって、外周領域４のｎ^＋型層３２を、アクティブ領域３のｎ^＋型ソース層１２と同一の工程で形成することができるので、半導体装置１の製造工程を簡略化することができる。

図８に示す第６の実施形態では、図６の構成に加えてさらに、ｐ型層３１に連なるように、アクティブ領域３のｐ型ピラー層２２と同じ深さ位置に形成された底部第２導電型層としての底部ｐ型層３３が形成されている。底部ｐ型層３３は、ｐ型層３１の下方でコンタクトトレンチ９２に露出するドレイン領域としてのＳｉＣ基板２が隠れるように、コンタクトトレンチ９２の底面および側面に形成されている。底部ｐ型層３３は、コンタクトトレンチ９２の側面においてｐ型層３１に連続している。

この構成によって、底部ｐ型層３３とｎ型ドレイン領域としてのＳｉＣ基板２との接合（ｐｎ接合）によって生じる空乏層を、コンタクトトレンチ９２付近に発生させることができる。そして、この空乏層の存在によって、等電位面をゲート絶縁膜１６から遠ざけることができる。その結果、コンタクトトレンチ９２の底部においてゲート絶縁膜１６にかかる電界を緩和することができる。さらに、外周領域４の底部ｐ型層３３を、アクティブ領域３のｐ型ピラー層２２と同一の工程で形成することができるので、半導体装置１の製造工程を簡略化することもできる。この底部ｐ型層３３は、図９に示す第７実施形態のように、図７の構成と組み合わされてもよい。

なお、ここでは図示しなかったが、図３〜図９に示したオーバーハング部２７、円形面２８、傾斜面２９、円形面３０は、アクティブトレンチ９１にも同様に形成されていてもよい。
図１０は、前記半導体装置の製造方法を説明するためのフロー図である。
半導体装置１を製造するには、たとえば、ＳｉＣ基板２の表面２１に選択的に不純物を注入し、アニール処理する（ステップＳ１）。これにより、ｐ型チャネル層１４、ｎ^＋型ソース層１２、ｐ^＋型チャネルコンタクト層１１等の不純物領域が形成される。次に、所定パターンでＳｉＣ基板２を表面２１からエッチングすることによって、ＳｉＣ基板２にゲートトレンチ９（アクティブトレンチ９１およびコンタクトトレンチ９２）が形成される（ステップＳ２）。

次の工程は、ゲート絶縁膜１６の形成である（ステップＳ３）。ゲート絶縁膜１６の形成は、コンタクトトレンチ９２の上部エッジ２６において他の部分に比べて選択的に厚くなるオーバーハング部２７が形成されるように、所定の条件（ガス流量、ガス種、ガス比率、ガス供給時間等）下でのＣＶＤ法を用いてゲートトレンチ９内に絶縁材料を堆積させる。これによって、オーバーハング部２７を有するゲート絶縁膜１６が形成される。

ここで、図４および図６〜図９に示したように上部エッジ２６に傾斜面２９を形成する場合には、ゲートトレンチ９の形成後ゲート絶縁膜１６の形成前に、ＳｉＣ基板２を熱酸化する。具体的には、図１１に示すように、ＳｉＣ基板２を熱酸化することによって、犠牲酸化膜３４が形成される。犠牲酸化膜３４の形成に際して、コンタクトトレンチ９２近傍では、ＳｉＣ基板２の表面２１およびコンタクトトレンチ９２の側面の両方から一様に酸化が始まる。そのため、上部エッジ２６ではＳｉＣ基板２の表面２１から進行した酸化膜と、コンタクトトレンチ９２の側面から進行した酸化膜が、他の領域に比べて先に一体化する。これによって一体化した酸化膜の下方に傾斜面２９が形成されることとなる。その後、犠牲酸化膜３４を除去し、ゲート絶縁膜１６をＣＶＤ法で形成すればよい。

この図１１の手法を採用する場合、図６〜図９のようにＳｉＣ基板２の表面２１側にｐ型層３１やｎ^＋型層３２が形成されていれば、当該部分においてはドレイン領域としてのＳｉＣ基板２よりも熱酸化レートが速くなるので、より簡単に傾斜面２９を形成することができる。
一方、図５に示したように上部エッジ２６に円形面３０を形成する場合には、ゲートトレンチ９の形成後ゲート絶縁膜１６の形成前に、ＳｉＣ基板２をＨ_２アニール処理する。具体的には、図１２に示すように、ＳｉＣ基板２に対して１４００℃以上でＨ_２アニール（Ｈ_２エッチング）を施すことによって、上部エッジ２６に円形面３０が形成される。

再び図１０に戻って、ゲート絶縁膜１６の形成後、ゲートトレンチ９を埋め戻し、ゲートトレンチ９全体が隠れるまでポリシリコンを堆積する（ステップＳ４）。そして、堆積したポリシリコンをパターニングすることによって、アクティブ領域３においてはアクティブトレンチ９１外のポリシリコンを除去し、同時に、外周領域４においてはポリシリコンをオーバーラップ部１７として残存させる。

次に、ＣＶＤ法によって、ＳｉＣ基板２上に、層間膜２３を形成する（ステップＳ５）。次に、層間膜２３をパターニングすることによって、コンタクトホール２４およびコンタクトホール２５を同時に形成する（ステップＳ６）。
次に、スパッタ法、蒸着法によって、層間膜２３上にアルミニウム等の金属材料を堆積させる（ステップＳ７）。これにより、ソースパッド５、ゲートパッド７およびゲートフィンガー８が形成される。以上の工程等を経て、図１に示す半導体装置１が得られる。

以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することも可能である。
たとえば、前述の半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。

また、半導体装置１に採用される半導体は、ＳｉＣに限らず、たとえば、Ｓｉ、ＧａＮ、ダイヤモンド等であってもよい。
また、オーバーラップ部１７は、外周領域４に限らず、アクティブ領域３に形成されていてもよい。たとえば、各単位セル１０の上面が隠れない程度にアクティブトレンチ９１の開口端の周囲のみを覆うことによって、アクティブ領域３にもオーバーラップ部１７を形成してもよい。この場合、アクティブトレンチ９１にもオーバーハング部２７を形成しておけば、前述と同様の耐圧向上効果を得ることができる。すなわち、ゲートフィンガー８の直下の構造は、本発明のオーバーハング部２７による耐圧向上の効果を示す一例に過ぎず、同様の効果を得ることができる構造であれば、ゲートフィンガー部だけに限らない。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 半導体装置
２ ＳｉＣ基板
２１ 表面
３ アクティブ領域
４ 外周領域
８ ゲートフィンガー
９ ゲートトレンチ
９１ アクティブトレンチ
９２ コンタクトトレンチ
１２ ｎ^＋型ソース層
１４ ｐ型チャネル層
１５ ゲート電極
１６ ゲート絶縁膜
１７ オーバーラップ部
１８ 側面絶縁膜
１９ 底面絶縁膜
２０ 平面絶縁膜
２２ ｐ型ピラー層
２３ 層間膜
２６ 上部エッジ
２７ オーバーハング部
２８ 円形面
２９ 傾斜面
３０ 円形面
３１ ｐ型層
３２ ｎ^＋型層
３３ 底部ｐ型層
３４ 犠牲酸化膜

Claims (15)

1. トレンチゲート型ＭＩＳトランジスタが形成されるアクティブ領域と、前記アクティブ領域を取り囲む非アクティブ領域とを備え、前記アクティブ領域および前記非アクティブ領域に跨って形成されたゲートトレンチを含む、ＳｉＣ基板からなる半導体層と、
   前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、
   前記ゲートトレンチに埋め込まれたゲート電極と、
   前記ゲート電極の少なくとも一部を覆うように前記半導体層の表面に形成された層間膜とを含み、
   前記非アクティブ領域において、前記ゲート電極は、前記ゲートトレンチの開口端に形成された上部エッジにおいて前記半導体層の表面に、前記ゲート絶縁膜の一部であり、前記半導体層の表面に形成されている平面絶縁膜を介して重なるオーバーラップ部を選択的に有しており、
   前記非アクティブ領域において、前記ゲート絶縁膜は、前記ゲートトレンチの側面上の側面絶縁膜および前記ゲートトレンチの底面上の底面絶縁膜を一体的に含み、前記側面絶縁膜は、前記上部エッジにおいて前記ゲートトレンチの内方のみに突出するように、当該側面絶縁膜の他の部分に比べて選択的に厚くなったオーバーハング部を含む、半導体装置。
2. 前記ゲートトレンチの前記上部エッジは、前記半導体層の前記表面と前記ゲートトレンチの前記側面とを連ならせる傾斜面を含む、請求項１に記載の半導体装置。
3. 前記ゲートトレンチの前記上部エッジは、前記半導体層の前記表面と前記ゲートトレンチの前記側面とを連ならせる円形面を含む、請求項１または２に記載の半導体装置。
4. 前記底面絶縁膜は、前記側面絶縁膜の前記上部エッジを除く部分に比べて厚い、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記ゲート絶縁膜は、前記半導体層の前記表面に形成された平面絶縁膜をさらに含み、
   前記平面絶縁膜は、前記側面絶縁膜の前記上部エッジを除く部分に比べて厚い、請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記ゲートトレンチの底部における下部エッジは、前記ゲートトレンチの前記側面と前記底面とを連ならせる円形面を含む、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記アクティブ領域において前記半導体層は、
   前記半導体層の前記表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第１導電型のソース層と、
   前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第２導電型のチャネル層と、
   前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第１導電型のドリフト層とを含み、
   前記非アクティブ領域において前記半導体層は、
   前記チャネル層と同じ深さ位置に形成された第２導電型層を含む、請求項１〜６のいずれか一項に記載の半導体装置。
8. 前記非アクティブ領域において前記半導体層は、
   前記ソース層と同じ深さ位置に形成された第１導電型層をさらに含む、請求項７に記載の半導体装置。
9. 前記第１導電型層の領域内において、前記オーバーハング部の側面絶縁膜が他の側面絶縁膜に比べて厚くなる、請求項８に記載の半導体装置。
10. 前記アクティブ領域において前記半導体層は、
    前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記半導体層の前記裏面に向かって延びた第２導電型のピラー層をさらに含み、
    前記非アクティブ領域において前記半導体層は、
    前記第２導電型層に連なるように前記ピラー層と同じ深さ位置に形成され、前記ゲートトレンチの前記底面を形成する底部第２導電型層をさらに含む、請求項７〜９のいずれか一項に記載の半導体装置。
11. 前記非アクティブ領域は、前記アクティブ領域を取り囲む外周領域を含み、
    前記半導体装置は、前記外周領域に沿って前記アクティブ領域を取り囲むように配置され、前記ゲート電極の前記オーバーラップ部に電気的に接続されたゲートフィンガーを含む、請求項１〜１０のいずれか一項に記載の半導体装置。
12. 前記ゲートトレンチは、前記アクティブ領域において格子状に形成され、前記外周領域において前記格子状のトレンチの端部から引き出されたストライプ状に形成されており、
    前記ゲートフィンガーは、前記ストライプ状のトレンチを横切る方向に沿って敷設されている、請求項１１に記載の半導体装置。
13. 前記ゲートフィンガーは、その幅方向中央において前記層間膜を貫通して前記ゲート電極に接するコンタクト部を含む、請求項１１または１２に記載の半導体装置。
14. 前記コンタクト部は、前記外周領域に沿って前記アクティブ領域を取り囲む直線状に形成されている、請求項１３に記載の半導体装置。
15. 前記ゲート電極がポリシリコンからなり、前記ゲートフィンガーがアルミニウムからなる、請求項１１〜１４のいずれか一項に記載の半導体装置。

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