JP6273329B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP6273329B2 JP6273329B2 JP2016159257A JP2016159257A JP6273329B2 JP 6273329 B2 JP6273329 B2 JP 6273329B2 JP 2016159257 A JP2016159257 A JP 2016159257A JP 2016159257 A JP2016159257 A JP 2016159257A JP 6273329 B2 JP6273329 B2 JP 6273329B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- insulating film
- semiconductor device
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 96
- 239000010410 layer Substances 0.000 claims description 165
- 239000000758 substrate Substances 0.000 claims description 45
- 230000002093 peripheral effect Effects 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 47
- 229910010271 silicon carbide Inorganic materials 0.000 description 47
- 230000005684 electric field Effects 0.000 description 17
- 108091006146 Channels Proteins 0.000 description 16
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 238000005520 cutting process Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
これにより、ゲートのオン時に上部エッジにかかる電界を傾斜面内に分散させて、電界集中を緩和することができる。
これにより、ゲートのオン時に上部エッジにかかる電界を円形面内に分散させて、電界集中を緩和することができる。
これにより、底面絶縁膜を介して互いに向かい合うゲート電極と半導体層とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量(ゲート容量)を低減することができる。また、底面絶縁膜の耐圧を向上させることができるので、ゲートのオフ時における底面絶縁膜の絶縁破壊を防止することもできる。
これにより、平面絶縁膜を介して互いに向かい合うゲート電極(オーバーラップ部)と半導体層とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量(ゲート容量)を低減することができる。
これにより、ゲートのオフ時に下部エッジにかかる電界を円形面内に分散させて、電界集中を緩和することができる。
これにより、非アクティブ領域の第1導電型層を、アクティブ領域のソース層と同一の工程で形成することができるので、半導体装置の製造工程を簡略化することができる。
前記アクティブ領域において前記半導体層は、前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記半導体層の前記裏面に向かって延びた第2導電型のピラー層をさらに含み、前記非アクティブ領域において前記半導体層は、前記第2導電型層に連なるように前記ピラー層と同じ深さ位置に形成され、前記ゲートトレンチの前記底面を形成する底部第2導電型層をさらに含むことが好ましい。
これにより、底部第2導電型層と半導体層との接合(pn接合)によって生じる空乏層を、ゲートトレンチ付近に発生させることができる。そして、この空乏層の存在によって、等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲートトレンチの底部においてゲート絶縁膜にかかる電界を緩和することができる。さらに、非アクティブ領域の底部第2導電型層を、アクティブ領域のピラー層と同一の工程で形成することができるので、半導体装置の製造工程を簡略化することもできる。
これにより、ゲートフィンガー直下のオーバーラップ部に接するゲート絶縁膜の絶縁破壊を防止することができる。
前記ゲート電極がポリシリコンからなり、前記ゲートフィンガーがアルミニウムからなることが好ましい。
図1(a)(b)は、本発明の一実施形態に係る半導体装置の模式的な平面図であって、図1(a)は全体図、図1(b)は内部拡大図をそれぞれ示す。
半導体装置1は、SiC(炭化シリコン)を用いたパワーMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)素子(個別素子)を含み、たとえば、図1の紙面における上下方向の長さは1mm程度である。
図2(a)(b)(c)は、前記半導体装置の断面図であって、図2(a)は図1(b)の切断線IIa−IIaでの切断面、図2(b)は図1(b)の切断線IIb−IIbでの切断面、図2(c)は図1(b)の切断線IIc−IIcでの切断面をそれぞれ示す。
SiC基板2の表面21側には、p型チャネル層14が形成されている。p型チャネル層14内には、n+型ソース層12と、このn+型ソース層12に取り囲まれた、第2導電型不純物領域の一例としてのp+型チャネルコンタクト層11とが形成されている。n+型ソース層12およびp+型チャネルコンタクト層11は共にSiC基板2の表面21に露出している。
そして、ゲートトレンチ9に、たとえばポリシリコンからなるゲート電極15が埋め込まれており、このゲート電極15とSiC基板2との間にゲート絶縁膜16が介在されている。
また、アクティブ領域3では、ドレイン領域としてのSiC基板2内にp型ピラー層22が形成されている。p型ピラー層22は、各単位セル10のp型チャネル層14の内方の領域に形成されている。より具体的には、この実施形態では、p型ピラー層22は、p型チャネル層14のほぼ中央の領域において、たとえばp型チャネル層14と相似形(図1(b)のレイアウトでは平面視四角形)に形成されている。p型ピラー層22は、p型チャネル層14に連なるように形成されており、ドレイン領域としてのSiC基板2において、p型チャネル層14よりも深い位置までSiC基板2の裏面に向かって延びている。すなわち、p型ピラー層22は、ほぼ柱状(図1(b)のレイアウトではほぼ四角柱状)に形成されている。これにより、SiC基板2には、適当なピッチで配列されたp型ピラー層22と、互いに隣り合うp型ピラー層22の間に挟まれたn型ドレイン領域としてのSiC基板2とが表面21に沿う方向に交互に配列されている。
図3に示すように、第1の実施形態では、側面絶縁膜18は、コンタクトトレンチ92の上部エッジ26においてコンタクトトレンチ92の内方へ突出するように、当該側面絶縁膜18の他の部分に比べて選択的に厚くなったオーバーハング部27を含んでいる。ここで、上部エッジ26は、コンタクトトレンチ92の側面とSiC基板2の表面21とが交わってできる交線を含む角部のことである。
また、ゲート絶縁膜16の各部の厚さの関係について、底面絶縁膜19の厚さt2が平面絶縁膜20の厚さt1以上であり(t2≧t1)、厚さt1,t2が共に側面絶縁膜18(オーバーハング部27を除く)の厚さt3に比べて大きいことが好ましい。つまり、t2≧t1>t3の関係を満たしている。
この構成によって、ゲートのオフ時に下部エッジにかかる電界を円形面28内に分散させることができるので、下部エッジでの電界集中を緩和することができる。
この構成によって、ゲートのオン時に上部エッジ26にかかる電界を傾斜面29内に分散させることができるので、上部エッジ26での電界集中を緩和することができる。
この構成によって、ゲートのオン時に上部エッジ26にかかる電界を円形面30内に分散させることができるので、上部エッジ26での電界集中を緩和することができる。
この構成によって、外周領域4のp型層31を、アクティブ領域3のp型チャネル層14と同一の工程で形成することができるので、半導体装置1の製造工程を簡略化することができる。また、ゲート絶縁膜16とn型ドレイン領域としてのSiC基板2との接触面積を減らすことができるので、リーク電流を低減することができ、ゲート容量を低減することもできる。
この構成によって、外周領域4のn+型層32を、アクティブ領域3のn+型ソース層12と同一の工程で形成することができるので、半導体装置1の製造工程を簡略化することができる。
図10は、前記半導体装置の製造方法を説明するためのフロー図である。
半導体装置1を製造するには、たとえば、SiC基板2の表面21に選択的に不純物を注入し、アニール処理する(ステップS1)。これにより、p型チャネル層14、n+型ソース層12、p+型チャネルコンタクト層11等の不純物領域が形成される。次に、所定パターンでSiC基板2を表面21からエッチングすることによって、SiC基板2にゲートトレンチ9(アクティブトレンチ91およびコンタクトトレンチ92)が形成される(ステップS2)。
一方、図5に示したように上部エッジ26に円形面30を形成する場合には、ゲートトレンチ9の形成後ゲート絶縁膜16の形成前に、SiC基板2をH2アニール処理する。具体的には、図12に示すように、SiC基板2に対して1400℃以上でH2アニール(H2エッチング)を施すことによって、上部エッジ26に円形面30が形成される。
次に、スパッタ法、蒸着法によって、層間膜23上にアルミニウム等の金属材料を堆積させる(ステップS7)。これにより、ソースパッド5、ゲートパッド7およびゲートフィンガー8が形成される。以上の工程等を経て、図1に示す半導体装置1が得られる。
たとえば、前述の半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、オーバーラップ部17は、外周領域4に限らず、アクティブ領域3に形成されていてもよい。たとえば、各単位セル10の上面が隠れない程度にアクティブトレンチ91の開口端の周囲のみを覆うことによって、アクティブ領域3にもオーバーラップ部17を形成してもよい。この場合、アクティブトレンチ91にもオーバーハング部27を形成しておけば、前述と同様の耐圧向上効果を得ることができる。すなわち、ゲートフィンガー8の直下の構造は、本発明のオーバーハング部27による耐圧向上の効果を示す一例に過ぎず、同様の効果を得ることができる構造であれば、ゲートフィンガー部だけに限らない。
2 SiC基板
21 表面
3 アクティブ領域
4 外周領域
8 ゲートフィンガー
9 ゲートトレンチ
91 アクティブトレンチ
92 コンタクトトレンチ
12 n+型ソース層
14 p型チャネル層
15 ゲート電極
16 ゲート絶縁膜
17 オーバーラップ部
18 側面絶縁膜
19 底面絶縁膜
20 平面絶縁膜
22 p型ピラー層
23 層間膜
26 上部エッジ
27 オーバーハング部
28 円形面
29 傾斜面
30 円形面
31 p型層
32 n+型層
33 底部p型層
34 犠牲酸化膜
Claims (15)
- トレンチゲート型MISトランジスタが形成されるアクティブ領域と、前記アクティブ領域を取り囲む非アクティブ領域とを備え、前記アクティブ領域および前記非アクティブ領域に跨って形成されたゲートトレンチを含む、SiC基板からなる半導体層と、
前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、
前記ゲートトレンチに埋め込まれたゲート電極と、
前記ゲート電極の少なくとも一部を覆うように前記半導体層の表面に形成された層間膜とを含み、
前記非アクティブ領域において、前記ゲート電極は、前記ゲートトレンチの開口端に形成された上部エッジにおいて前記半導体層の表面に、前記ゲート絶縁膜の一部であり、前記半導体層の表面に形成されている平面絶縁膜を介して重なるオーバーラップ部を選択的に有しており、
前記非アクティブ領域において、前記ゲート絶縁膜は、前記ゲートトレンチの側面上の側面絶縁膜および前記ゲートトレンチの底面上の底面絶縁膜を一体的に含み、前記側面絶縁膜は、前記上部エッジにおいて前記ゲートトレンチの内方のみに突出するように、当該側面絶縁膜の他の部分に比べて選択的に厚くなったオーバーハング部を含む、半導体装置。 - 前記ゲートトレンチの前記上部エッジは、前記半導体層の前記表面と前記ゲートトレンチの前記側面とを連ならせる傾斜面を含む、請求項1に記載の半導体装置。
- 前記ゲートトレンチの前記上部エッジは、前記半導体層の前記表面と前記ゲートトレンチの前記側面とを連ならせる円形面を含む、請求項1または2に記載の半導体装置。
- 前記底面絶縁膜は、前記側面絶縁膜の前記上部エッジを除く部分に比べて厚い、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記ゲート絶縁膜は、前記半導体層の前記表面に形成された平面絶縁膜をさらに含み、
前記平面絶縁膜は、前記側面絶縁膜の前記上部エッジを除く部分に比べて厚い、請求項1〜4のいずれか一項に記載の半導体装置。 - 前記ゲートトレンチの底部における下部エッジは、前記ゲートトレンチの前記側面と前記底面とを連ならせる円形面を含む、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記アクティブ領域において前記半導体層は、
前記半導体層の前記表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第1導電型のソース層と、
前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第2導電型のチャネル層と、
前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように形成され、前記ゲートトレンチの前記底面を形成する第1導電型のドリフト層とを含み、
前記非アクティブ領域において前記半導体層は、
前記チャネル層と同じ深さ位置に形成された第2導電型層を含む、請求項1〜6のいずれか一項に記載の半導体装置。 - 前記非アクティブ領域において前記半導体層は、
前記ソース層と同じ深さ位置に形成された第1導電型層をさらに含む、請求項7に記載の半導体装置。 - 前記第1導電型層の領域内において、前記オーバーハング部の側面絶縁膜が他の側面絶縁膜に比べて厚くなる、請求項8に記載の半導体装置。
- 前記アクティブ領域において前記半導体層は、
前記チャネル層に連なるように前記ドリフト層内に形成され、前記チャネル層から前記半導体層の前記裏面に向かって延びた第2導電型のピラー層をさらに含み、
前記非アクティブ領域において前記半導体層は、
前記第2導電型層に連なるように前記ピラー層と同じ深さ位置に形成され、前記ゲートトレンチの前記底面を形成する底部第2導電型層をさらに含む、請求項7〜9のいずれか一項に記載の半導体装置。 - 前記非アクティブ領域は、前記アクティブ領域を取り囲む外周領域を含み、
前記半導体装置は、前記外周領域に沿って前記アクティブ領域を取り囲むように配置され、前記ゲート電極の前記オーバーラップ部に電気的に接続されたゲートフィンガーを含む、請求項1〜10のいずれか一項に記載の半導体装置。 - 前記ゲートトレンチは、前記アクティブ領域において格子状に形成され、前記外周領域において前記格子状のトレンチの端部から引き出されたストライプ状に形成されており、
前記ゲートフィンガーは、前記ストライプ状のトレンチを横切る方向に沿って敷設されている、請求項11に記載の半導体装置。 - 前記ゲートフィンガーは、その幅方向中央において前記層間膜を貫通して前記ゲート電極に接するコンタクト部を含む、請求項11または12に記載の半導体装置。
- 前記コンタクト部は、前記外周領域に沿って前記アクティブ領域を取り囲む直線状に形成されている、請求項13に記載の半導体装置。
- 前記ゲート電極がポリシリコンからなり、前記ゲートフィンガーがアルミニウムからなる、請求項11〜14のいずれか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016159257A JP6273329B2 (ja) | 2016-08-15 | 2016-08-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016159257A JP6273329B2 (ja) | 2016-08-15 | 2016-08-15 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012103862A Division JP2013232533A (ja) | 2012-04-27 | 2012-04-27 | 半導体装置および半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018000803A Division JP2018085531A (ja) | 2018-01-05 | 2018-01-05 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016225644A JP2016225644A (ja) | 2016-12-28 |
JP6273329B2 true JP6273329B2 (ja) | 2018-01-31 |
Family
ID=57748586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016159257A Active JP6273329B2 (ja) | 2016-08-15 | 2016-08-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6273329B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7135302B2 (ja) * | 2017-11-08 | 2022-09-13 | 富士電機株式会社 | 炭化シリコン半導体装置及びその製造方法 |
JP7175864B2 (ja) * | 2019-09-17 | 2022-11-21 | 株式会社東芝 | 半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3400846B2 (ja) * | 1994-01-20 | 2003-04-28 | 三菱電機株式会社 | トレンチ構造を有する半導体装置およびその製造方法 |
JP2001015733A (ja) * | 1999-07-02 | 2001-01-19 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
JP2001127284A (ja) * | 1999-10-26 | 2001-05-11 | Hitachi Ltd | 半導体装置の製造方法 |
JP4178789B2 (ja) * | 2001-12-18 | 2008-11-12 | 富士電機デバイステクノロジー株式会社 | 半導体装置およびその製造方法 |
JP4872217B2 (ja) * | 2005-02-16 | 2012-02-08 | 富士電機株式会社 | 炭化珪素半導体素子の製造方法 |
US20070075362A1 (en) * | 2005-09-30 | 2007-04-05 | Ching-Yuan Wu | Self-aligned schottky-barrier clamped trench DMOS transistor structure and its manufacturing methods |
-
2016
- 2016-08-15 JP JP2016159257A patent/JP6273329B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016225644A (ja) | 2016-12-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2013161753A1 (ja) | 半導体装置および半導体装置の製造方法 | |
US11888058B2 (en) | Semiconductor device | |
JP6876767B2 (ja) | 半導体装置 | |
JP5795452B1 (ja) | 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法 | |
JP2020136472A (ja) | 半導体装置 | |
JP2023165988A (ja) | 半導体装置 | |
JP6273329B2 (ja) | 半導体装置 | |
CN111834448A (zh) | 碳化硅半导体装置 | |
JP2018085531A (ja) | 半導体装置 | |
JP7147510B2 (ja) | スイッチング素子 | |
JPWO2016046901A1 (ja) | 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法 | |
JP2006203028A (ja) | 半導体装置、半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170417 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170601 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170727 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171207 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180105 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6273329 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |