JP2014060387A - 半導体装置 - Google Patents

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Abstract

【課題】耐圧を向上できながら、オン電圧の上昇を抑えることができるＩＧＢＴを備える半導体装置を提供すること。
【解決手段】半導体基板２に形成された複数のゲートトレンチ８と、ゲートトレンチ８にゲート絶縁膜２２を介して埋め込まれたゲート電極２０と、半導体基板２に互いに接して形成されたｎ＋型エミッタ領域１３、ｐ型ベース領域１０、ｎ−型ドリフト領域６およびｐ＋型コレクタ領域４と、互いに隣り合うゲートトレンチ８の間に形成されたエミッタトレンチ１４と、エミッタトレンチ１４に絶縁膜１９を介して埋め込まれた埋め込み電極２１とを含む半導体装置１において、エミッタトレンチ１４の下方に回り込み、エミッタトレンチ１４の幅方向中央に対してゲートトレンチ８に近い側に位置する端部１８を有するオーバーラップ部１７を含むｐ型フローティング領域１５を形成する。
【選択図】図１

Description

本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を備える半導体装置に関する。
従来、コレクタ−エミッタ間の飽和電圧ＶＣＥ（ｓａｔ）および短絡耐量の高いトレンチ型ＩＧＢＴは、ｐ型フローティング層を有している。ｐ型フローティング層は、一般的に、ｐ型ベース層と同一工程形成される。これにより、ｐ型フローティング層は、ｐ型ベース層と同じ深さを有している。
町田悟、杉山隆英、石子雅康、保田智史、斎藤順、濱田公守、「ＩＧＢＴのスイッチング損失と素子容量の関連解析」、電気学会電子材料研究会資料（ＥＦＭ−０９，１６−２６，２８−２９）、ｐ．５５−５９ 渡邉聡、森睦宏、新井大夏、石橋亨介、豊田靖、織田哲男、原田卓、齊藤克明、「フローティングｐ層をゲートから分離した低損失、低ノイズ、高信頼な１．７ｋＶトレンチＩＧＢＴ」、電気学会電子デバイス研究会資料（ＥＤＤ−１１，６６−８３）、ｐ．６７−７１ 特許第４７８５３３４号公報
しかしながら、従来の構造では、デバイスの耐圧保持のためにｐ型フローティング層を深く拡散させると耐圧は保持されるが、それに伴いｐ型ベース層が厚くなってしまってオン電圧が上昇するという不具合がある。一方、オン電圧の低減のためにｐ型ベース層を薄くしたのでは、逆に、十分な耐圧を保持することが困難になる。
そこで、本発明の目的は、耐圧を向上できながら、オン電圧の上昇を抑えることができるＩＧＢＴを備える半導体装置を提供することである。
上記目的を達成するための本発明の半導体装置は、半導体層と、前記半導体層に形成された複数のゲートトレンチと、前記複数のゲートトレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、各前記ゲートトレンチの側方において、前記半導体層の表面側から前記ゲートトレンチの深さ方向に順に配置されたｎ＋型エミッタ領域、ｐ型ベース領域およびｎ−型ドリフト領域と、前記ｎ−型ドリフト領域に対して前記半導体層の裏面側に配置されたｐ＋型コレクタ領域と、互いに隣り合う前記複数のゲートトレンチの間に形成された複数のエミッタトレンチと、前記複数のエミッタトレンチに絶縁膜を介して埋め込まれ、前記ｎ＋型エミッタ領域と電気的に接続された埋め込み電極と、前記複数のエミッタトレンチの間に形成されたｐ型フローティング領域とを含み、前記ｐ型フローティング領域は、前記ｐ型ベース領域よりも深く形成され、前記複数のエミッタトレンチのうち前記ゲートトレンチに最も近いエミッタトレンチの下方に回り込み、前記エミッタトレンチの幅方向中央に対して前記ゲートトレンチに近い側に位置する端部を有するオーバーラップ部を含む（請求項１）。
この構成によれば、埋め込み電極が埋め込まれたエミッタトレンチ（以下、「エミッタ接合トレンチ」という）の底部までｐ型フローティング領域（オーバーラップ部）が形成されている。これにより、スイッチングオフ動作時にエミッタ接合トレンチに負荷するコレクタ−エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を防止することができる。
また、ｐ型ベース領域よりも深いｐ型フローティング領域によって耐圧を向上できる一方、ｐ型ベース領域は浅くてもよいので、ｐ型ベース領域の深さを適切に設計することによってチャネル長を短くしてオン電圧の上昇を抑制することもできる。
前記ｐ型フローティング領域は、前記エミッタトレンチの底部に対して前記半導体層の裏面側に膨出する底部を有していてもよい（請求項２）。
また、前記エミッタトレンチは、前記ゲートトレンチと同じ深さで形成されていることが好ましい（請求項３）。この場合、エミッタトレンチをゲートトレンチと同一工程で形成することができるので、製造工程を簡略化することができる。
また、前記ゲートトレンチは、前記半導体層の前記表面に沿う横方向に一対ずつ配置されており、前記一対のゲートトレンチは、共通の前記ｐ型ベース領域を介して前記横方向に対向していてもよい（請求項４）。この場合、前記一対のゲートトレンチは、一方が他方に対して２μｍ〜７μｍの間隔を隔てて配置されていてもよい（請求項５）。
前記ｎ＋型エミッタ領域は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３のｎ型ドーパント濃度を有していてもよい（請求項６）。前記ｐ型ベース領域は、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３のｐ型ドーパント濃度を有していてもよい（請求項７）。前記ｎ−型ドリフト領域は、１×１０１３ｃｍ−３〜５×１０１４ｃｍ−３のｎ型ドーパント濃度を有していてもよい（請求項８）。前記ｐ＋型コレクタ領域は、１×１０１５ｃｍ−３〜２×１０１９ｃｍ−３のｐ型ドーパント濃度を有していてもよい（請求項９）。
また、前記ｎ＋型エミッタ領域は、前記ゲートトレンチの側面から前記半導体層の表面に沿う横方向に引き出された引き出し部を選択的に有していることが好ましい（請求項１０）。
また、前記半導体装置は、前記ゲートトレンチとの間に前記ｎ＋型エミッタ領域、前記ｐ型ベース領域および前記ｎ−型ドリフト領域が形成されるように、前記ゲートトレンチの側方に所定の間隔を空けて形成されたダミートレンチと、前記ダミートレンチに埋め込まれ、前記半導体層の前記表面に対して前記ダミートレンチの底側に上面を有する埋め込み絶縁膜であって、前記ダミートレンチの側面における前記表面から前記上面までの部分に前記ｐ型ベース領域の一部をコンタクト領域として選択的に露出させる埋め込み絶縁膜と、前記ダミートレンチの前記埋め込み絶縁膜の上方領域に埋め込まれ、前記ダミートレンチの前記側面において前記コンタクト領域に接続されたコンタクト電極とを含むことが好ましい（請求項１１）。
この構成によれば、ダミートレンチの側面をコンタクト領域として有効利用することができるので、ｐ型ベース領域に対するコンタクト電極の接合面積を十分確保することができる。これにより、ｐ型ベース領域の平面面積を犠牲にすることができるので、ゲートトレンチとダミートレンチとの間隔を微細化して、従来に比べて微細なｐ型ベース領域を形成することができる。しかも、ダミートレンチは、ゲートトレンチと同一のマスクを使用して形成することができるため、ゲートトレンチに対する位置ずれが生じない。そして、コンタクト電極のアライメントは、ダミートレンチの平面面積を含めたエリアに合わせればよいので、簡単にとることができる。
また、トレンチ構造の微細化の結果、デバイスの短絡耐量とオン電圧とのトレードオフの関係を改善することができるので、電荷促進効果を向上させることができる。よって、低電流域におけるＶＣＥ（ｓａｔ）を改善することができる。
前記半導体装置は、前記ダミートレンチの前記埋め込み絶縁膜の下方領域に絶縁膜を介して埋め込まれた第１埋め込み電極をさらに含んでいてもよい（請求項１２）。
また、前記半導体装置は、一対の前記ダミートレンチと、当該一対のダミートレンチの間に挟まれたゲートトレンチを含むトレンチ単位を有していてもよい（請求項１３）。
また、前記ダミートレンチは、前記第１埋め込み電極が前記ｎ＋型エミッタ領域と電気的に接続されることによって前記エミッタトレンチを兼ねていることが好ましい（請求項１４）。
また、前記半導体装置は、一対の前記ゲートトレンチと、当該一対の前記ゲートトレンチの間に挟まれたダミートレンチを含むトレンチ単位を有していてもよい（請求項１５）。この場合、前記第１埋め込み電極は、前記ゲート電極と電気的に接続されていることが好ましい（請求項１６）。
また、前記埋め込み絶縁膜は、０．５μｍ以上の厚さを有していることが好ましい（請求項１７）。
図１は、本発明の第１実施形態に係る半導体装置の模式的な断面図である。 図２は、図１の半導体装置の内部構造を説明するための斜視図である。 図３Ａは、図１の半導体装置の製造工程を説明するための図である。 図３Ｂは、図３Ａの次の工程を示す図である。 図３Ｃは、図３Ｂの次の工程を示す図である。 図３Ｄは、図３Ｃの次の工程を示す図である。 図３Ｅは、図３Ｄの次の工程を示す図である。 図３Ｆは、図３Ｅの次の工程を示す図である。 図３Ｇは、図３Ｆの次の工程を示す図である。 図３Ｈは、図３Ｆの次の工程を示す図である。 図３Ｉは、図３Ｆの次の工程を示す図である。 図４は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。 図５は、図４の半導体装置の内部構造を説明するための図であって、図５（ａ）は斜視図、図５（ｂ）は平面図をそれぞれ示している。 図６は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。 図７は、図６の破線で囲まれた部分の拡大図である。 図８Ａは、図７の半導体装置の製造工程を説明するための図である。 図８Ｂは、図８Ａの次の工程を示す図である。 図８Ｃは、図８Ｂの次の工程を示す図である。 図８Ｄは、図８Ｃの次の工程を示す図である。 図８Ｅは、図８Ｄの次の工程を示す図である。 図８Ｆは、図８Ｅの次の工程を示す図である。 図８Ｇは、図８Ｆの次の工程を示す図である。 図８Ｈは、図８Ｇの次の工程を示す図である。 図８Ｉは、図８Ｈの次の工程を示す図である。 図８Ｊは、図８Ｉの次の工程を示す図である。 図８Ｋは、図８Ｊの次の工程を示す図である。 図９は、本発明の第４実施形態に係る半導体装置の模式的な断面図である。 図１０は、図９の破線で囲まれた部分の拡大図である。 図１１は、デバイスのＶＣＥ−ＩＣｆ特性を示すグラフである。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な断面図である。図２は、図１の半導体装置の内部構造を説明するための斜視図である。
半導体装置１は、ＩＧＢＴを備えるデバイスであって、本発明の半導体層の一例としての半導体基板２を含む。半導体基板２は、たとえば、５０μｍ〜２００μｍの厚さのｎ−型シリコン基板であってよい。
半導体基板２は、その裏面３側から順にｐ＋型コレクタ領域４、ｎ型バッファ領域５およびｎ−型ドリフト領域６が積層された構造を有している。ｐ＋型コレクタ領域４が半導体基板２の裏面３全体に露出し、ｎ−型ドリフト領域６が半導体基板２の表面７の一部に選択的に露出している。
ｐ＋型コレクタ領域４のｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。一方、ｎ型バッファ領域５およびｎ−型ドリフト領域６のｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。
また、ｐ＋型コレクタ領域４のドーパント濃度は、たとえば、１×１０１５ｃｍ−３〜２×１０１９ｃｍ−３である。一方、ｎ型バッファ領域５のドーパント濃度は、たとえば、１×１０１５ｃｍ−３〜５×１０１７ｃｍ−３であり、ｎ−型ドリフト領域６のドーパント濃度は、１×１０１３ｃｍ−３〜５×１０１４ｃｍ−３である。
半導体基板２の表面７側には、複数のゲートトレンチ８が形成されている。この実施形態では、複数のゲートトレンチ８は、たとえばストライプ状に形成され、半導体基板２の表面７に沿う横方向に一対ずつのトレンチ単位９として配置されている。互いに隣り合うトレンチ単位９のピッチＰ１は、たとえば、４μｍ〜２０μｍである。また、一対のゲートトレンチ８において、一方のゲートトレンチ８と他方のゲートトレンチ８とのピッチＰ２（ゲートトレンチ８の中心点同士の距離）は、たとえば、２μｍ〜７μｍであり、間隔Ｌ１（ゲートトレンチ８の側面間の距離）は、たとえば、１μｍ〜６μｍである。
一対のゲートトレンチ８の間には、ｐ型ベース領域１０が形成されている。ｐ型ベース領域１０は、一方のゲートトレンチ８と他方のゲートトレンチ８によって共有されている。また、この実施形態では、ｐ型ベース領域１０とｎ−型ドリフト領域６との界面がゲートトレンチ８の中央部もしくは上部に設定されていて、ｐ型ベース領域１０は、半導体基板２の比較的浅くに拡散形成されている。
ｐ型ベース領域１０には、半導体基板２の表面７から掘り下がったコンタクトトレンチ１１が形成されている。コンタクトトレンチ１１は、ゲートトレンチ８の長手方向に沿って一定の幅で形成されている。コンタクトトレンチ１１の底面には、ｐ＋型ベースコンタクト領域１２が形成されている。
また、コンタクトトレンチ１１と、一方および他方のゲートトレンチ８との間においてｐ型ベース領域１０の表面部には、ｎ＋型エミッタ領域１３が形成されている。ｎ＋型エミッタ領域１３は、コンタクトトレンチ１１の両側に一つずつ設けられ、それぞれがコンタクトトレンチ１１の側面に露出している。
また、ｐ型ベース領域１０のドーパント濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３である。ｐ＋型ベースコンタクト領域１２のドーパント濃度は、たとえば、５×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。ｎ＋型エミッタ領域１３のドーパント濃度は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３である。
また、半導体基板２の表面７側において一対のゲートトレンチ８の間には、複数（図１では２本）のエミッタトレンチ１４が形成されている。この実施形態では、複数のエミッタトレンチ１４は、たとえばストライプ状（ゲートトレンチ８に平行）に形成され、半導体基板２の表面７に沿う横方向に互いに等しい間隔を空けて配置されている。互いに隣り合うエミッタトレンチ１４間隔Ｌ２（エミッタトレンチ１４の側面間の距離）は、たとえば、３μｍ以下、好ましくは、０．８μｍ〜３μｍである。また、複数のエミッタトレンチ１４は、ゲートトレンチ８と同じ深さで形成されている。これにより、エミッタトレンチ１４をゲートトレンチ８と同一工程で形成することができるので、製造工程を簡略化することができる。
複数のエミッタトレンチ１４のうち、ゲートトレンチ８に隣り合うトレンチ（ゲートトレンチ８との間にトレンチを介さずに対向するトレンチ）は、ゲートトレンチ８との間にｎ−型ドリフト領域６を介して２μｍ以下の間隔Ｌ３（エミッタトレンチ１４の側面とゲートトレンチ８の側面との距離）を隔てて配置されている。つまり、当該エミッタトレンチ１４とゲートトレンチ８との間には、深さ方向全域に渡ってｎ−型ドリフト領域６が介在している。
また、複数のエミッタトレンチ１４の各間には、ｐ型フローティング領域１５が形成されている。ｐ型フローティング領域１５は、電気的にフローティング状態が保たれた半導体領域であり、ゲートトレンチ８に隣り合うエミッタトレンチ１４によって、ゲートトレンチ８と分離されている。ｐ型フローティング領域１５は、この実施形態では、ｐ型ベース領域１０よりも深く形成されている。
ｐ型フローティング領域１５は、エミッタトレンチ１４の底部に対して半導体基板２の裏面３側に膨出する底部１６と、ゲートトレンチ８に隣り合うエミッタトレンチ１４の下方に回り込むオーバーラップ部１７とを有している。オーバーラップ部１７は、当該エミッタトレンチ１４の幅方向中央に対してゲートトレンチ８の近い側に位置する端部１８を有している。この端部１８は、エミッタトレンチ１４に対してゲートトレンチ８側にはみ出ていないことが好ましい。
また、ｐ型フローティング領域１５のドーパント濃度は、たとえば、５×１０１５ｃｍ−３〜１×１０１８ｃｍ−３である。
ゲートトレンチ８およびエミッタトレンチ１４には、絶縁膜１９（たとえば、酸化シリコン（ＳｉＯ２））を介してゲート電極２０および埋め込み電極２１がそれぞれ埋め込まれている。ゲート電極２０および埋め込み電極２１は、たとえば、ポリシリコン等の導電材料からなる。絶縁膜１９は、ゲートトレンチ８の内面、半導体基板２の表面７およびエミッタトレンチ１４の内面に沿って一体的に形成されている。絶縁膜１９のゲートトレンチ８内の部分は、ゲート絶縁膜２２として機能する。また、エミッタトレンチ１４の複数の埋め込み電極２１は、後述するエミッタ電極２５に電気的に接続されている。
半導体基板２の表面７には、たとえば、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる層間膜２３が積層されている。層間膜２３には、コンタクトトレンチ１１を介してｎ＋型エミッタ領域１３およびｐ＋型ベースコンタクト領域１２を選択的に露出させるコンタクトホール２４が形成されている。
層間膜２３上には、エミッタ電極２５が積層されている。エミッタ電極２５は、コンタクトトレンチ１１に入り込み、コンタクトトレンチ１１の側面においてｎ＋型エミッタ領域１３に接続されている。また、コンタクトトレンチ１１の底面において、ｐ＋型ベースコンタクト領域１２を介してｐ型ベース領域１０に接続されている。
次に、半導体装置１の製造方法について説明する。図３Ａ〜図３Ｉは、図１の半導体装置１の製造工程を工程順に説明するための図である。
半導体装置１を製造するには、図３Ａに示すように、ｎ−型の半導体基板２（ｎ−型ドリフト領域６）の表面７にマスク２８が形成される。マスク２８には、表面７におけるｐ型フローティング領域１５に形成すべき領域を選択的に露出させる開口が形成されている。そして、このマスク２８を介して、半導体基板２の表面７に対してｐ型ドーパントがイオン注入（インプラ）される。これにより、イオン注入領域２６が形成される。
次に、図３Ｂに示すように、半導体基板２が選択的にエッチングされることによって、ゲートトレンチ８およびエミッタトレンチ１４が同時形成される。
次に、図３Ｃに示すように、半導体基板２が熱酸化されることによって、ゲートトレンチ８およびエミッタトレンチ１４の内面を含む表面全域に犠牲酸化膜２７が形成される。そして、犠牲酸化膜２７で覆われた半導体基板２をアニール処理することによって、イオン注入領域２６中のｐ型ドーパントが拡散する（ドライブイン）。このアニール処理は、ｐ型ドーパントがエミッタトレンチ１４の下方に回り込む条件で行われる。これにより、ｐ型フローティング領域１５が形成される。この際、半導体基板２が犠牲酸化膜２７で覆われているので、基板表面からのイオン抜けを防止することができるので、ｐ型ドーパントを効率よく拡散させることができる。
次に、図３Ｄに示すように、犠牲酸化膜２７が剥離される。
次に、図３Ｅに示すように、半導体基板２が熱酸化されることによって、ゲートトレンチ８およびエミッタトレンチ１４の内面を含む表面全域に絶縁膜１９（ゲート絶縁膜２２）が形成される。
次に、図３Ｆに示すように、ポリシリコン等の電極材料がゲートトレンチ８およびエミッタトレンチ１４に埋め込まれる。これにより、ゲート電極２０および埋め込み電極２１が同時に形成される。
次に、図３Ｇに示すように、半導体基板２の表面７に対して選択的にｎ型およびｐ型ドーパントがイオン注入および拡散されることによって、ｐ型ベース領域１０およびｎ＋型エミッタ領域１３が順に形成される。
次に、図３Ｈに示すように、半導体基板２の表面７上に、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ２）等の絶縁材料を堆積させることによって、層間膜２３が形成される。次に、層間膜２３が選択的にエッチングされてコンタクトホール２４が形成された後、当該コンタクトホール２４から露出する半導体基板２が選択的にエッチングされる。これにより、コンタクトトレンチ１１が形成される。
次に、図３Ｉに示すように、コンタクトホール２４を介してコンタクトトレンチ１１の底部に対して選択的にｐ型ドーパントがイオン注入および拡散されることによって、ｐ＋型ベースコンタクト領域１２が形成される。
その後、半導体基板２の表面７側にエミッタ電極２４等が形成された後、半導体基板２の裏面３に対して選択的にｎ型およびｐ型ドーパントがイオン注入および拡散されることによって、ｎ型バッファ領域５およびｐ＋型コレクタ領域４が順に形成される。
以上のような工程を経ることによって、図１に示す半導体装置１が得られる。なお、図３Ａ〜図３Ｉでは半導体装置１の製造工程の一部を表したに過ぎず、当該製造工程は、図３Ａ〜図３Ｉで示されなかった工程を含んでいてもよい。
この半導体装置１によれば、埋め込み電極２１が埋め込まれたエミッタトレンチ１４（以下、「エミッタ接合トレンチ」という）の底部までｐ型フローティング領域１５（オーバーラップ部１７）が形成されているので、スイッチングオフ動作時にエミッタ接合トレンチに負荷するコレクタ−エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を防止することができる。
また、ｐ型ベース領域１０よりも深いｐ型フローティング領域１５によって耐圧を向上できる一方、ｐ型ベース領域１０は浅くてもよいので、ｐ型ベース領域１０の深さを適切に設計することによってチャネル長（ゲートトレンチ８の深さ方向の長さ）を短くしてオン電圧の上昇を抑制することもできる。
また、ゲート電極２０が埋め込まれたゲートトレンチ８（以下、「ゲート接合トレンチ」という）が、エミッタ接合トレンチによってｐ型フローティング領域１５から分離されている。これにより、ｐ型フローティング領域１５とゲート接合トレンチとの接合を防止することができる。そのため、ゲート接合トレンチとｐ型フローティング領域１５との間の浮遊容量をなくすことができる。
一方、ゲート接合トレンチが深さ方向全域に渡って接合しているｎ−型ドリフト領域６はｐ＋型コレクタ領域４と共に接地されるものである。そのため、スイッチング動作時に、ゲート接合トレンチとｎ−型ドリフト領域６との間の容量変化が安定するので、ノイズが発生し難い。これらの結果、スイッチング動作時のノイズの発生およびスイッチング損失を低減することができる。
また、エミッタ接合トレンチと、ゲート接合トレンチとの間隔Ｌが２μｍ以下であるので、耐圧を良好に保持することもできる。
さらに、コンタクトトレンチ１１の側面をｎ＋型エミッタ領域１３とのコンタクトのための領域として有効利用することができるので、ｎ＋型エミッタ領域１３に対するエミッタ電極２５の接合面積を十分確保することができる。これにより、ｎ＋型エミッタ領域１３の平面面積を犠牲にすることができるので、一対のゲートトレンチ８における一方および他方のゲートトレンチ８の間隔Ｌ１を微細化して、従来に比べて微細なｐ型ベース領域１０を形成することができる。ゲートトレンチ８の微細化の結果、デバイスの短絡耐量とオン電圧とのトレードオフの関係を改善することができるので、電荷促進効果を向上させることができる。よって、低電流域におけるＶＣＥ（ｓａｔ）を改善することができる。
図４は、本発明の第２実施形態に係る半導体装置３１の模式的な断面図である。図５は、図４の半導体装置の内部構造を説明するための図であって、図５（ａ）は斜視図、図５（ｂ）は平面図をそれぞれ示している。図４および図５において、前述の図１に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１実施形態では、ゲートトレンチ８は、一対ずつのトレンチ単位９として形成され、一方および他方のゲートトレンチ８の間に共通のｐ型ベース領域１０が形成されていた。これに対し、第２実施形態の半導体装置３１は、半導体基板２の表面７に沿う横方向に一つずつのトレンチ単位３２として形成された複数のゲートトレンチ３３と、各ゲートトレンチ３３の両側（エミッタトレンチ１４との間の領域）に形成されたｐ型ベース領域３４と、各ｐ型ベース領域３４の表面部に形成されたｎ＋型エミッタ領域３５とを含む。ｎ＋型エミッタ領域３５は、ゲートトレンチ３３の両側面に沿って一つずつ形成され、半導体基板２の表面７に露出している。
また、ｐ型ベース領域３４の表面部には、ｎ＋型エミッタ領域３５の側方（ゲートトレンチ３３の反対側）にｐ＋型ベースコンタクト領域３７が形成されている。ｐ＋型ベースコンタクト領域３７のドーパント濃度は、たとえば、５×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。
ｎ＋型エミッタ領域３５は、図５（ａ）（ｂ）に示すように、ゲートトレンチ３３の側面から半導体基板２の表面７に沿う横方向に引き出された引き出し部３８を選択的に有している。引き出し部３８は、たとえば、ゲートトレンチ３３の長手方向に沿って一定の間隔を空けて配置されている。この実施形態のようにゲートトレンチ３３に対して一対のｎ＋型エミッタ領域３５が設けられる場合、各ｎ＋型エミッタ領域３５の引き出し部３８は、図５（ｂ）に示すように、一方および他方の端部がゲートトレンチ３３を挟んで互いに対向するように配置されていてもよいし、一方の引き出し部３８の端部および他方の引き出し部３８の端部が、ゲートトレンチ３３の長手方向に沿って交互に配置されていてもよい（図示せず）。これにより、ｐ＋型ベースコンタクト領域３７における引き出し部３８に隣り合う部分は、他の部分よりも選択的に幅が狭い挟部３９となっている。
また、層間膜２３には、ｐ＋型ベースコンタクト領域３７およびｎ＋型エミッタ領域３５を選択的に露出させるコンタクトホール３６が形成されている。ｎ＋型エミッタ領域３５は、引き出し部３８がコンタクトホール３６から選択的に露出している。エミッタ電極２５は、コンタクトホール３６を介して、ｐ＋型ベースコンタクト領域３７およびｎ＋型エミッタ領域３５に接続されている。
この半導体装置３１によっても、第１実施形態の半導体装置１と同様の効果を達成することができる。
図６は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。図７は、図６の破線で囲まれた部分の拡大図である。
半導体装置１０１は、ＩＧＢＴを備えるデバイスであって、本発明の半導体層の一例としての半導体基板１０２を含む。半導体基板１０２は、たとえば、５０μｍ〜２００μｍの厚さのｎ−型シリコン基板であってよい。
半導体基板１０２は、その裏面１０３側から順にｐ＋型コレクタ領域１０４、ｎ型バッファ領域１０５およびｎ−型ドリフト領域１０６が積層された構造を有している。ｐ＋型コレクタ領域１０４が半導体基板１０２の裏面１０３全体に露出し、ｎ−型ドリフト領域１０６が半導体基板１０２の表面１０７の一部に選択的に露出している。
ｐ＋型コレクタ領域１０４のｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。一方、ｎ型バッファ領域１０５およびｎ−型ドリフト領域１０６のｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。
また、ｐ＋型コレクタ領域１０４のドーパント濃度は、たとえば、１×１０１５ｃｍ−３〜２×１０１９ｃｍ−３である。一方、ｎ型バッファ領域１０５のドーパント濃度は、たとえば、１×１０１５ｃｍ−３〜５×１０１７ｃｍ−３であり、ｎ−型ドリフト領域１０６のドーパント濃度は、１×１０１３ｃｍ−３〜５×１０１４ｃｍ−３である。
半導体基板１０２の表面１０７側には、複数のゲートトレンチ１０８および複数のダミートレンチ１０９が互いに隣り合って形成されている。この実施形態では、一対のダミートレンチ１０９と、一対のダミートレンチ１０９の間に挟まれたゲートトレンチ１０８とを含むトレンチ単位１１０が、半導体基板１０２の表面１０７に沿う横方向に間隔を空けて複数配置されている。これにより、ゲートトレンチ１０８およびダミートレンチ１０９は、全体としてストライプ状に形成されている。
互いに隣り合うトレンチ単位１１０のピッチＰ１は、たとえば、２μｍ〜７μｍである。また、各トレンチ単位１１０において、ゲートトレンチ１０８とその両側のダミートレンチ１０９との間隔Ｌ１（ゲートトレンチ１０８の側面とダミートレンチ１０９の側面との距離）はそれぞれ、２μｍ以下であることが好ましい。
各トレンチ単位１１０において、ゲートトレンチ１０８の両側（各ダミートレンチ１０９との間の領域）には、ｐ型ベース領域１１１が形成され、さらにｐ型ベース領域１１１の表面部にｎ＋型エミッタ領域１１２およびｐ＋型ベースコンタクト領域１１３が形成されている（図７参照）。この実施形態では、ｐ型ベース領域１１１とｎ−型ドリフト領域１０６との界面がゲートトレンチ１０８の中央部もしくは上部に設定されていて、ｐ型ベース領域１１１は、半導体基板１０２の比較的浅くに拡散形成されている。
ｎ＋型エミッタ領域１１２およびｐ＋型ベースコンタクト領域１１３は、ゲートトレンチ１０８とダミートレンチ１０９との間の領域において互いに隣接して配置されている。具体的には、ｎ＋型エミッタ領域１１２がゲートトレンチ１０８の両側面１１４に沿って一つずつ形成され、ｐ＋型ベースコンタクト領域１１３が各ダミートレンチ１０９の側面１１５に沿って一つずつ形成されている。これにより、ｎ＋型エミッタ領域１１２は、半導体基板１０２の表面１０７およびゲートトレンチ１０８の側面１１４に露出している。一方、ｐ＋型ベースコンタクト領域１１３は、半導体基板１０２の表面１０７およびダミートレンチ１０９の側面１１５に露出している。
また、ｐ型ベース領域１１１のドーパント濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３である。ｎ＋型エミッタ領域１１２のドーパント濃度は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３である。ｐ＋型ベースコンタクト領域１１３のドーパント濃度は、たとえば、５×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。
また、半導体基板１０２の表面１０７側において隣り合うトレンチ単位１１０の間には、複数（図６では３本）のエミッタトレンチ１１６が形成されている。この実施形態では、複数のエミッタトレンチ１１６は、たとえばストライプ状（ゲートトレンチ１０８およびダミートレンチ１０９に平行）に形成され、半導体基板１０２の表面１０７に沿う横方向に互いに等しい間隔を空けて配置されている。互いに隣り合うエミッタトレンチ１１６の間隔Ｌ２（エミッタトレンチ１１６の側面間の距離）は、たとえば、３μｍ以下、好ましくは、０．８μｍ〜３μｍである。また、複数のエミッタトレンチ１１６は、ゲートトレンチ１０８およびダミートレンチ１０９と同じ深さで形成されている。これにより、エミッタトレンチ１１６を、ゲートトレンチ１０８およびダミートレンチ１０９と同一工程で形成することができるので、製造工程を簡略化することができる。
複数のエミッタトレンチ１１６のうち、ダミートレンチ１０９に隣り合うトレンチ（ダミートレンチ１０９との間にトレンチを介さずに対向するトレンチ）は、ダミートレンチ１０９との間に０．５μｍ〜２０μｍの間隔Ｌ３（エミッタトレンチ１１６の側面とダミートレンチ１０９の側面との距離）を隔てて配置されている。
また、半導体基板１０２には、ｐ型フローティング領域１１７が形成されている。ｐ型フローティング領域１１７は、エミッタトレンチ１１６を介して対向する、互いに隣り合うトレンチ単位１１０のダミートレンチ１０９で挟まれた領域に広がっている。ｐ型フローティング領域１１７は、電気的にフローティング状態が保たれた半導体領域であって、ゲートトレンチ１０８に隣り合うダミートレンチ１０９によって、ゲートトレンチ１０８と分離されている。ｐ型フローティング領域１１７は、この実施形態では、ｐ型ベース領域１１１よりも深く形成されている。
ｐ型フローティング領域１１７は、エミッタトレンチ１１６の底部に対して半導体基板１０２の裏面１０３側に膨出する底部１１８と、ダミートレンチ１０９の下方に回り込むオーバーラップ部１１９とを有している。オーバーラップ部１１９は、当該ダミートレンチ１０９の幅方向中央に対してゲートトレンチ１０８の近い側に位置する端部１２０を有している。この端部１２０は、エミッタトレンチ１１６に対してゲートトレンチ１０８側にはみ出ていないことが好ましい。
また、ｐ型フローティング領域１１７のドーパント濃度は、たとえば、５×１０１５ｃｍ−３〜１×１０１８ｃｍ−３である。
ゲートトレンチ１０８、ダミートレンチ１０９およびエミッタトレンチ１１６には、絶縁膜１２１（たとえば、酸化シリコン（ＳｉＯ２））を介してゲート電極１２２、第１埋め込み電極１２３および第２埋め込み電極１２４がそれぞれ埋め込まれている。ゲート電極１２２、第１埋め込み電極１２３および第２埋め込み電極１２４は、たとえば、ポリシリコン等の導電材料からなる。絶縁膜１２１は、ゲートトレンチ１０８の内面、ダミートレンチ１０９の内面、半導体基板１０２の表面１０７およびエミッタトレンチ１１６の内面に沿って一体的に形成されている。絶縁膜１２１のゲートトレンチ１０８内の部分は、ゲート絶縁膜１２５として機能する。また、第１埋め込み電極１２３および第２埋め込み電極１２４は、後述するエミッタ電極１３２に電気的に接続されている。
また、この実施形態では、ゲート電極１２２および第２埋め込み電極１２４はそれぞれのトレンチ１０８，１１６を開口端まで埋め戻しているのに対して、第１埋め込み電極１２３は、ダミートレンチ１０９の深さ方向途中まで埋め戻している。これにより、ダミートレンチ１０９には、第１埋め込み電極１２３の上方領域に電極のない空間が形成されている。そして、この空間を開口端まで埋め戻すように、埋め込み絶縁膜１２６がダミートレンチ１０９に埋め込まれている。
埋め込み絶縁膜１２６は、たとえば、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ２）等の絶縁材料からなり、０．５μｍ以上の厚さを有している。埋め込み絶縁膜１２６およびその下の絶縁膜１２１には、ダミートレンチ１０９の側面１１５におけるｐ＋型ベースコンタクト領域１１３を露出させる除去部１２７が選択的に形成されている。すなわち、埋め込み絶縁膜１２６は、ダミートレンチ１０９の側面１１５に連なるように、半導体基板１０２の表面１０７よりも低い位置の上面１２８を選択的に有しており、この上面１２８と表面１０７との間のダミートレンチ１０９の側面１１５の領域にｐ＋型ベースコンタクト領域１１３が露出している。
半導体基板１０２の表面１０７には、たとえば、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる層間膜１２９が積層されている。層間膜１２９は、埋め込み絶縁膜１２６と一体的に形成されている。層間膜１２９には、半導体基板１０２の表面１０７およびダミートレンチ１０９の開口端に跨るコンタクトホール１３０が形成されている。このコンタクトホール１３０は、半導体基板１０２の表面１０７でｎ＋型エミッタ領域１１２およびｐ＋型ベースコンタクト領域１１３を露出させ、ダミートレンチ１０９の側面１１５（除去部１２７）でｐ＋型ベースコンタクト領域１１３を露出させる。つまり、ｐ＋型ベースコンタクト領域１１３は、表面１０７と側面１１５との交差によって形成されるダミートレンチ１０９の角部１３１に露出している。なお、ｎ＋型エミッタ領域１１２は、ゲートトレンチ１０８の側面１１４から半導体基板１０２の表面１０７に沿う横方向に引き出された引き出し部を選択的に有していて、この引き出し部のみがコンタクトホール１３０から選択的に露出していてもよい。
層間膜１２９上には、本発明のコンタクト電極の一例としてのエミッタ電極１３２が積層されている。エミッタ電極１３２は、コンタクトホール１３０に入り込み、半導体基板１０２の表面１０７においてｎ＋型エミッタ領域１１２に接続され、ダミートレンチ１０９の角部１３１においてｐ＋型ベースコンタクト領域１１３に接続されている。
次に、半導体装置１０１の製造方法について説明する。図８Ａ〜図８Ｋは、図６および図７の半導体装置１０１の製造工程を工程順に説明するための図である。なお、図８Ａ〜図８Ｆが図６に対応する断面を示し、図８Ｇ〜図８Ｋが図７に対応する断面を示している。
半導体装置１０１を製造するには、図８Ａに示すように、ｎ−型の半導体基板１０２（ｎ−型ドリフト領域１０６）の表面１０７にマスク１６０が形成される。マスク１６０には、表面１０７におけるｐ型フローティング領域１１７に形成すべき領域を選択的に露出させる開口が形成されている。そして、このマスク１６０を介して、半導体基板１０２の表面１０７に対してｐ型ドーパントがイオン注入（インプラ）される。これにより、イオン注入領域１６１が形成される。
次に、図８Ｂに示すように、半導体基板１０２が選択的にエッチングされることによって、ゲートトレンチ１０８、ダミートレンチ１０９およびエミッタトレンチ１１６が同時形成される。
次に、図８Ｃに示すように、半導体基板１０２が熱酸化されることによって、ゲートトレンチ１０８、ダミートレンチ１０９およびエミッタトレンチ１１６の内面を含む表面全域に犠牲酸化膜１６２が形成される。そして、犠牲酸化膜１６２で覆われた半導体基板１０２をアニール処理することによって、イオン注入領域１６１中のｐ型ドーパントが拡散する（ドライブイン）。このアニール処理は、ｐ型ドーパントがダミートレンチ１０９の下方に回り込む条件で行われる。これにより、ｐ型フローティング領域１１７が形成される。この際、半導体基板１０２が犠牲酸化膜１６２で覆われているので、基板表面からのイオン抜けを防止することができるので、ｐ型ドーパントを効率よく拡散させることができる。
次に、図８Ｄに示すように、犠牲酸化膜１６２が剥離される。
次に、図８Ｅに示すように、半導体基板１０２が熱酸化されることによって、ゲートトレンチ１０８、ダミートレンチ１０９およびエミッタトレンチ１１６の内面を含む表面全域に絶縁膜１２１（ゲート絶縁膜１２５）が形成される。
次に、図８Ｆに示すように、ポリシリコン等の電極材料がゲートトレンチ１０８、ダミートレンチ１０９およびエミッタトレンチ１１６に埋め込まれる。これにより、ゲート電極１２２、第１埋め込み電極１２３および第２埋め込み電極１２４が同時に形成される。
次に、図８Ｇに示すように、半導体基板１０２の表面１０７に対して選択的にｎ型およびｐ型ドーパントがイオン注入および拡散されることによって、ｐ型ベース領域１１１およびｎ＋型エミッタ領域１１２が順に形成される。
次に、図８Ｈに示すように、第１埋め込み電極１２３を上面からエッチングすることによって、ゲート電極１２２および第２埋め込み電極１２４の埋め込み状態を維持したまま、第１埋め込み電極１２３のみが選択的に掘り下げられる。
次に、図８Ｉに示すように、半導体基板１０２の表面１０７上に、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ２）等の絶縁材料を堆積させることによって、第１埋め込み電極１２３の上方空間が当該絶縁材料で埋め戻されると共に、表面１０７が当該絶縁材料で覆われる。これにより、埋め込み絶縁膜１２６および層間膜１２９が同時に形成される。
次に、図８Ｊに示すように、層間膜１２９および埋め込み絶縁膜１２６を選択的にエッチングすることによって、コンタクトホール１３０および除去部１２７が同時に形成される。
次に、図８Ｋに示すように、コンタクトホール１３０内に露出した半導体基板１０２の表面１０７に対してｐ型ドーパントが選択的にイオン注入および拡散される。これにより、ｐ＋型ベースコンタクト領域１１３が形成される。
その後、半導体基板１０２の表面１０７側にエミッタ電極１３２等が形成された後、半導体基板１０２の裏面１０３に対して選択的にｎ型およびｐ型ドーパントがイオン注入および拡散されることによって、ｎ型バッファ領域１０５およびｐ＋型コレクタ領域１０４が順に形成される。
以上のような工程を経ることによって、図６および図７に示す半導体装置１０１が得られる。なお、図８Ａ〜図８Ｋでは半導体装置１０１の製造工程の一部を表したに過ぎず、当該製造工程は、図８Ａ〜図８Ｋで示されなかった工程を含んでいてもよい。
この半導体装置１０１によれば、ダミートレンチ１０９の側面１１５をｐ＋型ベースコンタクト領域１１３として有効利用することができるので、ｐ型ベース領域１１１に対するエミッタ電極１３２の接合面積を、半導体基板１０２の表面１０７およびダミートレンチ１０９の側面１１５の両面で十分確保することができる。これにより、ｐ型ベース領域１１１の平面面積を犠牲にすることができるので、ゲートトレンチ１０８とダミートレンチ１０９との間隔Ｌ１を微細化して、従来に比べて微細なｐ型ベース領域１１１を形成することができる。しかも、ダミートレンチ１０９は、ゲートトレンチ１０８と同一のマスクを使用して形成することができるため、ゲートトレンチ１０８に対する位置ずれが生じない。そして、エミッタ電極１３２のアライメントは、ダミートレンチ１０９の平面面積を含めたエリアに合わせればよいので、簡単にとることができる。
具体的には、まず、半導体基板１０２を同一のマスクを用いてエッチングすることによって、ゲートトレンチ１０８、ダミートレンチ１０９およびエミッタトレンチ１１６を同時に形成する（図８Ｂ）。次に、これらのトレンチ１０８，１０９，１１６にポリシリコンを埋め込むことによって、ゲート電極１２２、第１埋め込み電極１２３および第２埋め込み電極１２４を形成する（図８Ｆ）。次に、ダミートレンチ１０９を選択的に露出させるマスクを半導体基板１０２上に形成し、このマスクを介して、ダミートレンチ１０９内のポリシリコンの上部を選択的にエッチング除去する。これにより、ダミートレンチ１０９の第１埋め込み電極１２３の上方領域に空間を形成する（図８Ｈ）。次に、たとえばＣＶＤ法によってＢＰＳＧ等の絶縁材料を半導体基板１０２上に堆積させることによって層間膜１２９を形成する（図８Ｉ）。絶縁材料の一部は、ダミートレンチ１０９内に埋め込み絶縁膜１２６として入り込む。次に、コンタクトホール１３０を形成するためのマスクを、半導体基板１０２に対してアライメントする。この際、コンタクトホール１３０の端部はダミートレンチ１０９を覆ってもよいので、アライメントは、半導体基板１０２の表面１０７およびダミートレンチ１０９の平面面積を含めた広いエリアでとることができる。そして、当該マスクを介して、層間膜１２９および埋め込み絶縁膜１２６を連続してエッチングする。これにより、コンタクトホール１３０および除去部１２７を同時に形成する（図８Ｊ）。この後、層間膜１２９をマスクとしてｐ型ドーパントをイオン注入してｐ＋型ベースコンタクト領域１１３を自己整合的に形成すれば、ダミートレンチ１０９の角部１３１にｐ＋型ベースコンタクト領域１１３を確実に形成することができる（図８Ｋ）。しかも、コンタクトホール１３０を比較的広く形成できるので、タングステン（Ｗ）等の埋め込み性の良いプラグを用いなくても、アルミニウム（Ａｌ）等を用いたエミッタ電極１３２の一部をプラグとして利用することができる。
以上のようなトレンチ構造の微細化の結果、デバイスの短絡耐量とオン電圧とのトレードオフの関係を改善することができるので、電荷促進効果を向上させることができる。よって、低電流域におけるＶＣＥ（ｓａｔ）を改善することができる。
また、この半導体装置１０１によれば、ゲート電極１２２が埋め込まれたゲートトレンチ１０８（以下、「ゲート接合トレンチ」という）が、ｎ＋型エミッタ領域１１２に接続された第１埋め込み電極１２３が埋め込まれたダミートレンチ１０９（以下、「エミッタ接合トレンチ」という）によってｐ型フローティング領域１１７から分離されている。これにより、ｐ型フローティング領域１１７とゲート接合トレンチとの接合を防止することができる。そのため、ゲート接合トレンチとｐ型フローティング領域１１７との間の浮遊容量をなくすことができる。
一方、ゲート接合トレンチが深さ方向に渡って接合しているｎ−型ドリフト領域１０６はｐ＋型コレクタ領域１０４と共に接地されるものである。そのため、スイッチング動作時に、ゲート接合トレンチとｎ−型ドリフト領域１０６との間の容量変化が安定するので、ノイズが発生し難い。これらの結果、スイッチング動作時のノイズの発生およびスイッチング損失を低減することができる。
また、エミッタ接合トレンチと、ゲート接合トレンチとの間隔Ｌ１が２μｍ以下であるので、耐圧を良好に保持することもできる。
さらに、この半導体装置１０１によれば、エミッタ接合トレンチの底部までｐ型フローティング領域１１７（オーバーラップ部１１９）が形成されているので、スイッチングオフ動作時にエミッタ接合トレンチに負荷するコレクタ−エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を防止することができる。
また、ｐ型ベース領域１１１よりも深いｐ型フローティング領域１１７によって耐圧を向上できる一方、ｐ型ベース領域１１１は浅くてもよいので、ｐ型ベース領域１１１の深さを適切に設計することによってチャネル長（ゲートトレンチ１０８の深さ方向の長さ）を短くしてオン電圧の上昇を抑制することもできる。
図９は、本発明の第４実施形態に係る半導体装置１４１の模式的な断面図である。図１０は、図９の破線で囲まれた部分の拡大図である。図９および図１０において、前述の図６および図７に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第４実施形態では、トレンチ単位１１０は、一対のダミートレンチ１０９と、一対のダミートレンチ１０９の間に挟まれたゲートトレンチ１０８とを含んでいた。これに対し、第４実施形態の半導体装置１４１は、一対のゲートトレンチ１４２と、一対のゲートトレンチ１４２の間に挟まれたダミートレンチ１４３とを含むトレンチ単位１４４を有している。この場合、ゲートトレンチ１４２とエミッタトレンチ１１６との間隔Ｌ３（ゲートトレンチ１４２の側面とエミッタトレンチ１１６の側面との距離）は、２μｍ以下であることが好ましい。
各トレンチ単位１４４において、ダミートレンチ１４３の両側（各ゲートトレンチ１４２との間の領域）には、ｐ型ベース領域１４５が形成され、さらにｐ型ベース領域１４５の表面部にｎ＋型エミッタ領域１４６およびｐ＋型ベースコンタクト領域１４７が形成されている（図１０参照）。この実施形態では、ｐ型ベース領域１４５とｎ−型ドリフト領域１０６との界面がゲートトレンチ１４２の中央部もしくは上部に設定されていて、ｐ型ベース領域１４５は、半導体基板１０２の比較的浅くに拡散形成されている。
ｎ＋型エミッタ領域１４６およびｐ＋型ベースコンタクト領域１４７は、ゲートトレンチ１４２とダミートレンチ１４３との間の領域において互いに隣接して配置されている。具体的には、ｎ＋型エミッタ領域１４６が各ゲートトレンチ１４２の側面１４８に沿って一つずつ形成され、ｐ＋型ベースコンタクト領域１４７がダミートレンチ１４３の両側面１４９に沿って一つずつ形成されている。これにより、ｎ＋型エミッタ領域１４６は、半導体基板１０２の表面１０７およびゲートトレンチ１４２の側面１４８に露出している。一方、ｐ＋型ベースコンタクト領域１４７は、半導体基板１０２の表面１０７およびダミートレンチ１４３の側面１４９に露出している。
また、半導体基板１０２には、ｐ型フローティング領域１５０が形成されている。ｐ型フローティング領域１５０は、複数のエミッタトレンチ１１６の各間に広がっている。ｐ型フローティング領域１５０は、電気的にフローティング状態が保たれた半導体領域であって、ゲートトレンチ１４２に隣り合うエミッタトレンチ１１６によって、ゲートトレンチ１４２と分離されている。ｐ型フローティング領域１５０は、この実施形態では、ｐ型ベース領域１４５よりも深く形成されている。
ｐ型フローティング領域１５０は、エミッタトレンチ１１６の底部に対して半導体基板１０２の裏面１０３側に膨出する底部１５１と、ゲートトレンチ１４２に隣り合うエミッタトレンチ１１６の下方に回り込むオーバーラップ部１５２とを有している。オーバーラップ部１５２は、当該エミッタトレンチ１１６の幅方向中央に対してゲートトレンチ１４２の近い側に位置する端部１５３を有している。この端部１５３は、エミッタトレンチ１１６に対してゲートトレンチ１４２側にはみ出ていないことが好ましい。
このようなｐ型フローティング領域１５０は、たとえば、前述のｐ型フローティング領域１１７と同様に形成することができる。
ダミートレンチ１４３には、絶縁膜１２１を介して第１埋め込み電極１５４が埋め込まれている。第１埋め込み電極１５４は、たとえば、ポリシリコン等の導電材料からなり、ゲート電極１２２に電気的に接続されている。また、第１埋め込み電極１５４は、ダミートレンチ１４３の深さ方向途中まで埋め戻している。これにより、ダミートレンチ１４３には、第１埋め込み電極１５４の上方領域に電極のない空間が形成されている。そして、この空間を開口端まで埋め戻すように、埋め込み絶縁膜１５５がダミートレンチ１４３に埋め込まれている。
埋め込み絶縁膜１５５は、たとえば、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ２）等の絶縁材料からなり、０．５μｍ以上の厚さを有している。埋め込み絶縁膜１５５およびその下の絶縁膜１２１には、ダミートレンチ１４３の両側面１４９におけるｐ＋型ベースコンタクト領域１４７を露出させる除去部１５６が選択的に形成されている。すなわち、埋め込み絶縁膜１５５は、ダミートレンチ１４３の両側面１４９に連なるように、半導体基板１０２の表面１０７よりも低い位置の上面１５７を選択的に有しており、この上面１５７と表面１０７との間のダミートレンチ１４３の両側面１４９の領域にｐ＋型ベースコンタクト領域１４７が露出している。
層間膜１２９には、ダミートレンチ１４３を挟んで対向するｐ型ベース領域１４５に跨るコンタクトホール１５８が形成されている。このコンタクトホール１５８は、半導体基板１０２の表面１０７でｎ＋型エミッタ領域１４６およびｐ＋型ベースコンタクト領域１４７を露出させ、ダミートレンチ１４３の両側面１４９（除去部１５６）でｐ＋型ベースコンタクト領域１４７を露出させる。つまり、ｐ＋型ベースコンタクト領域１４７は、表面１０７と側面１４９との交差によって形成されるダミートレンチ１４３の両角部１５９に露出している。なお、ｎ＋型エミッタ領域１４６は、ゲートトレンチ１４２の側面１４８から半導体基板１０２の表面１０７に沿う横方向に引き出された引き出し部を選択的に有していて、この引き出し部のみがコンタクトホール１５８から選択的に露出していてもよい。
そして、エミッタ電極１３２は、コンタクトホール１５８に入り込み、半導体基板１０２の表面１０７においてｎ＋型エミッタ領域１４６に接続され、ダミートレンチ１４３の両角部１５９においてｐ＋型ベースコンタクト領域１４７に接続されている。
この半導体装置１４１によっても、第３実施形態の半導体装置１０１と同様の効果を達成することができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の各実施形態の開示から把握される上記特徴は、異なる実施形態間でも互いに組み合わせることができる。
また、前述の実施形態では、半導体装置１，３１，１０１，１４１が備えるＩＧＢＴの構成のみを図示したが、本発明の半導体装置は、ＩＧＢＴ以外の素子（たとえば、ＭＯＳＦＥＴ、ダイオード等）をＩＧＢＴの形成領域とは異なる領域に備えていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
（項１）半導体層と、前記半導体層に形成されたゲートトレンチと、前記ゲートトレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、前記ゲートトレンチの側方に所定の間隔を空けて形成されたダミートレンチと、前記ゲートトレンチと前記ダミートレンチとの間の領域において、前記半導体層の表面側から前記ゲートトレンチの深さ方向に順に配置されたｎ＋型エミッタ領域、ｐ型ベース領域およびｎ−型ドリフト領域と、前記ｎ−型ドリフト領域に対して前記半導体層の裏面側に配置されたｐ＋型コレクタ領域と、前記ダミートレンチに埋め込まれ、前記半導体層の前記表面に対して前記ダミートレンチの底側に上面を有する埋め込み絶縁膜であって、前記ダミートレンチの側面における前記表面から前記上面までの部分に前記ｐ型ベース領域の一部をコンタクト領域として選択的に露出させる埋め込み絶縁膜と、前記ダミートレンチの前記埋め込み絶縁膜の上方領域に埋め込まれ、前記ダミートレンチの前記側面において前記コンタクト領域に接続されたコンタクト電極とを含む、半導体装置。
この構成によれば、ダミートレンチの側面をコンタクト領域として有効利用することができるので、ｐ型ベース領域に対するコンタクト電極の接合面積を十分確保することができる。これにより、ｐ型ベース領域の平面面積を犠牲にすることができるので、ゲートトレンチとダミートレンチとの間隔を微細化して、従来に比べて微細なｐ型ベース領域を形成することができる。しかも、ダミートレンチは、ゲートトレンチと同一のマスクを使用して形成することができるため、ゲートトレンチに対する位置ずれが生じない。そして、コンタクト電極のアライメントは、ダミートレンチの平面面積を含めたエリアに合わせればよいので、簡単にとることができる。
また、トレンチ構造の微細化の結果、デバイスの短絡耐量とオン電圧とのトレードオフの関係を改善することができるので、電荷促進効果を向上させることができる。よって、低電流域におけるＶＣＥ（ｓａｔ）を改善することができる。
（項２）前記半導体装置は、前記ダミートレンチの前記埋め込み絶縁膜の下方領域に絶縁膜を介して埋め込まれた第１埋め込み電極をさらに含む、項１に記載の半導体装置。
（項３）前記半導体装置は、一対の前記ダミートレンチと、当該一対のダミートレンチの間に挟まれたゲートトレンチを含むトレンチ単位を有する、項２に記載の半導体装置。
（項４）前記第１埋め込み電極は、前記ｎ＋型エミッタ領域と電気的に接続されている、項３に記載の半導体装置。
（項５）前記トレンチ単位は、前記半導体層の前記表面に沿う横方向に複数形成されており、前記半導体装置は、互いに隣り合う前記トレンチ単位の間に形成された複数のエミッタトレンチと、前記エミッタトレンチに絶縁膜を介して埋め込まれ、前記ｎ＋型エミッタ領域と電気的に接続された第２埋め込み電極と、前記トレンチ単位の前記ダミートレンチと、その隣の前記トレンチ単位の前記ダミートレンチとの間に形成されたｐ型フローティング領域とをさらに含む、項４に記載の半導体装置。
（項６）前記ｐ型フローティング領域は、前記ｐ型ベース領域よりも深く形成され、前記ダミートレンチの下方に回り込むオーバーラップ部を含む、項５に記載の半導体装置。
この構成によれば、ｎ＋型エミッタ領域に接続された第１埋め込み電極が埋め込まれたダミートレンチ（以下、「エミッタ接合トレンチ」という）の底部までｐ型フローティング領域（オーバーラップ部）が形成されているので、スイッチングオフ動作時にエミッタ接合トレンチに負荷するコレクタ−エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を防止することができる。
また、ｐ型ベース領域よりも深いｐ型フローティング領域によって耐圧を向上できる一方、ｐ型ベース領域は浅くてもよいので、ｐ型ベース領域の深さを適切に設計することによってオン電圧の上昇を抑制することもできる。
（項７）前記オーバーラップ部は、前記ダミートレンチの幅方向中央に対して前記ゲートトレンチの近い側に位置する端部を有している、項６に記載の半導体装置。
この構成により、エミッタ接合トレンチにかかるコレクタ−エミッタ電圧を、より良好に緩和することができる。
（項８）前記半導体装置は、一対の前記ゲートトレンチと、当該一対の前記ゲートトレンチの間に挟まれたダミートレンチを含むトレンチ単位を有する、項２に記載の半導体装置。
（項９）前記第１埋め込み電極は、前記ゲート電極と電気的に接続されている、項８に記載の半導体装置。
（項１０）前記トレンチ単位は、前記半導体層の前記表面に沿う横方向に複数形成されており、前記半導体装置は、互いに隣り合う前記トレンチ単位の間に形成された複数のエミッタトレンチと、前記エミッタトレンチに絶縁膜を介して埋め込まれ、前記ｎ＋型エミッタ領域と電気的に接続された第２埋め込み電極と、前記複数のエミッタトレンチの間に形成されたｐ型フローティング領域とをさらに含む、項９に記載の半導体装置。
（項１１）前記ｐ型フローティング領域は、前記ｐ型ベース領域よりも深く形成され、前記エミッタトレンチの下方に回り込むオーバーラップ部を含む、項１０に記載の半導体装置。
この構成によれば、ｎ＋型エミッタ領域に接続された第２埋め込み電極が埋め込まれたエミッタトレンチ（以下、「エミッタ接合トレンチ」という）の底部までｐ型フローティング領域（オーバーラップ部）が形成されているので、スイッチングオフ動作時にエミッタ接合トレンチに負荷するコレクタ−エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を防止することができる。
また、ｐ型ベース領域よりも深いｐ型フローティング領域によって耐圧を向上できる一方、ｐ型ベース領域は浅くてもよいので、ｐ型ベース領域の深さを適切に設計することによってオン電圧の上昇を抑制することもできる。
（項１２）前記オーバーラップ部は、前記エミッタトレンチの幅方向中央に対して前記ゲートトレンチの近い側に位置する端部を有している、項１１に記載の半導体装置。
この構成により、エミッタ接合トレンチにかかるコレクタ−エミッタ電圧を、より良好に緩和することができる。
（項１３）前記埋め込み絶縁膜は、０．５μｍ以上の厚さを有している、項１〜１２のいずれか一項に記載の半導体装置。
（項１４）前記ダミートレンチは、前記ゲートトレンチとの間に２μｍ以下の間隔を隔てて配置されている、項１〜１３のいずれか一項に記載の半導体装置。
（項１５）前記ｎ＋型エミッタ領域は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３のｎ型ドーパント濃度を有している、項１〜１４のいずれか一項に記載の半導体装置。
（項１６）前記ｐ型ベース領域は、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３のｐ型ドーパント濃度を有している、項１〜１５のいずれか一項に記載の半導体装置。
（項１７）前記ｎ−型ドリフト領域は、１×１０１３ｃｍ−３〜５×１０１４ｃｍ−３のｎ型ドーパント濃度を有している、項１〜１６のいずれか一項に記載の半導体装置。
（項１８）前記ｐ＋型コレクタ領域は、１×１０１５ｃｍ−３〜２×１０１９ｃｍ−３のｐ型ドーパント濃度を有している、項１〜１７のいずれか一項に記載の半導体装置。
次に、本発明を実施例に基づいて説明するが、本発明は下記の実施例によって限定されるものではない。
図６に示す半導体装置１０１の構造に関して、短絡耐量とオン電圧（ＶＣＥ）とのトレードオフの関係の改善効果が、ゲートトレンチ１０８とダミートレンチ１０９との間隔Ｌ１によってどのように変化するかを確認するため、当該間隔Ｌ１が互いに異なる４種類のデバイスのＶＣＥ−ＩＣｆ特性を調べた。結果を図１１に示す。図１１において、デバイスＡ（トレンチ間隔Ｌ１＝２μｍ 一点鎖線）およびデバイスＣ（トレンチ間隔Ｌ１＝３．５μｍ 破線）とした。
図１１によると、トレンチ間隔Ｌ１が狭いほど、立ち上がりのＶＣＥ（ｓａｔ）が低く、定常損失が低いことが確認できた（図１１の右下拡大図参照）。また、ＩＣｆの高電流域では、トレンチの微細化（ｐ型ベース領域１１１の体積低減）によって飽和電流密度が低くなっており、短絡耐量が向上していることが確認できた。
１ 半導体装置
２ 半導体基板
３ 裏面
４ ｐ＋型コレクタ領域
５ ｎ型バッファ領域
６ ｎ−型ドリフト領域
７ 表面
８ ゲートトレンチ
１０ ｐ型ベース領域
１３ ｎ＋型エミッタ領域
１４ エミッタトレンチ
１５ ｐ型フローティング領域
１６ 底部
１７ オーバーラップ部
１８ 端部
１９ 絶縁膜
２０ ゲート電極
２１ 埋め込み電極
２２ ゲート絶縁膜
３１ 半導体装置
３３ ゲートトレンチ
３４ ｐ型ベース領域
３５ ｎ＋型エミッタ領域
３８ 引き出し部
１０１ 半導体装置
１０２ 半導体基板
１０３ 裏面
１０４ ｐ＋型コレクタ領域
１０６ ｎ−型ドリフト領域
１０７ 表面
１０８ ゲートトレンチ
１０９ ダミートレンチ
１１０ トレンチ単位
１１１ ｐ型ベース領域
１１２ ｎ＋型エミッタ領域
１１３ ｐ＋型ベースコンタクト領域
１１４ 側面
１１５ 側面
１１６ エミッタトレンチ
１１７ ｐ型フローティング領域
１１８ 底部
１１９ オーバーラップ部
１２０ 端部
１２１ 絶縁膜
１２２ ゲート電極
１２３ 第１埋め込み電極
１２４ 第２埋め込み電極
１２５ ゲート絶縁膜
１２６ 埋め込み絶縁膜
１２７ 除去部
１２８ 上面
１３２ エミッタ電極
１４１ 半導体装置
１４２ ゲートトレンチ
１４３ ダミートレンチ
１４４ トレンチ単位
１４５ ｐ型ベース領域
１４６ ｎ＋型エミッタ領域
１４７ ｐ＋型ベースコンタクト領域
１４８ 側面
１４９ 側面
１５０ ｐ型フローティング領域
１５１ 底部
１５２ オーバーラップ部
１５３ 端部
１５４ 第１埋め込み電極
１５５ 埋め込み絶縁膜
１５６ 除去部
１５７ 上面
１５９ 角部

Claims (17)

  1. 半導体層と、
    前記半導体層に形成された複数のゲートトレンチと、
    前記複数のゲートトレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、
    各前記ゲートトレンチの側方において、前記半導体層の表面側から前記ゲートトレンチの深さ方向に順に配置されたｎ＋型エミッタ領域、ｐ型ベース領域およびｎ−型ドリフト領域と、
    前記ｎ−型ドリフト領域に対して前記半導体層の裏面側に配置されたｐ＋型コレクタ領域と、
    互いに隣り合う前記複数のゲートトレンチの間に形成された複数のエミッタトレンチと、
    前記複数のエミッタトレンチに絶縁膜を介して埋め込まれ、前記ｎ＋型エミッタ領域と電気的に接続された埋め込み電極と、
    前記複数のエミッタトレンチの間に形成されたｐ型フローティング領域とを含み、
    前記ｐ型フローティング領域は、前記ｐ型ベース領域よりも深く形成され、前記複数のエミッタトレンチのうち前記ゲートトレンチに最も近いエミッタトレンチの下方に回り込み、前記エミッタトレンチの幅方向中央に対して前記ゲートトレンチに近い側に位置する端部を有するオーバーラップ部を含む、半導体装置。
  2. 前記ｐ型フローティング領域は、前記エミッタトレンチの底部に対して前記半導体層の裏面側に膨出する底部を有している、請求項１に記載の半導体装置。
  3. 前記エミッタトレンチは、前記ゲートトレンチと同じ深さで形成されている、請求項１または２に記載の半導体装置。
  4. 前記ゲートトレンチは、前記半導体層の前記表面に沿う横方向に一対ずつ配置されており、
    前記一対のゲートトレンチは、共通の前記ｐ型ベース領域を介して前記横方向に対向している、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記一対のゲートトレンチは、一方が他方に対して２μｍ〜７μｍの間隔を隔てて配置されている、請求項４に記載の半導体装置。
  6. 前記ｎ＋型エミッタ領域は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３のｎ型ドーパント濃度を有している、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記ｐ型ベース領域は、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３のｐ型ドーパント濃度を有している、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記ｎ−型ドリフト領域は、１×１０１３ｃｍ−３〜５×１０１４ｃｍ−３のｎ型ドーパント濃度を有している、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記ｐ＋型コレクタ領域は、１×１０１５ｃｍ−３〜２×１０１９ｃｍ−３のｐ型ドーパント濃度を有している、請求項１〜８のいずれか一項に記載の半導体装置。
  10. 前記ｎ＋型エミッタ領域は、前記ゲートトレンチの側面から前記半導体層の表面に沿う横方向に引き出された引き出し部を選択的に有している、請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記ゲートトレンチとの間に前記ｎ＋型エミッタ領域、前記ｐ型ベース領域および前記ｎ−型ドリフト領域が形成されるように、前記ゲートトレンチの側方に所定の間隔を空けて形成されたダミートレンチと、
    前記ダミートレンチに埋め込まれ、前記半導体層の前記表面に対して前記ダミートレンチの底側に上面を有する埋め込み絶縁膜であって、前記ダミートレンチの側面における前記表面から前記上面までの部分に前記ｐ型ベース領域の一部をコンタクト領域として選択的に露出させる埋め込み絶縁膜と、
    前記ダミートレンチの前記埋め込み絶縁膜の上方領域に埋め込まれ、前記ダミートレンチの前記側面において前記コンタクト領域に接続されたコンタクト電極とを含む、請求項１〜１０のいずれか一項に記載の半導体装置。
  12. 前記半導体装置は、前記ダミートレンチの前記埋め込み絶縁膜の下方領域に絶縁膜を介して埋め込まれた第１埋め込み電極をさらに含む、請求項１１に記載の半導体装置。
  13. 前記半導体装置は、一対の前記ダミートレンチと、当該一対のダミートレンチの間に挟まれたゲートトレンチを含むトレンチ単位を有する、請求項１２に記載の半導体装置。
  14. 前記ダミートレンチは、前記第１埋め込み電極が前記ｎ＋型エミッタ領域と電気的に接続されることによって前記エミッタトレンチを兼ねている、請求項１２または１３に記載の半導体装置。
  15. 前記半導体装置は、一対の前記ゲートトレンチと、当該一対の前記ゲートトレンチの間に挟まれたダミートレンチを含むトレンチ単位を有する、請求項１２に記載の半導体装置。
  16. 前記第１埋め込み電極は、前記ゲート電極と電気的に接続されている、請求項１５に記載の半導体装置。
  17. 前記埋め込み絶縁膜は、０．５μｍ以上の厚さを有している、請求項１１〜１６のいずれか一項に記載の半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015213163A (ja) * 2014-04-15 2015-11-26 ローム株式会社 半導体装置および半導体装置の製造方法
KR20150135104A (ko) * 2014-05-22 2015-12-02 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP2017063124A (ja) * 2015-09-25 2017-03-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JPWO2017010393A1 (ja) * 2015-07-16 2017-11-02 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019029434A (ja) * 2017-07-27 2019-02-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2020031167A (ja) * 2018-08-24 2020-02-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6284314B2 (ja) 2012-08-21 2018-02-28 ローム株式会社 半導体装置
JP6265594B2 (ja) 2012-12-21 2018-01-24 ラピスセミコンダクタ株式会社 半導体装置の製造方法、及び半導体装置
JP6197966B2 (ja) * 2014-12-19 2017-09-20 富士電機株式会社 半導体装置および半導体装置の製造方法
US9543403B2 (en) 2015-01-21 2017-01-10 Globalfoundries Inc. Bipolar junction transistor with multiple emitter fingers
JP6786316B2 (ja) * 2016-09-12 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN106876453A (zh) * 2017-01-04 2017-06-20 上海华虹宏力半导体制造有限公司 沟槽栅igbt及制作方法
US10319808B2 (en) * 2017-04-03 2019-06-11 Fuji Electric Co., Ltd. Semiconductor device
CN107579113A (zh) * 2017-07-21 2018-01-12 全球能源互联网研究院 一种沟槽型绝缘栅双极型晶体管
CN109755298B (zh) * 2017-11-01 2020-10-16 苏州东微半导体有限公司 一种沟槽型igbt功率器件
CN108461537B (zh) * 2018-02-05 2019-11-29 电子科技大学 一种沟槽栅电荷存储型igbt及其制作方法
CN108417622B (zh) * 2018-02-07 2021-06-04 上海华虹宏力半导体制造有限公司 Igbt器件
CN111129134B (zh) * 2018-10-31 2021-07-30 比亚迪半导体股份有限公司 Igbt芯片及其制造方法
CN109713037B (zh) * 2018-12-29 2021-11-23 安建科技(深圳)有限公司 一种绝缘栅双极性晶体管器件及其制备方法
CN109830532A (zh) * 2019-01-22 2019-05-31 上海华虹宏力半导体制造有限公司 超结igbt器件及其制造方法
DE102019133030B4 (de) * 2019-12-04 2023-05-04 Infineon Technologies Austria Ag Bipolartransistor mit isoliertem gate enthaltende halbleitervorrichtung und herstellungsverfahren
JP7330092B2 (ja) * 2019-12-25 2023-08-21 三菱電機株式会社 半導体装置
CN111261712A (zh) * 2020-03-25 2020-06-09 广东芯聚能半导体有限公司 沟槽型igbt器件结构
KR102437047B1 (ko) * 2020-12-11 2022-08-26 현대모비스 주식회사 전력 반도체 소자 및 전력 반도체 칩
JP7475265B2 (ja) * 2020-12-14 2024-04-26 三菱電機株式会社 半導体装置及び半導体装置の製造方法
CN116404039B (zh) * 2023-06-08 2023-10-31 安建科技(深圳)有限公司 一种功率半导体器件及其制造方法

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04251983A (ja) * 1991-01-09 1992-09-08 Toshiba Corp 半導体装置
JP2003324197A (ja) * 2002-04-30 2003-11-14 Rohm Co Ltd 半導体装置およびその製造方法
JP2005032941A (ja) * 2003-07-11 2005-02-03 Fuji Electric Device Technology Co Ltd 絶縁ゲート型半導体装置
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP2007311557A (ja) * 2006-05-18 2007-11-29 Toshiba Corp 半導体装置及びその製造方法
JP2008091853A (ja) * 2006-09-07 2008-04-17 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2009054903A (ja) * 2007-08-29 2009-03-12 Fuji Electric Device Technology Co Ltd トレンチ型絶縁ゲート半導体装置
JP2009188290A (ja) * 2008-02-08 2009-08-20 Toshiba Corp 電力用半導体装置
WO2010044135A1 (ja) * 2008-10-14 2010-04-22 三菱電機株式会社 パワーデバイス
JP2010283128A (ja) * 2009-06-04 2010-12-16 Mitsubishi Electric Corp 電力用半導体装置
JP2011165928A (ja) * 2010-02-10 2011-08-25 Toyota Central R&D Labs Inc 絶縁ゲートバイポーラトランジスタ
JP2011204803A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置
JP2011204716A (ja) * 2010-03-24 2011-10-13 Mitsubishi Electric Corp 電力半導体装置およびその製造方法
JP2012151470A (ja) * 2011-01-17 2012-08-09 Infineon Technologies Austria Ag 半導体素子および逆導通ｉｇｂｔ
JP2013251466A (ja) * 2012-06-01 2013-12-12 Fuji Electric Co Ltd 半導体装置、半導体装置の制御方法および半導体装置の評価方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1209751A3 (en) * 1991-08-08 2002-07-31 Kabushiki Kaisha Toshiba Self turn-off insulated-gate power semiconductor device with injection-enhanced transistor structure
JP3325736B2 (ja) 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
JP2006314112A (ja) 1997-03-14 2006-11-16 Toshiba Corp 半導体装置の制御方法
EP1835542A3 (en) 1999-09-30 2007-10-03 Kabushiki Kaisha Toshiba Semiconductor device with trench gate
WO2002058160A1 (fr) 2001-01-19 2002-07-25 Mitsubishi Denki Kabushiki Kaisha Dispositif a semi-conducteur
JP4823435B2 (ja) * 2001-05-29 2011-11-24 三菱電機株式会社 半導体装置及びその製造方法
US7045859B2 (en) 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
DE10203164B4 (de) 2002-01-28 2005-06-16 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
JP2004111772A (ja) 2002-09-20 2004-04-08 Sanyo Electric Co Ltd 絶縁ゲート型電界効果半導体装置
JP3971327B2 (ja) 2003-03-11 2007-09-05 株式会社東芝 絶縁ゲート型半導体装置
JP4398719B2 (ja) 2003-12-25 2010-01-13 株式会社東芝 半導体装置
JP5135719B2 (ja) 2006-06-05 2013-02-06 富士電機株式会社 トレンチ型絶縁ゲート半導体装置
JP5128100B2 (ja) 2006-09-29 2013-01-23 三菱電機株式会社 電力用半導体装置
JP5359182B2 (ja) 2008-01-28 2013-12-04 富士電機株式会社 半導体装置
WO2009102684A2 (en) 2008-02-14 2009-08-20 Maxpower Semiconductor Inc. Semiconductor device structures and related processes
US8507945B2 (en) * 2008-03-31 2013-08-13 Mitsubishi Electric Corporation Semiconductor device including an insulated gate bipolar transistor (IGBT)
JP4688901B2 (ja) 2008-05-13 2011-05-25 三菱電機株式会社 半導体装置
US8193579B2 (en) * 2008-07-29 2012-06-05 Rohm Co., Ltd. Trench type semiconductor device and fabrication method for the same
JP5637175B2 (ja) 2008-12-24 2014-12-10 株式会社デンソー 半導体装置
JP5511308B2 (ja) 2009-10-26 2014-06-04 三菱電機株式会社 半導体装置およびその製造方法
JP5762689B2 (ja) 2010-02-26 2015-08-12 株式会社東芝 半導体装置
JP5488691B2 (ja) 2010-03-09 2014-05-14 富士電機株式会社 半導体装置
CN102244095B (zh) 2010-05-11 2013-05-22 力士科技股份有限公司 一种功率半导体器件
JP5631752B2 (ja) 2011-01-12 2014-11-26 株式会社 日立パワーデバイス 半導体装置および電力変換装置
JP5969771B2 (ja) * 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP2012256628A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
KR20140022518A (ko) 2012-08-13 2014-02-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6190206B2 (ja) * 2012-08-21 2017-08-30 ローム株式会社 半導体装置
JP6284314B2 (ja) * 2012-08-21 2018-02-28 ローム株式会社 半導体装置

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04251983A (ja) * 1991-01-09 1992-09-08 Toshiba Corp 半導体装置
JP2003324197A (ja) * 2002-04-30 2003-11-14 Rohm Co Ltd 半導体装置およびその製造方法
JP2005032941A (ja) * 2003-07-11 2005-02-03 Fuji Electric Device Technology Co Ltd 絶縁ゲート型半導体装置
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP2007311557A (ja) * 2006-05-18 2007-11-29 Toshiba Corp 半導体装置及びその製造方法
JP2008091853A (ja) * 2006-09-07 2008-04-17 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2009054903A (ja) * 2007-08-29 2009-03-12 Fuji Electric Device Technology Co Ltd トレンチ型絶縁ゲート半導体装置
JP2009188290A (ja) * 2008-02-08 2009-08-20 Toshiba Corp 電力用半導体装置
WO2010044135A1 (ja) * 2008-10-14 2010-04-22 三菱電機株式会社 パワーデバイス
JP2010283128A (ja) * 2009-06-04 2010-12-16 Mitsubishi Electric Corp 電力用半導体装置
JP2011165928A (ja) * 2010-02-10 2011-08-25 Toyota Central R&D Labs Inc 絶縁ゲートバイポーラトランジスタ
JP2011204803A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置
JP2011204716A (ja) * 2010-03-24 2011-10-13 Mitsubishi Electric Corp 電力半導体装置およびその製造方法
JP2012151470A (ja) * 2011-01-17 2012-08-09 Infineon Technologies Austria Ag 半導体素子および逆導通ｉｇｂｔ
JP2013251466A (ja) * 2012-06-01 2013-12-12 Fuji Electric Co Ltd 半導体装置、半導体装置の制御方法および半導体装置の評価方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015213163A (ja) * 2014-04-15 2015-11-26 ローム株式会社 半導体装置および半導体装置の製造方法
US12034065B2 (en) 2014-04-15 2024-07-09 Rohm Co., Ltd. Semiconductor device including emitter regions and method of manufacturing the semiconductor device
US10763344B2 (en) 2014-04-15 2020-09-01 Rohm Co., Ltd. Semiconductor device including emitter regions and method of manufacturing the semiconductor device
KR20150135104A (ko) * 2014-05-22 2015-12-02 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP2016001719A (ja) * 2014-05-22 2016-01-07 ルネサスエレクトロニクス株式会社 半導体装置
KR102316183B1 (ko) * 2014-05-22 2021-10-25 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
US10211299B2 (en) 2015-07-16 2019-02-19 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
JPWO2017010393A1 (ja) * 2015-07-16 2017-11-02 富士電機株式会社 半導体装置および半導体装置の製造方法
CN106558605A (zh) * 2015-09-25 2017-04-05 瑞萨电子株式会社 半导体器件及其制造方法
JP2017063124A (ja) * 2015-09-25 2017-03-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2019029434A (ja) * 2017-07-27 2019-02-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2020031167A (ja) * 2018-08-24 2020-02-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7051641B2 (ja) 2018-08-24 2022-04-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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