JP6142666B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 87
- 239000000758 substrate Substances 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 12
- 239000010410 layer Substances 0.000 description 138
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000000969 carrier Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 210000000746 body region Anatomy 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
以下、本発明の第1実施形態について、詳細に説明する。
本発明の半導体装置1の製造方法では、まず、N−シリコン基板40(ドリフト層5)を用意し、このN−シリコン基板40に、P型不純物をイオン注入し、ベース層7(拡散P領域)を形成する。なお、ベース層7の不純物濃度は、例えば、1.5×1017cm−3程度となるように形成する。そして、フォトリソグラフィとドライエッチング等を用いて、ベース層7の表面側から掘り下げてトレンチ20を複数形成する。このトレンチ20は、例えば、ベース層7の表面からの深さが5μm程度となるように形成することができる。そして、このトレンチ20の内壁全体(底面及び側面)に、例えば、CVD法もしくは熱酸化法により、シリコン酸化膜42を形成する。そして、このシリコン酸化膜42によってゲート絶縁膜21が構成される(図3(A))。
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
3…半導体基板
5…ドリフト層(第1導電型の第1半導体層)
7…ベース層
7a…チャネル領域
7b…フローティング領域
11…コレクタ層(コレクタ領域)
13…エミッタ領域
17…エミッタ電極
19…コレクタ電極
20…トレンチ
21…ゲート絶縁膜
23…ゲート電極
25…N+層(第2半導体層)
Claims (5)
- 所定の表面と裏面とを備えた半導体基板(3)と、
前記半導体基板(3)内に設けられた第1導電型の第1半導体層(5)と、
前記半導体基板(3)の前記表面側に形成される第2導電型のベース層(7)と、
前記半導体基板(3)の前記裏面側に形成される第2導電型のコレクタ領域(11)と、
前記コレクタ領域(11)と電気的に接続されるコレクタ電極(19)と、
前記ベース層(7)の前記表面側から掘り下げられて形成されるトレンチ(20)と、
前記トレンチ(20)の内壁面に沿って形成されたゲート絶縁膜(21)と、
前記トレンチ(20)内において前記ゲート絶縁膜(21)よりも内側に形成されたゲート電極(23)と、
前記ベース層(7)における前記表面側において前記トレンチ(20)の一側壁面(20a)に隣接して形成される第1導電型のエミッタ領域(13)と、
前記エミッタ領域(13)と電気的に接続されるエミッタ電極(17)と、
を備え、
前記ベース層(7)は、前記トレンチ(20)によって複数の領域に分離され、それら分離された領域は、前記エミッタ領域(13)を介して前記エミッタ電極(17)に接続されるチャネル領域(7a)又は前記エミッタ電極(17)に接続されないフローティング領域(7b)として構成され、
前記フローティング領域(7b)には、前記トレンチ(20)の他側壁面(20b)に沿って第1導電型の第2半導体層(25)が形成されており、
前記第2半導体層(25)における前記表面側とは反対側の端部(25a)が、少なくとも前記トレンチ(20)の底部(20c)寄りの位置まで到達するように構成され、
前記第2半導体層(25)は、前記ベース層(7)の不純物濃度よりも高い不純物濃度で形成されていることを特徴とする半導体装置。 - 前記第2半導体層(25)における前記表面側とは反対側の端部(25a)が、前記コレクタ電極(19)と前記エミッタ電極(17)との間に電圧が印加されたときに、前記第1半導体層(5)側から前記ベース層(7)側へ広がる空乏層に到達するように構成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2半導体層(25)における前記表面側とは反対側の端部(25a)が、前記第1半導体層(5)まで到達するように構成されていることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記第2半導体層(25)における前記表面側の端部(25b)が、前記ベース層(7)の前記表面側まで到達するように構成されていることを特徴とする請求項1から請求項3のいずれか一項に記載の半導体装置。
- 前記トレンチ(20)は、複数設けられており、
前記チャネル領域(7a)と前記フローティング領域(7b)とは、交互に繰り返されるように配置されており、
前記第2半導体層(25)は、前記フローティング領域(7b)の両側面に配置されていることを特徴とする請求項1から請求項4のいずれか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013105137A JP6142666B2 (ja) | 2013-05-17 | 2013-05-17 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013105137A JP6142666B2 (ja) | 2013-05-17 | 2013-05-17 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014225615A JP2014225615A (ja) | 2014-12-04 |
JP6142666B2 true JP6142666B2 (ja) | 2017-06-07 |
Family
ID=52124073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013105137A Expired - Fee Related JP6142666B2 (ja) | 2013-05-17 | 2013-05-17 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6142666B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4696335B2 (ja) * | 2000-05-30 | 2011-06-08 | 株式会社デンソー | 半導体装置およびその製造方法 |
JP4644730B2 (ja) * | 2008-08-12 | 2011-03-02 | 株式会社日立製作所 | 半導体装置及びそれを用いた電力変換装置 |
EP2523217A4 (en) * | 2010-01-04 | 2014-06-25 | Hitachi Ltd | SEMICONDUCTOR DEVICE AND ELECTRIC POWER CONVERTING DEVICE USING THE SAME |
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2013
- 2013-05-17 JP JP2013105137A patent/JP6142666B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014225615A (ja) | 2014-12-04 |
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