JP2011204762A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
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Abstract
【課題】 従来のIGBTでは、メインセルの面積比率を積極的に減少させて正孔のエミッタ側への排出量を抑制して正孔の蓄積量を保ち、ベース層の伝導度変調を促進していた。しかし、メインセルの面積比率が減少するため、電流密度が低下してしまう問題があった。
【解決手段】 トレンチセルを有するIGBTにおいて、ベース領域を隣り合うセル間で離間して配置し、ベース領域が配置されないドリフト層表面にエミッタ電極との絶縁膜を設ける。また、ベース領域間を十分広げ、ベース領域の面積を従来より低減する。更に、ベース領域が配置されないドリフト層表面に、IGBTのプレーナーセルを配置する。
【選択図】 図1
【解決手段】 トレンチセルを有するIGBTにおいて、ベース領域を隣り合うセル間で離間して配置し、ベース領域が配置されないドリフト層表面にエミッタ電極との絶縁膜を設ける。また、ベース領域間を十分広げ、ベース領域の面積を従来より低減する。更に、ベース領域が配置されないドリフト層表面に、IGBTのプレーナーセルを配置する。
【選択図】 図1
Description
本発明は絶縁ゲート型バイポーラトランジスタに係り、特に正孔の蓄積効果を高めた絶縁ゲート型バイポーラトランジスタに関する。
絶縁ゲート型バイポーラトランジスタ(以下、IGBT(Insulated−Gate Bipolar Transistor))は、パワーエレクトニクス分野におけるスイッチング素子として用いられている。
IGBTは、PT(Punch Through)構造とNPT(Non Punchi Through)構造とに大別される。
PT構造は、コレクタ層として半導体基板が用いられ、これにバッファ層、ドリフト層が順次エピタキシャル成長されたものである。ドリフト層は、高耐圧が要求されると、それに応じた厚さが必要となる。そうすると、ドリフト層のエピタキシャル成長によるコストが増大してしまう。
これに対して、NPT構造では、ドリフト層は、FZ(Float Zoning)ウエハが研磨されて形成される。これにより、高耐圧が要求されても、製造コストの増大が抑制される。
ところが、NPT構造では、コレクタ層は、p+型不純物が低ドーズ量でドリフト層に注入されることにより形成される。このため、NPT構造は、PT構造と比較すると、コレクタ層からドリフト層に注入される正孔の量が数桁低くなる。この場合、正孔がエミッタ電極から排出される量を無視できない。
これを解決すべく、従来においても、正孔の排出を抑制する試みがなされてきた。例えば、特許文献1では、隣接するトレンチ間の第1領域ではエミッタ領域とエミッタ電極とを接続させることで当該領域をメインセルとする一方、隣接するトレンチ間であって第1領域と異なる第2領域ではエミッタ領域とエミッタ電極との間に層間絶縁膜を形成することで当該領域をダミーセルとする構成が開示されている。正孔はIGBTがオンの状態においてコレクタ側からベース層に注入されるわけであるが、このような構成によってメインセルの面積が減少するため、正孔がメインセルを通じてエミッタ側へ排出されにくくなる。
上述のように、特許文献1に係る発明では、メインセルの面積比率を積極的に減少させることにより、正孔のエミッタ側への排出量を抑制して正孔の蓄積量を保ち、ベース層の伝導度変調を促進することができる。
しかし、当該従来技術では、メインセルの面積比率が減少するため、電流密度が低下してしまう問題があった。
本発明はかかる課題に鑑みてなされ、コレクタ領域となる一導電型半導体層と、該一導電型半導体層上に設けられた逆導電型半導体層と、該逆導電型半導体層に設けられた複数の絶縁ゲート型バイポーラトランジスタのセルを備える絶縁ゲート型バイポーラトランジスタであって、それぞれの前記セルは、前記逆導電型半導体層の表面に設けられたトレンチと、該トレンチ内に絶縁膜を介して設けられたゲート電極と、前記トレンチを挟んで前記逆導電型半導体層の表面に設けられた一導電型のベース領域と、前記トレンチを挟んで前記ベース領域表面に設けられた逆導電型のエミッタ領域と、を有し、隣り合う前記セルは、それぞれの前記ベース領域が離間して配置され、該両ベース領域の間の前記逆導電型半導体層表面に前記両ベース領域のそれぞれの端部と重畳する他の絶縁膜が設けられることにより解決するものである。
本発明は、トレンチ型セルを有するNPT構造のIGBTにおいて、正孔の流出経路となるベース領域を隣り合うセル間で離間して配置し、ベース領域が配置されないドリフト層表面にエミッタ電極との絶縁膜を設けて、トランジスタのオン時にドリフト層に注入された正孔の流出する経路を制限し、正孔の蓄積効果を高めるものである。
また、ドリフト層の一部にベース領域が配置されない領域を広く設けてベース領域の面積を従来より低減し、正孔の蓄積効果を高めるものである。
更に、ベース領域が配置されないドリフト層表面に、プレーナー構造のトランジスタを配置して電子供給源を増やし、正孔の蓄積効果を高めつつ電流密度の低下を抑制するものである。
本発明によれば、以下の効果が得られる、
第1に、トレンチ型セルを有するNPT構造の絶縁ゲート型バイポーラトランジスタにおいて、トランジスタのオン時にドリフト層に注入された正孔の蓄積効果を高めることができる。
第1に、トレンチ型セルを有するNPT構造の絶縁ゲート型バイポーラトランジスタにおいて、トランジスタのオン時にドリフト層に注入された正孔の蓄積効果を高めることができる。
すなわち、1つのセルのベース領域と、これと隣り合うセルのベース領域とを離間し、両ベース領域間のドリフト層表面にエミッタ電極とドリフト層を絶縁する絶縁膜を設ける。これにより、従来構造と比較して、p型不純物領域であるベース領域を介して正孔が引き抜かれる経路を制限できるので、コレクタ層から注入された正孔が蓄積され易い構造を実現できる。
正孔は直近のp型不純物領域を介して、エミッタ電極へ流出するので、離間して隣り合うベース領域の間隔を広げることによって、正孔の蓄積効果を高めることができる。また、ドリフト層上には、両ベース領域を接続する電極(エミッタ電極)が存在しているため、両ベース領域が配置されない領域間のドリフト層表面に、当該電極とドリフト層とを絶縁する絶縁膜を設け、正孔が離間した両ベース領域のみを経路として引き抜かれるように制限する。
これにより、ドリフト層における正孔の蓄積効果を高めることができ、飽和電圧の低減を図ることができる。
第2に、離間したベース領域間のドリフト層(絶縁膜)上にプレーナー構造の他のIGBTのセルを設けることにより、トランジスタのオン時のチャネル(反転層)長を稼ぎ、電子供給源を増やすことができる。トレンチ型のセルにおいてベース領域間を離間することは、当該セルの間隔を離間することとなり、トランジスタのセル密度が減少することになる。しかし、ベース領域を離間した箇所にプレーナー構造の他のセルを配置することで、セル密度の大幅な減少を抑制できる。
これにより、正孔蓄積効果を高めつつ、チャネル抵抗を低減し、電流密度の低下を抑制できる。
第3に、ベース領域をそれぞれ島状に設け、トレンチ型のセルを十字状に形成し、プレーナー構造のセルを格子状に形成することにより、両ベース領域の面積の低減によって効率的に正孔の蓄積効果を高め且つ、電子供給源を増やす構造を実現できる。
更に、島状のベース領域上のみに選択的にトレンチ型のセルを配置することで、島状のベース領域に対してストライプ状にトレンチ型のセルを配置する構造と比較して、両ベース領域が配置されない領域(トランジスタ動作に寄与しない領域)におけるゲート容量の増加を抑制できる。
第4に、ベース領域を、両ベース領域の深さの2倍〜5倍の距離で離間することにより、両ベース領域に正孔が吸収される機会を十分に低減し、正孔の蓄積効果を高めることができる。
以下、図1から図8を参照して、本発明の実施形態について、nチャネル型NPT−IGBTを例に詳述する。
はじめに、本発明の第1実施形態に係るIGBT10Aの構成について、図1および図2を参照して具体的に説明する。図1はIGBT10Aを示す図であり、図1(A)が基板の主面(表面)側の平面図であり、図1(B)が図1(A)の一部を示す斜視図である。
なお、図1(A)の平面図においては基板の表面上に設けられるエミッタ電極と層間絶縁膜の図示を省略し、図1(B)においてはエミッタ電極の図示を省略した。
IGBT10Aは、一導電型半導体層1と、逆導電型半導体層2と、トレンチ型のIGBTのセル(以下トレンチセル)11を有する。
図1(A)を参照して、複数のトレンチセル11は、ドリフト層(n−型半導体層)2表面に、当該表面の平面視においてY方向に伸びるストライプ状で、互いに平行に設けられる。
それぞれのトレンチセル11は、ベース領域21と、トレンチ31と、ゲート絶縁膜41と、ゲート電極51と、エミッタ領域61と、ボディ領域71とを有する。
トレンチ31は、ドリフト層2の表面に、Y方向に延在するようなストライプ状に設けられる。トレンチ31内は、例えば酸化膜などによるゲート絶縁膜41で被覆され、不純物をドープしたポリシリコン層などによるゲート電極51が埋設される。
ゲート電極51は、IGBT10Aの周囲に形成されたゲート引き回し配線8と接続されるように形成される。これにより、ゲート電極51は、ゲート引き回し配線8の信号に応じて制御される。また、p+型不純物領域であるガードリング6は、ゲート引き回し配線8に囲まれた領域であって基板の周囲に形成される。
ガードリング6は、IGBT10Aの周囲において、ベース領域21よりも深くなるように形成される。また、ゲート引き回し配線8は、IGBT10Aの周囲において、その上下が層間絶縁膜3に挟まれるように形成される。
ベース領域21は、トレンチ31を挟んでドリフト層2表面に設けられたp型不純物領域である。ここではベース領域21は、トレンチ31に沿ってその両側に、Y方向に延びるストライプ状に設けられる。
エミッタ領域61は、トレンチ31を挟んでベース領域21表面に設けられた高濃度のn型(n+型)不純物領域である。エミッタ領域61は、トレンチ31と隣接し、トレンチ31に沿ってその両側に、Y方向に延びるストライプ状に設けられる。
ボディ領域71は、エミッタ領域61の両外側のベース領域21表面に、Y方向に延びるストライプ状に設けられた高濃度のp型(p+型)不純物領域である。
本実施形態のトレンチセル11は、少なくともトレンチ型のゲート電極51と、これを挟むように設けられた1対のベース領域21と、1対のエミッタ領域61とを有してトランジスタ動作を行う領域をいい、本実施形態ではこの領域がY方向に沿ったストライプ状に設けられている。
そして、1つのトレンチセル11と、これと隣り合うトレンチセル11とは、互いのベース領域21が、基板表面においてY方向に直交するX方向において離間距離Lで離間するように配置される。
図1(B)を参照して、基板は、コレクタ層となる高濃度のp型(p++型)半導体層1の上に、n−型半導体層2を積層してなる。n−型半導体層2は、IGBT10Aのドリフト層となる。
尚、本実施形態のIGBT10Aは、NPT構造であり、n−型のFZウエハに、p++型不純物のイオン注入によりp++型半導体層1を形成している。
ドリフト層2の表面に層間絶縁膜3が設けられる。層間絶縁膜3にはエミッタ領域61とボディ領域71がY方向のストライプ状に露出するコンタクトホールCHが設けられる。つまり層間絶縁膜3は、ゲート電極51の上を覆う。更に層間絶縁膜3は、隣り合うベース領域21間のドリフト層2表面にも設けられ、その両端は2つのベース領域21のそれぞれの端部と重畳する。詳細には層間絶縁膜3は、対向するように配置される2つのトレンチセル11のボディ領域71の端部までを覆うように設けられる。
図2は、図1(A)のa−a線の断面図である。
エミッタ領域61は、トレンチ31に隣接してその両側に設けられ、ボディ領域71は、エミッタ領域61の両外側に設けられる。ベース領域21の深さDは、トレンチ31の底部より浅く、ボディ領域71の深さはベース領域21より浅く、エミッタ領域61の深さはボディ領域71より浅い。
隣り合うベース領域21は、離間距離Lで離間される。離間距離Lは、一例として、ベース領域21の深さDの2倍〜5倍である。
エミッタ電極4は、全てのエミッタ領域61を覆うことができる程度の面積にて幅広く形成される。そして、層間絶縁膜3は、エミッタ電極4とエミッタ領域61とが接続され、かつ、エミッタ電極4とドリフト層2とが絶縁されるように形成される。また、p++型半導体層1の裏面にはコレクタ電極5が設けられる。
以下に、当該構成による作用について図2の断面図を参照して説明する。
IGBT10Aがオン状態のとき、すなわち、エミッタ電極4がアースに接続され、コレクタ電極5に正電圧が印加されると、ドリフト層2とベース領域21とからなるpn接合は逆バイアスとなる。この状態においてゲート電極51にエミッタ電極4との間で閾値以上の正電圧が印加されると、ドリフト層2にはゲート電極51に沿ってn型に反転したチャネルが形成される。すると、当該チャネルを介して、エミッタ領域61からドリフト層2に電子が注入される。電子は、主に矢印の如く、ベース領域21下方のドリフト層2を経路として移動する。これにより、コレクタ層1からドリフト層2に正孔が注入され、ドリフト層2において伝導度変調が生じて、ドリフト層2の抵抗が低くなる。
本実施形態では、IGBT10Aのオン状態において、破線で示すベース領域21間のドリフト層2(以下、蓄積部HAと称する)に正孔が蓄積されやすく、エミッタ電極4から正孔が排出されにくいため、伝導度変調効果が良好である。
ベース領域21はエミッタ電極4と接続しており、ドリフト層2に注入された正孔は、p型不純物領域である直近のベース領域21を介してエミッタ電極4に排出される。このとき本実施形態では、隣り合うトレンチセル11のベース領域21が離間距離Lで離間されている。更に、蓄積部HAとなるドリフト層2の表面に、エミッタ電極4とドリフト層2とを絶縁する層間絶縁膜3を設けている。
離間距離Lを、十分に大きくする(例えばベース領域21深さDの2倍〜5倍にする)ことで、ベース領域21に近接する正孔の割合を全体として低減することができる。同時に、正孔の引き抜きの経路を離間したベース領域21のみに制限することで、蓄積部HAに蓄積された正孔が引き抜かれる機会を抑制する。
これにより、ドリフト層2における正孔の蓄積効果を高めることができ、飽和電圧の低減を図ることができる。
次に、図3を参照して本発明の第2の実施形態のIGBT10Bについて説明する。図3(A)がIGBT10Bの平面図であり、図3(B)が図3(A)の一部の斜視図である。図3(A)では層間絶縁膜及びエミッタ電極を省略し、図3(B)ではエミッタ電極を省略している。
第2の実施形態では、蓄積部HAのドリフト層2上に、プレーナー構造のIGBTのセル(以下プレーナセル)12を配置するものである。
この場合、蓄積部HAのドリフト層2表面上には、他のゲート絶縁膜42が設けられる。他のゲート絶縁膜42は、トレンチセル11のゲート絶縁膜31と同時に形成されるものである。他のゲート絶縁膜42は両端が、隣り合う2つのベース領域21のそれぞれの端部と重畳する。より詳細には、他のゲート絶縁膜42は、それぞれのベース領域21の端部に設けられた他のエミッタ領域62の端部までを覆うように設けられる。
他のエミッタ領域62は、1つのベース領域21において、トレンチ31、エミッタ領域61、ボディ領域71を挟んで、ボディ領域71の両外側にこれと隣接して設けられる。他のエミッタ領域62はY方向に延びるストライプ状であり、不純物濃度および形成深さは、エミッタ領域61と同等である。
他のゲート絶縁膜42上にはプレーナー状の他のゲート電極52が設けられ、他のゲート電極52を覆って、層間絶縁膜3が設けられる。
プレーナセル12は、他のゲート絶縁膜42および他のゲート電極52と、これらの両端に位置する1対のベース領域21、1対の他のエミッタ領域62とを有してトランジスタ動作を行う領域をいい、トレンチセル11間にY方向に延びるストライプ状に形成される。
他のゲート電極52は、IGBT10Bの周囲に形成されたゲート引き回し配線8と接続されるように形成される。これにより、プレーナセル12の他のゲート電極52は、トレンチセル11のゲート電極51とともに、ゲート引き回し配線8の信号に応じて制御される。これ以外の構成は、第1実施形態と同様であるので、説明は省略する。
第2の実施形態では、第1の実施形態の場合より、トランジスタのオン時の電子供給源を増加させることができる。
図4を参照して、説明する。図4は、図3のb−b線断面図である。IGBT10Bのオン時には、トレンチセル11にチャネルが形成されてドリフト層2に電子が注入される。これと同時に、プレーナセル12の他のゲート電極52下方のベース領域21端部もn型に反転し、チャネルが形成される。そして、矢印の如く、チャネルを介して、他のエミッタ領域62からドリフト層2に電子が注入される。つまり、正孔の蓄積部HAにおいても、電子を多く供給することができる。
第1の実施形態の構造(図2参照)において、ベース領域21間を離間することは、トレンチセル11の間隔を離間することとなり、トランジスタのセル密度が減少することになる。しかし、第2の実施形態では、ベース領域21を離間した箇所(蓄積部HA上)にプレーナセル12を配置することで、セル密度の減少を抑制できる。
これにより、正孔蓄積効果を高めつつ、チャネル抵抗を低減し、電流密度の低下を抑制できる。
図5は、第3の実施形態のIGBT10Cを示す図であり、図3のb−b線に相当する断面図である。プレーナセル12の他のゲート電極52は、分離溝Sによって複数に分割された構造であってもよい。これにより、分離溝S下方において、ゲート容量(入力容量)の増加を抑制することができる。2つのベース領域21間の離間距離Lを広げると、他のゲート電極52もその幅が広くなり、ベース領域21と重畳していない中央部分においてはゲート容量の増加の原因となる。そこでチャネル形成に寄与しない中央部分に分離溝Sを設けることで、ゲート容量の増加を抑制できる。
この場合、分離された他のゲート電極521、522は1つの層間絶縁膜3で被覆され、例えば図3のゲート引き回し配線8の内側部分において連結される。
図6から図8を参照して、本発明の第4の実施形態について説明する。図6は、第3の実施形態のIGBT10Dの一部を示す平面図であり、図7はIGBT10Cの一部斜視図である。また、図8は、図6のc−c線断面図である。尚、図6では基板表面の層間絶縁膜およびエミッタ電極を省略し、図6ではエミッタ電極と、プレーナセル11の一部を省略した。
第1実施形態および第2実施形態では、トレンチセル11またはプレーナセル12は、第1方向(Y方向)に延在するストライプ状であった。これに対し、第5実施形態では、トレンチセル11を島状に形成し、プレーナセル12を格子状に形成する。
図6および図7を参照して、トレンチセル11はY方向において互いに離間して複数設けられる。トレンチセル11はそれぞれの一部(たとえば中央部)がX方向(Y方向の直交方向)にも延在し、基板の平面視において十字状に設けられる。複数のトレンチセル11は、基板の平面視において行列状に配置される。また、プレーナセル12は、Y方向に延在し、その一部がX方向にも延在して基板の平面視において格子状に設けられる。
トレンチセル11について、より詳細に説明する。トレンチ31は、Y方向において所定の長さで複数設けられ、それぞれの中央部分がX方向にも同等の長さで延在して十字状を形成する。トレンチ31はそれぞれ内部がゲート絶縁膜41で被覆され、ゲート電極51が埋設される。
ベース領域21は、基板の平面視において例えば矩形の島状に複数設けられ、行列状に配置される。それぞれのベース領域21の中心は、トレンチ31の中心と一致し、トレンチ31の形成領域より広い領域に設けられる。
尚、図6において、トレンチ31は、ベース領域21の内側で終端しているが、ベース領域21(の端部)を超えて終端してもよい。
トレンチ31(ゲート電極51)によって4分割された1つのベース領域21の表面にそれぞれ、エミッタ領域61、ボディ領域71および他のエミッタ領域62が設けられる。
エミッタ領域61はゲート電極51を挟んでこれらと隣接してL字状に配置される。エミッタ領域61は、ゲート電極51の中心に対して点対称の位置に4つ配置される。
他のエミッタ領域62は、L字状で、ベース領域21と重畳する他のゲート電極52の端部に沿って額縁状に配置される。他のエミッタ領域62は、ゲート電極51の中心に対して点対称の位置に4つ配置される。エミッタ領域61と他のエミッタ領域62で囲まれた内側にボディ領域71が例えば矩形で分離した4つの島状に設けられる。
エミッタ領域61、ボディ領域71、他のエミッタ領域62、ベース領域21は、Y方向およびX方向のいずれにおいてもトレンチ31を挟んでその両側に設けられる。
プレーナセル12は、行列状に配置された複数のトレンチセル11間に格子状に配置される。すなわち他のゲート絶縁膜42が、隣り合うベース領域21間に、これらの端部と重畳するように格子状に配置される。他のゲート絶縁膜42は、他のエミッタ領域62上までを覆う。他のゲート絶縁膜42上には、これと略重畳して他のゲート電極52が格子状に配置される。
基板の平面視において、格子状の他のゲート電極52の開口部から、十字状のゲート電極51、およびトレンチセル11とプレーナセル12の各拡散領域が露出する。
図7を参照して、ゲート電極51は他のゲート絶縁膜42で覆われるが、十字の先端においては他のゲート絶縁膜42が除去され、他のゲート電極52と重畳して連結する。また、ゲート電極51およびその上の層間絶縁膜3と、他のゲート電極52を覆って、基板の全面に更に層間絶縁膜(不図示)が設けられ、コンタクトホールCH(図6では破線で示す)が設けられる。
図7では、基板表面の他のゲート絶縁膜42、他のゲート電極52および層間絶縁膜3の一部を省略しているが、これらはトレンチセル11間に格子状に配置される。
尚、エミッタ領域61と他のエミッタ領域62は、説明の便宜上、トレンチ31(ゲート電極51)に隣接する部分をエミッタ領域61とし、他のゲート電極52に隣接する部分を他のエミッタ領域62と区別しているが、製造方法上は、例えば同一の不純物注入および拡散工程にて形成された一つのn+型不純物領域である(図6参照)。つまりゲート電極51の十字の先端部において他のゲート電極52と重畳して連結する部分においては特に、エミッタ領域61であると同時に他のエミッタ領域62でもあり、明確に区別されるものではない。
図7および図8を参照して、ゲート電極51上には層間絶縁膜3が設けられ、他のゲート電極52を覆って更に層間絶縁膜3が設けられる。
全面を覆ってエミッタ電極4が設けられる。エミッタ電極4は、層間絶縁膜3のコンタクトホールCHを介して、トレンチセル11およびプレーナセル12の拡散領域とコンタクトする。
第4実施形態のIGBT10Cの動作は、第2実施形態のIGBT10Bの動作と同様であるので、説明は省略する。
第4実施形態では、正孔の流出経路となるベース領域21を島状にすることでこれらの(チップ全体に占める)面積が、第1または第2実施形態のストライプ状の場合と比較して小さくなる。そして、ベース領域21が配置されない蓄積部HAのドリフト層2表面に、他のゲート絶縁膜42が配置される。従って、より蓄積部HAにおける正孔の蓄積効果を高めることができる。
加えて、プレーナセル13を蓄積部HAのドリフト層2上に配置することによって、電子供給源を増やすことができる。
また、例えばY方向において、トレンチセル11のベース領域21が配置されない蓄積部HAには、ゲート電極51およびゲート絶縁膜41も配置されないため、蓄積部HAでのゲート容量(入力容量)の増加も抑制できる。
例えば、ベース領域21等の拡散領域を島状に形成し、ゲート電極51は、第1及び第2実施形態の如く、Y方向に基板の端部まで延びるストライプ状に形成してもよい。しかし、ベース領域21が配置されない領域(蓄積部HA)に、トレンチセル11のゲート電極51のみが配置されると、トランジスタ動作に寄与しないにもかかわらずゲート容量が増加してしまう。
そこで、本実施形態ではゲート電極51(トレンチ31、ゲート絶縁膜41)をトレンチセル11の中央に十字状に形成する。これにより、蓄積部HAにおけるゲート容量の増大を抑制できる。
尚、上記実施形態では、ゲート引き回し配線8がガードリング6の外側に配置されていた。しかし、本発明はこれに限定されず、設計上、適宜変更できる。
1 p+型半導体層
2 n−型半導体層(ドリフト層)
3 層間絶縁膜
4 エミッタ電極
5 コレクタ電極
10A〜10D IGBT
11 トレンチセル
12 プレーナセル
21 ベース領域
31 トレンチ
41 ゲート絶縁膜
42 他のゲート絶縁膜
51 ゲート電極
52 他のゲート電極
61 エミッタ領域
62 他のエミッタ領域
71 ボディ領域
2 n−型半導体層(ドリフト層)
3 層間絶縁膜
4 エミッタ電極
5 コレクタ電極
10A〜10D IGBT
11 トレンチセル
12 プレーナセル
21 ベース領域
31 トレンチ
41 ゲート絶縁膜
42 他のゲート絶縁膜
51 ゲート電極
52 他のゲート電極
61 エミッタ領域
62 他のエミッタ領域
71 ボディ領域
Claims (5)
- コレクタ領域となる一導電型半導体層と、
該一導電型半導体層上に設けられた逆導電型半導体層と、
該逆導電型半導体層に設けられた複数の絶縁ゲート型バイポーラトランジスタのセルを備える絶縁ゲート型バイポーラトランジスタであって、
それぞれの前記セルは、前記逆導電型半導体層の表面に設けられたトレンチと、
該トレンチ内に絶縁膜を介して設けられたゲート電極と、
前記トレンチを挟んで前記逆導電型半導体層の表面に設けられた一導電型のベース領域と、
前記トレンチを挟んで前記ベース領域表面に設けられた逆導電型のエミッタ領域と、を有し、
隣り合う前記セルは、それぞれの前記ベース領域が離間して配置され、該両ベース領域の間の前記逆導電型半導体層表面に前記両ベース領域のそれぞれの端部と重畳する他の絶縁膜が設けられることを特徴とする絶縁ゲート型バイポーラトランジスタ。 - 前記セルは、前記逆導電型半導体層の表面において第1方向に延在することを特徴とする請求項1に記載の絶縁ゲート型バイポーラトランジスタ。
- 前記他の絶縁膜上に設けられた他のゲート電極と、
前記両ベース領域のそれぞれの端部の表面に設けられた逆導電型の他のエミッタ領域と、を有する絶縁ゲート型バイポーラトランジスタの他のセルを設けることを特徴とする請求項2に記載の絶縁ゲート型バイポーラトランジスタ。 - 前記他のセルは、前記第1方向に延在することを特徴とする請求項3に記載の絶縁ゲート型バイポーラトランジスタ。
- 前記セルは前記第1方向において互いに離間して複数設けられ、それぞれの一部が前記表面において前記第1方向に直交する第2方向に延在し、
前記他のセルは、一部が前記第2方向に延在することを特徴とする請求項4記載の絶縁ゲート型バイポーラトランジスタ。
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JP2010068350A JP2011204762A (ja) | 2010-03-24 | 2010-03-24 | 絶縁ゲート型バイポーラトランジスタ |
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Publication number | Priority date | Publication date | Assignee | Title |
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