CN104508826A - 自适应电荷平衡的边缘终端 - Google Patents

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Abstract

在一实施例中，半导体器件可以包括包含第一类型掺杂剂的衬底。所述半导体器件还可以包括外延层，其位于所述衬底上并且包括比所述衬底掺杂浓度低的第一类型掺杂剂。此外，所述半导体器件可以包括结扩展区域，其位于所述外延层中并且包括第二类型掺杂剂。进一步地，所述半导体器件可以包括一组场环，其与所述结扩展区域物理接触并且包括比所述结扩展区域掺杂浓度高的第二类型掺杂剂。而且，所述半导体器件可包括与所述一组场环物理接触的边缘终端结构。

Description

自适应电荷平衡的边缘终端
相关申请的交叉引用
本申请与2012年5月30日提交的、题目为“Adaptive Charge BalancedEdge Termination”、序列号为13/484,114的美国专利申请相关并要求其优先权，该美国申请通过引用完全的并入本文。
背景技术
在例如二极管、金属氧化物半导体场效应晶体管(MOSFET)器件、绝缘栅双极型晶体管(IGBT)器件、双极结型晶体管(BJT)器件等半导体器件中具有用来增加P-N结的击穿电压的不同类型的边缘终端(edgetermination)结构。已经开发各种边缘终端结构，包括例如场板结构、具有或没有场板的场限环、结终端扩展(junction termination extension，JTE)以及它们的变形。然而，需要开发在指定P-N结上利用尽可能小的宽度能够实现理想的平面击穿电压的边缘终端结构。
发明内容
根据本发明的各种实施例提供有效、可制造以及稳健的边缘终端技术，该技术利用更小的宽度能够在指定P-N结上实现理想的平面击穿电压。
在一实施例中，半导体器件可以包括包含第一类型掺杂剂的衬底。所述半导体器件还可以包括外延层，外延层位于所述衬底上并且包括与所述衬底相比更低浓度的第一类型掺杂剂。此外，所述半导体器件可以包括结扩展区域，结扩展区域位于所述外延层中并且包括第二类型掺杂剂。进一步，所述半导体器件可以包括一组经隔离的窄且浅的场环，该组场环与所述结扩展区域物理接触并且包括与所述结扩展区域相比更高浓度的第二类型掺杂剂。而且，所述半导体器件可以包括与所述一组场环物理接触的边缘终端结构。
在另一实施例中，方法可以包括在半导体器件的外延层的上表面中形成结扩展区域。所述外延层可以包括第一类型掺杂剂以及所述结扩展区域可以包括第二类型掺杂剂。进一步地，所述方法可以包括形成一组经隔离的窄且浅的场环，该组场环与所述结扩展区域物理接触并且包括与所述结扩展区域相比更高浓度的第二类型掺杂剂。此外，所述方法可以包括形成与所述一组场环物理接触的边缘终端结构。
在另外一个实施例中，金属氧化物半导体场效应晶体管(MOSFET)器件可以包括包含第一类型掺杂剂的衬底。而且，所述MOSFET器件可以包括外延层，外延层位于所述衬底上并且包括与所述衬底相比浓度更低的第一类型掺杂剂。进一步，所述MOSFET器件可以包括结扩展区域，结扩展区域位于所述外延层中并且包括第二类型掺杂剂。此外，所述MOSFET器件可以包括一组经隔离的窄且浅的场环，该组场环与所述结扩展区域物理接触并且包括与所述结扩展区域相比更高浓度的第二类型掺杂剂。进一步地，所述MOSFET器件可以包括与所述一组场环物理接触的边缘终端结构。
在发明内容中已经详细描述根据本发明的特定实施例，然而，需要注意的是，本发明以及所要求保护的主题不以任何方法受限于这些实施例。
附图说明
结合附图，根据本发明的各个实施例通过举例的方式而非通过限制的方式进行说明。需要注意的是在整个附图中相同的参考标号表示相同的元件。
图1为根据本发明的各个实施例的半导体器件的自适应电荷平衡的边缘终端的侧面剖视图。
图2为常规的单区结终端扩展(JTE)的侧面剖视图。
图3为对常规的JTE和根据本发明的各个实施例的自适应电荷平衡的边缘终端中的电荷变化的击穿电压灵敏度的对比图。
图4示出了根据本发明的各个实施例的自适应电荷平衡的边缘终端的击穿电压对于结扩展电荷的依赖。
图5示出了单区结终端扩展的击穿电压对于结扩展电荷的依赖。
图6-10示出了根据本发明的各个实施例的半导体器件的自适应电荷平衡的边缘终端的制备工艺。
图11示出了根据本发明的各个实施例的方法的流程图。
除非特殊说明，本发明所涉及的附图不应该理解为按比例绘制。
具体实施方式
现在将详细地参考本发明的各个实施例，其示例示于附图中。虽然本发明将结合各种实施例来说明，可以理解，这些各种实施例并非试图将本发明限制于这些实施例。与此相反，本发明旨在覆盖替换，修改和等同，其可以包括根据权利要求解释的本发明的范围内。此外，在本发明的以下详细描述中，许多具体细节进行了阐述，以便彻底理解本发明。然而，本领域普通技术人员应该明白，本发明可以在没有这些具体细节或使用等同物的情况下实施。在其他的实施方案中，公知的方法、过程、部件和电路未被详细描述，以免不必要地混淆本发明的各方面。
下面详细的描述的一些部分以程序、逻辑块、处理、以及用于制造半导体器件的操作的其他符号表示的措词而呈现。这些描述和表示是数据处理领域的技术人员将他们工作的实质最有效地传达给本领域其他技术人员的手段。在本申请中，程序、逻辑块或类似的，被认为是通向预期结果的步骤和指令的前后一致的顺序。步骤是需要物理量的物理控制的那些。然而，应当牢记的是，所有这些和类似的术语将与适当的物理量联系在一起以及仅仅是应用于这些量的方便的标签。除非特别声明，否则明显的从以下的讨论中，应当理解在本发明的至始至终，使用诸如“产生”、“创造”、“形成”、“执行”、“生产”、“沉积”、“蚀刻”、“定义”、“去除”或类似的术语的论述指的是半导体器件制备的工艺和操作。
附图是未按比例绘制的，而且仅仅是结构的部分，以及形成这些结构的不同层可以在图中示出。此外，制造工艺和步骤可以随着本文所讨论的工艺和步骤执行。即，在本文示出和描述的操作之前、之间和/或之后可能存在若干工艺操作。重要的是，根据本发明的实施例可以连同这些其他的(也许常规的)工艺和操作一起实施，而不显著的扰乱他们。一般来说，根据本发明的实施例可以替换和/或补充常规工艺的部分，不会不显著影响外围工艺和操作。
如本文所使用的，字母“N”指的是N型掺杂剂以及字母“P”指的是P型掺杂剂。加号“+”或减号“-”分别用来表示相对高或者相对低的掺杂剂的浓度。
在本文中术语“沟道”以普遍接受的形式使用。也就是说，电流在FET的沟道中从源极连接移动至漏极连接。沟道由n型或由p型半导体材料制成，相应地，FET被指定为或者n沟道或者p沟道器件。需要注意的是在上下文中论述了n沟道器件的一些数据，特别是n沟道MOSFET。然而，根据本发明的实施例并不局限于此。所述数据的描述通过选用p型掺杂剂和材料取代相应的n型掺杂剂和材料可以容易的映射至p沟道器件，反之亦然。
图1是根据本发明的各个实施例的半导体器件100的自适应电荷平衡的边缘终端区域106的侧面剖视图。根据本实施例，所述自适应电荷平衡的边缘终端区域106包括所述半导体器件100的主P-N结，其连同P型结扩展区域110一起在所述半导体器件100表面被终止。在一实施例中，所述结扩展区域110包括横向上变化的掺杂剂，其中离源金属108越近所述掺杂越强并且离所述源金属108越远所述掺杂强度逐渐降低。在一实施例中，所述结扩展区域110可以包括高掺杂的P场环114，所述P场环114用于形成所述硅和多个场板112之间的欧姆接触。在一实施例中，所述场环114可以实施为经隔离的、狭窄的并且浅的场环114。在一实施例中，所述半导体器件100可以包括N+衬底102、N-掺杂的外延区域104、源金属108以及所述自适应电荷平衡的边缘终端区域106。在一实施例中，所述结扩展区域110被多晶硅和金属场板118终止，其由于常规场板作用(例如，从包括场板和隔离介电质和硅外延区域的MOS部分的耗尽)进一步延伸击穿电压。在一实施例中，隔离介电质的厚度根据漏电压和场板电压之间的不同的击穿电压来选择。需要指出的是本发明的所述多晶硅和金属场板118包括多晶硅场板116。注意在一实施例中，所述N+衬底102和所述N-掺杂的外延区域104可以统称为衬底，但并不局限于此。沟道停止区域将在后面详细的描述(例如图10)而并未在此示出。
在本实施例中，不包括特殊限制高P型掺杂的欧姆场环114的所述结扩展区域110可以包括每单位面积的总电荷，所述每单位面积的总电荷大约是在常规JTE(例如，在图2中)或JTE变异体达到最高击穿电压或电荷平衡情况下的电荷值的10％-70％。需要注意的是在半导体器件100中，在反向偏置的情况下，不包括欧姆场环114的结扩展区域110中的电荷在一定阴极电压下耗尽，这取决于所述区域中的耗尽电荷以及在与所述半导体器件100的P-N结的击穿电压相比要小的电压。一旦所述结扩展区域110被耗尽，通过欧姆场环114与所述硅连接的所述场板112漂移至不同的电压，所述电压取决于耗尽的P型结扩展区域110中的电位分布。需要注意的是，位于表面距离阴极电压侧更近的所述场板112漂移至更高的电压。此外，位于表面距离阳极电压侧更近的所述场板112漂移至更低的电压。相对于阴极电压漂移至负电压的所述场板112有助于耗尽N型硅并因此缓解主P-N结和它的扩展区域110所遭受到的电场。
在图1中，在一实施例中所述P+场环114可以施加(force)除没有P+场环114发生的电压分布之外的另外一个电压分布。进一步，在一实施例中，所述自适应电荷平衡的边缘终端区域106适应位于所述硅顶部上的场板结构112内的硅中的电压降。具体地，每个所述场板112包括具有恒定电压的金属。此外，所述场板112的这些金属的每一个具有类似的电压，所述电压可以在所述半导体器件100的硅顶部上施加电场。
需要指出的是，在一实施例中所述自适应电荷平衡的边缘终端区域106可以在用于实现击穿电压的空间(或区域)接近理想值方面非常有效。例如在一实施例中，通过利用所述自适应电荷平衡的边缘终端区域106，当设计为660伏(V)操作的所述P-N结半导体器件100可以被有效的终止，所述终止使用比110微米(microns)(或微米(micrometers))更小的半导体器件的硅表面。此外，当与常规结终端扩展结构(例如图2)相比，所述自适应电荷平衡的边缘终端区域106对于生产的变化具有更大的余裕(margin)。
在图1中，需要注意的是所述半导体器件100可以以各种各样的方式来实施。例如，在各种实施例中，所述半导体100可以实施为，但并不局限于，二极管、金属氧化物半导体场效应晶体管(MOSFET)、绝缘栅双极型晶体管(IGBT)、双极结型晶体管(BJT)，以及类似物。此外，在各种实施例中，所述半导体器件100的所述自适应电荷平衡的边缘终端区域106可以包括比图1中示出的所述场板112更多或者更少数目的场板。进一步地，在一实施例中，钝化层(未示出)可以沉积在源金属108上，所述场板结构112上和其他任何结构上以及所述半导体器件100的上表面上。进一步，在一实施例中，聚酰亚胺(polyimide)层(未示出)可以沉积在源金属108上，所述场板结构112上和其他任何结构上以及所述半导体器件100的上表面上。在一实施例中，所述结扩展区域110可以实施为P-结扩展区域110，但并不局限于此。在一实施例中，对于硅而言，所述P-结终端扩展区域110的掺杂浓度可以比常规单区JTE(例如图2中的206)的掺杂浓度低很多。例如，在一实施例中，对于硅而言，P-结扩展区域110的掺杂浓度可以为，但并不局限于，大约1×1011/cm3的数量级，而常规单区JTE的掺杂浓度为1×1012/cm3。
需要指出的是，图1同时包括X轴和Y轴，所述X轴和Y轴示出所述半导体器件100的横截面尺寸。具体地，图1中的所述X轴包括微米(microns)(或微米(micrometers))刻度同时所述Y轴包括微米(microns)(或微米(micrometers))刻度。
需要注意的是，所述半导体器件100可能没有包含图1中示出的所有元件。此外，所述半导体器件100可以实施为包括一个或者更多的未通过图1示出的元件。需要指出的是，所述半导体器件100可以以类似于本文中所描述的任何方式利用或者实施，但并不局限于此。
图2为半导体器件200的常规的单区结终端扩展(JTE)206的侧面剖视图。需要指出的是，本文包括所述单区结终端扩展202以描述根据本发明的各个实施例的优点。所述半导体器件200包括衬底202、外延区域204、结终端扩展206和源金属108。需要注意的是，所述结终端扩展206形成于所述外延区域204中并且包括侧向上变化的掺杂。具体地，所述结终端扩展206的掺杂离源金属208越近掺杂越强并且离所述源金属108越远所述掺杂强度逐渐降低。
图3是曲线图300，曲线图300示出了对根据本发明的实施例的自适应电荷平衡的边缘终端结构106的结扩展区域110中以及常规结终端扩展206中的电荷变化的击穿电压灵敏度的对比。需要指出的是曲线图300中的所述Y轴代表击穿电压(V)而图300中的X轴代表扩展电荷变化百分比(％)。进一步，曲线图300的曲线302代表对自适应电荷平衡的边缘终端结构106的结扩展区域110中的电荷变化的击穿电压灵敏度。此外，曲线图300的曲线304代表对常规结终端扩展206中的电荷变化的击穿电压灵敏度。
在曲线图300中，需要指出的是，代表自适应电荷平衡的边缘终端结构106的曲线302与代表常规的结终端扩展206的曲线304相比具有更加平滑的曲线。而且，需要注意的是所述曲线302不包括曲线304表现出的从0到大约14％电荷变化的急剧的下降。因此，所述自适应电荷平衡的边缘终端结构106产生更好的对电荷变化的击穿电压灵敏度。
图4和5将描述和比较以体现根据本发明的实施例的所述自适应电荷平衡的边缘终端结构106比常规单区结终端扩展206性能更好。
图4为曲线图400，曲线图400示出了根据本发明的各个实施例中自适应电荷平衡的边缘终端结构(例如，106)的击穿电压对于结扩展电荷的依赖。需要注意的是，曲线图400中的Y轴代表击穿电压而曲线图400中的X轴代表扩展电荷(/cm2)。进一步，曲线图400的曲线402表示自适应电荷平衡的边缘终端结构106的击穿电压对于结扩展电荷的依赖。
图5为曲线图500，曲线图500示出了常规的单区结终端扩展(例如，206)的击穿电压对于结扩展电荷的依赖。需要注意的是曲线图500中的Y轴代表击穿电压(V)而附图500中的X轴代表扩展电荷(/cm2)。进一步地，曲线图500的曲线502表示常规单区结终端扩展206的击穿电压对于结扩展电荷的依赖。
需要注意的是曲线图400的所述自适应电荷平衡的边缘终端曲线402与曲线图500的结终端扩展曲线502相比为更加平坦的曲线。因此，所述自适应电荷平衡的边缘终端结构106比常规的单区结终端扩展206的性能更好。而且，需要注意的是，曲线图400中示出的最低的扩展电荷值比曲线图500中示出的最低的扩展电荷值小一个数量级。就这一点而论，所述自适应电荷平衡的边缘终端结构106比常规的单区结终端扩展206性能更好。
图6-10示出了根据本发明的各个实施例的半导体器件的自适应电荷平衡的边缘终端的制备工艺。在一实施例中，附图6-10的所述半导体器件可以包括，但不局限于，具有自适应电荷平衡的边缘终端的600V MOSFET。
图6示出了根据本发明的实施例的沉积(或设置)在N掺杂的外延层604上的扩展环掩膜或结扩展区域掩膜606的侧面剖视图，所述外延层604形成于N+衬底602上。需要注意的是在一实施例中，所述N+衬底602以及所述N-掺杂的外延层604可以统称为衬底，但并不局限于此。
更具体地，在一实施例中，所述结扩展掩膜606可以包括用于在N-掺杂的外延层604中形成P型浴缸区域(tub region)的更大的开口608。此外，所述结扩展掩膜606可以包括有栅格的(grated)掩膜区域610，所述掩膜区域610具有设计好的开口，以便使用单一高掺杂的硼注入612(但并不局限于此)在所述N-掺杂的外延层604中加入掺杂的电荷的所需的量，以为终端形成P结扩展区域。需要指出的是，所述结扩展掩膜606中哪儿有开口，所述硼612就可以穿过所述开口并进入所述N-掺杂的外延层604中。进一步地，所述有格栅的掩膜区域610的开口以如此方式设计，一旦所述硼612加入到所述N-掺杂的外延层604中，所述硼612在热驱动(thermal drive-in)之后会最终重叠。此外，在一实施例中，所述有格栅的掩膜区域610的所述开口被设计以为终端形成所述P结扩展区域，所述P结扩展区域具有横向上变化的掺杂，其中，所述掺杂离所述更大的开口608越近掺杂越强并离所述更大的开口608越远所述掺杂强度逐渐降低。在一实施例中，离所述更大的开口608越近所述有格栅的掩膜区域610的所述开口越大并且随着远离所述更大的开口608而逐渐减小。
在所述N-掺杂的外延层604中注入硼离子之后，图7示出了在根据本发明的各个实施方式的所述N-掺杂的外延层604中的硼612的热电荷驱动。以这种方式，P-浴缸702以及P结终端扩展区域704制作或形成于所述N-掺杂的外延层604中。需要指出的是，所述热电荷驱动引起注入的硼612在所述N-掺杂的外延层604中扩散并重叠。此外，在所述热驱动工艺之后，图7示出了根据本发明的各个实施例可以在所述N-掺杂的外延层604上生长或沉积场氧化物706。在一实施例中，所述结扩展区域704可以被实施为P-结扩展区域704，但并不局限于此。在一实施例中，所述结扩展区域704包括横向上变化的掺杂剂，其中所述掺杂离所述P-浴缸702越近掺杂越强并且随远离所述P-浴缸702所述掺杂强度逐渐降低。
在制作所述场氧化物706之后，图8示出了有源掩膜层可以用于蚀刻去除部分所述场氧化物706从而暴露所述N-掺杂的外延层604。在那时，栅氧化物802可以生长在所述经蚀刻的场氧化物706的以及所述N-掺杂的外延层604的上表面之上或者上面。在此之后，多晶硅804可以沉积在所述经蚀刻的场氧化物706的以及所述N-掺杂的外延层604的上表面之上或者上面。接着，可以使用掩膜层来蚀刻或图案化去除部分所述多晶硅804从而实现栅极区域806、栅极流道(gate runner)808以及多晶硅场板810的定义。需要指出的是，在图8中，半导体器件的有源区812位于垂直虚线的左侧而半导体器件的终端区域814位于垂直虚线的右侧。
图9示出了根据本发明的各个实施例的在所述N-掺杂的外延层604中的体注入，热驱动，以及随后的源N+砷和浅P+注入从而产生P型体区902。接下来，层间介电层904的沉积可以沉积在所述栅极氧化物802(未示出)、所述栅极流道多晶硅808、所述多晶硅场板810、多晶硅804以及图9中的所述半导体器件的其他上表面之上(on)或者上方(over)。
图10示出了可以用于接触孔蚀刻区域(或凹槽或孔或沟槽)1012的接触孔掩膜，所述接触孔蚀刻区域1012贯穿所述层间介电层904、所述场氧化物706并进入所述P结扩展区域704。接着，在每个接触孔凹槽1012的底部，浅的硼注入1006，但并不局限于，P+掺杂的多晶硅(或硼掺杂的多晶硅)可以执行进入所述P结扩展区域704。需要注意的是这些注入可以被称为场环1006，所述场环1006可以为隔离的、窄的并且浅的。在这之后，金属层1002可以沉积在所述半导体器件100之上或者上面并且进入所述接触孔凹槽1012中。接着，蚀刻所述金属层1002以形成和制备独立的源金属1004、栅极流道806、场板结构1008以及金属和多晶硅场板结构1014。以这种方式，所述场板结构1008以及所述金属和多晶硅场板结构1014与所述P结扩展区域704形成欧姆接触，但并不局限于此。例如，在一实施例中，所述场板结构1008以及所述金属和多晶硅场板结构1014可以实施为这样，它们与所述P结扩展区域704形成肖特基接触。需要注意的是，在一实施例中所述肖特基接触基本上有在所述接触孔和硅之间的势垒，以及势垒是伴随耗尽层(未示出)的。在一实施例中，需要注意到是，所述金属和多晶硅场板结构1014包括所述多晶硅场板810。
需要指出的是，在一实施例中，所述自适应电荷平衡的边缘终端1010可以包括，但并不局限于，所述P结扩展区域704、所述场板结构1008、所述金属和多晶硅场板结构1014、所述多晶硅场板810以及所述栅极流道806。在一实施例中，聚酰亚胺层(未示出)可以沉积在源金属1004、金属1002、所述栅极流道806、所述场板结构1008、所述金属以及多晶硅场板结构1014以及所述半导体器件的任何结构和上表面之上或上面。在一实施例中，钝化层(未示出)可以沉积在源金属1004、金属1002、所述栅极流道806、所述场板结构1008、所述金属以及多晶硅场板结构1014以及所述半导体器件的任何结构和上表面之上或上面。
在图10中，需要理解的是，所述半导体器件1000的所述自适应电荷平衡的边缘终端1010中可以实施比示出的5个场板结构1008更多或者更少数目的场板结构1008。例如，在各个实施例中，所述半导体器件1000可以实施为具有，但并不局限于，一组金属和多晶硅场板结构1014、一组金属场板结构1008、和/或一组多晶硅场板结构810。在一实施例中，所述半导体器件1000的所述自适应电荷平衡的边缘终端1010中实施的所述场板结构1008的数目可以取决于半导体器件1000的电压以及制备所述半导体器件1000所使用的光刻设备的物理限制。在一实施例中，需要注意的是，所述场板结构1008的金属接触孔之间的可以实现的最小距离可以与所述半导体器件1000的硅的临界场相关。在各个实施例中，位于每个所述场板结构1008之间的间隔距离和尺寸可以与其他间隔距离相似或者不同，或者可以是相似以及不同距离的混合。例如在各个实施例中，两个场板结构(例如1008)之间的所述间隔距离或尺寸可以实施为2微米、3微米或者数个微米，但是并不局限于此。
需要注意的是，半导体器件(例如100或1000)的自适应电荷平衡的边缘终端(例如106或者1010)可以根据本发明的各种实施例来制备或者实施。
需要指出的是，所述自适应电荷平衡的边缘终端1010和所述半导体器件1000可能不包括图10示出的所有元件。进一步，所述自适应电荷平衡的边缘终端1010和所述半导体器件1000可以每一个实施为包括一个或多个未通过图10示出的元件。需要注意的是所述自适应电荷平衡的边缘终端1010和所述半导体器件1000可以以类似于本文中所描述的任何方式利用或者实施，但并不局限于此。
图11为根据本发明的各个实施例的制备半导体器件的自适应电荷平衡的边缘终端的方法的流程图。虽然具体操作在图11中被公开，但是这些操作是示例。所述方法1100可能不包括通过图11示出的所有操作。同样，方法1100可能包括各种其他操作和/或示出的所述操作的变形。同样地，流程图1100中的操作顺序可以改变。应该理解并非流程图1100中的所有操作会被执行。在各种实施例中，方法1100的一个或者更多的操作可以通过软件、固件、硬件以及它们的任何结合来控制或管理，但并不局限于此。方法1100可以包括本发明的实施例的工艺，所述工艺可以在计算机或计算设备可读和可执行指令(或代码)的控制通过处理机和电器元件下控制或管理。所述计算机或计算设备可读和可执行指令(或代码)可以存在于，例如数据储存功能例如计算机或计算设备可使用的易失性存储器，和/或计算机或计算设备可用的大量数据存储器。然而，所述计算机或计算设备可读和可执行指令(或代码)可存在于任何类型的计算机或计算设备可读介质或存储器。
在图11的操作1102中，外延层(例如604)形成于所述衬底(例如602)之上或者上面。需要注意的是，操作1102可以以各种各样的方式实施。例如，在一实施例中，所述操作1102中所述衬底可以包括第一掺杂剂而所述外延层可以包括更低浓度的第一掺杂剂。操作1102可以以本文中所描述的类似的任何方式实施，但并不局限于此。
在操作1104中，终端的结扩展区域(例如704)可以形成于所述外延层的上表面中。需要注意的是操作1104可以以各种各样的方式实施。例如，在一实施例中，对于终端的所述结扩展区域可以包括第二掺杂。操作1104可以以本文中所描述的类似的任何方式实施，但并不局限于此。
在图11的操作1106中，场介电质(例如706)可以形成或定义于所述外延层的上表面之上(over)或者上方(above)。需要指出的是操作1106可以以各种各样的方式实施。例如，操作1106可以以本文中所描述的类似的任何方式实施，但并不局限于此。
在操作1108中，栅极介电质(例如802)可以形成或定义于场介电质和/或所述外延层的上表面之上或者上方。需要注意的是操作1108可以以各种各样的方式实施。例如操作1108可以以本文中所描述的类似的任何方式实施，但并不局限于此。
在图11的操作1110中，导电材料(例如804)可以形成或定义于栅极氧化物之上或者上方。需要注意的是操作1110可以以各种各样的方式实施。例如操作1110可以以本文中所描述的类似的任何方式实施，但并不局限于此。
在操作1112中，介电层(例如904)可以形成或定义于所述导电材料、场介电质、和/或所述外延层的上表面之上或者上方。需要指出的是操作1112可以以各种各样的方式实施。例如操作1112可以以本文中所描述的类似的任何方式实施，但并不局限于此。
在图11的操作1114中，可以形成穿过一个或多个介电层、栅极介电质、场介电质并且进入终端的所述结扩展区域中的一个或多个凹槽或孔(例如1012)。需要注意的是操作1114可以以各种各样的方式实施。例如操作1114可以以本文中所描述的类似的任何方式实施，但并不局限于此。
在操作1116中，场环(例如1006)可以形成于在一个或多个凹槽的底部中的终端的所述结扩展区域中。需要注意的是操作1116可以以各种各样的方式实施。例如，在一实施例中，在操作1116中每个接触孔区域可以包括更高浓度的第二掺杂剂。操作1116可以以本文中所描述的类似的任何方式实施，但并不局限于此。
在图11的操作1118中，导电层(例如1002)可以形成于一个或者多个凹槽、任何介电层、任何导电材料、任何介电质、和/或外延层的上表面之上或上方。需要指出的是，操作1118可以以各种各样的方式实施。例如操作1118可以以本文中所描述的类似的任何方式实施，但并不局限于此。
在操作1120中，导电层的一个或者多个部分可以被去除以使位于一个或多个凹槽的每一个中的导电层不会物理接触另一凹槽中的导电层。需要注意的是操作1120可以以各种各样的方式实施。例如操作1120可以以本文中所描述的类似的任何方式实施，但并不局限于此。
在图11的操作1122中，钝化层或聚亚酰胺层可以形成于任何导电层和/或外延层的上表面之上或上方。需要注意的是操作1122可以以各种各样的方式实施。例如操作1122可以以本文中所描述的类似的任何方式实施，但并不局限于此。以这种方式，半导体器件的自适应电荷平衡的边缘终端可以根据本发明的各个实施例制备。
根据本发明的各个具体实施例的前述描述的目的是为了说明和描述。它们并不试图穷举或将本发明限制于公开的精确的形式，根据上述教导许多修改和变化是可能。本发明根据权利要求以及他们的等同物来解释。
概念
本文公开了至少以下概念：
概念1、一种半导体器件，包括：
衬底，包括第一类型掺杂剂；
外延层，位于所述衬底上且包括比所述衬底更低浓度的所述第一类型掺杂剂；
结扩展区域，位于所述外延层中且包括第二掺杂剂；
一组场环，与所述结扩展区域物理接触且包括比所述结扩展区域更高浓度的所述第二类型掺杂剂；
边缘终端结构，与所述一组场环物理接触。
概念2、根据概念1所述的半导体器件，其中，所述边缘终端结构包括一组金属场板。
概念3、根据概念1所述的半导体器件，其中，所述边缘终端结构包括一组多晶硅场板。
概念4、根据概念1所述的半导体器件，其中，所述结扩展区域包括横向上变化掺杂的所述第二类型掺杂剂。
概念5、根据概念2所述的半导体器件，其中，所述一组场环中的场环与所述一组金属场板中的金属场板耦合。
概念6、根据概念1所述的半导体器件，其中，所述边缘终端结构包括金属和多晶硅场板。
概念7、根据概念2所述的半导体器件，其中，所述一组金属场板形成在所述一组金属场板的场板之间的间隔。
概念8、一种金属氧化物半导体场效应晶体管(MOSFET)器件，包括：
衬底，包括第一类型掺杂剂；
外延层，位于所述衬底上且包括比所述衬底更低浓度的所述第一类型掺杂剂；
结扩展区域，位于所述外延层中且包括第二类型掺杂剂；
一组场环，与所述结扩展区域物理接触且包括比所述结扩展区域更高浓度的所述第二类型掺杂剂；
边缘终端结构，与所述一组场环物理接触。
概念9、根据概念8所述的MOSFET器件，其中，所述边缘终端结构包括一组金属场板。
概念10、根据概念8所述的MOSFET器件，其中，所述边缘终端结构包括一组多晶硅场板。
概念11、根据概念8所述的MOSFET器件，其中，所述结扩展区域包括横向上变化掺杂的所述第二类型掺杂剂。
概念12、根据概念9所述的MOSFET器件，其中，所述一组场环中的场环与所述一组金属场板中的金属场板耦合。
概念13、根据概念8所述的MOSFET器件，其中，所述边缘终端结构包括金属和多晶硅场板。
概念14、根据概念9所述的MOSFET器件，其中，所述一组金属场板形成在所述一组金属场板的场板之间的间隔。
概念15、一种方法，包括：
在半导体器件的外延层的上表面中形成结扩展区域，其中所述外延层包括第一类型掺杂剂且所述结扩展区域包括第二类型掺杂剂；
形成与所述结扩展区域物理接触的并且包括比所述结扩展区域更高浓度的所述第二类型掺杂剂的一组场环；以及
形成与所述一组场环物理接触的边缘终端结构。
概念16、根据概念15所述的方法，其中，所述边缘终端结构包括一组金属场板。
概念17、根据概念15所述的方法，其中，所述边缘终端结构包括一组多晶硅场板。
概念18、根据概念15所述的方法，其中，所述结扩展区域包括横向上变化掺杂的所述第二类型掺杂剂。
概念19、根据概念16所述的方法，其中，所述一组场环中的场环与所述一组金属场板中的场板耦合。
概念20、根据概念15所述的方法，其中，边缘终端结构包括金属和多晶硅场板。

Claims (20)

1.一种半导体器件，包括：
衬底，包括第一类型掺杂剂；
外延层，位于所述衬底上且包括比所述衬底更低浓度的所述第一类型掺杂剂；
结扩展区域，位于所述外延层中且包括第二掺杂剂；
一组场环，与所述结扩展区域物理接触且包括比所述结扩展区域更高浓度的所述第二类型掺杂剂；
边缘终端结构，与所述一组场环物理接触。
2.根据权利要求1所述的半导体器件，其中，所述边缘终端结构包括一组金属场板。
3.根据权利要求1所述的半导体器件，其中，所述边缘终端结构包括一组多晶硅场板。
4.根据权利要求1所述的半导体器件，其中，所述结扩展区域包括横向上变化掺杂的所述第二类型掺杂剂。
5.根据权利要求2所述的半导体器件，其中，所述一组场环中的场环与所述一组金属场板中的金属场板耦合。
6.根据权利要求1所述的半导体器件，其中，所述边缘终端结构包括金属和多晶硅场板。
7.根据权利要求2所述的半导体器件，其中，所述一组金属场板形成在所述一组金属场板的场板之间的间隔。
8.一种金属氧化物半导体场效应晶体管(MOSFET)器件，包括：
衬底，包括第一类型掺杂剂；
外延层，位于所述衬底上且包括比所述衬底更低浓度的所述第一类型掺杂剂；
结扩展区域，位于所述外延层中且包括第二掺杂剂；
一组场环，与所述结扩展区域物理接触且包括比所述结扩展区域更高浓度的所述第二类型掺杂剂；
边缘终端结构，与所述一组场环物理接触。
9.根据权利要求8所述的MOSFET器件，其中，所述边缘终端结构包括一组金属场板。
10.根据权利要求8所述的MOSFET器件，其中，所述边缘终端结构包括一组多晶硅场板。
11.根据权利要求8所述的MOSFET器件，其中，所述结扩展区域包括横向上变化掺杂的所述第二类型掺杂剂。
12.根据权利要求9所述的MOSFET器件，其中，所述一组场环中的场环与所述一组金属场板中的金属场板耦合。
13.根据权利要求8所述的MOSFET器件，其中，所述边缘终端结构包括金属和多晶硅场板。
14.根据权利要求9所述的MOSFET器件，其中，所述一组金属场板形成在所述一组金属场板的场板之间的间隔。
15.一种方法，包括：
在半导体器件的外延层的上表面中形成结扩展区域，其中所述外延层包括第一类型掺杂剂且所述结扩展区域包括第二类型掺杂剂；
形成与所述结扩展区域物理接触并且包括比所述结扩展区域更高浓度的所述第二类型掺杂剂的一组场环；以及
形成与所述一组场环物理接触的边缘终端结构。
16.根据权利要求15所述的方法，其中，所述边缘终端结构包括一组金属场板。
17.根据权利要求15所述的方法，其中，所述边缘终端结构包括一组多晶硅场板。
18.根据权利要求15所述的方法，其中，所述结扩展区域包括横向上变化掺杂的所述第二类型掺杂剂。
19.根据权利要求16所述的方法，其中，所述一组场环中的场环与所述一组金属场板中的场板耦合。
20.根据权利要求15所述的方法，其中，所述边缘终端结构包括金属和多晶硅场板。
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