KR101710249B1 - 적응성 전하 균형 에지 종단을 포함하는 반도체 디바이스 및 그 제조방법 - Google Patents

적응성 전하 균형 에지 종단을 포함하는 반도체 디바이스 및 그 제조방법 Download PDF

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Abstract

하나의 실시예에서, 반도체 디바이스는 제 1 유형 도펀트를 포함하는 기판을 포함할 수 있다. 반도체 디바이스는 또한 기판 위에 위치되고 기판보다 더 낮은 농도의 제 1 유형 도펀트를 포함하는 에피택셜 층을 포함할 수 있다. 게다가, 반도체 디바이스는 에피택셜 층 내에 위치되고 제 2 유형 도펀트를 포함하는 접합 연장 영역을 포함할 수 있다. 더욱이, 반도체 디바이스는 접합 연장 영역과 물리적으로 접촉되고 접합 연장 영역보다 더 높은 농도의 제 2 유형 도펀트를 포함하는 필드 링들의 세트를 포함할 수 있다. 게다가, 반도체 디바이스는 필드 링들의 세트와 물리적으로 접촉되는 에지 종단 구조를 포함할 수 있다.

Description

적응성 전하 균형 에지 종단{ADAPTIVE CHARGE BALANCED EDGE TERMINATION}
관련 출원들과의 상호 참조
본 출원은 "Adaptive Charge Balanced Edge Termination"이란 명칭으로 2012년 5월 30일에 제출되고 이에 전체가 본원에 참조로서 통합되어 있는 미국 특허 출원 일련번호 13/484,114와 관련되고 이에 대한 우선권을 주장한다.
다이오드들, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field-effect transistor; MOSFET) 디바이스들, 절연 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor; IGBT) 디바이스들, 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT) 디바이스들 등과 같은 반도체 디바이스들에서 P-N 접합들의 항복 전압(breakdown voltage)을 증가시키는 데 사용되는 상이한 유형들의 에지 종단(edge termination) 구조들이 있다. 예를 들어, 필드 플레이트(field plate) 구조들, 필드 플레이트들을 구비하거나 구비하지 않은 필드 제한 링(ring)들, 접합 종단 연장부(junction termination extension; JTE) 및 이의 변형들을 포함하는 다양한 에지 종단 구조들이 개발되어 왔다. 그러나, 소정의 P-N 접합들에 대한 이상적인 평면 항복 전압들을 달성하기 위해 가능한 작은 폭을 사용하는 에지 종단 구조를 개발하는 것이 바람직하다.
본 발명의 목적은 상술한 문제를 해결하는 것이다.
본 발명에 따른 다양한 실시예들은 더 작은 폭을 사용하여 소정의 P-N 접합들에 대해 이상적인 평면 항복전압을 달성할 수 있는 효율적이고, 제조 가능하며 강건한 에지 종단 기술들을 제공한다.
하나의 실시예에서, 반도체 디바이스는 제 1 유형 도펀트(dopant)를 포함하는 기판을 포함한다. 반도체 디바이스는 또한 기판 위에 위치되고 기판보다 더 낮은 농도의 제 1 유형 도펀트를 포함하는 에피택셜(epitaxial) 층을 포함할 수 있다. 게다가, 반도체 디바이스는 에피택셜 층 내에 위치되고 제 2 유형 도펀트를 포함하는 접합 연장 영역을 포함할 수 있다. 더욱이, 반도체 디바이스는 접합 연장 영역과 물리적으로 접촉되고 접합 연장 영역보다 더 높은 농도의 제 2 유형 도펀트를 포함하는 좁고(narrow) 얕은(shallow) 필드 링(field ring)들의 세트를 포함할 수 있다. 게다가, 반도체 디바이스는 필드 링들의 세트와 물리적으로 접촉되는 에지 종단(edge termination) 구조를 포함할 수 있다.
다른 실시예에서, 방법은 반도체 디바이스의 에피택셜 층의 상부면 내에 접합 연장 영역을 생성하는 단계를 포함할 수 있다. 에피택셜 층은 제 1 유형 도펀트를 포함하고 접합 연장 영역은 제 2 유형 도펀트를 포함할 수 있다. 더욱이, 방법은 접합 연장 영역과 물리적으로 접촉되고 접합 연장 영역보다 더 높은 농도의 제 2 유형 도펀트를 포함하는 절연된 좁고 얕은 필드 링들의 세트를 생성하는 단계를 포함할 수 있다. 게다가, 방법은 필드 링들의 세트와 물리적으로 접촉되는 에지 종단 구조를 생성하는 단계를 포함할 수 있다.
또 다른 실시예에서, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET) 디바이스는 제 1 유형 도펀트를 포함하는 기판을 포함할 수 있다. 또한, MOSFET 디바이스는 기판 위에 위치되고 기판보다 더 낮은 농도의 제 1 유형 도펀트를 포함하는 에피택셜 층을 포함할 수 있다. 게다가, MOSFET 디바이스는 에피택셜 층 내에 위치되고 제 2 유형 도펀트를 포함하는 접합 연장 영역을 포함할 수 있다. 추가로, MOSFET 디바이스는 접합 연장 영역과 물리적으로 접촉되고 접합 연장 영역보다 더 높은 농도의 제 2 유형 도펀트를 포함하는 절연된 좁고 얕은 필드 링들의 세트를 포함할 수 있다. 더욱이, MOSFET 디바이스는 필드 링들의 세트와 물리적으로 접촉되는 에지 종단 구조를 포함할 수 있다.
본 발명에 따른 특정한 실시예들이 본 요약 내에 구체적으로 기술되었을지라도, 본 발명 및 청구되는 특허 대상은 이 실시예들에 의해 임의의 방식으로 제한되지 않음이 주목된다.
첨부 도면들 내에서, 본 발명에 따른 다양한 실시예들은 예로서 도시되고 제한하는 것으로 도시되지 않는다. 동일한 참조 번호들을 도면들 전체에 걸쳐 동일한 요소들을 표시하는 것이 주목된다.
도 1은 본 발명의 다양한 실시예들에 따른 반도체 디바이스의 적응성 전하 균형 에지 종단의 측 단면도.
도 2는 종래의 단일 존(zone) 접합 종단 연장부(JTE)의 측 단면도.
도 3은 종래의 JTE 및 본 발명의 다양한 실시예들에 따른 적응성 전하 균형 에지 종단에서의 항복 전압 감도 대 전하 변동을 비교하는 그래프.
도 4는 본 발명의 다양한 실시예들에 따른 적응성 전하 균형 에지 종단에 대한 항복전압의 접합 연장 전하에의 종속성을 도시하는 도면.
도 5는 단일 존 접합 종단 연장부에 대한 항복전압의 접합 연장 전하에의 종속성을 도시하는 도면.
도 6 내지 도 10은 본 발명의 다양한 실시예들에 따른 반도체 디바이스의 적응성 전하 균형 에지 종단을 제작하는 프로세스를 도시하는 도면.
도 11은 본 발명의 다양한 실시예들에 따른 방법의 흐름도.
본 설명에서 참조되는 도면들은 구체적으로 언급되는 경우를 제외하고 축적에 따라 도시된 것으로 이해되어서는 안 된다.
이제 본 발명의 다양한 실시예들에 대하여 상세하게 언급될 것이고, 이들의 예들이 첨부 도면들에 도시된다. 본 발명이 다양한 실시예들과 함께 설명될지라도, 이 다양한 실시예들이 본 발명을 제한하도록 의도되지 않음이 이해될 것이다. 반대로, 본 발명은 청구항들에 따라 해석되는 바에 따른 본 발명의 범위 내에 포함될 수 있는 대안들, 수정들 및 등가물들을 커버하도록 의도된다. 더욱이, 본 발명에 따른 다양한 실시예들의 다음의 상세한 설명에서는, 본 발명의 철저한 이해를 제공하기 위해 많은 특정한 세부사항들이 진술된다. 그러나, 당업자에게는 본 발명이 이들 특정한 세부사항들 없이 또는 이들의 등가물들로 실행될 수 있음이 명백할 것이다. 다른 경우들에서, 널리 공지되어 있는 방법들, 절차들, 구성요소들 및 회로들은 본 발명의 양태들을 불필요하게 모호하게 하지 않도록 상세하게 설명되지 않았다.
이후의 상세한 설명들의 일부분들은 절차들, 논리 블록들, 프로세싱 및 반도체 디바이스들을 제작하는 동작들에 대한 다른 상징 표현들에 관하여 제시된다. 이 설명들 및 표현들은 반도체 디바이스 제작 분야의 업자의 작업의 내용을 당업계의 다른 업자에게 효과적으로 전달하기 위해 상기 당업자에 의해 사용되는 수단이다. 본 출원에서, 절차, 논리 블록, 프로세스 등은 원하는 결과로 이어지는 단계들 또는 명령들의 자기 모순없는 시퀀스인 것으로 이해된다. 단계들은 물리적 양들의 물리적 조작들을 필요로 하는 그러한 단계들이다. 그러나, 상기 및 유사한 용어들은 적절한 물리적 양들과 연관될 수 있고 단지 이들 양들에 적용되는 편리한 라벨들인 것임이 유념되어야 한다. 다음의 논의들로부터 명백한 바와는 다르게 구체적으로 진술되지 않으면, 본 출원 전체에 걸쳐 "생성하는", "만드는", "형성하는", "수행하는", "생산하는", "증착하는", "에칭하는", "정의하는", "제거하는" 등과 같은 용어들을 사용하는 논의들은 반도체 디바이스 제작의 행위들 및 동작들을 칭한다.
도면들은 축적에 따라 도시되지 않으며, 구조들의 일부분뿐만 아니라 이 구조들을 형성하는 다양한 층들이 도면들에 도시될 수 있다. 더욱이, 제작 프로세스들 및 단계들은 본원에서 논의되는 프로세스들 및 단계들과 함께 수행될 수 있는; 즉, 본원에서 도시되고 설명되는 단계들 전에, 사이에 그리고/또는 이후에 많은 프로세스 단계들이 있을 수 있다. 중요하게, 본 발명에 따른 실시예들은 이들 다른(아마도 종래의) 프로세스들 및 단계들을 현저하게 혼란시키지 않으면서 상기 프로세스들 및 단계들과 함께 구현될 수 있다. 일반적으로 말해서, 본 발명에 따른 실시예들은 주변적인 프로세스들 및 단계들에 현저하게 영향을 미치지 않고 종래의 프로세스의 일부분들을 대체할 수 있다.
본원에서 사용되는 바와 같이, 문자 "N"은 N-유형 도펀트(dopant)를 칭하고 문자 "P"는 P-유형 도펀트를 칭한다. 플러스 부호 "+" 또는 마이너스 부호 "-"는 각각 도펀트의 상대적으로 높거나 상대적으로 낮은 농도를 표현하는 데 사용된다.
용어 "채널(channel)"은 본원에서 용인되는 방식으로 사용된다. 즉, 전류는 채널 내 FET 내에서, 소스 접속으로부터 드레인 접속으로 이동한다. 채널은 n-형 또는 p-형 반도체 재료로 만들어질 수 있고; 따라서, FET는 n-채널 또는 p-채널 디바이스로서 명시된다. 도면들의 일부가 n-채널 디바이스, 구체적으로 n-채널 MOSFET의 상황에서 논의되는 것임이 주목된다. 그러나, 본 발명에 따른 실시예들은 그렇게 제한되지 않는다. 도면들에 대한 이 논의들은 n-유형 도펀트 및 재료들을 대응하는 p-유형 도펀트 또는 재료들로 대체함으로써 p-채널 디바이스로 용이하게 매핑(mapping)될 수 있고, 그 역도 마찬가지이다.
도 1은 본 발명의 다양한 실시예들에 따른 반도체 디바이스(100)의 적응성 전하 균형 에지 종단 에어리어(area)(106)의 측단면도이다. 본 실시예에 있어서, 적응성 전하 균형 에지 종단 에어리어(106)는 반도체 디바이스(100)의 주 P-N 접합을 포함하며 이는 반도체 디바이스(100)의 면에서 P 형 접합 연장 영역(110)과 함께 종료된다. 하나의 실시예에서, 접합 연장 영역(110)은 측방향으로 변하는 도핑을 포함하고, 여기서 도핑은 소스 금속(108)에 가까울수록 더 강해지고 소스 금속(108)로부터 더 멀수록 점차 도핑 강도가 약해진다. 하나의 실시예 내에서, 접합 연장 영역(110)은 실리콘 및 다수의 필드 플레이트들(112) 사이에 저항 접촉(ohmic contact)을 형성하는 데 사용되는 고도로 도핑된 P 필드 링들(114)을 포함할 수 있다. 하나의 실시예에서, 필드 링들(114)은 절연되고, 좁으며(narrow) 얕은(shallow) 필드 링들(114)로서 구현될 수 있다. 하나의 실시예에서, 반도체 디바이스(100)는 N+ 기판(102), N- 도핑된 에피택셜 영역(104), 소스 금속(108) 및 적응성 전하 균형 에지 종단 에어리어(106)를 포함할 수 있다. 하나의 실시예에서, 접합 연장 영역(110)은 폴리실리콘 및 금속 필드 플레이트(118)로 종단을 이루고, 이는 종래의 필드 플레이트 작용(예를 들어, 필드 플레이트 및 절연 유전체 및 실리콘 에피택셜 영역으로 이루어지는 MOS 섹션으로부터의 공핍)에 의해 항복전압을 더 늘린다. 하나의 실시예에서, 절연 유전체의 두께는 드레인 전위 및 필드 플레이트 전위 사이의 차등의 항복 전압에 따라 선택된다. 본 실시예의 폴리실리콘 및 금속 필드 플레이트(118)는 폴리실리콘 필드 플레이트(116)를 포함하는 것이 주목된다. 하나의 실시예에서, N+ 기판(102) 및 N- 도핑된 에피택셜 영역(104)은 총칭하여 기판으로 칭해질 수 있으나 그와 같은 것으로 제한되지 않는 것이 주목된다. 채널 정지 영역은 이후에 더 상세하게(예를 들어, 도 10) 설명되고 여기서는 도시되지 않는다.
본 실시예 내에서, 특별히 한정되는 고도로 P 형 도핑된 저항 필드 링들(114)을 제외한 접합 연장 영역(110)은 단위 에어리어당 총 전하를 포함할 수 있고, 이는 종래의 JTE(예를 들어, 도 2 내의) 또는 JTE 변형들이 최대 항복 전압 또는 전하 균형 여건들을 달성하는 전하 값의 약 10% 내지 70%이다. 반도체 디바이스(100)에서 역 바이어스 상태들 하에서, 저항 필드 링들(114)을 배제한 접합 연장 영역(110) 내의 전하가 영역 내의 공핍된 전하에 좌우되는 특정한 캐소드 전압에서 그리고 반도체 디바이스(100)의 P-N 접합의 항복 전압과 비교해서 작은 전압에서 공핍되는 것이 주목된다. 일단 접합 연장 영역(110)이 공핍되면, 저항 필드 링들(114)을 통해 실리콘에 접속되는 필드 플레이트들(112)은 공핍된 P 형 접합 연장 영역(110)에서의 전위 분포에 따라 상이한 전압들로 유동(floating)된다. 면에 있는 캐소드 전위 측에 더 가까이 위치되는 필드 플레이트들(112))이 더 높은 전위로 유동되는 것이 주목된다. 게다가, 표면에 있는 애노드 전위 측에 더 가까이 위치되는 필드 플레이트들(112)이 더 낮은 전위로 유동된다. 캐소드 전위에 대한 음 전위들로 유동되는 필드 플레이트들(112)은 N 형 실리콘을 공핍하는 것을 보조하고 그러므로 주 P-N 접합 및 이의 연장 에어리어(110)에 의해 체감되는 전기장들을 경감하는 것을 보조한다.
도 1 내에서, P+ 필드 링들(114)은 하나의 실시예에서 P+ 필드 링들(114) 없이 발생하는 전위 분포 외의 다른 전위의 분포를 발생시킬 수 있다. 더욱이, 하나의 실시예에서, 적응성 전하 균형 에지 종단 에어리어(106)는 실리콘의 상부에 위치되는 자체의 필드 플레이트 구조들(112) 내에서의 실리콘의 전위 강하(potential drop)를 적응시킨다. 구체적으로, 필드 플레이트들(112)의 각각은 일정한 전위를 가지는 금속을 포함한다. 추가적으로, 필드 플레이트들(112)의 이 금속들의 각각은 반도체 디바이스(100)의 실리콘의 상부에 전기장을 발생시킬 수 있는 유사한 전위를 가진다.
하나의 실시예에서 적응성 전하 균형 에지 종단 에어리어(106)는 이상적인 값에 근접한 항복 전압들을 달성하는 데 사용되는 공간(또는 에어리어)에 관하여 매우 효율적일 수 있음이 지적된다. 예를 들어, 하나의 실시예에서, 적응성 전하 균형 에지 종단 에어리어(106)를 사용함으로써, P-N 접합 반도체 디바이스(100)는 660볼트(V) 동작에 대해 설계될 때 반도체 디바이스(100)의 실리콘 면의 110 미만의 미크론(또는 마이크로미터)을 사용하여 효율적으로 종단을 이룬다. 게다가, 적응성 전하 균형 에지 종단 에어리어(106)는 종래의 접합 종단 연장 구조(예를 들어, 도 2)와 비교해서 제조 변형들에 대한 더 넓은 마진(margin)을 가진다.
도 1 내에서, 반도체 디바이스(100)는 광범위한 방식들로 구현될 수 있음이 주목된다. 예를 들어, 다양한 실시예들에서, 반도체(100)는 다이오드, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 절연 게이트 바이폴라 트랜지스터(IGBT), 바이폴라 접합 트랜지스터(BJT) 등으로 구현될 수 있으나 이로 제한되지 않는다. 게다가, 다양한 실시예들에서, 반도체 디바이스(100)의 적응성 전하 균형 에지 종단 에어리어(106)는 도 1 내에서 도시되는 필드 플레이트들(112)보다 더 많거나 더 적은 수의 필드 플레이트들을 포함할 수 있다. 더욱이, 하나의 실시예에서, 패시베이션 층(passivation layer)(도시되지 않음)은 소스 금속(108), 필드 플레이트 구조들(112) 및 반도체 디바이스(100)의 임의의 다른 구조들 및 상부면들 위에 증착될 수 있다. 더욱이, 게다가, 하나의 실시예에서, 폴리이미드(polyimide)의 층(도시되지 않음)은 소스 금속(108), 필드 플레이트 구조들(112) 및 반도체 디바이스(100)의 임의의 다른 구조들 및 상부면들에 걸쳐 증착될 수 있다. 하나의 실시예에서, 접합 연장 영역(110)은 P-접합 연장 영역(110)으로 구현될 수 있으나 그와 같은 것으로 제한되지 않는다. 하나의 실시예에서, P-접합 종단 연장 영역(110)의 도핑 농도는 실리콘에 대한 종래의 단일 존 JTE(예를 들어, 도 2의 206)의 도핑 농도보다 실질적으로 더 낮을 수 있다. 예를 들어, 하나의 실시예에서, P-접합 연장 영역(110)의 도핑 농도는 약 1 × 1011/㎤이고 반면에 종래의 단일 존 JTE의 도핑 농도는 실리콘의 경우 1 × 1012/㎤일 수 있으나 이로 제한되지 않는다.
도 1은 X-축 및 Y-축을 포함하는 반도체 디바이스(100)의 단면 크기를 도시하는 것이 지적된다. 구체적으로, 도 1의 X-축은 미크론(또는 마이크로미터) 스케일을 포함하고 반면에 Y-축은 미크론(또는 마이크로미터) 스케일을 포함한다.
반도체 디바이스(100)는 도 1에 의해 도시되는 요소들 모두를 포함하지 않을 수 있음이 주목된다. 추가적으로, 반도체 디바이스(100)는 도 1에 도시되지 않는 하나 이상의 요소들을 포함하여 구현될 수 있다. 반도체 디바이스(100)는 본원에서 기술되는 것과 유사한 임의의 방식으로 활용 또는 구현될 수 있으나 그러한 것으로 제한되지 않는다.
도 2는 반도체 디바이스(200)의 종래의 단일 존 접합 종단 연장부(JTE)(206)의 측단면도이다. 본 발명에 따른 다양한 실시예들의 장점들을 설명하기 위하여 본원에서는 단일 존 접합 종단 연장부(202)가 포함되는 것이 지적된다. 반도체 디바이스(200)는 기판(202), 에피택셜 영역(204), 접합 종단 연장부(206) 및 소스 금속(108)을 포함한다. 접합 종단 연장부(206)는 에피택셜 영역(204) 내에 제작되고 측방향으로 변하는 도핑을 포함하는 것이 주목된다. 구체적으로, 접합 종단 연장부(206)의 도핑은 소스 금속(208)에 더 가까울수록 더 강력하고 소스 금속(108)에 더 멀어질수록 도핑 강도가 점차 감소된다.
도 3은 종래의 접합 종단 연장부(206) 및 본 발명의 하나의 실시예들에 따른 적응성 전하 균형 에지 종단 구조(106)의 접합 연장 영역(110)에서의 항복 전압 감도 대 전하 변동의 비교를 도시하는 그래프(300)이다. 그래프(300)의 Y-축은 항복 전압(V)을 표현하고 반면에 그래프(300)의 X-축은 연장 전하 변동을 퍼센트(%)로 표현하는 것이 지적된다. 더욱이, 그래프(300)의 곡선(302)은 적응성 전하 균형 에지 종단 구조(106)의 접합 연장 영역(110)에서의 항복 전압 감도 대 전하 변동을 표현한다. 게다가, 그래프(300)의 곡선(304)은 종래의 접합 종단 연장부(206)에서의 항복 전압 감도 대 전하 변동을 표현한다.
그래프(300) 내에서, 적응성 전하 균형 에지 종단 구조(106)를 표현하는 곡선(302)이 종래의 접합 종단 연장부(206)를 표현하는 곡선(304)보다 훨씬 더 원만한 곡선을 가지는 것이 지적된다. 더욱이, 곡선(302)은 곡선(304)이 나타내는 0부터 약 14% 전하 변동까지의 급격한 강하를 포함하지 않음이 주목된다. 그러므로, 적응성 전하 균형 에지 종단 구조(106)는 더 양호한 항복 전압 감도 대 전하 변동을 산출한다.
도 4 및 도 5는 본 발명의 하나의 실시예에 따른 적응성 전하 균형 에지 종단 구조(106)가 종래의 단일 존 접합 종단 연장부(206)보다 더 양호하게 수행되는 것을 보이기 위해 설명되고 비교될 것이다.
도 4는 본 발명의 다양한 실시예들에 따른 적응성 전하 균형 에지 종단 구조(예를 들어, 106)에 대한 항복 전압의 접합 연장 전하에의 종속성(dependence)을 도시하는 그래프(400)이다. 그래프(400)의 Y-축은 항복 전압(V)을 표현하고 반면에 그래프(400)의 X-축은 연장 전하(/㎠)를 표현하는 것이 주목된다. 추가적으로, 그래프(400)의 곡선(402)은 적응성 전하 균형 에지 종단 구조(106)에 대한 항복 전압의 접합 연장 전하에의 종속성을 표현한다.
도 5는 종래의 단일 존 접합 종단 연장부(예를 들어, 206)에 대한 항복 전압의 접합 연장 전하에의 종속성을 도시하는 그래프(500)이다. 그래프(500)의 Y-축은 항복 전압(V)을 표현하고 반면에 그래프(500)의 X-축은 연장 전하(/㎠)를 표현하는 것이 주목된다. 더욱이, 그래프(500)의 곡선(502)은 종래의 단일 존 접합 종단 연장부(206)에 대한 항복 전압의 접합 연장 전하에의 종속성을 표현한다.
그래프(400)의 적응성 전하 균형 에지 종단 곡선(402)은 그래프(500)의 접합 종단 연장 곡선(502)보다 더 완만한 곡선임이 주목된다. 그러므로, 적응성 전하 균형 에지 종단 구조(106)는 성능이 종래의 단일 존 접합 종단 연장부(206)보다 더 양호하다. 더욱이, 그래프(400) 내에서 도시되는 최저 연장 전하는 그래프(500)에서 도시되는 최저 연장 전하 값보다 10배 더 작은 것이 주목된다. 그러한 바와 같이, 적응성 전하 균형 에지 종단 구조(106)는 성능이 종래의 단일 존 접합 종단 연장부(206)보다 더 양호하다.
도 6 내지 도 10은 본 발명의 다양한 실시예들에 따른 반도체 디바이스의 적응성 전하 균형 에지 종단을 제작하는 프로세스를 도시한다. 하나의 실시예에서, 도 6 내지 도 10의 반도체 디바이스는 적응성 전하 균형 에지 종단을 구비하는 600V MOSFET를 포함할 수 있으나 이로 제한되지 않는다.
도 6은 N+ 기판(602) 위에 형성되는 N-도핑된 에피택셜 층(604) 상에 증착(또는 위치되는) 본 발명의 하나의 실시예에 따른 연장 링 마스크(ring mask) 또는 접합 연장 영역 마스크(606)의 측 단면도를 도시한다. 하나의 실시예에서, N+ 기판(602) 및 N-도핑된 에피택셜 층(604)은 총칭하여 기판으로 칭해질 수 있으나, 그와 같은 것으로 제한되지 않음이 주목된다.
더 구체적으로, 하나의 실시예에서, 접합 연장 마스크(606)는 N-도핑된 에피택셜 층(604) 내에 P 형 터브(tub) 영역을 형성하기 위해 더 큰 개구(608)를 포함할 수 있다. 게다가, 접합 연장 마스크(606)는 단일 고 도핑식 붕소 주입(612)을 사용하여 종단을 위한 P 접합 연장 영역을 형성하기 위해 원하는 양의 도핑된 전하를 N-도핑된 에피택셜 층(604) 내에 통합되도록 설계되는 개구들을 가지는 격자(grated) 마스크 영역(610)을 포함할 수 있으나, 그와 같은 것으로 제한되지 않는다. 접합 연장 마스크(606) 내에 개구들이 있는 곳 어디든지 붕소(612)가 개구들을 통과하여 N-도핑된 에피택셜 층(604) 내로 들어갈 수 있음이 지적된다. 더욱이, 격자 마스크 영역(610)의 개구들은 붕소(612)가 일단 N-도핑된 에피택셜 층(604) 내에 통합되면, 붕소(612)가 결국 열 드라이브-인(drive-in) 이후에 오버랩(overlap)되는 그러한 방식으로 설계된다. 게다가, 하나의 실시예에서, 격자 마스크 영역(610)의 개구들은 측으로 변하는 도펀트를 가지는 종단을 위한 P 접합 연장 영역을 형성하도록 설계되고, 여기서 도핑은 더 큰 개구(608)에 가까울수록 더 강해지고 더 큰 개구(608)로부터 더 멀어질수록 도핑 강도가 점차 감소한다. 하나의 실시예에서, 격자 마스크 영역(610)의 개구들은 더 큰 개구(608)에 가까울수록 더 커지고 더 큰 개구(608)로부터 더 멀어질수록 점차 더 작아진다.
N-도핑된 에피택셜 층(604) 내에 붕소(612)를 주입한 후에, 도 7은 본 발명에 따른 다양한 실시예들에 따른, N-도핑된 에피택셜 층(604) 내의 붕소(612)의 열 전하 드라이브-인을 도시한다. 이 방식에서, P-터브(702) 및 P 접합 종단 연장 영역(704)은 N-도핑된 에피택셜 층(604) 내에 제작 또는 형성된다. 열 전하 드라이브-인이 주입된 붕소(612)로 하여금 확산되고 N-도핑된 에피택셜 층(604) 내에서 오버랩되도록 하는 것이 지적된다. 게다가, 열 드라이브-인 프로세스 이후에, 도 7은 필드 산화층(706)이 본 발명의 다양한 실시예들에 따라 N-도핑된 에피택셜 층(604) 상에서 성장되거나 상기 층(604) 상에 증착될 수 있음을 도시한다. 하나의 실시예에서, 접합 연장 영역(704)은 P-접합 연장 영역(704)으로 구현될 수 있으나, 이와 같은 것으로 제한되지 않는다. 하나의 실시예에서, 접합 연장 영역(704)은 측방향으로 변하는 도핑을 포함하고 여기서 도핑은 P-터브에 더 가까울수록 더 강하고 P-터브(702)로부터 더 멀어질수록 도핑 강도가 점차 감소된다.
필드 산화층(706)을 만든 후에, 도 8은 액티브 마스크(active mask) 층이 사용되어 필드 산화층(706)의 부분들을 에칭 제거함으로써 N-도핑된 에피택셜 층(604)을 노출시킬 수 있음을 도시한다. 이 점에서, 게이트 산화층(802)은 에칭된 필드 산화층(706) 및 N-도핑된 에피택셜 층(604)의 상면들 상에서 또는 그 위에서 성장될 수 있다. 이 이후에, 폴리실리콘(804)이 에칭된 필드 산화층(706) 및 N-도핑된 에피택셜 층(604)의 상면들 상에 또는 그 위에 증착될 수 있다. 다음으로, 마스크가 사용되어 폴리실리콘(804)의 부분들을 에칭으로 없애거나 패터닝으로 없애서 결과적으로 게이트 영역(806), 게이트 러너(runner)(808) 및 폴리실리콘 필드 플레이트(810)을 정의할 수 있다. 도 8 내에서, 반도체 디바이스의 활성 영역(812)은 수직 점선의 좌측에 있고 반면에 반도체 디바이스의 종단 영역(814)은 수직 점선의 우측에 있음이 지적된다.
도 9는 본 발명의 다양한 실시예에 따라 N-도핑된 에피택셜 층(604) 내의 몸체 주입, 소스 N+ 비소에 선행하는 열 드라이브-인 및 얕은 P+ 주입의 결과인 P 몸체(902)를 도시한다. 다음에, 중간층(interlayer) 유전체(904)의 증착은 게이트 산화층(802)(도시되지 않음), 게이트 러너 폴리실리콘(808), 폴리실리콘 필드 플레이트(810), 폴리실리콘(804) 및 도 9의 반도체 디바이스의 다른 상부면들 상에 또는 이들에 걸쳐 증착될 수 있다.
도 10은 중간층 유전체(904), 필드 산화층(706)을 통하고 P 접합 연장 영역(704) 내로 연장되는 에치 영역들(또는 캐비티들 또는 홀들 또는 트렌치(trench)들)(1012)에 접촉하는 데 컨택 마스크(contact mask)가 사용될 수 있는 것을 도시한다. 다음으로, P+ 도핑된 폴리실리콘(또는 붕소 도핑된 폴리실리콘)으로 제한되지 않는 얕은 붕소 주입(1006)이 각각의 컨택 캐비티(1012)의 하단에서 P 접합 연장 영역 내로 수행될 수 있다. 이 주입들은 필드 링들(1006)로서 칭해질 수 있고, 이 필드 링들은 절연되거나, 좁거나 얕을 수 있음이 주목된다. 이 이후에, 금속의 층(1002)이 반도체 디바이스(1000) 위에 또는 걸쳐 그리고 컨택 캐비티들(1012) 내로 증착될 수 있다. 다음으로, 소스 금속(1004), 게이트 러너(806), 필드 플레이트 구조들(1008) 및 금속 및 폴리실리콘 필드 플레이트 구조(1014)를 제작하고 독립화하기 위해 금속(1002)이 에칭될 수 있다. 이 방식에서, 필드 플레이트 구조들(1008) 및 금속 및 폴리실리콘 필드 플레이트 구조(1014)는 P 접합 연장 영역(704)과 저항 접촉되나 그와 같은 것으로 제한되지 않는다. 예를 들어, 하나의 실시예에서, 필드 플레이트 구조들(1008) 및 금속 및 폴리실리콘 필드 플레이트 구조(1014)는 P 접합 연장 영역(704)과 쇼트키 접속되도록 구현될 수 있다. 하나의 실시예에서 쇼트키 접촉은 기본적으로 컨택 및 실리콘 사이에 장벽을 가지고, 즉 공핍 층(도시되지 않음)이 있는 것이 주목된다. 하나의 실시예에서, 금속 및 폴리실리콘 필드 플레이트 구조(1014)는 폴리실리콘 필드 플레이트(810)를 포함하는 것이 주목된다.
하나의 실시예에서, 적응성 전하 균형 에지 종단(1010)은 P 접합 연장 영역(704), 필드 플레이트 구조들(1008), 금속 및 폴리실리콘 필드 플레이트 구조(1014), 폴리실리콘 필드 플레이트(810) 및 게이트 러너(806)을 포함할 수 있으나 이로 제한되지 않음이 지적된다. 하나의 실시예에서, 폴리이미드의 층(도시되지 않음)은 소스 금속(1004), 금속(1002), 게이트 러너(806), 필드 플레이트 구조들(1008), 금속 및 폴리실리콘 필드 플레이트 구조(1014) 및 반도체 디바이스(1000)의 임의의 다른 구조들 및 상부면들 위에 또는 이들에 걸쳐 증착될 수 있다. 하나의 실시예에서, 패시베이션 층(passivation layer)(도시되지 않음)이 소스 금속(1004), 금속(1002), 게이트 러너(806), 필드 플레이트 구조들(1008), 금속 및 폴리실리콘 필드 플레이트 구조(1014) 및 반도체 디바이스(1000)의 임의의 다른 구조들 및 상부면들 위에 또는 이들에 걸쳐 증착될 수 있다.
도 10 내에서, 반도체 디바이스(1000)의 적응성 전하 균형 에지 종단(1010) 내에 도시된 5개의 필드 플레이트 구조들(1008)보다 더 많거나 더 적은 수의 필드 플레이트 구조들(1008)이 구현될 수 있음이 이해된다. 예를 들어, 다양한 실시예들에서, 반도체 디바이스(1000)는 금속 및 폴리실리콘 필드 플레이트들의 세트(1014), 금속 필드 플레이트들의 세트(1008) 및/또는 폴리실리콘 필드 플레이트들의 세트(810)로 구현될 수 있으나 이로 제한되지 않는다. 하나의 실시예에서, 반도체 디바이스(1000)의 적응성 전하 균형 에지 종단(1010) 내에 구현되는 필드 플레이트 구조들(1008)의 수는 반도체 디바이스(1000)의 전압 및 반도체 디바이스(1000)를 제작하는 데 사용되는 리소그래피 설비의 물리적인 제약들에 좌우될 수 있다. 하나의 실시예에서, 필드 플레이트 구조들(1008)의 금속 컨택들 사이의 달성 가능한 최소 거리는 반도체 디바이스(1000)의 실리콘의 임계 필드(critical field)와 관련될 수 있음이 주목된다. 다양한 실시예들에서, 각 필드 플레이트 구조(1008) 사이의 갭 거리 또는 크기는 다른 갭 거리들과 유사할 수 있거나, 상이할 수 있거나 또는 유사하거나 상이한 거리들이 혼합될 수 있다. 예를 들어 다양한 실시예들에서, 두 필드 플레이트 구조들(예를 들어, 1008) 사이의 갭 거리 또는 크기는 2미크론, 3미크론 또는 몇 미크론들로서 구현될 수 있으나 그와 같은 것으로 제한되지 않는다.
반도체 디바이스(예를 들어, 100 또는 1000)의 적응성 전하 균형 에지 종단(예를 들어, 106 또는 1010)이 본 발명의 다양한 실시예들에 따라 제작 또는 구현될 수 있음이 주목된다.
적응성 전하 균형 에지 종단(1010) 및 반도체 디바이스(1000)는 도 10이 도시하고 있는 요소들 모두를 포함하지 않을 수 있음이 지적된다. 더욱이, 적응성 전하 균형 에지 종단(1010) 및 반도체 디바이스(1000)는 각각 도 10이 도시하고 있지 않는 요소들을 하나 이상 포함하여 구현될 수 있다. 적응성 전하 균형 에지 종단(1010) 및 반도체 디바이스(1000)는 본원에서 기술된 바와 유사한 임의의 방식으로 활용 또는 구현될 수 있으나, 그와 같은 것으로 제한되지 않음이 주목된다.
도 11은 본 발명의 다양한 실시예들에 따라 반도체 디바이스의 적응성 전하 균형 에지 종단을 제작하는 방법(1100)의 흐름도이다. 도 11에 구체적인 동작들이 개시될지라도, 그와 같은 동작들은 예들이다. 방법(1010)은 도 11에 도시되는 동작들 모두를 포함하지 않을 수 있다. 또한, 방법(1100)은 다양한 다른 동작들 및/또는 도시되는 동작들의 변형들을 포함할 수 있다. 마찬가지로, 흐름도(1100)의 동작들의 시퀀스는 수정될 수 있다. 흐름도(1100)에서의 동작들의 모두가 수행되지 않을 수 있음이 인정된다. 다양한 실시예들에서, 방법(1100)의 동작들 중 하나 이상은 소프트웨어에 의해, 펌웨어에 의해, 하드웨어에 의해 또는 이들의 임의의 연결에 의해 제어 또는 관리될 수 있으나 그러한 것으로 제한되지 않는다. 방법(1100)은 컴퓨터 또는 컴퓨팅 디바이스 판독 가능 및 실행 가능 명령들(또는 코드)의 제어 하에 프로세서(들) 및 전기 구성요소들에 의해 제어 또는 관리될 수 있는 본 발명의 실시예들의 프로세스들을 포함할 수 있다. 컴퓨터 또는 컴퓨팅 디바이스 판독 가능 및 실행 가능 명령들(또는 코드들)은 예를 들어, 컴퓨터 또는 컴퓨팅 디바이스 사용 가능 휘발성 메모리, 컴퓨터 또는 컴퓨팅 디바이스 사용 가능 비휘발성 메모리 및/또는 컴퓨터 또는 컴퓨팅 디바이스 사용 가능 대용량 데이터 저장소와 같은 데이터 저장 피처(feature)들 내에 상주할 수 있다. 그러나, 컴퓨터 또는 컴퓨팅 디바이스 판독 가능 및 실행 가능 명령들(또는 코드)은 임의의 유형의 컴퓨터 또는 컴퓨팅 디바이스 판독 가능 매체 또는 메모리 내에 상주할 수 있다.
도 11의 동작 1102에서, 에피택셜 층(예를 들어, 604)은 기판(예를 들어, 602) 상에 또는 위에 형성될 수 있다. 동작(1102)은 광범위한 방식들로 구현될 수 있음이 주목된다. 예를 들어, 하나의 실시예에서 기판은 동작 1102에서 제 1 도펀트를 포함할 수 있고 반면에 에피택셜 층은 더 낮은 농도의 제 1 도펀트를 포함할 수 있다. 동작 1102은 본원에서 기술된 것과 유사한 임의의 방식으로 구현될 수 있으나, 그러한 것으로 제한되지 않는다.
동작 1104에서, 종단을 위한 접합 연장 영역(예를 들어, 704)은 에피택셜 층의 상부면 내에 생성될 수 있다. 동작 1104은 광범위한 방식들로 구현될 수 있음이 주목된다. 예를 들어, 하나의 실시예에서 종단을 위한 접합 연장 영역은 제 2 도펀트를 포함할 수 있다. 동작 1104은 본원에서 기술되는 것과 유사한 임의의 방식으로 구현될 수 있으나, 그와 같은 것으로 제한되지 않는다.
도 11의 동작 1106에서, 필드 유전체(예를 들어, 706)가 에피택셜 층의 상부면에 걸쳐 또는 그 위에 형성되고 정의될 수 있다. 동작 1106은 광범위한 방식들로 구현될 수 있음이 지적된다. 예를 들어, 동작 1106은 본원에서 기술되는 것과 유사한 임의의 방식으로 구현될 수 있으나 그와 같은 것으로 제한되지 않는다.
동작 1108에서, 게이트 유전체(예를 들어, 802)는 필드 유전체 및/또는 에피택셜 층의 상부면에 걸쳐 또는 위에 형성되고 정의될 수 있다. 동작(1108)은 광범위한 방식들로 구현될 수 있음이 주목된다. 예를 들어, 동작(1108)은 본원에서 기술되는 것과 유사한 임의의 방식으로 구현될 수 있으나, 그와 같은 것으로 제한되지 않는다.
도 11의 동작 1110에서, 도전성 재료(예를 들어, 804)는 게이트 유전체에 걸쳐 또는 위에 형성되고 정의될 수 있다. 동작 1110은 광범위한 방식들로 구현될 수 있음이 주목된다. 예를 들어, 동작 1110은 본원에 기술되는 것과 유사한 임의의 방식으로 구현될 수 있으나, 그와 같은 것으로 제한되지 않는다.
동작 1112에서, 유전체 층(예를 들어, 904)은 도전성 재료, 필드 유전체 및/또는 에피택셜 층의 상부면에 걸쳐 또는 그 위에 형성될 수 있다. 동작 1112은 광범위한 방식들로 구현될 수 있음이 지적된다. 예를 들어, 동작 1112는 본원에서 기술되는 것과 유사한 임의의 방식으로 구현될 수 있으나, 그와 같은 것으로 제한되지 않는다.
도 11의 동작 1114에서, 하나 이상의 캐비티(cavity)들 또는 홀(hole)들(예를 들어, 1012)은 유전체 층, 게이트 유전체, 필드 유전체 중 하나 이상을 통과하여 종단을 위한 접합 연장 영역 내까지 형성될 수 있다. 동작 1114는 광범위한 방식들로 구현될 수 있다. 예를 들어, 동작 1114는 본원에서 기술되는 것과 유사한 임의의 방식으로 구현될 수 있으나, 그와 같은 것으로 제한되지 않는다.
동작 1116에서, 필드 링(예를 들어, 1006)은 하나 이상의 캐비티들의 하단에서 종단을 위한 접합 연장 영역 내에 생성될 수 있다. 동작 1116은 광범위한 방식들로 구현될 수 있음이 주목된다. 예를 들어, 하나의 실시예에서 동작 1116에서의 각각의 접촉 영역은 더 높은 농도의 제 2 도펀트를 포함할 수 있다. 동작 1116은 본원에서 기술되는 것과 유사한 방식으로 구현될 수 있으나, 그와 같은 것으로 제한되지 않는다.
도 11의 동작 1118에서, 도전 층(예를 들어, 1002)은 임의의 유전체 층, 임의의 도전성 재료, 임의의 필드 유전체 및/또는 에피택셜 층의 상부면 중 하나 이상에 걸쳐 또는 그 위에 형성될 수 있다. 동작 1118은 광범위한 방식들로 구현될 수 있음이 지적된다. 예를 들어, 동작 1118은 본원에서 기술되는 것과 유사한 임의의 방식으로 구현될 수 있으나, 그와 같은 것으로 제한되지 않는다.
동작 1120에서, 도전 층의 하나 이상의 부분들은 하나 이상의 캐비티들의 각각이 다른 캐비티 내의 도전 층과 물리적으로 접촉하지 않도록 제거될 수 있다. 동작 1120은 광범위한 방식들로 구현될 수 있음이 주목된다. 예를 들어, 동작 1120은 본원에서 기술되는 것과 유사한 임의의 방식으로 구현될 수 있으나, 그와 같은 것으로 제한되지 않는다.
도 11의 동작 1122에서, 패시베이션 층(passivation layer) 또는 폴리이미드(polyimide)의 층은 임의의 도전 층 및/또는 에피택셜 층의 상부면에 걸쳐 또는 그 위에 형성될 수 있다. 동작 1122은 광범위한 방식들로 구현될 수 있음이 주목된다. 예를 들어, 동작 1122은 본원에서 기술되는 것과 유사한 방식으로 구현될 수 있으나, 그와 같은 것으로 제한되지 않는다. 이 방식에서, 반도체 디바이스의 적응성 전하 균형 에지 종단은 본 발명의 다양한 실시예들에 따라 제작될 수 있다.
본 발명에 따른 다양한 특정한 실시예들의 상기 설명들은 예시 및 설명의 목적들을 위해 제시되었다. 이것들은 철저하거나 본 발명을 개시된 그대로의 형태들로 제한하도록 의도되지 않고, 상기 내용의 측면에서 많은 수정들 및 변형들이 가능하다. 본 발명은 청구항들 및 이들의 등가들에 따라 해석되어야 한다.
개념들
본 저작물은 적어도 다음의 개념들을 개시한다:
개념 1. 반도체 디바이스는:
제 1 유형 도펀트를 포함하는 기판과;
상기 기판 위에 위치되고 상기 기판보다 더 낮은 농도의 상기 제 1 유형 도펀트를 포함하는 에피택셜 층과;
상기 에피택셜 층 내에 위치되고 제 2 유형 도펀트를 포함하는 접합 연장 영역과;
상기 접합 연장 영역과 물리적으로 접촉되고 상기 접합 연장 영역보다 더 높은 농도의 상기 제 2 유형 도펀트를 포함하는 필드 링들의 세트와; 그리고
상기 필드 링들의 세트와 물리적으로 접촉되는 에지 종단 구조를 포함한다.
개념 2. 개념 1의 반도체 디바이스이고, 상기 에지 종단 구조는 금속 필드 플레이트(field plate)들의 세트를 포함한다.
개념 3. 개념 1의 반도체 디바이스이고, 상기 에지 종단 구조는 폴리실리콘(polysilicon) 필드 플레이트들의 세트를 포함한다.
개념 4. 개념 1의 반도체 디바이스이고, 상기 접합 연장 영역은 상기 제 2 유형 도펀트의 측방향으로 변하는(laterally varying) 도핑을 포함한다.
개념 5. 개념 2의 반도체 디바이스이고, 상기 필드 링들의 세트의 필드 링은 상기 금속 필드 플레이트들의 세트의 금속 필드 플레이트와 연결된다.
개념 6. 개념 1의 반도체 디바이스이고, 상기 에지 종단 구조는 금속 및 폴리실리콘 필드 플레이트를 포함한다.
개념 7. 개념 제 2의 반도체 디바이스로서, 상기 금속 필드 플레이트들의 세트는 상기 금속 필드 플레이트들의 세트 중 하나 사이에 갭을 형성한다.
개념 8. 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 디바이스는:
제 1 유형 도펀트를 포함하는 기판과;
상기 기판 위에 위치되고 상기 기판보다 더 낮은 농도의 상기 제 1 유형 도펀트를 포함하는 에피택셜 층과;
상기 에피택셜 층 내에 위치되고 제 2 유형 도펀트를 포함하는 접합 연장 영역과;
상기 접합 연장 영역과 물리적으로 접촉되고 상기 접합 연장 영역보다 더 높은 농도의 상기 제 2 유형 도펀트를 포함하는 필드 링들의 세트와; 그리고
상기 필드 링들의 세트와 물리적으로 접촉되는 에지 종단 구조를 포함한다.
개념 9. 개념 8의 MOSFET 디바이스이고, 상기 에지 종단 구조는 금속 필드 플레이트들의 세트를 포함한다.
개념 10. 개념 8의 MOSFET 디바이스이고, 상기 에지 종단 구조는 폴리실리콘 필드 플레이트들의 세트를 포함한다.
개념 11. 개념 8의 MOSFET 디바이스이고, 상기 접합 연장 영역은 상기 제 2 유형 도펀트의 측방향으로 변하는 도핑을 포함한다.
개념 12. 개념 9의 MOSFET 디바이스이고, 상기 필드 링들의 세트의 필드 링은 상기 금속 필드 플레이트들의 세트의 금속 필드 플레이트와 연결된다.
개념 13. 개념 8의 MOSFET 디바이스이고, 상기 에지 종단 구조는 금속 및 폴리실리콘 필드 플레이트를 포함한다.
개념 14. 개념 9의 MOSFET 디바이스이고, 상기 금속 필드 플레이트들의 세트는 상기 금속 필드 플레이트들의 세트 중 하나 사이에 갭을 형성한다.
개념 15. 방법은:
반도체 디바이스의 에피택셜 층의 상부면 내에 접합 연장 영역을 생성하는 단계로서, 상기 에피택셜 층은 제 1 유형 도펀트를 포함하고 상기 접합 연장 영역은 제 2 유형 도펀트를 포함하는, 생성하는 단계와;
상기 접합 연장 영역과 물리적으로 접촉되고 상기 접합 연장 영역보다 더 높은 농도의 제 2 유형 도펀트를 포함하는 필드 링들의 세트를 생성하는 단계와; 그리고
상기 필드 링들의 세트와 물리적으로 접촉되는 에지 종단 구조를 생성하는 단계를 포함한다.
개념 16. 개념 15의 방법이고, 상기 에지 종단 구조는 금속 필드 플레이트들의 세트를 포함한다.
개념 17. 개념 15의 방법이고, 상기 에지 종단 구조는 폴리실리콘 필드 플레이트들의 세트를 포함한다.
개념 18. 개념 15의 방법이고, 상기 접합 연장 영역은 상기 제 2 유형 도펀트의 측방향으로 변하는 도핑을 포함한다.
개념 19. 개념 16의 방법이고, 상기 필드 링들의 세트의 필드 링은 상기 금속 필드 플레이트들의 세트의 금속 필드 플레이트와 연결된다.
개념 20. 개념 15의 방법이고, 상기 에지 종단 구조는 금속 및 폴리실리콘 필드 플레이트를 포함한다.

Claims (20)

  1. 반도체 디바이스로서,
    제 1 유형 도펀트를 포함하는 기판과,
    상기 기판 위에 위치되고 상기 기판보다 낮은 농도의 상기 제 1 유형 도펀트를 포함하는 에피택셜(epitaxial) 층과,
    에지 종단부(an edge termination)를 포함하되,
    상기 에지 종단부는,
    상기 에피택셜 층 내에 위치되고 제 2 유형 도펀트를 포함하는 접합 연장 영역(a junction extension region)과,
    상기 접합 연장 영역 내에 형성되고, 상기 접합 연장 영역보다 높은 농도의 상기 제 2 유형 도펀트를 포함하는 필드 링(a field ring)과,
    상기 필드 링 위에 형성되고, 상기 필드 링과 물리적으로 접촉되는 필드 플레이트(a field plate)를 포함하며, 상기 필드 플레이트는, 상기 접합 연장 영역 위에 위치하며 상기 접합 연장 영역을 넘어 연장되는 금속 및 폴리실리콘을 포함하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 에지 종단부는 금속 필드 플레이트(metal field plate)들의 세트를 더 포함하는
    반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 에지 종단부는 폴리실리콘(polysilicon) 필드 플레이트들의 세트를 포함하는
    반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 접합 연장 영역은 상기 제 2 유형 도펀트의 측방향으로 변하는(laterally varying) 도핑을 포함하는
    반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 필드 플레이트는 상기 접합 연장 영역과 저항 접촉(ohmic contact)하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 에지 종단부는, 상기 에피택셜 층 내에 위치하고 상기 제 2 유형 도펀트를 포함하는 터브 영역을 더 포함하되, 상기 터브 영역은 상기 접합 연장 영역과 접촉하는
    반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 터브 영역은 상기 접합 연장 영역보다 깊게 연장되는
    반도체 디바이스.
  8. 반도체 디바이스의 에지 종단부의 에피택셜 층의 상부면 내에 접합 연장 영역을 생성하는 단계―상기 에피택셜 층은 제 1 유형 도펀트를 포함하고 상기 접합 연장 영역은 제 2 유형 도펀트를 포함함―와,
    상기 접합 연장 영역 내로 캐비티를 형성하는 단계와,
    상기 캐비티 내에 필드 링을 생성하는 단계―상기 필드 링은 상기 접합 연장 영역보다 높은 농도의 상기 제 2 유형 도펀트를 포함함―와,
    상기 필드 링 위에서 상기 필드 링과 물리적으로 접촉하는 필드 플레이트를 생성하는 단계―상기 필드 플레이트는, 상기 접합 연장 영역 위에 위치하며 상기 접합 연장 영역을 넘어 연장되는 금속 및 폴리실리콘을 포함하며, 상기 에지 종단부는 상기 필드 링 및 상기 필드 플레이트를 포함함―를 포함하는
    방법.
  9. 제 8 항에 있어서,
    상기 에지 종단부 내에 금속 필드 플레이트들의 세트를 제조하는 단계를 더 포함하는
    방법.
  10. 제 8 항에 있어서,
    상기 에지 종단부 내에 폴리실리콘 필드 플레이트들의 세트를 제조하는 단계를 더 포함하는
    방법.
  11. 제 8 항에 있어서,
    상기 접합 연장 영역은 상기 제 2 유형 도펀트의 측방향으로 변하는 도핑을 포함하는
    방법.
  12. 제 8 항에 있어서,
    상기 에지 종단부의 상기 에피택셜 층 내에 위치한 제 2 유형 도펀트의 터브 영역을 형성하는 단계를 더 포함하되, 상기 터브 영역은 상기 접합 연장 영역과 접촉하는
    방법.
  13. 제 12 항에 있어서,
    상기 터브 영역은 상기 접합 연장 영역보다 깊게 연장되는
    방법.
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