JP6407920B2 - 負べベルにより終端された高阻止電圧を有するＳｉＣデバイス - Google Patents

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Description

本発明は、炭化ケイ素（ＳｉＣ）に製作された半導体デバイスに関し、より詳細には、ＳｉＣデバイスのための負べベル(負傾斜)のエッジ終端技術に関する。なお、本発明は、契約番号ＤＡＡＤ１９−０１−Ｃ−００６７ Ｔａｓｋ Ｏｒｄｅｒ４で米国陸軍により授与された資金を用いてなされたものである。
炭化ケイ素（ＳｉＣ）は、絶縁破壊電界及び熱伝導率が高く、バンドギャップが広いため、ハイパワー及び高温の半導体デバイスには望ましい材料である。しかし、高電圧デバイスで高絶縁破壊電界を活かすには、効率的なエッジターミネーション(終端）が必要で
ある。より詳細には、電界がデバイスのエッジに集中すると、結果としてデバイスのエッジでデバイスの絶縁破壊が生じ、これによりデバイスのウェルの阻止電圧が理想的な阻止電圧（すなわち、理想的な平面デバイスの阻止電圧）より低下してしまう。このように、エッジターミネーションはＳｉＣ半導体デバイス、とりわけハイパワーのＳｉＣ半導体デバイスの設計において、重要な問題である。
ＳｉＣ半導体デバイスに用いられるエッジターミネーションのタイプの１つがジャンクションターミネーションエクステンション（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ
Ｅｘｔｅｎｓｉｏｎ：ＪＴＥ）である。図１は、例示的なＳｉＣ半導体デバイス、すなわち複数のＪＴＥウェル１２、１４、及び１６を備えたサイリスタ１０を示している。サイリスタ１０は、基板１８、注入層２０、フィールドストップ層２２、ドリフト層２４、ベース層２６、及びアノード層２８を備えている。ＪＴＥウェル１２、１４、及び１６を形成するために、図に示すようにベース層２６はドリフト層２４までエッチングされる。そしてＪＴＥウェル１２、１４、及び１６がイオン注入によりドリフト層２４の露出した表面に形成される。アノードコンタクト３０はアノード層２８上に形成され、カソードコンタクト３２は注入層２０とは反対側の基板１８の底部表面に形成され、ゲートコンタクト３４及び３６は、ベース層２６における対応するゲート領域３８及び４０上に形成される。ベース層２６をドリフト層２４までエッチングしてＪＴＥウェル１２、１４、及び１６を形成すると、その結果、角部４２が形成される。角部４２により電界集中が生じ、これにより、サイリスタ１０の阻止電圧が理想的な阻止電圧より低下してしまう。
したがって、理想的な平面デバイスの理想的な阻止電圧に近い阻止電圧をもたらすＳｉＣ半導体デバイスのためのエッジターミネーションが必要とされている。
本発明は、炭化ケイ素（ＳｉＣ）半導体デバイスのための負べベルのエッジターミネーションに関する。一実施形態では、負べベルのエッジターミネーションは、望ましい傾斜の滑らかな負べベルのエッジターミネーションに近似する複数の段を含む。より詳細には、一実施形態では負べベルのエッジターミネーションは少なくとも５つの段を含む。別の実施形態では、負べベルのエッジターミネーションは少なくとも１０の段を含む。さらに別の実施形態では、負べベルのエッジターミネーションは少なくとも１５の段を含む。望ましい傾斜は、一実施形態では１５度以下である。一実施形態では、負べベルのエッジターミネーションの結果、少なくとも１０キロボルト（ｋＶ）の半導体デバイスの阻止電圧が生じる。別の実施形態では、負べベルのエッジターミネーションの結果、少なくとも１２ｋＶの半導体デバイスの阻止電圧が生じる。半導体デバイスは、限定されるものではな
いが、好ましくは、パワーサイリスタ等のサイリスタ、バイポーラ接合トランジスタ（ＢＪＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＵチャネルＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）、又はＰＩＮダイオードである。さらに、一実施形態では、半導体デバイスは１平方センチメートル以上のダイ領域を有する。
当業者が添付図面を参照して以下の好適な実施形態についての詳細な説明を読めば、本発明の技術的範囲を理解し、その追加的な態様も理解するであろう。
この明細書に組み込まれその一部を形成する添付図面は、本発明のいくつかの態様を示しており、記述とともに本発明の原理を説明するものである。
従来の接合型ターミネーションエクステンション（ＪＴＥ）のエッジターミネーションを含む炭化ケイ素（ＳｉＣ）サイリスタを示す図である。 本発明の一実施形態による、負べベルのエッジターミネーションを含むＳｉＣサイリスタを示す図である。 図２の負べベルのエッジターミネーションをより詳細に示した図であり、本発明の一実施形態に従い、負べベルのエッジターミネーションは、対応する半導体層の表面上に形成された多数の段からなる複数段の負べベルのエッジターミネーションとして構成されている。 本発明の一実施形態による、図３に示した複数段の負べベルのエッジターミネーションにおける電界をＪＴＥターミネーションにおける電界と比較したグラフである。 本発明の一実施形態による、図３に示した複数段の負べベルのエッジターミネーションにより生じた阻止電圧をＪＴＥターミネーションにより生じた阻止電圧と比較したグラフである。 本発明の一実施形態による、ベース層をカウンタドープ(逆ドープ)することにより形成された負べベルのエッジターミネーションを含むサイリスタを示す図である。 複数段の負べベルのエッジターミネーションは、まずベース層に犠牲層を形成し、次にその犠牲層を望ましい複数段の特性がベース層へ移動するようにエッチングし、それによって複数段の負べベルのエッジターミネーションを得ることによって形成される実施形態を示す図である。 本発明の一実施形態による、図３に示したような負べベルのエッジターミネーションを有するＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）を示す図である。 本発明の別の実施形態による、ベース層をカウンタドープすることにより形成された負べベルのエッジターミネーションを有するＳｉＣ ＢＪＴを示す図である。 本発明の一実施形態による、図３に示したような負べベルのエッジターミネーションを有するＰ型ＳｉＣ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を示す図である。 本発明の別の実施形態による、ベース層をカウンタドープすることにより形成された負べベルのエッジターミネーションを有するＰ型ＳｉＣ ＩＧＢＴを示す図である。 本発明の一実施形態による、図３に示したような負べベルのエッジターミネーションを有するｎ型ＳｉＣ ＩＧＢＴを示す図である。 本発明の別の実施形態による、ベース層をカウンタドープすることにより形成された負べベルのエッジターミネーションを有するｎ型ＳｉＣ ＩＧＢＴを示す図である。 本発明の一実施形態による、図３に示したような負べベルのエッジターミネーションを有するＳｉＣ ＰＩＮダイオードを示す図である。 本発明の別の実施形態による、ベース層をカウンタドープすることにより形成された負べベルのエッジターミネーションを有するＳｉＣ ＰＩＮダイオードを示す図である。 本発明の別の実施形態による、図３に示したような負ベベルのエッジターミネーションを有するＳｉＣ ＵチャネルＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）を示す図である。 本発明の別の実施形態による、ベース層をカウンタドープすることにより形成された負ベベルのエッジターミネーションを有するＳｉＣ ＵＭＯＳＦＥＴを示す図である。
以下に記載する実施形態は、当業者が実施形態を実施するために必要な情報を表し、また、実施形態を実施するための最良の形態を示すものである。添付の図面を踏まえて以下の説明を読めば、当業者であれば本発明の概念を理解して、これらの概念の応用であって本明細書では特に言及していないものにも気づくであろう。なお、これらの概念及び応用は、本発明の開示及び添付の特許請求の範囲内にある。
また本明細書では、「第１の」、「第２の」等の用語を様々な要素を説明するために用いる場合があるが、これらの要素はこのような用語によって限定されるものはない。このような用語は、単にある要素を別の要素と区別するために用いられている。例えば、本発明の範囲から逸脱しなければ、第１の要素は第２の要素と称してもよいし、同様に第２の要素を第１の要素と称してもよい。本明細では、「及び/又は」という用語は、１又は複
数の関連記載項目の組み合わせの任意のもの又は全てのもの含んでいる。
層、領域、又は基板等の要素が、別の要素の「上に」ある又は「上まで」延びていると言及されているときは、この別の要素の上に直接あるか又はその上まで直接延びている場合もあれば、介在する要素が存在する場合もある。対照的に、ある要素が別の要素の「上に直接」ある又は「上まで直接」延びていると言及されているときは、介在する要素は何も存在しない。また、ある要素が別の要素に「接続」又は「結合」されると言及されているときは、この別の要素に直接接続又は結合されている場合もあれば、介在する要素が存在する場合もある。対照的に、ある要素が別の要素に「直接接続」又は「直接接合」されるとして言及されるときは、介在する要素は何も存在しない。
本明細書では、「下に」、「上に」、「上部に」、「下部に」、「水平な」、「垂直な」等の相対的な用語を用いて、図面に示された一つの要素、層、又は領域の、別の要素、層、領域に対する関係を説明する場合がある。このような用語及び上述した用語は、図面に示したデバイスの方向とは異なる方向も包含するものである。
本明細書では、専門用語は特定の実施形態を記述する目的で使用しているだけであり、本発明を限定するものではない。本明細書では、単数形である「１つの」は複数形も包含するものとするが、そうでないことが文脈から明確にわかる場合は除く。さらに、本明細書で「備える」や「含む」という用語が使われる場合、述べられた特徴、整数、ステップ、動作、要素、及び/又は部品の存在を特定するものであるが、１又は複数の他の特徴、
整数、ステップ、動作、要素、部品、及び／又はそのグループの存在又は追加を除外するものではない。
特に指定がなければ、本明細書で使用される全ての用語（技術用語及び科学用語を含む）は、本発明が属する技術分野の当業者に一般的に理解されている意味で用いられている。さらに、本明細書で使用される用語は、この明細書及び関連技術に照らして整合する意味で解釈されるもとし、本明細書で明示的に指定されている場合を除いて、理想的な意味又は過度に形式的な意味に解釈してはならない。
図２は、本発明の一実施形態に従った、負ベベルのエッジターミネーション４６を有する炭化ケイ素（ＳｉＣ）サイリスタ４４を示している。なお、本明細書ではＳｉＣ半導体デバイスに焦点をあてて論述するが、ここに記載する概念は他のタイプの半導体材料（例えばＳｉ）を用いて製作される半導体デバイスにも同じように適用することができる。図示のように、サイリスタ４４は、基板４８、基板４８の表面上の注入層５０、注入層５０の基板４８とは反対側の表面上にあるフィールドストップ層５２、フィールドストップ層５２の注入層５０とは反対側の表面上にあるドリフト層５４、及び、ドリフト層５４のフィールドストップ層５２とは反対側の表面上にあるベース層５６を備えている。ゲート領域５８及び６０は、ベース層５６のドリフト層５４とは反対側の表面上に形成され、望ましい横方向距離で分離されている。アノードメサすなわち領域６２は、ベース層５６表面上のゲート領域５８及び６０の間にある。アノードコンタクト６４は、アノードメサ６２のベース層５６とは反対側の表面上にあり、カソードコンタクト６６は、基板４８の注入層５０とは反対側の表面上にあり、そしてゲートコンタクト６８及び７０はそれぞれ、ベース層５６表面上のゲート領域５８及び６０の上にある。特に一実施形態では、サイリスタ４４は、１ｃｍ２以上の領域を有する半導体ダイの上に製作される。
基板４８は好ましくはＳｉＣ基板であり、注入層５０、フィールドストップ層５２、ドリフト層５４、ベース層５６、及びアノードメサ６２は全て、基板４８の上に成長させたＳｉＣのエピタキシャル層であることが好ましい。ゲート領域５８及び６０は、例えばイオン注入により、ベース層５６にイオンを注入することによって形成されることが好ましい。この特定の実施形態では、基板４８は高度にドープされたＮ型（Ｎ＋）、注入層５０は高度にドープされたＮ型（Ｎ＋）、フィールドストップ層５２は高度にドープされたＰ型（Ｐ＋）、ドリフト層５４はドープされたＰ型（Ｐ）、ベース層５６はドープされたＮ型（Ｎ）、ゲート領域５８及び６０は高度にドープされたＮ型（Ｎ＋）、そしてアノードメサ６２は極めて高度にドープされたＰ型（Ｐ＋＋）である。一実施形態では、基板４８は、１×１０１８から１×１０１９ｃｍ−３を含む範囲のドーピングレベル及び約１００〜３５０ミクロン（μｍ）を含む範囲の厚さを有し、注入層５０は、１×１０１８ｃｍ−３以上のドーピングレベル及び１〜５μｍを含む範囲の厚さを有し、フィールドストップ層５２は、１×１０１６〜５×１０１７ｃｍ−３を含む範囲のドーピングレベル及び１〜５μｍを含む範囲の厚さを有し、ドリフト層５４は、２×１０１４ｃｍ−３未満のドーピングレベル及び８０μｍ以上の厚さを有し、ベース層５６は、１×１０１６〜１×１０１８ｃｍ−３を含む範囲のドーピングレベル及び０．５〜５μｍを含む範囲の厚さを有し、そしてアノードメサ６２は、１×１０１９ｃｍ−３より上のドーピングレベル及び０．５〜５μｍを含む範囲の厚さを有する。一つの特定の実施形態では、基板４８は、１×１０１８〜１×１０１９ｃｍ−３を含む範囲のドーピングレベル及び約１００〜３５０μｍを含む範囲の厚さを有し、注入層５０は、５×１０１８ｃｍ−３のドーピングレベル及び１μｍの厚さを有し、フィールドストップ層５２は、１×１０１６ｃｍ−３のドーピングレベル及び４μｍの厚さを有し、ドリフト層５４は、２×１０１４ｃｍ−３未満のドーピングレベル及び９０μｍの厚さを有し、ベース層５６は、１×１０１７ｃｍ−３のドーピングレベル及び２．５μｍの厚さを有し、そしてアノードメサ６２は、２×１０１９ｃｍ−３より上のドーピングレベル及び０．５〜５μｍを含む範囲の厚さを有する。ゲート領域５８及び６０はＮ＋領域であり、一実施形態では１×１０１８ｃｍ−３より上のドーピングレベルを有する。最後に、コンタクト６４、６６、６８、及び７０は、任意の適切なコンタクト材料（例えば、金属、合金、等）で形成される。
サイリスタ４４のエッジは、負ベベルのエッジターミネーション４６により終端処理される。一実施形態では、負ベベルのエッジターミネーション４６の幅は６００μｍである。この好適な実施形態では、負ベベルのエッジターミネーション４６の傾斜角（α）は、１５度以下である。以下でより詳細に述べるように、負ベベルのエッジターミネーション４６は、滑らかな傾斜に近似する複数段の負ベベルのエッジターミネーションとして構成
される。注目すべきは、ＳｉＣでは滑らかな傾斜を有する負べベルを得ることができないことである。例えば、シリコンデバイスでは、ウェットエッチングを用いて滑らかな傾斜を有する負ベベルのエッジターミネーションを形成することができるが、ウェットエッチングはＳｉＣには適さないため、ＳｉＣデバイスには、ウェットエッチングを用いて滑らかな傾斜を有する負ベベルのエッジターミネーションを形成することはできない。したがって、本明細書で述べるように、負ベベルのエッジターミネーション４６は、滑らかな傾斜に近似する複数段の負ベベルのエッジターミネーションとして実現される。
一実施形態では、複数段の負ベベルのエッジターミネーション４６は、望ましい傾斜角（α）の滑らかな傾斜に近似する多数の段を含んでいる。一実施形態では、複数段の負ベベルのエッジターミネーション４６は、望ましい傾斜角（α）の滑らかな傾斜に近似する少なくとも１０段を含んでいる。別の実施形態では、複数段の負ベベルのエッジターミネーション４６は、望ましい傾斜角（α）の滑らかな傾斜に近似する少なくとも１５段を含んでいる。負ベベルのエッジターミネーション４６の結果、サイリスタ４４の阻止電圧は理想的な平面デバイスの阻止電圧に近づく。この特定の実施形態では、阻止電圧は１２キロボルト（ｋＶ）以上である。本明細書では、デバイスの阻止電圧は、デバイスが１マイクロアンペア（μＡ）の電流を流す電圧である。サイリスタ４４の場合、阻止電圧は、アノードコンタクト６４からカソードコンタクト６６に印加されたときに、ゲートコンタクト６８及び７０に電圧が印加されていない場合にサイリスタ４４に１μＡの電流を流す電圧である。
図３は、本発明の一実施形態に従った図２の負ベベルのエッジターミネーション４６をより詳細に示したものである。図示のように、負ベベルのエッジターミネーション４６は、より詳細には複数段の負ベベルのエッジターミネーション４６である。この特定の実施形態では、複数段の負ベベルのエッジターミネーション４６は、望ましい傾斜角（α）に近似するように１５段を含んでいる。複数段の負ベベルのエッジターミネーション４６は、電界集中を和らげ、それにより阻止電圧を向上させる。以下に述べるように、一実施形態では、阻止電圧は少なくとも１２ｋＶまで向上される。この実施形態の複数段の負ベベルのエッジターミネーション４６は、適切な数のマスクを用いてベース層５６をエッチングすることにより形成される。一実施形態では、マスクの数は段数に等しい（例えば、１５段を形成するために１５のマスク）。別の実施形態では、マスクの数はエッチングする段の数を減らすために最適化され、マスクの合計数が複数段の負ベベルのエッジターミネーション４６の段数よりも少なくなるようにされる（例えば、１５段に対して４〜１５のマスク）。
図４は、本発明の一実施形態による図３の複数段の負ベベルのエッジターミネーション４６に沿った電界分布を、１５ウェルの接合型ターミネーションエクステンション（ＪＴＥ）のエッジターミネーションの電界分布と、１２ｋＶで比較したグラフである。示すように、複数段の負ベベルのエッジターミネーション４６は、メサトレンチ角部（例えば、図１のサイリスタ１０の角部４２）で見られるピーク電界を、センチメータ当たり１．４メガボルト（ＭＶ／ｃｍ）未満まで有効に低減させた。つまり、この接合エッジで見られたピーク電界の低減された量は０．２ＭＶ／ｃｍ以上である。
図５は、本発明の一実施形態による図３の複数段の負ベベルのエッジターミネーション４６を含むサイリスタ４４の阻止電圧を、１５ウェルのＪＴＥエッジターミネーションを有するサイリスタ（例えば、図１のサイリスタ１０）の阻止電力と比較したグラフである。示すように、複数段の負ベベルのエッジターミネーション４６により、サイリスタ４４は１１．５〜１２ｋＶの範囲の阻止電圧を持っている。これは、１５ウェルのＪＴＥエッジターミネーションにより生じた９ｋＶの阻止電圧に対して３．５〜４．０ｋＶの向上である。
図６は、本発明の別の実施形態による負ベベルのエッジターミネーション４６を含むサイリスタ４４を示している。この実施形態では、図３に関して上述したようにベース層５６をエッチングして複数段の負ベベルのエッジターミネーション４６を形成するのではなく、ゲート領域６０のアノードメサ６２とは反対側と近接する、ベース層５６のエッジ領域７２を、ベース層５６のエッジ領域７２のｎ型導電性を補償するＰ型イオンを用いてカウンタドープして、望ましい負べベル特性を有する中性すなわち真性の領域７６を形成する。Ｐ型イオンは、例えばアルミニウム（Ａｌ）、ボロン（Ｂ）等である。これにより、負ベベルのエッジターミネーション４６が中性領域７６とベース層５６の残部との界面に形成される。より詳細には、一実施形態では、エッジ領域７２のゲート領域６０に近接する端から始まり外側へ向かって階段状に増大するさまざまな深さにイオンを注入して、負ベベルのエッジターミネーション４６のための望ましい段数と傾斜（α）を得る。
図７は、負ベベルのエッジターミネーション４６を形成することができる別の処理を示している。この実施形態では、ベース層５６の表面上の負ベベルのエッジターミネーション４６が形成される領域の上に、犠牲層７８が形成される。犠牲層７８は、例えばＳｉＯ２、フォトレジスト、又は同様の材料である。犠牲層７８をエッチング又は別の方法で処理して、負ベベルのエッジターミネーション４６のための望ましい複数段の特性（すなわち、段数、傾斜角、幅、等）を有する負べベル８０を形成する。次にエッチング処理を行って犠牲層７８を除去する。より詳細には、エッチング処理は望ましい深さ（ｄ）までエッチングするように行い、この深さはこの例では犠牲層７８の厚さと等しく、ベース層５６の厚さとも等しい。ただし、本発明はこれに限定するものではない。エッチングの結果として負べベル８０が有効にベース層５６に移行され、それにより複数段の負ベベルのエッジターミネーション４６が形成される。
図８〜図１７は、サイリスタ４４に関して上述した負ベベルのエッジターミネーションを利用することができる、他のタイプのＳｉＣデバイスについての追加的、非限定的な例を示している。より詳細には、図８は、本発明の一実施形態による負ベベルのエッジターミネーション８４を含むＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）８２を示している。ＢＪＴ８２は、Ｎ＋基板８６、基板８６の表面上のＮ型ドリフト層８８、ドリフト層８８の基板８６とは反対側の表面上にあるＰ型ベース層９０、ベース層９０に形成されたＰ＋ベース領域９２、ベース層９０のドリフト層８８とは反対側の表面上にあるＮ＋＋エミッタメサ９４、ベース領域９２上のベースコンタクト９６、エミッタメサ９４上のエミッタコンタクト９８、及び基板８６のドリフト層８８とは反対側の表面上にあるコレクタコンタクト１００を含んでいる。この実施形態では、負ベベルのエッジターミネーション８４は、図３に示したような複数段の負ベベルのエッジターミネーションである。負ベベルのエッジターミネーション８４の結果として、ＢＪＴ８２の阻止電圧は、理想的な平面デバイスの阻止電圧に近づく。
図９は、本発明の別の実施形態に従った負ベベルのエッジターミネーション８４を含むＢＪＴ８２を示している。この実施形態では、Ｐ＋ベース領域９２のエミッタメサ９４とは反対側と近接するＰ型ベース層９０のエッジ領域１０２を、ベース層９０のエッジ領域１０２のＰ型導電性を補償するＮ型イオンを用いてカウンタドープして、望ましい負べベル特性を有する中性すなわち真性の領域１０６を形成することによって、負ベベルのエッジターミネーション８４が形成される。Ｎ型イオンは、例えば窒素（Ｎ）、リン（Ｐ）、等である。これにより、負ベベルのエッジターミネーション８４が中性領域１０６とベース層９０の残部との界面に形成される。より詳細には、一実施形態では、エッジ領域１０２のＰ＋ベース領域９２に近接する端から始まり外側へ向かって階段状に増大するさまざまな深さにイオンを注入して、負ベベルのエッジターミネーション８４のための望ましい段数と傾斜（α）を得る。
図１０は、本発明の一実施形態による負ベベルのエッジターミネーション１１０を含むＰ型ＳｉＣ絶縁ゲートバイポーラ接合トランジスタ（ＩＧＢＴ）１０８を示している。図示のように、ＩＧＢＴ１０８は、Ｐ＋基板すなわちエピ層１１２、基板１１２の表面上のＮ型ドリフト層１１４、ドリフト層１１４の基板１１２とは反対側の表面上にあるベース層１１６、ベース層１１６のドリフト層１１４とは反対側の表面上にあるＰ＋領域１１８及び１２０、及びエミッタ領域１２２及び１２４を含んでいる。ゲートコンタクト１２６は示されているようにトレンチに形成されてゲート絶縁体１２８により絶縁されている。エミッタコンタクト１３０及び１３２は、それぞれエミッタ領域１２２及び１２４の上にあり、コレクタコンタクト１３４は基板１１２のドリフト層１１４とは反対側の表面上にある。この実施形態では、負ベベルのエッジターミネーション１１０は、図３に示したような複数段の負ベベルのエッジターミネーションである。負ベベルのエッジターミネーション１１０の結果として、ＩＧＢＴ１０８の阻止電圧は、理想的な平面デバイスの阻止電圧に近づく。
図１１は、本発明の別の実施形態による負ベベルのエッジターミネーション１１０を含むＩＧＢＴ１０８を示している。この実施形態では、Ｐ＋領域１１８及びＮ＋エミッタ領域１２２のゲートコンタクト１２６とは反対側と近接する、Ｐ型ベース層１１６のエッジ領域１３６を、ベース層１１６のエッジ領域１３６のＰ型導電性を補償するＮ型イオンを用いてカウンタドープして、望ましい負べベル特性を有する中性すなわち真性の領域１４０を形成することにより、負ベベルのエッジターミネーション１１０が形成される。Ｎ型イオンは、例えば窒素（Ｎ）、リン（Ｐ）、等である。これにより、負ベベルのエッジターミネーション１１０が中性領域１４０とベース層１１６の残部との界面に形成される。より詳細には、一実施形態では、エッジ領域１３６のＰ＋領域１１８に近接する端から始まり外側へ向かって階段状に増大するさまざまな深さにイオンを注入して、負ベベルのエッジターミネーション１１０のための望ましい段数と傾斜（α）を得る。
図１２は、本発明の一実施形態による負ベベルのエッジターミネーション１４４を含むｎ型ＳｉＣ ＩＧＢＴ１４２を示している。図示のように、ＩＧＢＴ１４２は、基板１４６、基板１４６の表面上のドリフト層１４８、ドリフト層１４８の基板１４６とは反対側の表面上にあるベース層１５０、ベース層１５０のドリフト層１４８とは反対側の表面上にあるＮ＋領域１５２及び１５４、及びエミッタ領域１５６及び１５８を含んでいる。ゲートコンタクト１６０は示されているようにトレンチに形成されてゲート絶縁体１６２により絶縁されている。エミッタコンタクト１６４及び１６６は、それぞれエミッタ領域１５６及び１５８の上にあり、コレクタコンタクト１６８は基板１４６のドリフト層１４８とは反対側の表面上にある。この実施形態では、負ベベルのエッジターミネーション１４４は、図３に示したような複数段の負ベベルのエッジターミネーションである。負ベベルのエッジターミネーション１４４の結果として、ＩＧＢＴ１４２の阻止電圧は、理想的な平面デバイスの阻止電圧に近づく。
図１３は、本発明の別の実施形態による負ベベルのエッジターミネーション１４４を含むＩＧＢＴ１４２を示している。この実施形態では、Ｎ＋領域１５２及びＰ＋エミッタ領域１５６のゲートコンタクト１６０とは反対側と近接する、Ｎ型ベース層１５０のエッジ領域１７０を、ベース層１５０のエッジ領域１７０のＮ型導電性を補償するＰ型イオンを用いてカウンタドープして、望ましい負べベル特性を有する中性すなわち真性の領域１７４を形成することにより、負ベベルのエッジターミネーション１４４が形成される。Ｐ型イオンは、例えば、アルミニウム（Ａｌ）、ボロン（Ｂ）、等である。これにより、負ベベルのエッジターミネーション１４４が中性領域１７４とベース層１５０の残部との界面に形成される。より詳細には、一実施形態では、エッジ領域１７０のＮ＋領域１５２及びＰ＋エミッタ領域１５６に近接する端から始まり外側へ向かって階段状に増大するさまざ
まな深さにイオンを注入して、負ベベルのエッジターミネーション１４４のための望ましい段数と傾斜（α）を得る。
図１４は、本発明の一実施形態による負ベベルのエッジターミネーション１７８を含むＳｉＣ ＰＩＮダイオード１７６を示している。示すように、ＰＩＮダイオード１７６は、Ｎ＋基板１８０、Ｎ−ドリフト層１８２、Ｐ型層１８４、及びＰ＋＋層１８６を、示すような配置で含んでいる。本明細書においてＮ−ドリフト層１８２は、ＰＩＮダイオード１７６を形成しているＮ＋基板１８０とＰ型層１８４の間の真性層と称される場合もある。Ｐ＋＋層１８６は、本明細書ではアノードメサと称される場合もある。アノードコンタクト１８８は、Ｐ＋＋層１８６のＰ型層１８４とは反対側の表面上にある。カソードコンタクト１９０はＮ＋基板１８０のＮ−ドリフト層１８２とは反対側の表面上にある。この実施形態では、負ベベルのエッジターミネーション１７８は、図３に示したような複数段の負ベベルのエッジターミネーションである。負ベベルのエッジターミネーション１７８の結果として、阻止電圧、より詳細にはＰＩＮダイオード１７６の逆阻止電圧は、理想的な平面デバイスの阻止電圧に近づく。
図１５は、本発明の別の実施形態による負ベベルのエッジターミネーション１７８を含むＰＩＮダイオード１７６を示している。この実施形態では、Ｐ＋＋層１８６に近接する、Ｐ型ベース層１８４のエッジ領域１９２を、Ｐ型層１８４のエッジ領域１９２のＰ型導電性を補償するＮ型イオンを用いてカウンタドープして、望ましい負べベル特性を有する中性すなわち真性の領域１９６を形成することにより、負ベベルのエッジターミネーション１７８が形成される。Ｎ型イオンは、例えば、窒素（Ｎ）、リン（Ｐ）、等である。これにより、負ベベルのエッジターミネーション１７８が中性領域１９６とＰ型層１８４の残部との界面に形成される。より詳細には、一実施形態では、エッジ領域１９２のＰ＋＋領域１８６に近接する端から始まり外側へ向かって階段状に増大するさまざまな深さにイオンを注入して、負ベベルのエッジターミネーション１７８のための望ましい段数と傾斜（α）を得る。
図１６は、本発明の一実施形態による負ベベルのエッジターミネーション２００を含むＳｉＣ ＵチャネルＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）１９８を示している。示すように、ＵＭＯＳＦＥＴ１９８は、Ｎ＋基板２０２、基板２０２の表面上のＮ型ドリフト層２０４、ドリフト層２０４の基板２０２とは反対側の表面上にあるＰ型ベース層２０６、ベース層２０６のドリフト層２０４とは反対側の表面上にあるＰ＋領域２０８及び２１０、及びＮ＋ソース領域２１２及び２１４を含んでいる。ゲートコンタクト２１６は示されているようにトレンチに形成されてゲート絶縁体２１８により絶縁されている。ソースコンタクト２２０及び２２２は、それぞれソース領域２１２及び２１４の上にあり、ドレインコンタクト２２４は基板２０２のドリフト層２０４とは反対側の表面上にある。この実施形態では、負ベベルのエッジターミネーション２００は、図３に示したような複数段の負ベベルのエッジターミネーションである。負ベベルのエッジターミネーション２００の結果として、ＵＭＯＳＦＥＴ１９８の阻止電圧は、理想的な平面デバイスの阻止電圧に近づく。
図１７は、本発明の別の実施形態による負ベベルのエッジターミネーション２００を含むＵＭＯＳＦＥＴ１９８を示している。この実施形態では、Ｐ＋領域２０８及びＮ＋ソース領域２１２のゲートコンタクト２１６とは反対側と近接する、Ｐ型ベース層２０６のエッジ領域２２６を、ベース層２０６のエッジ領域２２６のＰ型導電性を補償するＮ型イオンを用いてカウンタドープして、望ましい負べベル特性を有する中性すなわち真性の領域２３０を形成することにより、負ベベルのエッジターミネーション２００が形成される。Ｎ型イオンは、例えば、窒素（Ｎ）、リン（Ｐ）、等である。これにより、負ベベルのエッジターミネーション２００が中性領域２３０とベース層２０６の残部との界面に形成される。より詳細には、一実施形態では、エッジ領域２２６のＰ＋領域２０８及びＮ＋ソー
ス領域２１２に近接する端から始まり外側へ向かって階段状に増大するさまざまな深さにイオンを注入して、負ベベルのエッジターミネーション２００のための望ましい段数と傾斜（α）を得る。
ここで述べたさまざまなデバイスの複数段の負ベベルのエッジターミネーション４６、８４、１１０、１４４、１７８、及び２００の段数は、特定の実施によって異なる。複数段の負ベベルのエッジターミネーション４６、８４、１１０、１４４、１７８、及び２００の例示的な実施形態のいくつかは、少なくとも５段、少なくとも７段、少なくとも１０段、少なくとも１２段、少なくとも１５段、少なくとも１７段、少なくとも２０段、５〜２０を含む範囲の段数、１０〜２０を含む範囲の段数、１５〜２０を含む範囲の段数、及び１０〜１５を含む範囲の段数、を含む。さらに、これらのさまざまなデバイスの阻止電圧も、特定の実施によって異なる。例示的な実施形態のいくつかは、少なくとも１０ｋＶの阻止電圧、少なくとも１２ｋＶの阻止電圧、少なくとも１５ｋＶの阻止電圧、少なくとも１７ｋＶの阻止電圧、少なくとも２０ｋＶの阻止電圧、少なくとも２２ｋＶの阻止電圧、少なくとも２５ｋＶの阻止電圧、１０ｋＶ〜２５ｋＶを含む範囲の阻止電圧、１２ｋＶ〜２５ｋＶを含む範囲の阻止電圧、１５ｋＶ〜２５ｋＶを含む範囲の阻止電圧、１２ｋＶ〜２０ｋＶを含む範囲の阻止電圧、及び１２ｋＶ〜１５ｋＶを含む範囲の阻止電圧、を含む。
[0052]当業者であれば、本発明の好適な実施形態に対する改良や修正に気づくであろう。そのような改良及び修正は全て、本明細書及び特許請求の範囲に記載された発明の技術的範囲に含まれるものである。

Claims (6)

  1. 炭化ケイ素（ＳｉＣ）半導体デバイスであって、
    滑らかな傾斜に近似する複数段の負ベベルのエッジターミネーションを備え、該ＳｉＣ半導体デバイスはバイポーラ接合トランジスタ（ＢＪＴ）であり、該ＢＪＴは、
    第１の導電型の基板と、
    該基板の表面上の第２の導電型のドリフト層と、
    該ドリフト層の表面であって基板とは反対側の表面上にある第１の導電型のベース層と、
    該ベース層の表面であってドリフト層とは反対側の表面にある第２の導電型のエミッタ領域と、
    ＢＪＴの表面のエミッタ領域に隣接して形成され、ドリフト層の中へ延びているゲートトレンチと
    を備え、
    複数段の負ベベルのエッジターミネーションは、エミッタ領域のゲートトレンチとは反対側に隣接するベース層に形成されている
    ことを特徴とするＳｉＣ半導体デバイス。
  2. 炭化ケイ素（ＳｉＣ）半導体デバイスであって、
    滑らかな傾斜に近似する複数段の負ベベルのエッジターミネーションを備え、該ＳｉＣ半導体デバイスはＵチャネルＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）であり、該ＵＭＯＳＦＥＴは、
    第１の導電型の基板と、
    該基板の表面上の第１の導電型のドリフト層と、
    該ドリフト層の表面であって基板とは反対側の表面上にある第２の導電型のベース層と、
    該ベース層の表面であってドリフト層とは反対側の表面にある第１の導電型のソース領域と、
    ＵＭＯＳＦＥＴの表面のソース領域に近接して形成され、ドリフト層の中へ延びているゲートトレンチと
    を備え、
    複数段の負ベベルのエッジターミネーションが、ソース領域のゲートトレンチとは反対側と隣接するベース層に形成されている
    ことを特徴とするＳｉＣ半導体デバイス。
  3. 少なくとも１０ｋＶの阻止電圧を有する炭化ケイ素（ＳｉＣ）半導体デバイスであって、該ＳｉＣ半導体デバイスはサイリスタであり、該サイリスタは
    第１の導電型の基板と、
    該基板の表面上にある第２の導電型のドリフト層と、
    該ドリフト層の表面であって基板とは反対側の表面上にある第１の導電型のベース層と、
    ベース層の表面であってドリフト層とは反対側の表面上にある第２の導電型のアノードメサと、
    前記ベース層の前記表面に形成されたゲート領域と
    を備え、
    複数段の負ベベルのエッジターミネーションが、ゲート領域の前記アノードメサとは反対側と隣接するベース層に形成されている
    ことを特徴とするＳｉＣ半導体デバイス。
  4. 少なくとも１０ｋＶの阻止電圧を有する炭化ケイ素（ＳｉＣ）半導体デバイスであって、該ＳｉＣ半導体デバイスはバイポーラ接合トランジスタ（ＢＪＴ）であり、該ＢＪＴは、
    第１の導電型の基板と、
    該基板の表面上にある第１の導電型のドリフト層と、
    該ドリフト層の表面であって基板とは反対側の表面上にある第２の導電型のベース層と、
    ベース層の表面であってドリフト層とは反対側の表面上にある第２の導電型のベース領域と、
    前記ドリフト層の反対側であり前記ベース領域に隣接する前記ベース層の表面上のエミッタメサ
    を備え、
    複数段の負ベベルのエッジターミネーションが、前記エミッタメサとは反対側と前記ベース領域と隣接するベース層に形成されていることを特徴とするＳｉＣ半導体デバイス。
  5. 少なくとも１０ｋＶの阻止電圧を有する炭化ケイ素（ＳｉＣ）半導体デバイスであって、該ＳｉＣ半導体デバイスはバイポーラ接合トランジスタ（ＢＪＴ）であり、該ＢＪＴは、
    第１の導電型の基板と、
    該基板の表面上にある第２の導電型のドリフト層と、
    該ドリフト層の表面であって基板とは反対側の表面上にある第１の導電型のベース層と、
    前記ベース層の表面であって前記ドリフト層とは反対側の表面にある第２の導電型のエミッタ領域と、
    前記ＢＪＴの表面のエミッタ領域に隣接して形成され、ドリフト層の中へ延びているゲートトレンチと
    を備え、
    複数段の負ベベルのエッジターミネーションが、前記ゲートトレンチとは反対側の前記エミッタ領域と隣接するベース層に形成されていることを特徴とするＳｉＣ半導体デバイス。
  6. 少なくとも１０ｋＶの阻止電圧を有する炭化ケイ素（ＳｉＣ）半導体デバイスであって、
    該ＳｉＣ半導体デバイスはＵチャネルＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）であり、該ＵＭＯＳＦＥＴは、
    第１の導電型の基板と、
    該基板の表面上の第１の導電型のドリフト層と、
    該ドリフト層の表面であって基板とは反対側の表面上にある第２の導電型のベース層と、
    該ベース層の表面であってドリフト層とは反対側の表面にある第１の導電型のソース領域と、
    ＵＭＯＳＦＥＴの表面のソース領域に近接して形成され、ドリフト層の中へ延びているゲートトレンチと
    を備え、
    複数段の負ベベルのエッジターミネーションが、ソース領域のゲートトレンチとは反対側と隣接するベース層に形成されている
    ことを特徴とするＳｉＣ半導体デバイス。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9349797B2 (en) 2011-05-16 2016-05-24 Cree, Inc. SiC devices with high blocking voltage terminated by a negative bevel
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
EP2754177A1 (en) * 2011-09-11 2014-07-16 Cree, Inc. High current density power module comprising transistors with improved layout
WO2013107508A1 (en) * 2012-01-18 2013-07-25 Fairchild Semiconductor Corporation Bipolar junction transistor with spacer layer and method of manufacturing the same
JP6419414B2 (ja) * 2013-03-22 2018-11-07 株式会社東芝 ＳｉＣエピタキシャルウェハおよび半導体装置
US9704718B2 (en) 2013-03-22 2017-07-11 Infineon Technologies Austria Ag Method for manufacturing a silicon carbide device and a silicon carbide device
US9236458B2 (en) * 2013-07-11 2016-01-12 Infineon Technologies Ag Bipolar transistor and a method for manufacturing a bipolar transistor
US9425265B2 (en) 2013-08-16 2016-08-23 Cree, Inc. Edge termination technique for high voltage power devices having a negative feature for an improved edge termination structure
CN104882357A (zh) * 2014-02-28 2015-09-02 株洲南车时代电气股份有限公司 半导体器件耐压终端结构及其应用于SiC器件的制造方法
JP6871562B2 (ja) * 2016-11-16 2021-05-12 富士電機株式会社 炭化珪素半導体素子およびその製造方法
CN106684132B (zh) * 2016-12-29 2019-10-01 西安电子科技大学 基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法
WO2018195698A1 (en) * 2017-04-24 2018-11-01 Littelfuse Semiconductor (Wuxi) Co., Ltd. Advanced field stop thyristor structure and manufacture methods
EP3496153B1 (en) 2017-12-05 2021-05-19 STMicroelectronics S.r.l. Manufacturing method of a semiconductor device with efficient edge structure
CN107910360A (zh) * 2017-12-06 2018-04-13 中国工程物理研究院电子工程研究所 一种新型碳化硅小角度倾斜台面终端结构及其制备方法
CN109065614A (zh) * 2018-08-22 2018-12-21 电子科技大学 一种碳化硅门极可关断晶闸管
CN109346515B (zh) * 2018-11-15 2021-06-08 电子科技大学 一种碳化硅绝缘栅双极型晶体管
CN109346517B (zh) * 2018-11-15 2021-06-08 电子科技大学 一种碳化硅mos栅控晶闸管
US11579645B2 (en) * 2019-06-21 2023-02-14 Wolfspeed, Inc. Device design for short-circuitry protection circuitry within transistors
JP7074173B2 (ja) * 2020-10-16 2022-05-24 富士電機株式会社 半導体装置および半導体装置の製造方法
CN114783875B (zh) * 2022-06-22 2022-12-13 泰科天润半导体科技（北京）有限公司 具有四层外延的碳化硅凹槽mos栅控晶闸管的制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3581348D1 (de) 1984-09-28 1991-02-21 Siemens Ag Verfahren zum herstellen eines pn-uebergangs mit hoher durchbruchsspannung.
US4648174A (en) 1985-02-05 1987-03-10 General Electric Company Method of making high breakdown voltage semiconductor device
JP2850694B2 (ja) 1993-03-10 1999-01-27 株式会社日立製作所 高耐圧プレーナ型半導体装置
US5970324A (en) 1994-03-09 1999-10-19 Driscoll; John Cuervo Methods of making dual gated power electronic switching devices
US5449925A (en) * 1994-05-04 1995-09-12 North Carolina State University Voltage breakdown resistant monocrystalline silicon carbide semiconductor devices
US5967795A (en) * 1995-08-30 1999-10-19 Asea Brown Boveri Ab SiC semiconductor device comprising a pn junction with a voltage absorbing edge
SE9700156D0 (sv) 1997-01-21 1997-01-21 Abb Research Ltd Junction termination for Si C Schottky diode
SE0004377D0 (sv) 2000-11-29 2000-11-29 Abb Research Ltd A semiconductor device and a method for production thereof
JP4604241B2 (ja) * 2004-11-18 2011-01-05 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
CN101405871A (zh) 2004-11-24 2009-04-08 美高森美公司 用于宽禁带功率器件的结终端结构
DE102005047102B3 (de) 2005-09-30 2007-05-31 Infineon Technologies Ag Halbleiterbauelement mit pn-Übergang
US7345310B2 (en) * 2005-12-22 2008-03-18 Cree, Inc. Silicon carbide bipolar junction transistors having a silicon carbide passivation layer on the base region thereof
US7372087B2 (en) * 2006-06-01 2008-05-13 Northrop Grumman Corporation Semiconductor structure for use in a static induction transistor having improved gate-to-drain breakdown voltage
JP5147244B2 (ja) * 2007-01-17 2013-02-20 関西電力株式会社 バイポーラ型半導体素子
EP2208230B1 (en) 2007-11-09 2015-10-21 Cree, Inc. Power semiconductor devices with mesa structures and buffer layers including mesa steps
US8097919B2 (en) * 2008-08-11 2012-01-17 Cree, Inc. Mesa termination structures for power semiconductor devices including mesa step buffers
US7759186B2 (en) 2008-09-03 2010-07-20 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating junction termination extension with formation of photosensitive dopant mask to control doping profile and lateral width for high-voltage electronic devices
SE537101C2 (sv) * 2010-03-30 2015-01-07 Fairchild Semiconductor Halvledarkomponent och förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent
JP6050563B2 (ja) 2011-02-25 2016-12-21 富士通株式会社 化合物半導体装置及びその製造方法

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