TWI515914B - 以負斜角封端之具高阻隔電壓的碳化矽元件 - Google Patents

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Description

以負斜角封端之具高阻隔電壓的碳化矽元件
本發明係關於以碳化矽(SiC)製成之半導體元件，及更具體言之，係關於用於SiC元件之負斜角邊緣封端。
政府支持
本發明係利用政府基金，在美國軍方(U.S.Army)授予之合約號DAAD19-01-C-0067 Task Order 4下完成。美國政府擁有本發明之權利。
碳化矽(SiC)因具有高擊穿場、高導熱性及廣帶隙，故係用於高功率及高溫半導體元件之適宜材料。然而，為了在高電壓元件中利用高擊穿場，需求高效邊緣封端。更具體言之，在元件邊緣之場導致元件邊緣發生元件擊穿，此進而使元件之阻隔電壓下降至遠低於理想阻隔電壓(即，理想平行平面元件之阻隔電壓)。因此，邊緣封端係SiC半導體元件及尤其係高功率SiC半導體元件設計中之重要問題。
用於SiC半導體元件之一類邊緣封端係接面封端延伸(JTE)。圖1顯示示例性SiC半導體元件，即，閘流體10，其包含許多JTE井12、14及16。閘流體10包含一基板18、一注射層20、一場截止層22、一漂移層24、一基極層26及一陽極層28。為了形成JTE井12、14及16，如圖所示將基極層26向下蝕刻至漂移層24。隨後藉由向漂移層24之曝露表面中進行離子植入來形成JTE井12、14及16。將陽極接 點30形成於該陽極層28上，將陰極接點32形成於該基板18與注射層20反側之底表面，及將閘極接點34及36形成於基極層26中之對應閘極區域38及40上。由於將基極層26向下蝕刻至漂移層24以形成JTE井12、14及16的結果，形成一轉角42。該轉角42導致電場擁擠，進而使閘流體10之阻隔電壓下降至低於理想阻隔電壓。
因此，需要一種用於SiC半導體元件之邊緣封端，其產生接近理想平行平面元件之理想阻隔電壓的阻隔電壓。
本發明係關於一種用於碳化矽(SiC)半導體元件之負斜角邊緣封端。於一實施例中，負斜角邊緣封端包括多個以所需斜度大致形成平滑負斜角邊緣封端之步階。更具體言之，於一實施例中，負斜角邊緣封端包括至少五個步階。於另一實施例中，負斜角邊緣封端包括至少十個步階。於又一實施例中，負斜角邊緣封端包括至少十五個步階。於一實施例中，所需斜度係小於或等於15度。於一實施例中，負斜角邊緣封端使半導體元件獲得至少10千伏特(kV)之阻隔電壓。於另一實施例中，負斜角邊緣封端使半導體元件獲得至少12 kV之阻隔電壓。半導體元件較佳(但不必然)係閘流體，如功率閘流體、雙極接面電晶體(BJT)、絕緣閘雙極電晶體(IGBT)、U-通道金屬氧化物半導體場效電晶體(UMOSFET)或PIN二極體。此外，於一實施例中，半導體元件具有大於或等於一平方厘米之晶粒面積。
熟習本項技術者在參照附圖閱讀以下較佳實施例之詳細 論述後將可瞭解本發明之範圍及理解本發明之其他態樣。
經併入本說明書並構成其一部分之附圖說明本發明之數個態樣，且其結合論述來詮釋本發明之原理。
下文所描述之實施例展示令熟習本項技術者可實施該等實施例之必需資訊及顯示實施該等實施例之最佳模式。在參照附圖閱讀以下論述時，熟習本項技術者將可理解本發明之概念且將可瞭解本文中未具體出示之此等概念之應用。應理解，此等概念及應用係屬於本發明及隨附專利申請範圍之範疇。
當理解，雖然在本文可使用術語第一、第二等來描述各種構件，但此等構件不應受此等術語所限制。此等術語僅係用於將構件彼此區分。例如，可將第一構件稱為第二構件，及類似地，可將第二構件稱為第一構件，而不脫離本發明之範疇。如本文中所使用，術語「及/或」包括一或多個相關羅列項中之任一及所有組合。
當理解，當將諸如層、區域或基板之構件描述為「位於」或延伸至另一構件上時，其可直接位於或直接延伸至另一構件上或亦可存在中介構件。相對地，當將構件描述為「直接位於」或「直接」延伸「至」另一構件上時，則不存在中介構件。亦當理解，當將構件描述為「連接」或「耦合」至另一構件時，其可直接連接或耦合至另一構件或可存在中介構件。相對地，當將構件描述為「直接連接」或「直接耦合」至另一構件時，則不存在中介構件。
在本文中，可使用如「下方」或「上方」或「上」或「下」或「水平」或「垂直」之相對術語來描述如圖中所顯示之一構件、層或區域相對於另一構件、層或區域之關係。當理解，此等術語及以上所論述之彼等術語意欲涵蓋除圖中所顯示之定向外之不同元件定向。
本文中所使用之術語係僅針對描述特定實施例之目的且非意欲限制本發明。如本文中所使用，除非前後文另外清楚說明，否則單數形式的「一」及「該」亦意欲包括複數形式。當進一步理解，當本文中使用術語「包含」及/或「包括」時，其明確說明存在所述之特徵、整數、步驟、操作、構件及/或組件，但並不排除存在或添加一或多個其他特徵、整數、步驟、操作、構件、組件及/或其等之群組。
除非另外說明，否則本文中使用之所有術語(包括技術及科學術語)具有如本發明相關技藝一般技術者所共識之相同含義。當進一步理解，本文中所使用之術語應詮釋為具有與其等在本說明書及相關技藝中之含義一致之含義，且除非另外說明，否則不應以理想化或過度約束之方式理解。
圖2顯示根據本發明之一實施例具有負斜角邊緣封端46之碳化矽(SiC)閘流體44。在論述前，應注意，雖然本文中之論述著重於SiC半導體元件，然而本文中所揭示之概念等效適用於利用其他類型半導體材料(例如，矽)製造之半導體元件。如圖所顯示，閘流體44包含一基板48、位於該 基板48之一表面上之一注射層50、位於該注射層50之與基板48反側之表面上之一場截止層52、位於該場截止層52之與注射層50反側之表面上之一漂移層54及位於該漂移層54之與場截止層52反側之表面上之一基極層56。閘極區域58及60係形成於基極層56之與漂移層54反側之表面中並以所需之側向距離分隔開。陽極台面或區域62係位於閘極區域58與60之間之基極層56之表面上。陽極接點64係位於陽極台面62之與基極層56反側之表面上，陰極接點66係位於基板48之與注射層50反側之表面上，及閘極接點68及70係分別位於基極層56之在閘極區域58及60上方之表面上。值得注意地，於一示例性實施例中，閘流體44係於具有大於或等於1 cm2面積之半導體晶粒上製造。
基板48較佳係SiC基板，及注射層50、場截止層52、漂移層54、基極層56及陽極台面62較佳均係生長於基板48上之SiC磊晶層。閘極區域58及60較佳係藉由(例如)離子植入將離子注射至基極層56中而形成。於此特定實施例中，基板48係高度摻雜N-型(N+)，注射層50係高度摻雜N-型(N+)、場截止層52係高度摻雜P-型(P+)，漂移層54係摻雜P-型(P)，基極層56係摻雜N-型(N)，閘極區域58及60係高度摻雜N-型(N+)，及陽極台面62係極高度摻雜P-型(P++)。於一實施例中，基板48具有介於且包含1×1018至1×1019 cm-3之間之摻雜度及介於且包含約100至350微米(μm)之間之厚度；注射層50具有大於或等於1×1018 cm-3之摻雜度及介於且包含1至5 μm之間之厚度；場截止層52具 有介於且包含1×1016至5×1017 cm-3之間之摻雜度及介於且包含1至5 μm之間之厚度；漂移層54具有小於2×1014 cm-3之摻雜度及大於或等於80 μm之厚度；基極層56具有介於且包含1×1016至1×1018 cm-3之間之摻雜度及介於且包含0.5至5 μm之間之厚度；及陽極台面62具有大於1×1019 cm-3之摻雜度及介於且包含0.5至5 μm之間之厚度。於一特定實施例中，基板48具有介於且包含1×1018至1×1019 cm-3之間之摻雜度及介於且包含約100至350 μm之間之厚度；注射層50具有5×1018 cm-3之摻雜度及1 μm之厚度；場截止層52具有1×1016 cm-3之摻雜度及4 μm之厚度，漂移層54具有小於2×1014 cm-3之摻雜度及90 μm之厚度，基極層56具有1×1017 cm-3之摻雜度及2.5 μm之厚度，及陽極台面62具有大於2×1019 cm-3之摻雜度及介於且包含0.5至5 μm之間之厚度。閘極區域58及60係N+區域，於一實施例中，其具有大於1×1018 cm-3之摻雜度。最後，接點64、66、68及70係由任何適宜接點材料(例如，金屬、金屬合金等)形成。
閘流體44之邊緣係由負斜角邊緣封端46封端。於一實施例中，負斜角邊緣封端46之寬度係600 μm。於較佳實施例中，負斜角邊緣封端46之傾斜角(α)係小於或等於15度。如下文更詳細論述，負斜角邊緣封端46係經實施為接近平滑斜度之多步階負斜角邊緣封端。值得注意地，在SiC中無法獲得具有平滑斜度之負斜角。例如，可使用濕式蝕刻於形成矽元件之具有平滑斜度之負斜角邊緣封端，但濕式蝕刻不適於SiC且因此無法用於形成SiC元件之具有平滑斜 度之負斜角邊緣封端。因此，如本文中所論述，負斜角邊緣封端46係經實施為接近平滑斜度之多步階負斜角邊緣封端。
於一實施例中，該多步階負斜角邊緣封端46包含許多以所需傾斜角(α)大致形成平滑斜度之步階。於一實施例中，該多步階負斜角邊緣封端46包含至少10個以所需傾斜角(α)大致形成平滑斜度之步階。於另一實施例中，該多步階負斜角邊緣封端46包含至少15個以所需傾斜角(α)大致形成平滑斜度之步階。由於形成負斜角邊緣封端46，閘流體44之阻隔電壓接近理想平行平面元件之阻隔電壓。於此特定實施例中，阻隔電壓係大於或等於12千伏特(kV)。如本文中所使用，元件之阻隔電壓係元件傳導1微安培(μA)電流時之電壓。於閘流體44之情況中，阻隔電壓係當自陽極接點64施加至陰極接點66時，在不對閘極接點68及70施加電壓的情況下導致1 μA電流流過閘流體44之電壓。
圖3更詳細地顯示圖2中根據本發明一實施例之負斜角邊緣封端46。如圖所示，負斜角邊緣封端46更具體言之係多步階負斜角邊緣封端46。於此特定實施例中，該多步階負斜角邊緣封端46包含15個大致形成所需傾斜角(α)之步階。該多步階負斜角邊緣封端46緩解場擁擠，藉此改良阻隔電壓。如下文所論述，於一實施例中，阻隔電壓經改良至至少12 kV。此實施例之多步階負斜角邊緣封端46係藉由利用適宜數量之遮罩蝕刻基極層56來形成。於一實施例中，遮罩之數量等於步階之數量(例如，15個遮罩形成15 個步階)。於另一實施例中，遮罩之數量可經優化以減少蝕刻步驟數量，如此一來，遮罩之總數量小於多步階負斜角邊緣封端46中之步階數量(例如，4至15個遮罩用於15個步階)。
圖4以圖形方式對比沿圖3之多步階負斜角邊緣封端46之電場分佈與根據本發明之一實施例之15井接面封端延伸(JTE)邊緣封端在12 kV下之電場分佈。如圖所示，多步階負斜角邊緣封端46使台面渠溝轉角(例如，圖1中閘流體10之轉角42)處之峰電場有效降低至小於1.4兆伏特/厘米(MV/cm)。換言之，接面邊緣處之峰電場下降超過0.2 MV/cm。
圖5以圖形方式對比圖3之包含多步階負斜角邊緣封端46之閘流體44之阻隔電壓與根據本發明一實施例之具有15井JTE邊緣封端之閘流體(例如，圖1之閘流體10)之阻隔電壓。如圖所示，由於形成多步階負斜角邊緣封端46，閘流體44具有在11.5至12 kV範圍內之阻隔電壓。此阻隔電壓較由15井JTE邊緣封端所獲得之9 kV阻隔電壓改良達3.5至4 kV。
圖6顯示根據本發明另一實施例之包含負斜角邊緣封端46之閘流體44。於此實施例中，替代如以上針對圖3所論述般蝕刻基極層56以形成多步階負斜角邊緣封端46，負斜角邊緣封端46係藉由在基極層56中以P-型離子反摻雜鄰接閘極區域60且在陽極台面62反側之邊緣區域72來形成，該P-型離子補償基極層56之邊緣區域72中之n-型導電性，以 提供具有所需負斜角特性之中性或本質區域76。P-型離子可為，例如，鋁(Al)、硼(B)或類似物。負斜角邊緣封端46藉此形成於中性區域76與基極層56其他部分之界面處。更具體言之，於一實施例中，將離子植入至不同深度，該等深度自鄰接閘極區域60之邊緣區域72末端開始並向外不斷地逐步增大，以為負斜角邊緣封端46提供所需數量之步階及傾斜度(α)。
圖7顯示可形成負斜角邊緣封端46之另一方法。於此實施例中，將犧牲層78形成於基極層56之欲形成負斜角邊緣封端46之面積上方的表面上。犧牲層78可為(例如)SiO2、光阻材料或類似材料。蝕刻或以其他方式處理犧牲層78，以為負斜角邊緣封端46提供具有所需多步階特性(即，步階數量、傾斜角、寬度等)之負斜角80。隨後進行蝕刻方法以移除犧牲層78。更具體言之，進行蝕刻方法以蝕刻至所需深度(d)，於此實例中，該深度(d)係等於犧牲層78之厚度且亦等於基極層56之厚度。然而，本發明並不限於此。經蝕刻後，負斜角80有效轉移至基極層56，藉此提供多步階負斜角邊緣封端46。
圖8至17顯示可採用以上針對閘流體44所描述之負斜角邊緣封端之其他類型SiC元件之額外、非限制性實例。更具體言之，圖8顯示根據本發明一實施例之包含負斜角邊緣封端84之SiC雙極接面電晶體(BJT)82。BJT 82包含一N+基板86、位於基板86之一表面上之一N-型漂移層88、位於漂移層88之與基板86反側之表面上之一P-型基極層90、形 成於基極層90中之一P+基極區域92、位於基極層90之與漂移層88反側之表面上之一N++射極台面94、位於基極區域92上之一基極接點96、位於射極台面94上之一射極接點98及位於基板86之與漂移層88反側之表面上之一集極接點100。於此實施例中，負斜角邊緣封端84係類似於圖3之多步階負斜角邊緣封端。由於形成負斜角邊緣封端84，BJT 82之阻隔電壓接近理想平行平面元件之阻隔電壓。
圖9顯示根據本發明另一實施例之包含負斜角邊緣封端84之BJT 82。於此實施例中，負斜角邊緣封端84係藉由以N-型離子反摻雜P-型基極層90中鄰接P+基極區域92且在射極台面94反側之邊緣區域102來形成，該N-型離子補償基極層90之邊緣區域102中之P-型導電性，以提供具有所需負斜角特性之中性或本質區域106。N-型離子可為(例如)氮(N)、磷(P)或類似物。負斜角邊緣封端84藉此形成於中性區域106與基極層90其他部分之界面處。更具體言之，於一實施例中，將離子植入至不同深度，該等深度在鄰接P+基極區域92之邊緣區域102末端開始並向外不斷逐步增大，以為負斜角邊緣封端84提供所需數量之步階及傾斜度(α)。
圖10顯示根據本發明一實施例之包含負斜角邊緣封端110之P-型SiC絕緣閘雙極電晶體(IGBT)108。如圖所示，IGBT 108包含一P+基板或磊晶層112、位於基板112之一表面上之一N-型漂移層114、位於漂移層114之與基板112反側之表面上之一基極層116、位於基極層116之與漂移層 114反側之表面上之P+區域118及120及射極區域122及124。閘極接點126係形成於如圖所示之渠溝中且藉由閘極絕緣體128絕緣。射極接點130及132係各別位於射極區域122及124上，及集極接點134係位於基板112之與漂移層114反側之表面上。於此實施例中，負斜角邊緣封端110係類似於圖3之多步階負斜角邊緣封端。由於形成負斜角邊緣封端110，IGBT 108之阻隔電壓接近理想平行平面元件之阻隔電壓。
圖11顯示根據本發明另一實施例之包含負斜角邊緣封端110之IGBT 108。於此實施例中，負斜角邊緣封端110係藉由在P-型基極層116中以N-型離子反摻雜鄰接P+區域118及N+射極區域122且在閘極接點126反側之邊緣區域136來形成，N-型離子補償基極層116之邊緣區域136中之P-型導電性，以提供具有所需負斜角特性之中性或本質區域140。N-型離子可為(例如)氮(N)、磷(P)或類似物。負斜角邊緣封端110藉此形成於中性區域140與基極層116其他部分之界面處。更具體言之，於一實施例中，將離子植入至不同深度，該等深度自鄰接P+區域118之邊緣區域136末端開始並向外不斷逐步增大，以為負斜角邊緣封端110提供所需數量之步階及傾斜度(α)。
圖12顯示根據本發明一實施例之包含負斜角邊緣封端144之n-型SiC IGBT 142。如圖所示，IGBT 142包含一基板146、位於基板146之一表面上之一漂移層148、位於漂移層148之與基板146反側之表面上之一基極層150、位於 基極層150之與漂移層148反側之表面上之N+區域152及154、及射極區域156及158。閘極接點160係形成於如圖所示之渠溝中及藉由閘極絕緣體162絕緣。射極接點164及166係各別位於射極區域156及158上，及集極接點168係位於基板146之與漂移層148反側之表面上。於此實施例中，負斜角邊緣封端144係類似於圖3之多步階負斜角邊緣封端。由於形成負斜角邊緣封端144，IGBT 142之阻隔電壓接近理想平行平面元件之阻隔電壓。
圖13顯示根據本發明另一實施例之包含負斜角邊緣封端144之IGBT 142。於此實施例中，負斜角邊緣封端144係藉由在N-型基極層150中以P-型離子反摻雜鄰接N+區域152及P+射極區域156且在閘極接點160反側之邊緣區域170來形成，P-型離子補償基極層150之邊緣區域170中之N-型導電性，以提供具有所需負斜角特性之中性或本質區域174。P-型離子可為(例如)鋁(Al)、硼(B)或類似物。負斜角邊緣封端144藉此形成於中性區域174與基極層150其他部分之界面處。更具體言之，於一實施例中，將離子植入至不同深度，該等深度自鄰接N+區域152及P+射極區域156之邊緣區域170末端開始並向外不斷逐步增大，以為負斜角邊緣封端144提供所需數量之步階及傾斜度(α)。
圖14顯示根據本發明一實施例之包含負斜角邊緣封端178之SiC PIN二極體176。如圖所示，PIN二極體176包含如圖所示般排列之一N+基板180、一N-漂移層182、一P-型層184及P++層186。N-漂移層182在本文中亦可稱為位於形 成PIN二極體176之N+基板180與P-型層184之間之本質層。P++層186在本文中亦可稱為陽極台面。陽極接點188係位於P++層186之與P-型層184反側之表面上。陰極接點190係位於N+基板180之與N-漂移層182反側之表面上。於此實施例中，負斜角邊緣封端178係類似於圖3之多步階負斜角邊緣封端。由於形成負斜角邊緣封端178，阻隔電壓，更特定言之係PIN二極體176之反向擊穿電壓，接近理想平行平面元件之阻隔電壓。
圖15顯示根據本發明另一實施例之包含負斜角邊緣封端178之PIN二極體176。於此實施例中，負斜角邊緣封端178係藉由在P-型層184中以N-型離子反摻雜鄰接P++層186之邊緣區域192來形成，N-型離子補償邊緣區域192中之P-型層184之P-型導電性，以提供具有所需負斜角特性之中性或本質區域196。N-型離子可為(例如)氮(N)、磷(P)或類似物。負斜角邊緣封端178藉此形成於中性區域196與P-型層184其他部分之界面處。更具體言之，於一實施例中，將離子植入至不同深度，該等深度自鄰接P++層186之邊緣區域192末端開始並向外不斷逐步增大，以為負斜角邊緣封端178提供所需數量之步階及傾斜度(α)。
圖16顯示根據本發明一實施例之包含負斜角邊緣封端200之SiC U-通道金屬氧化物半導體場效電晶體(UMOSFET)198。如圖所示，UMOSFET 198包含一N+基板202、位於基板202之一表面上之一N-型漂移層204、位於漂移層204之與基板202反側之表面上之一P-型基極層 206、位於基極層206之與漂移層204反側之表面上之P+區域208及210、及N+源極區域212及214。閘極接點216形成於如圖所示之渠溝中及係藉由閘極絕緣體218絕緣。源極接點220及222係各別位於源極區域212及214上，及汲極接點224係位於基板202之與漂移層204反側之表面上。於此實施例中，負斜角邊緣封端200係類似於圖3之多步階負斜角邊緣封端。由於形成負斜角邊緣封端200，UMOSFET 198之阻隔電壓接近理想平行平面元件之阻隔電壓。
圖17顯示根據本發明另一實施例之包含負斜角邊緣封端200之UMOSFET 198。於此實施例中，負斜角邊緣封端200係藉由在P-型基極層206中以N-型離子摻雜鄰接P+區域208及N+源極區域212且在閘極接點216反側之邊緣區域226來形成，N-型離子補償邊緣區域226中之基極層206之P-型導電性，以提供具有所需負斜角特性之中性或本質區域230。N-型離子可為(例如)氮(N)、磷(P)或類似物。負斜角邊緣封端200藉此形成於中性區域230與基極層206其他部分之界面處。更具體言之，於一實施例中，將離子植入至不同深度，該等深度自鄰接P+區域208及N+源極區域212之邊緣區域226末端開始並向外不斷逐步增大，以為負斜角邊緣封端200提供所需數量之步階及傾斜度(α)。
最後，應注意，於本文所描述之各元件之多步階負斜角邊緣封端46、84、110、144、178及200中之步階之數量可視特定實施方案而定。多步階負斜角邊緣封端46、84、110、144、178及200之一些示例性實施例包含至少5個步 階、至少7個步階、至少10個步階、至少12個步階、至少15個步階、至少17個步階、至少20個步階、介於且包含5至20個步階之間之步階數量、介於且包含10至20個步階之間之步階數量、介於且包含15至20個步階之間之步階數量及介於且包含10至15個步階之間之步階數量。且各種元件之阻隔電壓亦可視特定實施方案變化。一些示例性實施例包括至少10 kV之阻隔電壓、至少12 kV之阻隔電壓、至少15 kV之阻隔電壓、至少17 kV之阻隔電壓、至少20 kV之阻隔電壓、至少22 kV之阻隔電壓、至少25 kV之阻隔電壓、介於且包含10 kV至25 kV之間之阻隔電壓、介於且包含12 kV至25 kV之間之阻隔電壓、介於且包含15 kV至25 kV之間之阻隔電壓、介於且包含12 kV至20 kV之間之阻隔電壓及介於且包含12 kV至15 kV之間之阻隔電壓。
熟習本項技術者當瞭解對本發明較佳實施例之改良及修改。所有此等改良及修改被視為係在本文所揭示概念及隨附專利申請範圍之範疇內。
10‧‧‧閘流體
12‧‧‧JET井
14‧‧‧JET井
16‧‧‧JET井
18‧‧‧基板
20‧‧‧注射層
22‧‧‧場截止層
24‧‧‧漂移層
26‧‧‧基極層
28‧‧‧陽極層
30‧‧‧陽極接點
32‧‧‧陰極接點
34‧‧‧閘極接點
36‧‧‧閘極接點
38‧‧‧閘極區域
40‧‧‧閘極區域
42‧‧‧轉角
44‧‧‧閘流體
46‧‧‧負斜角邊緣封端
48‧‧‧基板
50‧‧‧注射層
52‧‧‧場截止層
54‧‧‧漂移層
56‧‧‧基極層
58‧‧‧閘極區域
60‧‧‧閘極區域
62‧‧‧陽極層
64‧‧‧陽極接點
66‧‧‧陰極接點
68‧‧‧閘極接點
70‧‧‧閘極接點
72‧‧‧邊緣區域
76‧‧‧中性區域
78‧‧‧犧牲層
80‧‧‧負斜角
82‧‧‧雙極接面電晶體
84‧‧‧負斜角邊緣封端
86‧‧‧基板
88‧‧‧漂移層
90‧‧‧基極層
92‧‧‧基極區域
94‧‧‧射極台面
96‧‧‧基極接點
98‧‧‧射極接點
100‧‧‧集極接點
102‧‧‧邊緣區域
106‧‧‧中性區域
108‧‧‧絕緣閘雙極電晶體
110‧‧‧負斜角邊緣封端
112‧‧‧基板
114‧‧‧漂移層
116‧‧‧基極層
118‧‧‧區域
120‧‧‧區域
122‧‧‧射極區域
124‧‧‧射極區域
126‧‧‧閘極接點
128‧‧‧閘極絕緣體
130‧‧‧射極接點
132‧‧‧射極接點
134‧‧‧集極接點
136‧‧‧邊緣區域
140‧‧‧中性區域
142‧‧‧絕緣閘雙極電晶體
144‧‧‧負斜角邊緣封端
146‧‧‧基板
148‧‧‧漂移層
150‧‧‧基極層
152‧‧‧區域
154‧‧‧區域
156‧‧‧射極區域
158‧‧‧射極區域
160‧‧‧閘極接點
162‧‧‧閘極絕緣體
164‧‧‧射極接點
166‧‧‧射極接點
168‧‧‧集極接點
170‧‧‧邊緣區域
174‧‧‧中性區域
176‧‧‧PIN二極體
178‧‧‧負斜角邊緣封端
180‧‧‧基板
182‧‧‧漂移層
184‧‧‧P-型層
186‧‧‧P++層
188‧‧‧陽極接點
190‧‧‧陰極接點
192‧‧‧邊緣區域
196‧‧‧中性區域
198‧‧‧U-通道金屬氧化物半導體場效電晶體
200‧‧‧負斜角邊緣封端
202‧‧‧基板
204‧‧‧漂移層
206‧‧‧基極層
208‧‧‧P+區域
210‧‧‧P+區域
212‧‧‧源極區域
214‧‧‧源極區域
216‧‧‧閘極接點
218‧‧‧閘極絕緣體
220‧‧‧源極接點
222‧‧‧源極接點
224‧‧‧汲極接點
226‧‧‧邊緣區域
230‧‧‧中性區域
d‧‧‧深度
G‧‧‧閘極
圖1顯示包含習知接面封端延伸(JTE)邊緣封端之碳化矽(SiC)閘流體；圖2顯示根據本發明一實施例之包含負斜角邊緣封端之SiC閘流體；圖3更詳細顯示圖2之負斜角邊緣封端，其中負斜角邊緣封端係經實施為多步階負斜角邊緣封端，其包含許多形成於本發明一實施例之對應半導體層之表面上之步階； 圖4以圖形方式顯示圖3之多步階負斜角邊緣封端與根據本發明一實施例之JTE封端對比之電場；圖5以圖形方式顯示圖3之多步階負斜角邊緣封端對比根據本發明一實施例之JTE封端所獲得之阻隔電壓；圖6顯示根據本發明另一實施例之包含藉由反摻雜基極層所形成之負斜角邊緣封端之閘流體；圖7顯示其中多步階負斜角邊緣封端係依如下方式提供之一實施例：首先將犧牲層形成於基極層上，及隨後蝕刻該犧牲層以將所需之多步階特性轉移至該基極層，藉此提供該多步階負斜角邊緣封端；圖8顯示根據本發明一實施例之具有類似於圖3中所顯示之負斜角邊緣封端之SiC雙極接面電晶體(BJT)；圖9顯示根據本發明另一實施例之具有藉由反摻雜基極層所形成之負斜角邊緣封端之SiC BJT；圖10顯示根據本發明一實施例之具有類似於圖3中所顯示之負斜角邊緣封端之P-型SiC絕緣閘雙極電晶體(IGBT)；圖11顯示根據本發明另一實施例之具有藉由反摻雜基極層所形成之負斜角邊緣封端之P-型SiC IGBT；圖12顯示根據本發明一實施例之具有類似於圖3中所顯示之負斜角邊緣封端之n-型SiC IGBT；圖13顯示根據本發明另一實施例之具有藉由反摻雜基極層所形成之負斜角邊緣封端之n-型SiC IGBT；圖14顯示根據本發明一實施例之具有類似於圖3中所顯 示之負斜角邊緣封端之SiC PIN二極體；圖15顯示根據本發明另一實施例之具有藉由反摻雜半導體層中之一者所形成之負斜角邊緣封端之SiC PIN二極體；圖16顯示根據本發明另一實施例之具有類似於圖3中所顯示之負斜角邊緣封端之SiC U-通道金屬氧化物半導體場效電晶體(UMOSFET)；及圖17顯示根據本發明另一實施例之具有藉由反摻雜基極層所形成之負斜角邊緣封端之SiC UMOSFET。
44‧‧‧閘流體
46‧‧‧負斜角邊緣封端
48‧‧‧基板
50‧‧‧注射層
52‧‧‧場截止層
54‧‧‧漂移層
56‧‧‧基極層
58‧‧‧閘極區域
60‧‧‧閘極區域
62‧‧‧陽極層
64‧‧‧陽極接點
66‧‧‧陰極接點
68‧‧‧閘極接點
70‧‧‧閘極接點
G‧‧‧閘極

Claims (25)

  1. 一種碳化矽(SiC)半導體元件，其包含大致形成平滑斜度之多步階負斜角邊緣封端，其中該SiC半導體元件之晶粒面積係大於或等於1cm2。
  2. 如請求項1之SiC半導體元件，其中該多步階負斜角邊緣封端包含至少五個步階。
  3. 如請求項1之SiC半導體元件，其中該多步階負斜角邊緣封端包含至少十個步階。
  4. 如請求項1之SiC半導體元件，其中該多步階負斜角邊緣封端包含至少十五個步階。
  5. 如請求項1之SiC半導體元件，其中該SiC半導體元件之阻隔電壓為至少10千伏特(kV)。
  6. 如請求項1之SiC半導體元件，其中該SiC半導體元件之阻隔電壓為至少12千伏特(kV)。
  7. 如請求項1之SiC半導體元件，其中該SiC半導體元件之阻隔電壓係介於且包含10至25千伏特(kV)之間。
  8. 如請求項1之SiC半導體元件，其中該SiC半導體元件之阻隔電壓係介於且包含12至25千伏特(kV)之間。
  9. 如請求項1之SiC半導體元件，其中該多步階負斜角邊緣封端之傾斜角係小於或等於15度。
  10. 如請求項1之SiC半導體元件，其中該多步階負斜角邊緣封端包含形成於該SiC半導體元件之對應層之表面上之複數個步階。
  11. 如請求項1之SiC半導體元件，其包含： 呈第一導電類型之半導體層；其中於該半導體層之邊緣區域中之半導體層表面係經第二導電類型之離子反摻雜，藉此於該半導體層中提供具有所需負斜角特性之中性區域，以致該中性區域與該半導體層其他部分之間之界面提供該多步階負斜角邊緣封端。
  12. 如請求項1之SiC半導體元件，其中該SiC半導體元件係閘流體，其包含：呈第一導電類型之基板；位於該基板之一表面上之呈第二導電類型之漂移層；位於該漂移層之與該基板反側之表面上之呈第一導電類型之基極層；位於該基極層之與該漂移層反側之表面上之呈第二導電類型之陽極台面；其中於該基極層之表面中形成一閘極區域；其中該多步階負斜角邊緣封端係形成於該基極層中鄰接該閘極區域且在該陽極台面反側。
  13. 如請求項12之SiC半導體元件，其中該多步階負斜角邊緣封端係形成於該基極層之表面上鄰接該閘極區域且在該陽極台面反側。
  14. 如請求項12之SiC半導體元件，其中在鄰接該閘極區域且在該陽極台面反側之邊緣區域中之該基極層表面係經第二導電類型之離子反摻雜，藉此於該基極層中提供具有所需負斜角特性之中性區域，以致該中性區域與該基 極層其他部分之間之界面提供該多步階負斜角邊緣封端。
  15. 如請求項1之SiC半導體元件，其中該SiC半導體元件係雙極接面電晶體(BJT)，其包含：呈第一導電類型之基板；位於該基板之一表面上之呈第一導電類型之漂移層；位於該漂移層之與該基板反側之表面上之呈第二導電類型之基極層；形成在該基極層之與該漂移層反側之表面中之呈第二導電類型之基極區域；及位於該基極層之與該集極層反側且鄰接該基極區域之表面上之射極台面；其中該多步階負斜角邊緣封端係形成於該基極層中鄰接該基極區域且在該射極台面反側。
  16. 如請求項1之SiC半導體元件，其中該SiC半導體元件係雙極接面電晶體(BJT)，其包含：呈第一導電類型之基板；位於該基板之一表面上之呈第二導電類型之漂移層；位於該漂移層之與該基板反側之表面上之呈第一導電類型之基極層；位於該基極層之與該漂移層反側之表面上之呈第二導電類型之射極區域；及形成於該BJT之一表面中鄰接該射極區域且延伸至該漂移層中之閘極渠溝； 其中該多步階負斜角邊緣封端係形成於該基極層中鄰接該射極區域且在該閘極渠溝反側。
  17. 如請求項1之SiC半導體元件，其中該SiC半導體元件係U-通道金屬氧化物半導體場效電晶體(UMOSFET)，其包含：呈第一導電類型之基板；位於該基板之一表面上之呈第一導電類型之漂移層；位於該漂移層之與該基板反側之表面上之呈第二導電類型之基極層；位於該基極層之與該漂移層反側之表面上之呈第一導電類型之源極區域；及形成於該UMOSFET之一表面中鄰接該源極區域且延伸至該漂移層中之閘極渠溝；其中該多步階負斜角邊緣封端係形成於該基極層中鄰接該源極區域且在該閘極渠溝反側。
  18. 如請求項1之SiC半導體元件，其中該SiC半導體元件係PIN二極體，其包含：呈第一導電類型之基板；位於該基板之一表面上之呈第一導電類型之漂移層；位於該漂移層之與該基板反側之表面上之呈第二導電類型之半導體層；位於該呈第二導電類型之半導體層之與該漂移層反側之表面上之陽極台面；位於該陽極台面之與該漂移層反側之表面上之陽極接 點；及位於該基板之與該漂移層反側之表面上之陰極接點；其中該多步階負斜角邊緣封端係形成於該呈第二導電類型之半導體層中鄰接該陽極台面。
  19. 如請求項1之SiC半導體元件，其中該SiC半導體元件係由以下各物組成組群中之一者：閘流體、雙極接面電晶體(BJT)、絕緣閘雙極電晶體(IGBT)、U-通道金屬氧化物半導體場效電晶體(UMOSFET)及PIN二極體。
  20. 一種碳化矽(SiC)半導體元件，其具有至少10千伏特(kV)之阻隔電壓，其中該SiC半導體元件之晶粒面積係大於或等於1cm2。。
  21. 如請求項20之SiC半導體元件，其中該阻隔電壓為至少12kV。
  22. 如請求項20之SiC半導體元件，其進一步包含包括至少5個步階之多步階負斜角邊緣封端。
  23. 如請求項22之SiC半導體元件，其中該多步階負斜角邊緣封端包含至少10個步階。
  24. 如請求項22之SiC半導體元件，其中該多步階負斜角邊緣封端包含至少15個步階。
  25. 如請求項22之SiC半導體元件，其中該多步階負斜角邊緣封端包含介於且包含10至25個步階之間之步階數量。
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