JP6335795B2 - 負ベベルにより終端した、高い阻止電圧を有するＳｉＣ素子 - Google Patents

負ベベルにより終端した、高い阻止電圧を有するＳｉＣ素子 Download PDF

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Description

発明の詳細な説明
［政府支援］
本発明は、米国陸軍によって授与された契約第ＤＡＡＤ１９−０１−Ｃ−００６７号タスクオーダー４に基づき、政府資金により行われた。米国政府は、本発明に権利を有し得る。
［関連出願］
本出願は、２０１１年５月１６日に出願された米国特許出願第１３／１０８，３６６号の一部継続出願であり、その開示は、参照することにより全体として本明細書に援用される。
［開示の分野］
本開示は、炭化ケイ素（ＳｉＣ）で製造された半導体素子に関する。
［背景］
炭化ケイ素（ＳｉＣ）は、破壊電界が高く、熱伝導率が高く、またバンドギャップが広いゆえに、高出力および高温の半導体素子に望ましい材料である。しかしながら、高電圧素子において、高い破壊電界を活かすためには、効率的な端部終端が必要である。より具体的には、素子の端部における電界集中は、素子の端部において素子の故障を引き起こし、それがさらには、素子の阻止電圧を、理想の阻止電圧（すなわち、理想の平行平面素子の阻止電圧）よりはるか下に低下させる。よって、端部終端は、ＳｉＣ半導体素子の設計において、また特に、高出力ＳｉＣ半導体素子には、重要な課題である。
ＳｉＣ半導体素子に利用される端部終端の１つのタイプは、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）である。図１は、代表的なＳｉＣ半導体素子、すなわち、複数のＪＴＥウェル１２、１４、および１６を備えるサイリスタ１０を図示している。サイリスタ１０は、基板１８と、注入層２０と、フィールドストップ層２２と、ドリフト層２４と、基層２６と、アノード層２８と、を備える。ＪＴＥウェル１２、１４、および１６を形成するために、基層２６は、図示されるように、ドリフト層２４に至るまでエッチングされる。続いて、ＪＴＥウェル１２、１４、および１６が、イオン打ち込みによってドリフト層２４の露出面から中に形成される。アノードコンタクト３０が、アノード層２８上に形成され、カソードコンタクト３２が、基板１８の、注入層２０とは反対側にある底面上に形成され、ゲートコンタクト３４および３６が、基層２６における対応するゲート領域３８および４０上に形成される。ＪＴＥウェル１２、１４、および１６を形成するために基層２６をドリフト層２４に至るまでエッチングした結果、コーナー４２が形成される。コーナー４２は電界集中を引き起こし、それがさらには、サイリスタ１０の阻止電圧を、理想の阻止電圧未満に低下させる。
したがって、理想の平行平面素子の理想の阻止電圧に匹敵する阻止電圧を結果としてもたらす、ＳｉＣ半導体素子の端部終端が必要である。
［概要］
本開示は、高い阻止電圧および低いオン抵抗の両方を有する炭化ケイ素（ＳｉＣ）半導体素子に関する。一実施形態では、当該半導体素子は、少なくとも１０キロボルト（ｋＶ）の阻止電圧と、１０ミリオーム平方センチメートル（ｍΩ・ｃｍ２）未満、さらにより好ましくは５ｍΩ・ｃｍ２未満のオン抵抗と、を有する。別の実施形態では、当該半導体素子は、少なくとも１５ｋＶの阻止電圧と、１５ｍΩ・ｃｍ２未満、さらにより好ましくは７ｍΩ・ｃｍ２未満のオン抵抗と、を有する。さらに別の実施形態では、当該半導体素子は、少なくとも２０ｋＶの阻止電圧と、２０ｍΩ・ｃｍ２未満、さらにより好ましくは１０ｍΩ・ｃｍ２未満のオン抵抗と、を有する。
一実施形態では、当該半導体素子は、所望の傾斜の平滑な負ベベル端部終端に近似する、複数の段を有する負ベベル端部終端を備える。当該負ベベル端部終端は、当該半導体素子の高い阻止電圧を結果としてもたらす。より具体的には、一実施形態では、当該負ベベル端部終端は、少なくとも５つの段を備える。別の実施形態では、当該負ベベル端部終端は、少なくとも１０の段を備える。さらに別の実施形態では、当該負ベベル端部終端は、少なくとも１５の段を備える。当該所望の傾斜は、一実施形態では、１５度以下である。一実施形態では、当該負ベベル端部終端は、少なくとも１０ｋＶの当該半導体素子の阻止電圧と、１０ｍΩ・ｃｍ２未満、さらにより好ましくは５ｍΩ・ｃｍ２未満のオン抵抗と、を結果としてもたらす。別の実施形態では、当該負ベベル端部終端は、少なくとも１５ｋＶの当該半導体素子の阻止電圧と、１５ｍΩ・ｃｍ２未満、さらにより好ましくは７ｍΩ・ｃｍ２未満のオン抵抗と、を結果としてもたらす。さらに別の実施形態では、当該負ベベル端部終端は、少なくとも２０ｋＶの当該半導体素子の阻止電圧と、２０ｍΩ・ｃｍ２未満、さらにより好ましくは１０ｍΩ・ｃｍ２未満のオン抵抗と、を結果としてもたらす。
当該半導体素子は、パワーサイリスタ等のサイリスタ、バイポーラ接合トランジスタ（ＢＪＴ：Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、またはＰＩＮダイオードであることが好ましいが、必須ではない。さらに、一実施形態では、当該半導体素子は、１平方センチメートル以上のダイ面積を有する。
当業者は、添付の図面を関連付けて以下の好ましい実施形態の詳細な説明を読むことで、本開示の範囲を理解し、本開示の更なる態様を認識することだろう。
本明細書に組み込まれてその一部をなす添付の図面は、本開示のそれぞれの態様を図示し、明細書とともに本開示の原理を説明する役割を果たす。

従来型の接合終端拡張（ＪＴＥ）の端部終端を備える、炭化ケイ素（ＳｉＣ）サイリスタを図示している。 本開示の一実施形態に係る負ベベル端部終端を備える、ＳｉＣサイリスタを図示している。 図２の負ベベル端部終端をより詳細に図示しており、負ベベル端部終端が、本開示の一実施形態に係る対応する半導体層の表面上に形成された、複数の段を備える多段負ベベル端部終端として実施されている。 本開示の一実施形態に係るＪＴＥ終端の電界と比較して、図３の多段負ベベル端部終端における電界をグラフに図示している。 本開示の一実施形態に係るＪＴＥ終端の阻止電圧と比較して、図３の多段負ベベル端部終端から生じる阻止電圧をグラフに図示している。 本開示の別の実施形態に係る、基層をカウンタードープすることによって形成された負ベベル端部終端を備える、サイリスタを図示している。 最初に基層上に犠牲層を形成して、所望の多段特性が基層に転移されることにより多段負ベベル端部終端が設けられるように、続いて犠牲層をエッチングすることによって、多段負ベベル端部終端が設けられる実施形態を図示している。 本開示の一実施形態に係る、図３に図示されるような負ベベル端部終端を有する、ＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）を図示している。 本開示の別の実施形態に係る、基層をカウンタードープすることによって形成された負ベベル端部終端を有する、ＳｉＣ−ＢＪＴを図示している。 本開示の一実施形態に係る、図３に図示されるような負ベベル端部終端を有する、Ｐ型のＳｉＣ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を図示している。 本開示の別の実施形態に係る、基層をカウンタードープすることによって形成された負ベベル端部終端を有する、Ｐ型のＳｉＣ−ＩＧＢＴを図示している。 本開示の一実施形態に係る、図３に図示されるような負ベベル端部終端を有する、ｎ型のＳｉＣ−ＩＧＢＴを図示している。 本開示の別の実施形態に係る、基層をカウンタードープすることによって形成された負ベベル端部終端を有する、ｎ型のＳｉＣ−ＩＧＢＴを図示している。 本開示の一実施形態に係る、図３に図示されるような負ベベル端部終端を有する、ＳｉＣ−ＰＩＮダイオードを図示している。 本開示の別の実施形態に係る、半導体層の１つをカウンタードープすることによって形成された負ベベル端部終端を有する、ＳｉＣ−ＰＩＮダイオードを図示している。 本開示の別の実施形態に係る、図３に図示されるような負ベベル端部終端を有する、ＳｉＣ−Ｕチャンネル金属酸化物半導体電界効果トランジスタ（ＵＭＯＳＦＥＴ：Ｕ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を図示している。 本開示の別の実施形態に係る、基層をカウンタードープすることによって形成された負ベベル端部終端を有する、ＳｉＣ−ＵＭＯＳＦＥＴを図示している。 オン状態におけるパワーサイリスタ内のキャリア分布を図式的に示している。 Ｐ−ｉ−Ｎ整流器の高レベル注入条件下でのキャリア分布を図式的に示している。 Ｐ−ｉ−Ｎ整流器の高レベル注入条件下での、高レベルのキャリア寿命の関数としてのキャリア分布をグラフに図示している。 本開示の一実施形態に係るＳｉＣサイリスタの低いオン抵抗を結果としてもたらす、複数のキャリア寿命増大技術を含む、図２のＳｉＣサイリスタを形成するプロセスを図示している。 本開示の一実施形態に係るＳｉＣサイリスタの低いオン抵抗を結果としてもたらす、複数のキャリア寿命増大技術を含む、図２のＳｉＣサイリスタを形成するプロセスを図示している。 図２１Ａ〜２１Ｄのプロセスに従って形成された複数の代表的なサイリスタの、キャリア寿命の測定値をグラフに図示している。 本開示の一実施形態に係る、キャリア寿命増大技術を用いて製造されたサイリスタの、オン抵抗を含む順方向状態特性をグラフに図示している。
［詳細な説明］
以下に記載する実施形態は、当業者がそれらの実施形態を実施できるようにするのに必要な情報を表し、また、それらの実施形態を実施する最良の形態を説明している。添付の図面に照らして以下の記述を読めば、当業者は、本開示の概念を理解し、また、本明細書において特に扱われていない、それらの概念の応用を認識するだろう。それらの概念および応用は、本開示および添付の請求項の範囲内にある、ということが理解されるべきである。
本明細書では、第１（ｆｉｒｓｔ）、第２（ｓｅｃｏｎｄ）等の用語は様々な要素を説明するために使用され得るが、それらの要素はこれらの用語によって限定されるものではないことが理解されるだろう。これらの用語は、１つの要素を別の要素と区別するために使用されているにすぎない。例えば、本開示の範囲から逸脱することなく、第１の要素は第２の要素と称され得るし、また同様に、第２の要素は第１の要素と称され得る。本明細書にて用いられる場合、「および／または（ａｎｄ／ｏｒ）」という用語は、関連する記載項目のうちの１つまたは複数のものの任意かつ全ての組合せを含む。
層、領域、または基板などの要素が別の要素の「上に（ｏｎ）」ある、または別の要素の「上まで（ｏｎｔｏ）」延在している、と称される場合、この要素は他方の要素上に直接ある、または他方の要素上まで直接延在している場合があり得るし、あるいは、介在要素も存在し得ることが理解されるだろう。その一方、ある要素が別の要素の「上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」ある、または別の要素の「上まで直接（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延在している、と称される場合、介在要素が存在することはない。ある要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」、または「連結される（ｃｏｕｐｌｅｄ）」、と称される場合、この要素は他方の要素に直接接続または連結される場合があり得るし、あるいは、介在要素が存在し得ることが理解されるだろう。その一方、ある要素が別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」、または「直接連結される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」、と称される場合、介在要素が存在することはない。
本明細書では、「〜の下方に（ｂｅｌｏｗ）」、「〜の上方に（ａｂｏｖｅ）」、「上部の（ｕｐｐｅｒ）」、「下部の（ｌｏｗｅｒ）」、「水平な（ｈｏｒｉｚｏｎｔａｌ）」、または「垂直な（ｖｅｒｔｉｃａｌ）」などの相対語は、図面に図示されているような、１つの要素、層、または領域の、別の要素、層、または領域に対する関係を説明するために用いられ得る。これらの用語および上記で論じられた用語は、図面に描かれた向きに加えて、デバイスの異なる向きを網羅することを目的としていることが理解されるだろう。
本明細書で使用される専門用語は、特定の実施形態を説明することを目的としているにすぎず、本開示を限定することを意図していない。本明細書にて用いられる場合、単数の形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が明らかにそうでないことを示していない限り、複数の形も同様に含むことを意図している。「〜を備える」を意味する「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」、「ｉｎｃｌｕｄｅｓ」、および／または「ｉｎｃｌｕｄｉｎｇ」という用語は、本明細書で使用される場合、述べられた特徴、整数、工程、動作、要素、および／または構成要素が存在することを明示しているが、１つまたは複数の他の特徴、整数、工程、動作、要素、構成要素、および／またはそれらの群の存在または追加を除外しないことが、さらに理解されるだろう。
別途定義されない限り、本明細書で使用される全ての用語（技術的用語および科学的用語を含む）は、本開示が属する技術分野の当業者によって一般に理解されるのと同じ意味を有する。本明細書で使用される用語は、本明細書の文脈および関連技術におけるそれらの意味と整合する意味を有すると解釈されるべきであり、本明細書で明示的にそう定義されない限り、理想化された意味、または過度に形式的な意味に解釈されないことが、さらに理解されるだろう。
図２は、本開示の一実施形態に係る負ベベル端部終端４６を有する、炭化ケイ素（ＳｉＣ）サイリスタ４４を図示している。この特定の実施形態では、サイリスタ４４は、ゲートターンオフ（ＧＴＯ：Ｇａｔｅ Ｔｕｒｎ−Ｏｆｆ）サイリスタである。先に進む前に留意すべきことは、本明細書における論述はＳｉＣ半導体素子に焦点を当てているが、本明細書にて開示される概念は、他種の半導体材料（例えば、シリコン）を用いて製造された半導体素子に同様に適用され得る、ということである。図示されるように、サイリスタ４４は、基板４８と、基板４８の表面上にある注入層５０と、注入層５０の、基板４８とは反対側の表面上にあるフィールドストップ層５２と、フィールドストップ層５２の、注入層５０とは反対側の表面上にあるドリフト層５４と、ドリフト層５４の、フィールドストップ層５２とは反対側の表面上にある基層５６と、を備える。ゲート領域５８および６０は、基層５６の、ドリフト層５４とは反対側の表面に形成され、所望の横方向距離をおいて隔てられている。アノードメサ（または領域）６２は、ゲート領域５８と６０との間の基層５６の表面上にある。アノードコンタクト６４は、アノードメサ６２の、基層５６とは反対側の表面上にあり、カソードコンタクト６６は、基板４８の、注入層５０とは反対側の表面上にあり、ゲートコンタクト６８および７０は、それぞれゲート領域５８および６０を介して、基層５６の表面上にある。特に、代表的な一実施形態では、サイリスタ４４は、１ｃｍ２以上の面積を有する半導体ダイの上に製造される。
基板４８は、ＳｉＣ基板であることが好ましく、注入層５０、フィールドストップ層５２、ドリフト層５４、基層５６、およびアノードメサ６２は全て、基板４８上に成長させたＳｉＣのエピタキシャル層であることが好ましい。ゲート領域５８および６０は、例えばイオン打ち込みによって、基層５６の中にイオンを注入することにより形成されることが好ましい。この特定の実施形態では、基板４８は高濃度ドープされたＮ型（Ｎ＋）であり、注入層５０は高濃度ドープされたＮ型（Ｎ＋）であり、フィールドストップ層５２は高濃度ドープされたＰ型（Ｐ＋）であり、ドリフト層５４はドープされたＰ型（Ｐ）であり、基層５６はドープされたＮ型（Ｎ）であり、ゲート領域５８および６０は高濃度ドープされたＮ型（Ｎ＋）であり、アノードメサ６２は非常に高濃度でドープされたＰ型（Ｐ＋＋）である。一実施形態では、基板４８は、１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下の範囲のドーピングレベルと、約１００ミクロン（μｍ）以上３５０μｍ以下の範囲の厚さと、を有し、注入層５０は、１×１０１８ｃｍ−３以上のドーピングレベルと、１μｍ以上５μｍ以下の範囲の厚さと、を有し、フィールドストップ層５２は、１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下の範囲のドーピングレベルと、１μｍ以上５μｍ以下の範囲の厚さと、を有し、ドリフト層５４は、２×１０１４ｃｍ−３未満のドーピングレベルと、８０μｍ以上の厚さと、を有し、基層５６は、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下の範囲のドーピングレベルと、０.５μｍ以上５μｍ以下の範囲の厚さと、を有し、アノードメサ６２は、１×１０１９ｃｍ−３を超えるドーピングレベルと、０.５μｍ以上５μｍ以下の範囲の厚さと、を有する。特定の一実施形態では、基板４８は、１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下の範囲のドーピングレベルと、約１００μｍ以上３５０μｍ以下の範囲の厚さと、を有し、注入層５０は、５×１０１８ｃｍ−３のドーピングレベルと、１μmの厚さと、を有し、フィールドストップ層５２は、１×１０１６ｃｍ−３のドーピングレベルと、４μmの厚さと、を有し、ドリフト層５４は、２×１０１４ｃｍ−３未満のドーピングレベルと、９０μmの厚さと、を有し、基層５６は、１×１０１７ｃｍ−３のドーピングレベルと、２.５μｍの厚さと、を有し、アノードメサ６２は、２×１０１９ｃｍ−３を超えるドーピングレベルと、０.５μｍ以上５μｍ以下の範囲の厚さと、を有する。ゲート領域５８および６０は、一実施形態では１×１０１８ｃｍ−３を超えるドーピングレベルを有する、Ｎ＋領域である。最後に、コンタクト６４、６６、６８、および７０は、任意の適切なコンタクト材料（例えば、金属、金属合金等）で形成される。
サイリスタ４４の端部は、負ベベル端部終端４６により終端される。一実施形態では、負ベベル端部終端４６の幅は、６００μｍである。好ましい実施形態では、負ベベル端部終端４６の傾斜角（α）は、１５度以下である。より詳細に以下に論じられるように、負ベベル端部終端４６は、平滑斜面に近似する多段負ベベル端部終端として実施される。特に、平滑斜面を有する負ベベルは、ＳｉＣにおいては得られない。例えば、シリコン素子のための、平滑斜面を有する負ベベル端部終端を形成するのに、ウェットエッチングが用いられ得るが、ウェットエッチングはＳｉＣには適していないため、ＳｉＣ素子のための、平滑斜面を有する負ベベル端部終端を形成するのには用いられ得ない。したがって、本明細書において論じられるように、負ベベル端部終端４６は、平滑斜面に近似する多段負ベベル端部終端として実施される。
一実施形態では、多段負ベベル端部終端４６は、所望の傾斜角（α）の平滑斜面に近似する、多数の段を備える。一実施形態では、多段負ベベル端部終端４６は、所望の傾斜角（α）の平滑斜面に近似する、少なくとも１０の段を備える。別の実施形態では、多段負ベベル端部終端４６は、所望の傾斜角（α）の平滑斜面に近似する、少なくとも１５の段を備える。負ベベル端部終端４６の結果として、サイリスタ４４の阻止電圧は、理想の平行平面素子の阻止電圧に匹敵する。この特定の実施形態では、阻止電圧は１２キロボルト（ｋＶ）以上である。本明細書にて用いられる場合、素子の阻止電圧とは、この素子が１マイクロアンペア（μＡ）の電流を伝導するときの電圧である。サイリスタ４４の場合、阻止電圧は、アノードコンタクト６４からカソードコンタクト６６に印加されたときに、ゲートコンタクト６８および７０に電圧が印加されない場合にサイリスタ４４に１μＡの電流を流す電圧である。
図３は、本開示の一実施形態に係る図２の負ベベル端部終端４６を、より詳細に図示している。示されるように、負ベベル端部終端４６は、より具体的には多段負ベベル端部終端４６である。この特定の実施形態では、多段負ベベル端部終端４６は、所望の傾斜角（α）に近似する１５の段を備える。多段負ベベル端部終端４６は電界集中を緩和し、その結果阻止電圧が向上する。以下に論じられるように、一実施形態では、阻止電圧は少なくとも１２ｋＶに向上する。本実施形態の多段負ベベル端部終端４６は、適切な数のマスクを用いて基層５６をエッチングすることによって形成される。一実施形態では、マスクの数は段数に等しい（例えば、１５の段を形成するのに１５のマスク）。別の実施形態では、マスクの総数が多段負ベベル端部終端４６における段数未満となるように（例えば、１５の段に対して４〜１５のマスク）、マスクの数を最適化して、エッチング工程の数を削減してもよい。
図４は、図３の多段負ベベル端部終端４６に沿った電界分布を、本開示の一実施形態に係る１２ｋＶでの１５のウェル接合終端拡張（ＪＴＥ）の端部終端の電界分布と、図式的に比較している。示されるように、多段負ベベル端部終端４６は、メサトレンチコーナー（例えば、図１のサイリスタ１０のコーナー４２）において検出されたピーク電界を、１．４メガボルト毎センチメートル（ＭＶ／ｃｍ）未満まで効率的に削減している。換言すれば、接合端部において検出されたピーク電界は、０.２ＭＶ／ｃｍを超えて削減されている。
図５は、図３の多段負ベベル端部終端４６を備えるサイリスタ４４の阻止電圧を、本開示の一実施形態に係る１５のウェルＪＴＥの端部終端を有するサイリスタ（例えば、図１のサイリスタ１０）の阻止電圧と、図式的に比較している。図示されるように、多段負ベベル端部終端４６の結果として、サイリスタ４４は、１１．５〜１２ｋＶの範囲の阻止電圧を有する。これは、１５のウェルＪＴＥの端部終端から生じる９ｋＶの阻止電圧に比べて、３．５〜４ｋＶの向上である。
図６は、本開示の別の実施形態に係る負ベベル端部終端４６を備える、サイリスタ４４を図示している。本実施形態では、図３に関して上記で論じたように多段負ベベル端部終端４６を形成するために基層５６をエッチングするのではなく、ゲート領域６０に隣接する、アノードメサ６２とは反対側の端部領域７２における基層５６を、端部領域７２における基層５６のｎ型伝導度を補償するＰ型イオンでカウンタードープすることによって、負ベベル端部終端４６が形成され、所望の負ベベル特性を有する中性（または真性）領域７６が設けられる。Ｐ型イオンは、例えば、アルミニウム（Ａｌ）、ホウ素（Ｂ）等であってよい。負ベベル端部終端４６は、その結果、中性領域７６と基層５６の残りの部分との界面において形成される。より具体的には、一実施形態では、イオンは、ゲート領域６０に隣接する端部領域７２の端部に始まり外に向かって階段的に増加する、異なる深さまで打ち込まれて、負ベベル端部終端４６に所望の段数および傾斜（α）を与える。
図７は、負ベベル端部終端４６を形成し得る、別のプロセスを図示している。本実施形態では、犠牲層７８が、基層５６の表面上において、負ベベル端部終端４６が形成されることになる領域の全体に形成される。犠牲層７８は、例えば、ＳｉＯ２、フォトレジスト、または同様の材料であってよい。犠牲層７８は、エッチングされるか、または別の方法で加工されて、負ベベル端部終端４６のための所望の多段特性（すなわち、段数、傾斜角、幅等）を有する負ベベル８０が設けられる。犠牲層７８を除去するために、続いてエッチング処理が行われる。より具体的には、エッチング処理は、所望の深さ（ｄ）まで食刻するために行われ、この深さは、本例においては犠牲層７８の厚さに等しく、また、基層５６の厚さにも等しい。しかし、本開示はこれに限定されるものではない。エッチングの結果として、負ベベル８０は基層５６に効率的に転移され、その結果、多段負ベベル端部終端４６が設けられる。
図８〜１７は、サイリスタ４４に関して上述した負ベベル端部終端を利用し得る、他種のＳｉＣ素子のさらなる非限定的な例を図示している。より具体的には、図８は、本開示の一実施形態に係る負ベベル端部終端８４を備える、ＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）８２を図示している。ＢＪＴ８２は、Ｎ＋基板８６と、基板８６の表面上にあるＮ型のドリフト層８８と、ドリフト層８８の、基板８６とは反対側の表面上にあるＰ型の基層９０と、基層９０に形成されたＰ＋ベース領域９２と、基層９０の、ドリフト層８８とは反対側の表面上にあるＮ＋＋エミッタメサ９４と、ベース領域９２上にあるベースコンタクト９６と、エミッタメサ９４上にあるエミッタコンタクト９８と、基板８６の、ドリフト層８８とは反対側の表面上にあるコレクタコンタクト１００と、を備える。本実施形態では、負ベベル端部終端８４は、図３のものと同様な多段負ベベル端部終端である。負ベベル端部終端８４の結果として、ＢＪＴ８２の阻止電圧は、理想の平行平面素子の阻止電圧に匹敵する。
図９は、本開示の別の実施形態に係る負ベベル端部終端８４を備える、ＢＪＴ８２を図示している。本実施形態では、Ｐ＋ベース領域９２に隣接する、エミッタメサ９４とは反対側の端部領域１０２におけるＰ型の基層９０を、端部領域１０２における基層９０のＰ型伝導度を補償するＮ型イオンでカウンタードープすることによって、負ベベル端部終端８４が形成され、所望の負ベベル特性を有する中性（または真性）領域１０６が設けられる。Ｎ型イオンは、例えば、窒素（Ｎ）、リン（Ｐ）等であってよい。負ベベル端部終端８４は、その結果、中性領域１０６と基層９０の残りの部分との界面において形成される。より具体的には、一実施形態では、イオンは、Ｐ＋ベース領域９２に隣接する端部領域１０２の端部に始まり外に向かって階段的に増加する、異なる深さまで打ち込まれて、負ベベル端部終端８４に所望の段数および傾斜（α）を与える。
図１０は、本開示の一実施形態に係る負ベベル端部終端１１０を備える、Ｐ型のＳｉＣ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１０８を図示している。図示されるように、ＩＧＢＴ１０８は、Ｐ＋基板すなわちエピ層１１２と、基板１１２の表面上にあるＮ型のドリフト層１１４と、ドリフト層１１４の、基板１１２とは反対側の表面上にある基層１１６と、基層１１６の、ドリフト層１１４とは反対側の表面上にあるＰ＋領域１１８および１２０と、エミッタ領域１２２および１２４と、を備える。ゲートコンタクト１２６は、示されるようにトレンチに形成され、ゲート絶縁体１２８によって絶縁されている。エミッタコンタクト１３０および１３２は、それぞれエミッタ領域１２２および１２４上にあり、コレクタコンタクト１３４は、基板１１２の、ドリフト層１１４とは反対側の表面上にある。本実施形態では、負ベベル端部終端１１０は、図３のものと同様な多段負ベベル端部終端である。負ベベル端部終端１１０の結果として、ＩＧＢＴ１０８の阻止電圧は、理想の平行平面素子の阻止電圧に匹敵する。
図１１は、本開示の別の実施形態に係る負ベベル端部終端１１０を備える、ＩＧＢＴ１０８を図示している。本実施形態では、Ｐ＋領域１１８およびＮ＋エミッタ領域１２２に隣接する、ゲートコンタクト１２６とは反対側の端部領域１３６におけるＰ型の基層１１６を、端部領域１３６における基層１１６のＰ型伝導度を補償するＮ型イオンでカウンタードープすることによって、負ベベル端部終端１１０が形成され、所望の負ベベル特性を有する中性（または真性）領域１４０が設けられる。Ｎ型イオンは、例えば、窒素（Ｎ）、リン（Ｐ）等であってよい。負ベベル端部終端１１０は、その結果、中性領域１４０と基層１１６の残りの部分との界面において形成される。より具体的には、一実施形態では、イオンは、Ｐ＋領域１１８に隣接する端部領域１３６の端部に始まり外に向かって階段的に増加する、異なる深さまで打ち込まれて、負ベベル端部終端１１０に所望の段数および傾斜（α）を与える。
図１２は、本開示の一実施形態に係る負ベベル端部終端１４４を備える、ｎ型のＳｉＣ−ＩＧＢＴ１４２を図示している。図示されるように、ＩＧＢＴ１４２は、基板１４６と、基板１４６の表面上にあるドリフト層１４８と、ドリフト層１４８の、基板１４６とは反対側の表面にある基層１５０と、基層１５０の、ドリフト層１４８とは反対側の表面上にあるＮ＋領域１５２および１５４と、エミッタ領域１５６および１５８と、を備える。ゲートコンタクト１６０は、示されるようにトレンチに形成され、ゲート絶縁体１６２によって絶縁されている。エミッタコンタクト１６４および１６６は、それぞれエミッタ領域１５６および１５８上にあり、コレクタコンタクト１６８は、基板１４６の、ドリフト層１４８とは反対側の表面上にある。本実施形態では、負ベベル端部終端１４４は、図３のものと同様な多段負ベベル端部終端である。負ベベル端部終端１４４の結果として、ＩＧＢＴ１４２の阻止電圧は、理想の平行平面素子の阻止電圧に匹敵する。
図１３は、本開示の別の実施形態に係る負ベベル端部終端１４４を備える、ＩＧＢＴ１４２を図示している。本実施形態では、Ｎ＋領域１５２およびＰ＋エミッタ領域１５６に隣接する、ゲートコンタクト１６０とは反対側の端部領域１７０におけるＮ型の基層１５０を、端部領域１７０における基層１５０のＮ型伝導度を補償するＰ型イオンでカウンタードープすることによって、負ベベル端部終端１４４が形成され、所望の負ベベル特性を有する中性（または真性）領域１７４が設けられる。Ｐ型イオンは、例えば、アルミニウム（Ａｌ）、ホウ素（Ｂ）等であってよい。負ベベル端部終端１４４は、その結果、中性領域１７４と基層１５０の残りの部分との界面において形成される。より具体的には、一実施形態では、イオンは、Ｎ＋領域１５２とＰ＋エミッタ領域１５６とに隣接する端部領域１７０の端部に始まり外に向かって階段的に増加する、異なる深さまで打ち込まれて、負ベベル端部終端１４４に所望の段数および傾斜（α）を与える。
図１４は、本開示の一実施形態に係る負ベベル端部終端１７８を備える、ＳｉＣ−ＰＩＮダイオード１７６を図示している。図示されるように、ＰＩＮダイオード１７６は、示されるように配置された、Ｎ＋基板１８０と、Ｎ−ドリフト層１８２と、Ｐ型層１８４と、Ｐ＋＋層１８６と、を備える。Ｎ−ドリフト層１８２は、本明細書では、ＰＩＮダイオード１７６を形成するＮ＋基板１８０とＰ型層１８４との間にある、真性層とも称されてよい。Ｐ＋＋層１８６は、本明細書では、アノードメサとも称されてよい。アノードコンタクト１８８は、Ｐ＋＋層１８６の、Ｐ型層１８４とは反対側の表面上にある。カソードコンタクト１９０は、Ｎ＋基板１８０の、Ｎ−ドリフト層１８２とは反対側の表面上にある。本実施形態では、負ベベル端部終端１７８は、図３のものと同様な多段負ベベル端部終端である。負ベベル端部終端１７８の結果として、より具体的にはＰＩＮダイオード１７６の逆方向降伏電圧である阻止電圧は、理想の平行平面素子の阻止電圧に匹敵する。
図１５は、本開示の別の実施形態に係る負ベベル端部終端１７８を備える、ＰＩＮダイオード１７６を図示している。本実施形態では、Ｐ＋＋層１８６に隣接する端部領域１９２におけるＰ型層１８４を、端部領域１９２におけるＰ型層１８４のＰ型伝導度を補償するＮ型イオンでカウンタードープすることによって、負ベベル端部終端１７８が形成され、所望の負ベベル特性を有する中性（または真性）領域１９６が設けられる。Ｎ型イオンは、例えば、窒素（Ｎ）、リン（Ｐ）等であってよい。負ベベル端部終端１７８は、その結果、中性領域１９６とＰ型層１８４の残りの部分との界面において形成される。より具体的には、一実施形態では、イオンは、Ｐ＋＋層１８６に隣接する端部領域１９２の端部に始まり外に向かって階段的に増加する、異なる深さまで打ち込まれて、負ベベル端部終端１７８に所望の段数および傾斜（α）を与える。
図１６は、本開示の一実施形態に係る負ベベル端部終端２００を備える、ＳｉＣ−Ｕチャンネル金属酸化物半導体電界効果トランジスタ（ＵＭＯＳＦＥＴ）１９８を図示している。図示されるように、ＵＭＯＳＦＥＴ１９８は、Ｎ＋基板２０２と、基板２０２の表面上にあるＮ型のドリフト層２０４と、ドリフト層２０４の、基板２０２とは反対側の表面上にあるＰ型の基層２０６と、基層２０６の、ドリフト層２０４とは反対側の表面上にあるＰ＋領域２０８および２１０と、Ｎ＋ソース領域２１２および２１４と、を備える。ゲートコンタクト２１６は、示されるようにトレンチに形成され、ゲート絶縁体２１８によって絶縁されている。ソースコンタクト２２０および２２２は、それぞれソース領域２１２および２１４上にあり、ドレインコンタクト２２４は、基板２０２の、ドリフト層２０４とは反対側の表面上にある。本実施形態では、負ベベル端部終端２００は、図３のものと同様な多段負ベベル端部終端である。負ベベル端部終端２００の結果として、ＵＭＯＳＦＥＴ１９８の阻止電圧は、理想の平行平面素子の阻止電圧に匹敵する。
図１７は、本開示の別の実施形態に係る負ベベル端部終端２００を備える、ＵＭＯＳＦＥＴ１９８を図示している。本実施形態では、Ｐ＋領域２０８とＮ＋ソース領域２１２とに隣接する、ゲートコンタクト２１６とは反対側の端部領域２２６におけるＰ型の基層２０６を、端部領域２２６における基層２０６のＰ型伝導度を補償するＮ型イオンでカウンタードープすることによって、負ベベル端部終端２００が形成され、所望の負ベベル特性を有する中性（または真性）領域２３０が設けられる。Ｎ型イオンは、例えば、窒素（Ｎ）、リン（Ｐ）等であってよい。負ベベル端部終端２００は、その結果、中性領域２３０と基層２０６の残りの部分との界面において形成される。より具体的には、一実施形態では、イオンは、Ｐ＋領域２０８とＮ＋ソース領域２１２とに隣接する端部領域２２６の端部に始まり外に向かって階段的に増加する、異なる深さまで打ち込まれて、負ベベル端部終端２００に所望の段数および傾斜（α）を与える。
最後に、本明細書で説明される様々な素子の、多段負ベベル端部終端４６、８４、１１０、１４４、１７８、および２００における段数は、特定の実施態様によって変化させてもよい、ということが留意されるべきである。多段負ベベル端部終端４６、８４、１１０、１４４、１７８、および２００の代表的な実施形態の中には、少なくとも５つの段、少なくとも７つの段、少なくとも１０の段、少なくとも１２の段、少なくとも１５の段、少なくとも１７の段、少なくとも２０の段、５段以上２０段以下の範囲の複数の段、１０段以上２０段以下の範囲の複数の段、１５段以上２０段以下の範囲の複数の段、および、１０段以上１５段以下の範囲の複数の段を備えるものがある。また、様々な素子の阻止電圧も、特定の実施態様によって変化させてもよい。代表的な実施形態の中には、少なくとも１０ｋＶの阻止電圧、少なくとも１２ｋＶの阻止電圧、少なくとも１５ｋＶの阻止電圧、少なくとも１７ｋＶの阻止電圧、少なくとも２０ｋＶの阻止電圧、少なくとも２２ｋＶの阻止電圧、少なくとも２５ｋＶの阻止電圧、１０ｋＶ以上２５ｋＶ以下の範囲の阻止電圧、１２ｋＶ以上２５ｋＶ以下の範囲の阻止電圧、１５ｋＶ以上２５ｋＶ以下の範囲の阻止電圧、１２ｋＶ以上２０ｋＶ以下の範囲の阻止電圧、および、１２ｋＶ以上１５ｋＶ以下の範囲の阻止電圧を備えるものがある。
図２に戻って参照すると、高い阻止電圧（例えば、≧１０ｋＶ）のサイリスタ４４の順方向導通特性、ひいてはサイリスタ４４のオン抵抗は、ドリフト層５４のキャリア寿命の一機能である。しかしながら、サイリスタ４４の高い阻止電圧のために、ドリフト層５４は比較的厚く（例えば、２０ｋＶまでの阻止電圧に対して１６０ミクロン以上にもなる）、高抵抗である。ドリフト層５４のキャリア寿命は、通常比較的低く、これは、サイリスタ４４の最適なオン抵抗には満たない結果となる。以下の論述は、高い阻止電圧を維持する一方で低いオン抵抗をもたらすために用いることができる、複数のキャリア寿命増大技術を説明している。
キャリア寿命増大技術について論じる前に、サイリスタ４４の順方向導通特性を簡単に分析することは有益であり得る。順方向導通特性を分析する例として、サイリスタ４４は、Ｐ−ｉ−Ｎ整流器として扱われ得る。図１８に示されるように、従来のサイリスタ（ＰＮＰＮ）のＮ−ベース領域およびＰ−ベース領域内の電子濃度および正孔濃度は、Ｐ−ｉ−Ｎ整流器用の分析に従ったカテナリー分布を取っており、それは図１９に示されている。電子および正孔の両方が、高レベルの注入条件下で電流輸送に利用できるため、総順方向電流フローＪＴ、およびドリフト領域の比抵抗Ｒｄ，ＳＰは、ドリフト領域における平均キャリア密度ｎａから、以下の方程式（１）および（２）により算出可能である。
式中、tＨＬは、高レベルキャリア寿命であり、ｄは、ドリフト層５４の厚さの半分である。方程式（１）を整理し直して、続いて方程式（２）に代入すると、方程式（３）においてドリフト層５４の比抵抗が与えられる。
ドリフト層５４の両端の電圧降下ＶｆＭは、続いて以下の方程式（４）により与えられる。
方程式（３）および（４）において明確に示されるのは、ドリフト層５４の比抵抗および電圧降下の両方が、キャリア寿命の増大に伴って減少する、ということであり、そのことは、高寿命であるほどドリフト領域におけるキャリア密度が高い結果となっている、図２０においても証明されている。よって、高注入レベルでの伝導度変調現象は、ドリフト層５４の両端の電圧降下を低く維持することを可能にし、そのことは、バイポーラダイオードおよびトランジスタにおける低いオン状態電圧降下を得るのに有益である。
図２１Ａ〜２１Ｄは、本開示の一実施形態に係る低いオン抵抗を有するサイリスタ４４をもたらす複数のキャリア寿命増大技術を用いて、図２のサイリスタ４４を製造するプロセスを図示している。図２１Ａに示されるように、このプロセスは、基板４８と、注入層５０と、フィールドストップ層５２と、ドリフト層５４と、基層５６と、エッチングされてアノードメサ６２を形成する層６２’と、を備えるエピタキシャル構造に始まる。次に、図２１Ｂに示されるように、層６２’がエッチングされてアノードメサ６２が形成される。層６２’がエッチングされてアノードメサ６２が形成された後に、酸化およびそれに続く酸化物除去の処理が行われる。酸化処理は、図２１Ｂの構造が１２００℃以上１４５０℃以下の範囲の温度で１〜１５時間の間加熱される、ドライ酸化処理であることが好ましい。特定の一実施形態では、ドライ酸化処理は、図２１Ｂの構造を１３００℃の温度で５時間加熱することによって行われる。ドライ酸化処理によって生じるこの構造の表面上の酸化物が、続いて除去される。このドライ酸化処理は、ドリフト層５４のキャリア寿命、具体的には少数キャリア寿命を増大させる。
次に、エッチングまたは別の方法で負ベベル端部終端４６が形成され、図２１Ｃに図示されるように、ドーパント（例えば、Ｎ＋ドーパント）が基層５６の中に打ち込まれてゲート領域５８および６０が形成される。打ち込まれたドーパントは、その後アニーリングすることで活性化される。このアニーリングは、例えば、１６５０℃の温度で３０分間行われてもよい。しかしながら、アニーリングの温度および期間は変化させてもよいことに留意されたい。具体的には、アニーリングは、１５００℃以上２０００℃以下の範囲の温度で１分〜６０分の間行われてもよい。しかしながら、アニーリングは、１６００℃以上１８００℃以下の範囲の温度で１０〜３０分の間行われるのが好ましい。次に、犠牲酸化処理に続いて酸化物除去処理が行われて、打ち込み工程に起因する図２１Ｃの構造の表面における損傷が除去される。より具体的には、特定の一実施形態では、図２１Ｃの構造は、１２００℃の温度で２時間加熱され、洗滌され、９５０℃の温度で２時間加熱され、続いて再び洗滌される。この酸化処理のための加熱の温度および期間は変化させてもよいことに留意されたい。具体的には、犠牲酸化は、１１５０℃〜１４５０℃の温度で１時間〜１５時間の間行われる。しかしながら、犠牲酸化処理は、１２００℃以上１３００℃以下の範囲の温度で１時間〜５時間の間行われるのが好ましい。アニーリング処理に続いて犠牲酸化処理を行った結果として、ドリフト層５４のキャリア寿命はさらに増大する。最後に、図２１Ｄに図示されるように、アノード、カソード、およびゲートコンタクト６４、６６、６８、および７０が形成される。
図２１Ａ〜２１Ｄのプロセスにおいてキャリア寿命増大技術を用いることで、サイリスタ４４は、高い阻止電圧および低いオン抵抗の両方を有する。一実施形態では、サイリスタ４４は、少なくとも１０ｋＶの阻止電圧と、１０ｍΩ・ｃｍ２未満、より好ましくは７ｍΩ・ｃｍ２未満、さらにより好ましくは５ｍΩ・ｃｍ２未満の微分オン抵抗と、を有する。一実施形態では、サイリスタ４４は、１０ｋＶ以上１５ｋＶ以下の範囲の阻止電圧と、１０ｍΩ・ｃｍ２未満、より好ましくは７ｍΩ・ｃｍ２未満、さらにより好ましくは５ｍΩ・ｃｍ２未満の微分オン抵抗と、を有する。別の実施形態では、サイリスタ４４は、少なくとも１０ｋＶ、または１０ｋＶ〜１５ｋＶの範囲の阻止電圧と、１〜１０ｍΩ・ｃｍ２の範囲、３〜１０ｍΩ・ｃｍ２の範囲、１〜７ｍΩ・ｃｍ２の範囲、３〜７ｍΩ・ｃｍ２の範囲、１〜５ｍΩ・ｃｍ２の範囲、または３〜５ｍΩ・ｃｍ２の範囲の微分オン抵抗と、を有する。別の実施形態では、サイリスタ４４は、少なくとも１５ｋＶの阻止電圧と、１５ｍΩ・ｃｍ２未満、より好ましくは１０ｍΩ・ｃｍ２未満、さらにより好ましくは７ｍΩ・ｃｍ２未満の微分オン抵抗と、を有する。別の実施形態では、サイリスタ４４は、１５ｋＶ以上２０ｋＶ以下の範囲の阻止電圧と、１５ｍΩ・ｃｍ２未満、より好ましくは１０ｍΩ・ｃｍ２未満、さらにより好ましくは７ｍΩ・ｃｍ２未満の微分オン抵抗と、を有する。別の実施形態では、サイリスタ４４は、少なくとも１５ｋＶ、または１５ｋＶ〜２０ｋＶの範囲の阻止電圧と、１〜１５ｍΩ・ｃｍ２の範囲、３〜１５ｍΩ・ｃｍ２の範囲、１〜１０ｍΩ・ｃｍ２の範囲、３〜１０ｍΩ・ｃｍ２の範囲、１〜７ｍΩ・ｃｍ２の範囲、または３〜７ｍΩ・ｃｍ２の範囲の微分オン抵抗と、を有する。別の実施形態では、サイリスタ４４は、少なくとも２０ｋＶの阻止電圧と、２０ｍΩ・ｃｍ２未満、より好ましくは１５ｍΩ・ｃｍ２未満、さらにより好ましくは１０ｍΩ・ｃｍ２未満の微分オン抵抗と、を有する。別の実施形態では、サイリスタ４４は、２０ｋＶ以上２５ｋＶ以下の範囲の阻止電圧と、２０ｍΩ・ｃｍ２未満、より好ましくは１５ｍΩ・ｃｍ２未満、さらにより好ましくは１０ｍΩ・ｃｍ２未満の微分オン抵抗と、を有する。別の実施形態では、サイリスタ４４は、少なくとも２０ｋＶ、または２０ｋＶ〜２５ｋＶの範囲の阻止電圧と、１〜２０ｍΩ・ｃｍ２の範囲、３〜２０ｍΩ・ｃｍ２の範囲、７〜２０ｍΩ・ｃｍ２の範囲、１〜１５ｍΩ・ｃｍ２の範囲、３〜１５ｍΩ・ｃｍ２の範囲、７〜２０ｍΩ・ｃｍ２の範囲、１〜１０ｍΩ・ｃｍ２の範囲、３〜１０ｍΩ・ｃｍ２の範囲、または７〜１０ｍΩ・ｃｍ２の範囲の微分オン抵抗と、を有する。
キャリア寿命増大技術を用いることで、サイリスタ４４のドリフト層５４を厚くすることが可能となり、ひいては、適切なオン抵抗を維持する一方で、より高い阻止電圧をもたらすことが可能となる。例えば、ドリフト層５４は、８０μｍを超える厚さ、１００μｍを超える厚さ、１２０μｍを超える厚さ、１４０μｍを超える厚さ、１６０μｍを超える厚さ、８０μｍ以上２００μｍ以下の範囲の厚さ、８０μｍ以上１６０μｍ以下の範囲の厚さ、１００μｍ以上２００μｍ以下の範囲の厚さ、１００μｍ以上１６０μｍ以下の範囲の厚さ、１４０μｍ以上２００μｍ以下の範囲の厚さ、または１４０μｍ以上１６０μｍ以下の範囲の厚さ、または１６０μｍ以上２００μｍ以下の範囲の厚さを有してよい。しかしながら、所望の阻止電圧および特定の実施態様によって、他の厚さが採用されてもよい。
図２２Ａ〜２２Ｃは、図２１Ａ〜２１Ｄのプロセスに従って製造された複数の代表的なサイリスタ４４の、キャリア寿命測定の結果を図示している。具体的には、図２２Ａが図示しているのは、図２１Ａの構造等の複数の構造の、平均キャリア寿命測定値、中央キャリア寿命測定値、最小キャリア寿命測定値、最大キャリア寿命測定値、およびキャリア寿命測定値の偏差値である。この例では、ドリフト層５４は、厚さ９０μｍのｐ型のＳｉＣ材料層であり、２×１０１４ｃｍ−３未満のドーピングレベルを有する。図２２Ｂは、アノードメサ６２をエッチングして１３００℃の温度で５時間ドライ酸化処理を行った後の、同様のキャリア寿命測定値を図示している。示されるように、ドライ酸化処理を行った後、キャリア寿命は著しく増大している。最後に、図２２Ｃは、負ベベル端部終端４６をエッチングし、ゲート領域５８および６０を打ち込み、犠牲酸化処理を行った後のキャリア寿命測定値を図示している。この特定の例で、犠牲酸化処理が含んでいたのは、１２００℃の温度での２時間の加熱、洗滌、９５０℃の温度での２時間の加熱、および、続いての再度の洗滌である。図示されるように、打ち込みアニールに続いて犠牲酸化処理を行うことで、ドリフト層５４のキャリア寿命はさらに増大した。
図２３は、上述したキャリア寿命増大技術を用いて形成された、少なくとも１０ｋＶの阻止電圧を有するサイリスタ４４の一例の、オン抵抗をグラフに図示している。図示されるように、この例では、キャリア寿命が向上したことによって、１００Ａ／ｃｍ２の電流密度（すなわち、高レベル注入条件）で、微分オン抵抗は５ｍΩ・ｃｍ２未満である。特に、１００℃未満のケース温度で、微分オン抵抗は約４ｍΩ・ｃｍ２である。
上記キャリア寿命増大技術は、サイリスタ４４に関して説明されてきたが、キャリア寿命増大技術は、双極である（すなわち、伝導用の電子および正孔の両方を使用する）任意の半導体素子、特に、任意のタイプのＳｉＣ半導体素子に利用されてもよい。例えば、図２および６のサイリスタ４４に用いられることに加えて、キャリア寿命増大技術は、図８および９のＢＪＴ８２、図１０、１１、１２、および１３のＩＧＢＴ１０８および１４２、ならびに図１４および１５のＰＩＮダイオード１７６を製造する時に利用されて、同様のオン抵抗向上をもたらすようにしてもよい。
具体的には、ＢＪＴ８２を製造する際には、サイリスタ４４のアノードメサ６２をエッチングした後に行われるとして上記で説明された酸化処理は、エミッタメサ９４をエッチングした後に行われてもよい。同様に、打ち込みアニールおよび犠牲酸化処理は、負ベベル端部終端８４をエッチングするか、または別の方法で形成して、ベース領域９２を打ち込んだ後に行われてもよい。このようにして、ドリフト層８８のキャリア寿命は向上し、それがさらにはＢＪＴ８２のオン抵抗を低減する。
同様にして、ＩＧＢＴ１０８を製造する際には、サイリスタ４４のアノードメサ６２をエッチングした後に行われるとして上記で説明された酸化処理は、ゲートトレンチをエッチングした後に行われてもよい。同様に、打ち込みアニールおよび犠牲酸化処理は、負ベベル端部終端１１０をエッチングするか、または別の方法で形成して、Ｐ＋領域１１８および１２０ならびにエミッタ領域１２２および１２４を打ち込んだ後に行われてもよい。このようにして、ドリフト層１１４のキャリア寿命は向上し、それがさらにはＩＧＢＴ１０８のオン抵抗を低減する。同様に、このキャリア寿命技術は、図１２および１３のＩＧＢＴ１４２に用いることが可能である。
最後に、図１４および１５のＰＩＮダイオード１７６を製造する際には、サイリスタ４４のアノードメサ６２をエッチングした後に行われるとして上記で説明された酸化処理は、Ｐ型層１８４およびＰ＋＋層１８６をエッチングした後に行われてもよい。同様に、打ち込みアニールおよび犠牲酸化処理は、図１５の実施形態における負ベベル端部終端１７８を形成するためにＰ型層１８４を打ち込んだ後に行われてもよい。このようにして、Ｎ−ドリフト層１８２のキャリア寿命は向上し、それがさらにはＰＩＮダイオード１７６のオン抵抗を低減する。
当業者であれば、本開示の好ましい実施形態に対する改良および変更を認識するだろう。そのような改良および変更は全て、本明細書に開示される概念および後に続く請求項の範囲内にあると見なされる。

Claims (32)

  1. 炭化ケイ素（ＳｉＣ）半導体素子の製造方法であって、
    基板を用意することと、
    前記基板の表面上にドリフト層を形成することと、
    前記ドリフト層の、前記基板とは反対側の表面上に基層を形成することと、
    前記基層に多段負ベベル端部終端を形成することと、を含み、
    前記ＳｉＣ半導体素子が少なくとも１０キロボルト（ｋＶ）の阻止電圧と１０ミリオーム平方センチメートル（ｍΩ・ｃｍ２）未満のオン抵抗とを有する、ことを許容する向上したキャリア寿命を前記ＳｉＣ半導体素子が有するように、前記ＳｉＣ半導体素子を、ドライ酸化処理、並びに、それに続く酸化物除去処理によって形成する、ＳｉＣ半導体素子の製造方法。
  2. 前記オン抵抗は微分オン抵抗である、請求項１に記載のＳｉＣ半導体素子の製造方法。
  3. 前記多段負ベベル端部終端は、平滑斜面に近似する、請求項１に記載のＳｉＣ半導体素子の製造方法。
  4. 前記微分オン抵抗は５ｍΩ・ｃｍ２未満である、請求項２に記載のＳｉＣ半導体素子の製造方法。
  5. 前記阻止電圧は１０ｋＶ以上１５ｋＶ以下の範囲である、請求項２に記載のＳｉＣ半導体素子の製造方法。
  6. 前記微分オン抵抗は５ｍΩ・ｃｍ２未満である、請求項５に記載のＳｉＣ半導体素子の製造方法。
  7. 前記多段負ベベル端部終端は、平滑斜面に近似する、請求項２に記載のＳｉＣ半導体素子の製造方法。
  8. 前記多段負ベベル端部終端は少なくとも５つの段を備える、請求項７に記載のＳｉＣ半導体素子の製造方法。
  9. 前記多段負ベベル端部終端は少なくとも１０の段を備える、請求項７に記載のＳｉＣ半導体素子の製造方法。
  10. 前記多段負ベベル端部終端は少なくとも１５の段を備える、請求項７に記載のＳｉＣ半導体素子の製造方法。
  11. 前記ＳｉＣ半導体素子の前記阻止電圧は１０ｋＶ以上２５ｋＶ以下の範囲である、請求項７に記載のＳｉＣ半導体素子の製造方法。
  12. 前記ＳｉＣ半導体素子の前記阻止電圧は１２ｋＶ以上２５ｋＶ以下の範囲である、請求項７に記載のＳｉＣ半導体素子の製造方法。
  13. 前記多段負ベベル端部終端の傾斜角は１５度以下である、請求項７に記載のＳｉＣ半導体素子の製造方法。
  14. 前記ＳｉＣ半導体素子はサイリスタであり、前記基板は第１導電型であり、前記ドリフト層は第２導電型であり、前記基層は前記第１導電型であり、
    当該ＳｉＣ半導体素子の製造方法はさらに、
    前記基層の、前記ドリフト層とは反対側の表面上に、前記第２導電型のアノードメサを形成することと、
    前記基層の前記表面上にゲート領域を形成することと、
    を含み、
    前記多段負ベベル端部終端は、前記ゲート領域に隣接する、前記アノードメサとは反対側の前記基層において形成される、
    請求項７に記載のＳｉＣ半導体素子の製造方法。
  15. 前記ＳｉＣ半導体素子は、バイポーラ接合トランジスタ（ＢＪＴ：Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）であり、前記基板は第１導電型であり、前記ドリフト層は前記第１導電型であり、前記基層は第２導電型であり、
    当該ＳｉＣ半導体素子の製造方法はさらに、
    前記ドリフト層の、前記基板とは反対側反対側の前記表面上に、前記第２導電型の基層を形成することと、
    前記基層の、前記ドリフト層とは反対側の前記表面上に、前記第２導電型のベース領域を形成することと、
    前記基層の、前記ドリフト層とは反対側であり前記ベース領域に隣接する前記表面上に、エミッタメサを形成することと、
    を含み、
    前記多段負ベベル端部終端は、前記ベース領域に隣接する、前記エミッタメサとは反対側の前記基層において形成される、
    請求項３に記載のＳｉＣ半導体素子の製造方法。
  16. 前記ＳｉＣ半導体素子は、バイポーラ接合トランジスタ（ＢＪＴ：Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）であり、前記基板は第１導電型であり、前記ドリフト層は第２導電型であり、前記基層は前記第１導電型であり、
    当該ＳｉＣ半導体素子の製造方法はさらに、
    前記基層の、前記ドリフト層とは反対側の表面上に、前記第２導電型のエミッタ領域を形成することと、
    該エミッタ領域に隣接して前記ドリフト層の中まで延在する前記ＢＪＴの表面上に、ゲートトレンチを形成することと、
    を含み、
    前記多段負ベベル端部終端は、前記エミッタ領域に隣接する、前記ゲートトレンチとは反対側の前記基層において形成される、
    請求項３に記載のＳｉＣ半導体素子の製造方法。
  17. 前記ＳｉＣ半導体素子は、バイポーラ接合トランジスタ（ＢＪＴ：Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）である、請求項１に記載のＳｉＣ半導体素子の製造方法。
  18. 炭化ケイ素（ＳｉＣ）半導体素子の製造方法であって、
    基板を用意することと、
    前記基板の表面上にドリフト層を形成することと、
    前記ドリフト層の、前記基板とは反対側の表面上に基層を形成することと、
    前記基層に多段負ベベル端部終端を形成することと、を含み、
    前記ＳｉＣ半導体素子が少なくとも１５キロボルト（ｋＶ）の阻止電圧と１５ミリオーム平方センチメートル（ｍΩ・ｃｍ２）未満のオン抵抗とを有する、ことを許容する向上したキャリア寿命を前記ＳｉＣ半導体素子が有するように、前記ＳｉＣ半導体素子を、ドライ酸化処理、並びに、それに続く酸化物除去処理によって形成する、ＳｉＣ半導体素子の製造方法。
  19. 前記オン抵抗は微分オン抵抗である、請求項１８に記載のＳｉＣ半導体素子の製造方法。
  20. 前記微分オン抵抗は７ｍΩ・ｃｍ２未満である、請求項１９に記載のＳｉＣ半導体素子の製造方法。
  21. 前記阻止電圧は１５ｋＶ以上２０ｋＶ以下の範囲である、請求項１９に記載のＳｉＣ半導体素子の製造方法。
  22. 前記微分オン抵抗は７ｍΩ・ｃｍ２未満である、請求項２１に記載のＳｉＣ半導体素子の製造方法。
  23. 前記多段負ベベル端部終端は、平滑斜面に近似する、請求項１９に記載のＳｉＣ半導体素子の製造方法。
  24. 炭化ケイ素（ＳｉＣ）半導体素子の製造方法であって、
    基板を用意することと、
    前記基板の表面上にドリフト層を形成することと、
    前記ドリフト層の、前記基板とは反対側の表面上に基層を形成することと、
    前記基層に多段負ベベル端部終端を形成することと、を含み、
    前記ＳｉＣ半導体素子が少なくとも２０キロボルト（ｋＶ）の阻止電圧と２０ミリオーム平方センチメートル（ｍΩ・ｃｍ２）未満のオン抵抗とを有する、ことを許容する向上したキャリア寿命を前記ＳｉＣ半導体素子が有するように、前記ＳｉＣ半導体素子を、ドライ酸化処理、並びに、それに続く酸化物除去処理によって形成する、ＳｉＣ半導体素子の製造方法。
  25. 前記オン抵抗は微分オン抵抗である、請求項２４に記載のＳｉＣ半導体素子の製造方法。
  26. 前記微分オン抵抗は１０ｍΩ・ｃｍ２未満である、請求項２５に記載のＳｉＣ半導体素子の製造方法。
  27. 前記阻止電圧は２０ｋＶ以上２５ｋＶ以下の範囲である、請求項２５に記載のＳｉＣ半導体素子の製造方法。
  28. 前記微分オン抵抗は１０ｍΩ・ｃｍ２未満である、請求項２７に記載のＳｉＣ半導体素子の製造方法。
  29. 前記多段負ベベル端部終端は、平滑斜面に近似する、請求項２５に記載のＳｉＣ半導体素子の製造方法。
  30. 前記ＳｉＣ半導体素子は、サイリスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、およびＰＩＮダイオードからなる群の１つである、請求項２に記載のＳｉＣ半導体素子の製造方法。
  31. 炭化ケイ素（ＳｉＣ）半導体素子の製造方法であって、
    基板を用意することと、
    前記基板の表面上にドリフト層を形成することと、
    前記ドリフト層の、前記基板とは反対側の表面上に基層を形成することと、
    平滑斜面に近似する多段負ベベル端部終端であって、前記多段負ベベル端部終端の傾斜角は１５度以下である前記多段負ベベル端部終端を、前記基層に形成することと、を含み、
    前記ＳｉＣ半導体素子が少なくとも１０キロボルト（ｋＶ）の阻止電圧と１０ミリオーム平方センチメートル（ｍΩ・ｃｍ２）未満のオン抵抗とを有する、ことを許容する向上したキャリア寿命を前記ＳｉＣ半導体素子が有するように、前記ＳｉＣ半導体素子を、ドライ酸化処理、並びに、それに続く酸化物除去処理によって形成する、ＳｉＣ半導体素子の製造方法。
  32. 炭化ケイ素（ＳｉＣ）半導体素子の製造方法であって、
    基板を用意することと、
    前記基板の表面上にドリフト層を形成することと、
    前記ドリフト層の、前記基板とは反対側の表面上に基層を形成することと、
    前記基層に多段負ベベル端部終端を形成することと、を含み、
    前記ＳｉＣ半導体素子が少なくとも１０キロボルト（ｋＶ）の阻止電圧と２０ミリオーム平方センチメートル（ｍΩ・ｃｍ２）未満のオン抵抗とを有する、ことを許容する向上したキャリア寿命を前記ＳｉＣ半導体素子が有するように、前記ＳｉＣ半導体素子を、ドライ酸化処理、並びに、それに続く酸化物除去処理によって形成する、ＳｉＣ半導体素子の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10103540B2 (en) * 2014-04-24 2018-10-16 General Electric Company Method and system for transient voltage suppression devices with active control
US9806157B2 (en) 2014-10-03 2017-10-31 General Electric Company Structure and method for transient voltage suppression devices with a two-region base
WO2017033233A1 (ja) * 2015-08-21 2017-03-02 株式会社日立製作所 半導体基板、半導体基板の研削方法および半導体装置の製造方法
CN109830529A (zh) * 2019-01-31 2019-05-31 西安理工大学 一种提升开通速度的超高压碳化硅晶闸管及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5967795A (en) * 1995-08-30 1999-10-19 Asea Brown Boveri Ab SiC semiconductor device comprising a pn junction with a voltage absorbing edge
JP4011848B2 (ja) * 2000-12-12 2007-11-21 関西電力株式会社 高耐電圧半導体装置
SE525574C2 (sv) 2002-08-30 2005-03-15 Okmetic Oyj Lågdopat kiselkarbidsubstrat och användning därav i högspänningskomponenter
US6974720B2 (en) 2003-10-16 2005-12-13 Cree, Inc. Methods of forming power semiconductor devices using boule-grown silicon carbide drift layers and power semiconductor devices formed thereby
JP4585772B2 (ja) 2004-02-06 2010-11-24 関西電力株式会社 高耐圧ワイドギャップ半導体装置及び電力装置
US7345310B2 (en) * 2005-12-22 2008-03-18 Cree, Inc. Silicon carbide bipolar junction transistors having a silicon carbide passivation layer on the base region thereof
US7372087B2 (en) * 2006-06-01 2008-05-13 Northrop Grumman Corporation Semiconductor structure for use in a static induction transistor having improved gate-to-drain breakdown voltage
JP5140347B2 (ja) * 2007-08-29 2013-02-06 株式会社日立製作所 バイポーラトランジスタ及びその製造方法
JP5358926B2 (ja) * 2007-11-01 2013-12-04 富士電機株式会社 炭化珪素トレンチｍｏｓ型半導体装置
US8097919B2 (en) * 2008-08-11 2012-01-17 Cree, Inc. Mesa termination structures for power semiconductor devices including mesa step buffers
US7759186B2 (en) * 2008-09-03 2010-07-20 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating junction termination extension with formation of photosensitive dopant mask to control doping profile and lateral width for high-voltage electronic devices
SE537101C2 (sv) 2010-03-30 2015-01-07 Fairchild Semiconductor Halvledarkomponent och förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent

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