DE112013002722B4 - Halbleiterbauelement, MOSFET-Bauelement und Verfahren - Google Patents
Halbleiterbauelement, MOSFET-Bauelement und Verfahren Download PDFInfo
- Publication number
- DE112013002722B4 DE112013002722B4 DE112013002722.4T DE112013002722T DE112013002722B4 DE 112013002722 B4 DE112013002722 B4 DE 112013002722B4 DE 112013002722 T DE112013002722 T DE 112013002722T DE 112013002722 B4 DE112013002722 B4 DE 112013002722B4
- Authority
- DE
- Germany
- Prior art keywords
- extension region
- field
- dopant
- type
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 238000000034 method Methods 0.000 title claims description 39
- 239000002019 doping agent Substances 0.000 claims abstract description 67
- 229910052751 metal Inorganic materials 0.000 claims abstract description 52
- 239000002184 metal Substances 0.000 claims abstract description 52
- 230000007704 transition Effects 0.000 claims abstract description 49
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000005669 field effect Effects 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 60
- 230000003044 adaptive effect Effects 0.000 description 33
- 230000015556 catabolic process Effects 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 230000008569 process Effects 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 230000008859 change Effects 0.000 description 6
- 238000009826 distribution Methods 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 238000007725 thermal activation Methods 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 235000019994 cava Nutrition 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Ein Halbleiterbauelement (1000) mit:
einem Substrat (602) mit einem Dotiermittel einer ersten Art;
einer Epitaxieschicht (604), die über dem Substrat angeordnet ist und eine geringere Konzentration des Dotiermittels der ersten Art im Vergleich zu dem Substrat aufweist;
einer Randabschlussstruktur (1010), die aufweist:
ein Übergangserweiterungsgebiet (704), das in der Epitaxieschicht angeordnet ist und ein Dotiermittel einer zweiten Art aufweist;
einen Graben (1012), der in dem Übergangserweiterungsgebiet ausgebildet ist;
einen Feldring (1006), der in dem Graben ausgebildet ist und eine höhere Konzentration des Dotiermittels der zweiten Art im Vergleich zu dem Übergangserweiterungsgebiet aufweist; und
eine Feldplatte (1014), die über dem Feldring ausgebildet und mit diesem in physikalischem Kontakt ist, wobei die Feldplatte ein Metall und Polysilizium aufweist, die jeweils über dem Übergangserweiterungsgebiet angeordnet sind und sich über dieses hinaus erstrecken.
einem Substrat (602) mit einem Dotiermittel einer ersten Art;
einer Epitaxieschicht (604), die über dem Substrat angeordnet ist und eine geringere Konzentration des Dotiermittels der ersten Art im Vergleich zu dem Substrat aufweist;
einer Randabschlussstruktur (1010), die aufweist:
ein Übergangserweiterungsgebiet (704), das in der Epitaxieschicht angeordnet ist und ein Dotiermittel einer zweiten Art aufweist;
einen Graben (1012), der in dem Übergangserweiterungsgebiet ausgebildet ist;
einen Feldring (1006), der in dem Graben ausgebildet ist und eine höhere Konzentration des Dotiermittels der zweiten Art im Vergleich zu dem Übergangserweiterungsgebiet aufweist; und
eine Feldplatte (1014), die über dem Feldring ausgebildet und mit diesem in physikalischem Kontakt ist, wobei die Feldplatte ein Metall und Polysilizium aufweist, die jeweils über dem Übergangserweiterungsgebiet angeordnet sind und sich über dieses hinaus erstrecken.
Description
- HINTERGRUND
- Es gibt unterschiedliche Arten von Randabschlussstrukturen, die zur Erhöhung der Durchbruchspannung von P-N-Übergängen in Halbleiterbauelementen verwendet werden, etwa in Dioden, Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET) Bauelementen, bipolaren Transistor-(IGPT) Bauelementen mit isoliertem Gate, Transistorbauelementen mit bipolarem Übergang (BJT), und dergleichen. Es wurden bislang diverse Randabschlussstrukturen entwickelt, wozu beispielsweise Feldplattenstrukturen, Feldbegrenzungsringe mit oder ohne Feldplatten, und Übergangsabschlusserweiterungsgebiete (JTE) und ihre Varianten gehören. Jedoch ist es wünschenswert, eine Randabschlussstruktur zu entwickeln, die eine möglichst kleine Breite nutzt, um ideale ebene Durchbruchspannungen an gegebenen P-N- Übergängen zu erreichen.
-
JP 2007042836 A -
DE 10 2008 032 711 A1 beschreibt eine Halbleitervorrichtung, bei der über p-Typ-Schutzringen Leiterschichten mit einem dazwischen gelegten Isolierfilm so gebildet sind, dass sie mit den jeweiligen p-Typ-Schutzringen verbunden sind. Ein innerer Endabschnitt jeder Leiterschicht ragt über den unmittelbar innerhalb liegenden p-Typ-Schutzring vor. Die Störstellenkonzentration der p-Typ-Schutzringe ist zwischen den Störstellenkonzentrationen eines n-Typ-Halbleitersubstrats und von den p-Wannenregionen eingestellt. Als Resultat können die p-Typ-Schutzringe verkürzt werden und die Chip-Größe kann reduziert werden. Ferner kann die Vorrichtung für externe Ladung weniger empfindlich gemacht werden. -
DE 10 2004 057 792 A1 beschreibt ein Halbleiterbauteil, das einen Halbleiterkörper des einen Dotiertyps, in/auf dem ein aktiver Bereich und ein an den aktiven Bereich lateral angrenzender Randbereich ausgebildet sind, aufweist, wobei der Randbereich eine Halbleiterzone des anderen Dotiertyps umfasst, deren Dotierstoff-Konzentration, ausgehend von dem aktiven Bereich, in Richtung des Rands des Halbleiterbauteils abnimmt. Oberhalb der Halbleiterzone sind mehrere lateral voneinander beabstandete Feldelektroden vorgesehen, die im Wesentlichen parallel zum Rand des aktiven Bereichs verlaufen und gegenüber dem Halbleiterkörper vertikal beabstandet sind. -
DE 10 2009 036 930 A1 beschreibt ein Halbleiterbauelement, der in einem Halbleiterkörper einen aktiven Bereich mit einer vertikalen Driftstrecke eines ersten Leitungsbereichs und mit einer oberflächennahen lateralen Wanne eines zweiten komplementären Leitungstyps besitzt. Ein Randbereich umgibt diesen aktiven Bereich und weist eine variabel lateral dotierte Dotierstoffzone (VLD-Zone) auf. Diese VLD-Zone weist ebenfalls den zweiten komplementären Leitungstyp auf und schließt sich an die Wanne an. Die Dotierstoffkonzentration der VLD-Zone fällt auf die Dotierstoffkonzentration der Driftstrecke entlang der VLD-Zone in Richtung auf eine Halbleiterchipkante hin ab. Zwischen der lateralen Wanne und der VLD-Zone ist ein Übergangsbereich angeordnet, in dem mindestens eine komplementär dotierte Zone vorhanden ist, die in dem Halbleiterkörper vertikal tiefer als die Wanne angeordnet ist. - ÜBERBLICK
- Diverse Ausführungsformen gemäß der Erfindung stellen effiziente, herstellbare und robuste Randabschlusstechniken bereit, in denen eine geringere Breite genutzt wird, und die in Lage sind, ideale ebene bzw. planare Durchbruchspannungen in gegebenen P-N-Übergängen zu erreichen.
- In einer Ausführungsform kann ein Halbleiterbauelement ein Substrat mit einem Dotiermittel erster Art bzw. eines ersten Typs enthalten. Das Halbleiterbauelement kann ferner eine Epitaxieschicht aufweisen, die über dem Substrat angeordnet ist und eine geringere Konzentration des Dotiermittels der ersten Art im Vergleich zu dem Substrat enthält. Ferner kann das Halbleiterbauelement ein Übergangserweiterungsgebiet aufweisen, das innerhalb der Epitaxieschicht angeordnet ist und ein Dotiermittel einer zweiten Art bzw. eines zweiten Typs enthält. Ferner kann das Halbleiterbauelement eine Gruppe isolierter schmaler und flacher Feldringe enthalten, die in physikalischem Kontakt mit dem Übergangserweiterungsgebiet sind und eine höhere Konzentration des Dotiermittels der zweiten Art im Vergleich zu dem Übergangserweiterungsgebiet enthalten. Ferner kann das Halbleiterbauelement eine Randabschlussstruktur aufweisen, die in physikalischem Kontakt mit der Gruppe aus Feldringen ist.
- In einer weiteren Ausführungsform kann ein Verfahren die Erzeugung eines Übergangserweiterungsgebiets mit einer oberen Fläche einer Epitaxieschicht eines Halbleiterbauelements umfassen. Die Epitaxieschicht kann ein Dotiermittel einer ersten Art und das Übergangserweiterungsgebiet kann ein Dotiermittel einer zweiten Art enthalten. Ferner kann das Verfahren die Erzeugung einer Gruppe isolierter schmaler und flacher Feldringe umfassen, die in physikalischem Kontakt mit dem Übergangserweiterungsgebiet sind und eine höhere Konzentration des Dotiermittels der zweiten Art im Vergleich zu dem Übergangserweiterungsgebiet enthalten. Zudem kann das Verfahren die Erzeugung einer Randabschlussstruktur umfassen, die in physikalischem Kontakt mit der Gruppe aus Feldringen ist.
- In einer noch weiteren Ausführungsform kann ein Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET) Bauelement ein Substrat mit einem Dotiermittel einer ersten Art aufweisen. Ferner kann das MOSFET-Bauelement eine Epitaxieschicht aufweisen, die über dem Substrat angeordnet ist und eine geringere Konzentration des Dotiermittels der ersten Art im Vergleich zu dem Substrat enthält. Des Weiteren kann das MOSFET-Bauelement ein Übergangserweiterungsgebiet aufweisen, das in der Epitaxieschicht enthalten ist und ein Dotiermittel einer zweiten Art enthält. Des Weiteren kann das MOSFET-Bauelement eine Gruppe isolierter schmaler und flacher Feldringe aufweisen, die in physikalischem Kontakt mit dem Übergangserweiterungsgebiet sind und eine höhere Konzentration des Dotiermittels der zweiten Art im Vergleich zu dem Übergangserweiterungsgebiet enthalten. Ferner kann das MOSFET-Bauelement eine Randabschlussstruktur aufweisen, die in physikalischem Kontakt mit der Gruppe aus Filterringen ist.
- Figurenliste
- In den begleitenden Zeichnungen sind diverse Ausführungsformen gemäß der Erfindung beispielhaft und nicht beschränkend gezeigt. Zu beachten ist, dass durchgängig in den Zeichnungen gleiche Bezugszeichen ähnliche Elemente bezeichnen.
-
1 ist eine Seitenschnittansicht eines adaptiven ladungsausgeglichenen Randabschlusses eines Halbleiterbauelements gemäß diversen Ausführungsformen der Erfindung. -
2 ist eine Seitenschnittansicht eines konventionellen Übergangsabschlusserweiterungsgebiet mit einzelner Zone (JTE). -
3 ist ein Graph, der die Empfindlichkeit der Durchbruchspannung mit der Ladungsänderung in einem konventionellen JTE mit einem adaptiven ladungsausgeglichenen Randabschluss gemäß diversen Ausführungsformen der Erfindung vergleicht. -
4 zeigt die Abhängigkeit der Durchbruchspannung von der Ladung eines Übergangserweiterungsgebiets für einen adaptiven ladungsausgeglichenen Randabschluss gemäß diversen Ausführungsformen der Erfindung. -
5 zeigt die Abhängigkeit der Durchbruchspannung von der Ladung eines Übergangserweiterungsgebiets für ein Übergangsabschlusserweiterungsgebiet mit einzelner Zone. -
6-10 zeigen einen Prozess zur Herstellung eines adaptiven ladungsausgeglichenen Randabschlusses eines Halbleiterbauelements gemäß diversen Ausführungsformen der Erfindung. -
11 ist ein Flussdiagramm eines Verfahrens gemäß diversen Ausführungsformen der Erfindung. - Die Zeichnungen, auf die sich die vorliegende Beschreibung bezieht, sollte nicht als maßstabsgetreu betrachtet werden, sofern dies nicht explizit angegeben ist.
- DETAILLIERTE BESCHREIBUNG
- Es wird nun detailliert auf diverse Ausführungsformen gemäß der Erfindung verwiesen, wovon Beispiele in den begleitenden Zeichnungen gezeigt sind. Obwohl die Erfindung in Verbindung mit diversen Ausführungsformen beschrieben ist, ist zu beachten, dass diese diversen Ausführungsformen nicht dazu gedacht sind, die Erfindung zu beschränken. Vielmehr beabsichtigt die Erfindung Alternativen, Modifizierungen und Äquivalente abzudecken, die innerhalb des Schutzbereichs der Erfindung liegen, wie sie durch die Patentansprüche auszulegen ist. Ferner sind in der folgenden detaillierten Beschreibung diverser Ausführungsformen gemäß der Erfindung zahlreiche spezielle Details angegeben, um ein gründlicheres Verständnis der Erfindung zu bieten. Der Fachmann erkennt jedoch, dass die Erfindung auch ohne diese speziellen Details oder mit Äquivalenten dieser Details in die Praxis umgesetzt werden kann. In anderen Fällen sind gut bekannte Verfahren, Prozeduren, Komponenten und Schaltungen nicht detailliert beschrieben, um Aspekte der Erfindung nicht unnötig zu verdunkeln.
- Einige Bereiche der folgenden detaillierten Beschreibungen sind in Begriffen von Prozeduren, Logikblöcken, Verarbeitung und anderen symbolischen Darstellungen von Operationen zur Herstellung von Halbleiterbauelementen angegeben. Diese Beschreibungen und Darstellungen sind die Mittel, die vom Fachmann auf dem Gebiet der Halbleiterherstellung verwendet werden, um in höchst effizienter Weise den Inhalt seiner Arbeit anderen Fachleuten zu vermitteln. In der vorliegenden Anmeldung ist eine Prozedur, ein Logikblock, ein Prozess oder dergleichen als eine selbst-konsistente Sequenz aus Schritten oder Befehlen zu verstehen, die zu einem gewünschten Ergebnis führen. Die Schritte sind solche, die physikalische Manipulationen physikalischer Größen erfordern. Es sollte jedoch bedacht werden, dass alle diese und ähnliche Begriffe mit den geeigneten physikalischen Größen zu verknüpfen sind und lediglich bequeme Namen sind, die diesen Größen gegeben werden. Sofern dies nicht anderweitig angegeben ist und aus folgenden Erläuterung hervorgeht, ist zu beachten, dass in der vorliegenden Anmeldung durchgängig Erläuterungen unter Verwendung von Begriffen, etwa „erzeugen“, „schaffen“, „bilden“, „ausführen“, „produzieren“, „abscheiden“, „ätzen“, „definieren bzw. strukturieren“, „entfernen“ oder dergleichen Aktionen und Prozesse in der Halbleiterherstellung bezeichnen.
- Die Figuren sind nicht maßstabsgetreu und lediglich Bereiche der Strukturen sowie die diversen Schichten, die diese Strukturen bilden, sind in den Figuren gezeigt. Ferner können Herstellungsprozesse und Schritte zusammen mit den Prozessen und Schritten, die hierin erläutert sind, ausgeführt werden; d.h., es kann eine Reihe von Prozessschritten vor, zwischen und/oder nach den hierin gezeigten und beschriebenen Schritten geben. Wichtig ist, dass Ausführungsformen gemäß der Erfindung in Verbindung mit diesen anderen (möglicherweise konventionellen) Prozessen und Schritten eingerichtet werden können, ohne dass diese wesentlich gestört werden. Allgemein gesagt, können Ausführungsformen gemäß der Erfindung Teile eines konventionellen Prozesses ersetzen, ohne dass periphere Prozesse und Schritte wesentlich beeinflusst werden.
- Im hierin verwendeten Sinne bezeichnet der Buchstabe „N“ ein Dotiermittel des N-Typs und der Buchstabe „P“ bezeichnet ein Dotiermittel des P-Typs. Ein Pluszeichen „+“ oder ein Minuszeichen „-“ wird verwendet, um entsprechend eine relativ hohe oder relativ geringe Konzentration des Dotiermittels zu bezeichnen.
- Der Begriff „Kanal“ wird hierin in der üblichen Weise verwendet. D.h., Strom fließt innerhalb eines FET in einem Kanal von dem Source-Anschluss zu dem Drain-Anschluss. Ein Kanal kann aus Halbleitematerial des n-Typs oder des p-Typs hergestellt sein; folglich wird ein FET als ein n-Kanal- oder p-Kanal-Bauelement bezeichnet. Zu beachten ist, dass einige der Figuren im Zusammenhang eines n-Kanal-Bauelements und insbesondere im Zusammenhang mit einem n-Kanal-MOSFET erläutert sind. Jedoch sind Ausführungsformen gemäß der Erfindung nicht darauf beschränkt. Die Erläuterung der Figuren kann in einfacher Weise auf ein p-Kanal-Bauelement angewendet werden, indem ein n-Dotiermittel und Materialien durch ein entsprechendes p-Dotiermittel und Materialien ersetzt werden, und umgekehrt.
-
1 ist eine Seitenschnittansicht eines adaptiven ladungsausgeglichenen Randabschlussbereichs106 eines Halbleiterbauelements100 gemäß diversen Ausführungsformen der Erfindung. In der vorliegenden Ausführungsform enthält der adaptive ladungsausgeglichene Randabschlussbereich106 den Haupt-P-N-Übergang des Halbleiterbauelements100 , der entlang eines Übergangserweiterungsgebiets des P-Typs110 an der Oberfläche des Halbleiterbauelements100 abgeschlossen ist bzw. dort mündet oder endet. In einer Ausführungsform umfasst das Übergangserweiterungsgebiet110 ein lateral variierendes Dotiermittels, wobei die Dotierung in der Nähe eines Source-Metalls108 intensiver ist und wobei die Dotierintensität weiter weg von dem Source-Metall108 graduell geringer wird. In einer Ausführungsform kann das Übergangserweiterungsgebiet110 stark dotierte P-Feldringe114 enthalten, die verwendet werden, um einen ohmschen Kontakt zwischen dem Silizium und mehreren Feldplatten112 zu bilden. In einer Ausführungsform können die Feldringe114 als isolierte, schmale und flache Feldringe114 eingerichtet werden. In einer Ausführungsform kann das Halbleiterbauelement101 ein N+ Substrat102 , eine N-dotierte Epitaxieschicht104 , das Source-Metall108 und den adaptiven ladungsausgeglichenen Randabschlussbereich106 aufweisen. In einer Ausführungsform ist das Übergangserweiterungsgebiet110 durch eine Polysilizium- und eine Metallfeldplatte118 abgeschlossen, die die Durchbruchspannung aufgrund der üblichen Wirkung einer Feldplatte (beispielsweise die Verarmung aus dem MOS-Abschnitt heraus, der aus der Feldplatte und dem Isolationsdielektrikum und der Silizium-Epitaxieschicht besteht) weiter erhöht. In einer Ausführungsform ist die Dicke des Isolationsdielektrikums gemäß den unterschiedlichen Durchbruchspannungen zwischen dem Drain-Potenzial und dem Feldplattenpotenzial ausgewählt. Es sei betont, dass die Polysilizium-und Metallfeldplatte118 der vorliegenden Ausführungsform eine Polysilizium-Feldplatte116 aufweist. Zu beachten ist, dass in einer Ausführungsform das N+ Substrat102 und die N- dotierte Epitaxieschicht104 gemeinsam als ein Substrat bezeichnet werden können, wobei dies aber nicht darauf eingeschränkt ist. Ein Kanalstoppgebiet ist später detailliert beschrieben (beispielsweise10 ) und ist hier nicht gezeigt. - In der vorliegenden Ausführungsform kann das Übergangserweiterungsgebiet
110 ohne die speziell beschränkten stark P-dotierten Feldringe114 eine Gesamtladung pro Einheitsfläche enthalten, die bei ungefähr 10% bis 70 % der Ladung liegt, bei welcher ein konventioneller JTE (beispielsweise in2 ) oder JTE-Varianten die Bedingung für die höchste Durchbruchspannung oder Ladungssausgleich erreichen. Zu beachten ist, dass in dem Halbleiterbauelement100 unter Bedingungen mit entgegengesetzter Vorspannung die Ladung im Übergangserweiterungsgebiet110 , wobei die ohmschen Feldringe114 ausgenommen sind, bei einer gewissen Kathodenspannung verarmt, die von der verarmten Ladung in dem Gebiet abhängt, und wobei dies bei einer Spannung erfolgt, die im Vergleich mit der Durchbruchspannung des P-N-Übergangs des Halbleiterbauelements100 klein ist. Sobald das Übergangserweiterungsgebiet110 verarmt ist, haben die Feldplatten112 , die über die ohmschen Feldringe114 mit dem Silizium verbunden sind, sich frei einstellende unterschiedliche Spannungen in Abhängigkeit von der Potenzialverteilung in dem verarmten P-Übergangserweiterungsgebiet110 . Zu beachten ist, dass die Feldplatten112 , die näher auf der Seite des Kathodenpotenzials an der Oberfläche liegen, sich auf ein höheres Potenzial einstellen. Des Weiteren stellen sich die Feldplatten112 , die näher auf der Seite des Anodenpotenzials an der Oberfläche angeordnet sind, auf ein geringeres Potenzial ein. Die Feldplatten112 , die sich auf negative Potenziale in Bezug auf das Kathodenpotenzial einstellen, begünstigen die Verarmung des N-Siliziums und schwächen damit die elektrischen Felder, die von dem Haupt-P-N-Übergang und seinem Erweiterungsbereich110 wahrgenommen werden. - In
1 sind die P+ Feldringe114 in einer Ausführungsform in der Lage, eine weitere Verteilung des Potenzials zusätzlich zu der Potenzialverteilung zu erzwingen, die ohne die P+ Feldringe114 auftritt. Des Weiteren passt in einer Ausführungsform der adaptive ladungsausgeglichene Randabschlussbereich106 den Potenzialabfall im Silizium innerhalb seiner Feldplattenstrukturen112 an, die auf der Oberseite des Siliziums angeordnet sind. Insbesondere enthält jede der Feldplatten112 ein Metall, das ein konstantes Potenzial besitzt. Ferner hat jedes Metall der Feldplatten112 ein ähnliches Potenzial, das ein elektrisches Feld auf der Oberseite des Siliziums des Halbleiterbauelements100 erzwingen kann. - Es sei betont, dass in einer Ausführungsform der adaptive ladungsausgeglichene Randabschlussbereich
106 sehr effizient sein kann im Hinblick auf den Platz (oder Fläche), der genutzt wird, um Durchbruchspannungen zu erreichen, die nahe am idealen Wert liegen. Beispielsweise kann in einer Ausführungsform durch die Nutzung des adaptiven ladungsausgeglichenen Randabschlussbereichs106 das Halbleiterbauelement mit P-N-Übergang 100, wenn es für einen Betrieb mit einer Spannung von 660 Volt (V) ausgelegt ist, effizient unter Nutzung von weniger als 110 µm (oder Mikrometer) an Siliziumoberfläche des Halbleiterbauelements100 abgeschlossen werden. Ferner hat der adaptive ladungsausgeglichene Randabschlussbereich106 einen großen Toleranzbereich im Hinblick auf Fertigungsschwankungen im Vergleich zu einer konventionellen Übergangserweiterungsabschlussstruktur (beispielsweise2 ). - In
1 ist zu beachten, dass das Halbleiterbauelement100 auf viele Arten eingerichtet werden kann. Beispielsweise kann in diversen Ausführungsformen das Halbleiterbauelement100 , ohne darauf eingeschränkt zu sein, eingerichtet werden als eine Diode, ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), ein bipolarer Transistor mit isoliertem Gate (IGBT), ein Transistor mit bipolaren Übergang (BJT), und dergleichen. Ferner kann in diversen Ausführungsformen der adaptive ladungsausgeglichene Randabschlussbereich106 des Halbleiterbauelements100 eine größere oder kleinere Anzahl an Feldplatten als die in1 gezeigten Feldplatten112 enthalten. Ferner kann in einer Ausführungsform eine Passivierungsschicht (nicht gezeigt) über dem Source-Metall108 , den Feldplattenstrukturen112 und jeglichen anderen Strukturen und oberen Flächen des Halbleiterbauelements100 abgeschieden werden. Ferner kann in einer Ausführungsform eine Schicht aus Polyimid (nicht gezeigt) über dem Source-Metall108 , den Feldplattenstrukturen112 und jeglichen anderen Strukturen und oberen Flächen des Halbleiterbauelements100 abgeschieden werden. In einer Ausführungsform kann das Übergangserweiterungsgebiet110 als ein P-Übergangserweiterungsgebiet110 eingerichtet werden, ohne dass die Erfindung jedoch darauf beschränkt ist. In einer Ausführungsform kann die Dotierstoffkonzentration des P-Übergangsabschlusserweiterungsgebiets110 wesentlich kleiner sein als die Dotierung eines konventionellen JTE mit einzelner Zone (beispielsweise 206 aus2 ) für Silizium. Beispielsweise kann in einer Ausführungsform die Dotierstoffkonzentration des P-Übergangserweiterungsgebiets110 , ohne Einschränkung, in der Größenordnung von ungefähr 1× 1011 /cm3 betragen, während die Dotierstoffkonzentration eines konventionellen JTE mit einzelner Zone für Silizium bei 1× 1012/cm 3 liegt. - Es sei betont, dass
1 sowohl eine X-Achse als auch eine Y-Achse enthält, die die Querschnittsgröße des Halbleiterbauelements100 zeigen. Insbesondere enthält die X-Achse aus1 eine µm- (oder Mikrometer-) Skala, während die Y-Achse ebenfalls eine µm- (oder Mikrometer-) Skala enthält. - Zu beachten ist, dass das Halbleiterbauelement
100 nicht notwendigerweise alle in1 gezeigten Elemente enthält. Ferner kann das Halbleiterbauelement100 so eingerichtet werden, dass es ein oder mehrere Elemente enthält, die in1 nicht gezeigt sind. Zu beachten ist, dass das Halbleiterbauelement100 in beliebiger Weise ähnlich benutzt oder eingerichtet werden kann, wie dies hierin beschrieben ist, obwohl diesbezüglich keine Einschränkung beabsichtigt ist. -
2 ist eine Seitenschnittansicht eines konventionellen Übergangsabschlusserweiterungsgebiets mit einzelner Zone (JTE)206 eines Halbleiterbauelements200 . Es sei betont, dass das Übergangsabschlusserweiterungsgebiet mit einzelner Zone202 hierin mit eingeschlossen ist, um die Vorteile diverser Ausführungsformen gemäß der vorliegenden Erfindung aufzuzeigen. Das Halbleiterbauelement200 umfasst ein Substrat202 , ein Epitaxiegebiet204 , das Übergangsabschlusserweiterungsgebiet206 und ein Source-Metall108 . Zu beachten ist, dass das Übergangsabschlusserweiterungsgebiet206 in dem Epitaxiegebiete204 hergestellt ist und eine lateral variierende Dotierung enthält. Insbesondere ist die Dotierung des Übergangsabschlusserweiterungsgebiets206 in der Nähe des Source-Metalls208 stärker und die Dotierintensität nimmt mit zunehmendem Abstand von dem Source-Metall108 graduell ab. -
3 ist ein Graph300 , der einen Vergleich der Empfindlichkeit bzw. Abhängigkeit der Durchbruchspannung von der Ladungsschwankung in dem Übergangserweiterungsgebiet110 der adaptive ladungsausgeglichenen Randabschlussstruktur106 gemäß einer Ausführungsform der Erfindung mit dem konventionellen Übergangsabschlusserweiterungsgebiet206 zeigt. Es sei betont, dass die Y-Achse des Graphen300 die Durchbruchspannung (V) angibt, während die X-Achse des Graphen300 die Änderung der Ladung des Erweiterungsgebiets in Prozent (%) angibt. Ferner repräsentiert eine Kurve302 des Graphen300 die Abhängigkeit der Durchbruchspannung von der Ladungsänderung in dem Übergangserweiterungsgebiet110 der adaptiven ladungsausgeglichenen Randabschlussstruktur106 . Ferner repräsentiert eine Kurve304 des Graphen300 die Abhängigkeit der Durchbruchspannung von der Ladungsänderung in dem konventionellen Übergangsabschlusserweiterungsgebiet206 . - Im Hinblick auf den Graphen
300 sei betont, dass die Kurve302 , die die adaptive ladungsausgeglichene Randabschlussstruktur106 repräsentiert, eine deutlich glättere Kurve ist als die Kurve304 , die das konventionelle Übergangsabschlusserweiterungsgebiet206 repräsentiert. Ferner ist zu beachten, dass die Kurve302 nicht den scharfen Abfall enthält, der in der Kurve304 von null bis ungefähr 14 % an Ladungsänderung enthalten ist. Daher gibt die adaptive ladungsausgeglichene Randabschlussstruktur106 eine verbesserte Abhängigkeit der Durchbruchspannung von der Ladungsänderung. - Die
4 und5 werden beschrieben und verglichen, um zu zeigen, dass die adaptive ladungsausgeglichene Randabschlussstruktur106 gemäß einer Ausführungsform der Erfindung ein besseres Verhalten zeigt als das konventionelle Übergangsabschlusserweiterungsgebiet mit einzelner Zone206 . -
4 ist ein Graph400 , der die Abhängigkeit der Durchbruchspannung von der Ladung eines Übergangserweiterungsgebiets für eine adaptive ladungsausgeglichene Randabschlussstruktur (beispielsweise 106) gemäß diversen Ausführungsformen der Erfindung zeigt. Zu beachten ist, dass die Y-Achse des Graphen400 die Durchbruchspannung (V) zeigt, während die X-Achse des Graphen400 die Ladung im Erweiterungsgebiet (/cm2) darstellt. Ferner repräsentiert die Kurve402 des Graphen400 die Abhängigkeit der Durchbruchspannung von der Ladung in einem Übergangserweiterungsgebiet für die adaptive ladungsausgeglichene Randabschlussstruktur106 . -
5 ist ein Graph500 , der die Abhängigkeit der Durchbruchspannung von einer Ladung in einem Übergangserweiterungsgebiet für ein konventionelles Übergangsabschlusserweiterungsgebiet mit einzelner Zone (beispielsweise 206) zeigt. Zu beachten ist, dass die Y-Achse des Graphen500 die Durchbruchspannung (V) darstellt, während die X-Achse des Graphen500 die Ladung im Erweiterungsgebiet (/cm2) repräsentiert. Ferner repräsentiert eine Kurve502 des Graphen500 die Abhängigkeit der Durchbruchsspannung von einer Ladung im Übergangserweiterungsgebiet für das konventionelle Übergangsabschlusserweiterungsgebiet mit einzelner Zone206 . - Zu beachten ist, dass die Kurve
402 für den adaptiven ladungsausgeglichenen Randabschluss des Graphen400 eine flachere Kurve ist als die Kurve502 des Graphen500 für das Übergangsabschlusserweiterungsgebiet. Daher zeigt die adaptive ladungsausgeglichene Randabschlussstruktur106 ein besseres Verhalten als das konventionelle Ladungsabschlusserweiterungsgebiet mit einzelner Zone206 . Des Weiteren ist zu beachten, dass der kleinste Wert für die Ladung des Erweiterungsgebiets, der in dem Graphen400 gezeigt ist, eine Größenordnung kleiner ist als der kleinste Wert der Ladung des Erweiterungsgebiets, der in dem Graphen500 auftritt. Damit hat die adaptive ladungsausgeglichene Randabschlussstruktur106 ein besseres Verhalten als das konventionelle Übergangsabschlusserweiterungsgebiet mit einzelner Zone206 . -
6-10 zeigen einen Prozess zur Herstellung eines adaptiven ladungsausgeglichenen Randabschlusses eines Halbleiterbauelements gemäß diversen Ausführungsformen der Erfindung. In einer Ausführungsform kann das Halbleiterbauelement der6-10 , ohne Einschränkung, einen 600 V MOSFET mit einem adaptiven ladungsausgeglichenen Randabschluss umfassen. -
6 zeigt eine Seitenschnittansicht einer Ringmaske für ein Erweiterungsgebiet oder einer Übergangserweiterungsgebietsmaske606 gemäß einer Ausführungsform der Erfindung, die auf einer N- dotierten Epitaxieschicht604 , die über einem N+ Substrat602 ausgebildet ist, abgeschieden (oder angeordnet) ist. Zu beachten ist, dass in einer Ausführungsform das N+ Substrat602 und die N- dotierte Epitaxieschicht604 gemeinsam als ein Substrat bezeichnet werden können, ohne dass jedoch damit eine Einschränkung beabsichtigt ist. - Insbesondere kann in einer Ausführungsform die Übergangserweiterungsgebietsmaske
606 eine größere Öffnung608 zur Bildung eines P-Wannengebiets in der N- dotierten Epitaxieschicht604 enthalten. Des Weiteren kann die Übergangserweiterurigsgebietsmaske606 ein gitterförmiges Maskengebiet610 enthalten, das Öffnungen besitzt, die so gestaltet sind, dass die gewünschte Menge an dotierender Ladung in die N- dotierte Epitaxieschicht604 eingebracht wird, um ein P-Übergangserweiterungsgebiet für den Abschluss bzw. Mündung unter Anwendung einer einzelnen Bor-Implantation mit hoher Dotierstoffkonzentration612 zu bilden, wobei die Erfindung nicht darauf eingeschränkt ist. Zu betonen ist, dass überall dort, wo Öffnungen in der Übergangserweiterungsmaske606 vorhanden sind, das Bor612 in der Lage ist, durch die Öffnungen hindurch und in die N- dotierte Epitaxieschicht604 zu wandern. Ferner sind die Öffnungen des gitterförmigen Maskengebiets610 so gestaltet, dass, sobald das Bor612 in die N- dotierte Epitaxieschicht604 eingebracht ist, das Bor612 schließlich nach einem thermischen Ausheizschritt überlappt. Des Weiteren sind in einer Ausführungsform die Öffnungen des gitterförmigen Maskengebiets610 so gestaltet, dass das P-Übergangserweiterungsgebiet für den Abschluss so gebildet wird, dass es eine lateral variierende Dotierstoffkonzentration besitzt, wobei die Dotierung in der Nähe der größeren Öffnung608 höher ist und wobei die Dotierungsintensität mit zunehmendem Abstand von der größeren Öffnung608 graduell abnimmt. In einer Ausführungsform sind die Öffnungen des gitterförmigen Maskengebiets610 in der Nähe der größeren Öffnung608 größer und werden mit zunehmendem Abstand von der größeren Öffnung608 graduell kleiner. - Nach der Implantation des Bors
612 in die N- dotierte Epitaxieschicht604 zeigt7 eine thermische Aktivierung bzw. Verteilung des Bors612 in der N- dotierten Epitaxieschicht604 gemäß diversen Ausführungsformen der Erfindung. Auf diese Weise werden eine P-Wanne702 und ein P-Übergangsabschlusserweiterungsgebiet704 in der N- dotierten Epitaxieschicht604 erzeugt oder gebildet. Es sei betont, dass die thermische Aktivierung bzw. Verteilung bewirkt, dass das implantierte Bor612 in der N- dotierten Epitaxieschicht604 diffundiert und dort überlappt. Ferner zeigt nach dem thermischen Verteilungsprozess7 , dass ein Feldoxid706 auf der N-dotierten Epitaxieschicht604 gemäß diversen Ausführungsformen der Erfindung aufgewachsen oder abgeschieden werden kann. In einer Ausführungsform kann das Übergangserweiterungsgebiet704 als ein P-Übergangserweiterungsgebiet704 eingerichtet werden, wobei die Erfindung nicht darauf beschränkt ist. In einer Ausführungsform enthält das Übergangserweiterungsgebiet704 einen lateral variierenden Dotierstoff, wobei die Dotierung in der Nähe der P-Wanne702 höher ist und die Dotierung mit zunehmendem Abstand von der P-Wanne702 graduell abnimmt. - Nach der Herstellung des Feldoxids
706 zeigt8 , dass eine aktive Maskenschicht verwendet werden kann, um Bereiche des Feldoxids706 wegzuätzen, wodurch die N- dotierte Epitaxieschicht604 freigelegt wird. An diesem Punkt kann ein Gate-Oxid802 auf oder über den oberen Flächen des geätzten Feldoxids706 und der N- dotierten Epitaxieschicht604 aufgewachsen werden. Danach kann Polysilizium804 auf oder über den oberen Flächen des geätzten Feldoxids706 und der N- dotierten Epitaxieschicht604 abgeschieden werden. Als nächstes kann eine Maske verwendet werden, um Bereiche des Polysiliziums804 wegzuätzen oder zu strukturieren, woraus sich die Bildung eines Gate-Gebiets806 , einer Gate-Zuleitung808 und einer Polysilizium-Feldplatte810 ergibt. Zu betonen ist, dass in8 ein aktives Gebiet812 des Halbleiterbauelements auf der linken Seite in Bezug auf eine vertikale gestrichelte Linie liegt, während ein Abschlussgebiet bzw. Randgebiet814 des Halbleiterbauelements auf der rechten Seite der vertikalen gestrichelten Linie liegt. -
9 zeigt eine Körper-Implantation in der N- dotierten Epitaxieschicht604 , eine thermische Aktivierung bzw. Verteilung, gefolgt von einer N+ Arsen-Implantation und einer flachen P+ Implantation in dem P-Körper902 gemäß diversen Ausführungsformen der Erfindung. Als nächstes kann eine Abscheidung eines Zwischenschichtdielektrikums904 auf oder über dem Gate-Oxid802 (nicht gezeigt), der Gate-Polysilizium-Zuleitung bzw. Verbindungsleitung808 , der Polysilizium-Feldplatte810 , dem Polysilizium804 und anderen oberen Flächen des Halbleiterbauelements aus9 erfolgen. -
10 zeigt eine Kontaktmaske, die verwendet werden kann, um Ätzgebiete (oder Aussparungen oder Löcher oder Gräben) 1012 zu kontaktieren, die sich durch das Zwischenschichtdielektrikum904 , das Feldoxid706 und schließlich in das P-Übergangserweiterungsgebiet704 erstrecken. Als nächstes kann eine flache Borimplantation1006 , ohne darauf eingeschränkt zu sein, aus P+ dotiertem Polysilizium (oder Bor dotiertem Polysilizium) in das P-Übergangserweiterungsgebiet704 an der Unterseite jeder Kontakthöhle1012 ausgeführt. Zu beachten ist, dass diese Implantationen als Feldringe1006 bezeichnet werden können, die isoliert, schmal und flach sind. Danach kann eine Schicht aus Metall1002 über oder auf dem Halbleiterbauelement1000 und in den Kontakthöhlen1012 abgeschieden werden. Als nächstes kann das Metall1002 geätzt werden, um das Source-Metall1004 , die Gate-Zuleitung806 , die Feldplattenstrukturen1008 und eine Metall-und Polysilizium-Feldplattenstruktur1014 zu erzeugen und voneinander zu trennen. Auf diese Weise sind die Feldplattenstrukturen1008 und die Metall-und Polysilizium-Feldplattenstruktur1014 in ohmschem Kontakt mit dem P-Übergangserweiterungsgebiet704 , wobei die Erfindung nicht darauf beschränkt ist. Beispielsweise können in einer Ausführungsform die Feldplattenstrukturen1008 und die Metall-und Polysilizium-Feldplattenstruktur1014 so eingerichtet werden, dass sie einen Schottky-Kontakt mit dem P-Übergangserweiterungsgebiet704 bilden. Zu beachten ist, dass in einer Ausführungsform der Schottky-Kontakt grundsätzlich eine Barriere zwischen dem Kontakt und dem Silizium aufweist, und mit einer Verarmungsschicht (nicht gezeigt) versehen ist. In einer Ausführungsform ist zu beachten, dass die Metall-und Polysilizium-Feldplattenstruktur1014 die Polysilizium-Feldplatte810 enthält. - Es sei betont, dass in einer Ausführungsform der adaptive ladungsausgeglichene Randabschluss
1010 ohne Einschränkung das P-Übergangserweiterungsgebiet704 , die Feldplattenstruktur1008 , die Metall-und Polysilizium-Feldplattenstruktur1014 , die Polysilizium-Feldplatte810 und die Gate-Zuleitung806 enthalten kann. In einer Ausführungsform kann eine Schicht aus Polyimid (nicht gezeigt) über und auf dem Source-Metall1004 , dem Metall1002 , der Gate-Zuleitung806 , den Feldplattenstrukturen1008 , der Metall-und Polysilizium-Feldplattenstruktur1014 und jeglichen anderen Strukturen und oberen Flächen des Halbleiterbauelements1000 abgeschieden werden. In einer Ausführungsform kann eine Passivierungsschicht (nicht gezeigt) über dem Source-Metall1004 , dem Metall1002 , der Gate-Zuleitung806 , den Feldplattenstrukturen1008 , der Metall-und Polysilizium-Feldplattenstruktur1014 und jeglichen anderen Strukturen und oberen Flächen des Halbleiterbauelements1000 abgeschieden werden. - Gemäß
10 ist zu beachten, dass eine größere oder geringere Anzahl an Feldplattenstrukturen1008 in dem adaptiven ladungsausgeglichenen Randabschluss1010 des Halbleiterbauelements1000 anstelle der fünf gezeigten Feldplattenstrukturen1008 eingerichtet werden kann. Beispielsweise kann in diversen Ausführungsformen das Halbleiterbauelement1000 , ohne Einschränkung, mit einer Gruppe aus Metall-und Polysilizium-Feldplatten1014 , einer Gruppe aus Metallfeldplatten1008 und/oder einer Gruppe aus Polysilizium-Feldplatten810 eingerichtet werden. In einer Ausführungsform kann die Anzahl an Feldplattenstrukturen1008 , die in dem adaptiven ladungsausgeglichenen Randabschluss1010 des Halbleiterbauelements1000 eingerichtet ist, von der Spannung des Halbleiterbauelements1000 und den physikalischen Grenzen der Lithographieanlage abhängen, die zur Herstellung des Halbleiterbauelements1000 verwendet wird. In einer Ausführungsform ist zu beachten, dass der minimale erreichbare Abstand zwischen Metallkontakten der Feldplattenstruktur1008 von dem kritischen Feld des Siliziums des Halbleiterbauelements1000 abhängen kann. In diversen Ausführungsformen ist der Spaltsabstand oder die Spaltgröße zwischen den jeweiligen Feldplattenstrukturen1008 gegebenenfalls ähnlich zu anderen Spaltabständen oder kann unterschiedlich sein oder kann eine Mischung aus ähnlichen und unterschiedlichen Abständen sein. Beispielsweise kann in diversen Ausführungsformen der Spaltsabstand oder die Spaltgröße zwischen zwei Feldplattenstrukturen (beispielsweise 1008) mit 2 µm, 3 µm oder einigen Mikrometer eingerichtet werden, wobei die Erfindung nicht darauf beschränkt ist. - Zu beachten ist, dass ein adaptiver ladungsausgeglichener Randabschluss (beispielsweise 106 oder 1010) eines Halbleiterbauelements (beispielsweise 100 oder 1000) gemäß diversen Ausführungsformen der Erfindung hergestellt oder eingerichtet werden kann.
- Es sei betont, dass der adaptive ladungsausgeglichene Randabschluss
1010 und das Halbleiterbauelement1000 nicht notwendigerweise alle Elemente enthalten, die in10 gezeigt sind. Ferner können der adaptive ladungsausgeglichene Randabschluss1010 und das Halbleiterbauelement1000 jeweils so eingerichtet werden, dass diese ein oder mehrere Elemente enthalten, die in10 nicht gezeigt sind. Zu beachten ist, dass der adaptive ladungsausgeglichene Randabschluss1010 und das Halbleiterbauelement1000 in beliebiger Weise eingerichtet oder verwendet werden können, wie dies in ähnlicher Weise hierin beschrieben ist, wobei die Erfindung nicht darauf beschränkt ist. -
11 ist ein Flussdiagramm eines Verfahrens1100 zur Herstellung eines adaptiven ladungsausgeglichenen Randabschlusses eines Halbleiterbauelements gemäß diversen Ausführungsformen der Erfindung. Obwohl spezielle Operationen bzw. Schritte in11 offenbart sind, sind derartige Operationen nur Beispiele. Das Verfahren1100 enthält möglicherweise nicht alle Operationen, die in11 gezeigt sind. Ferner kann das Verfahren1100 auch diverse andere Operationen und/oder Variationen der gezeigten Operationen enthalten. In ähnlicher Weise kann die Reihenfolge der Operationen des Flussdiagramms1100 modifiziert werden. Zu beachten ist, dass gegebenenfalls nicht alle Operationen des Flussdiagramms1100 ausgeführt werden. In diversen Ausführungsformen können eine oder mehrere der Operationen des Verfahrens1100 durch Software, durch Firmware, doch Hardware oder durch eine beliebige Kombination davon gesteuert oder verwaltet werden, wobei die Erfindung nicht darauf beschränkt ist. Das Verfahren1100 kann Prozesse von Ausführungsformen der Erfindung enthalten, die von einem oder mehreren Prozessoren und elektrischen Komponenten durch Steuerung von Befehlen (oder Code), die bzw. der von einem Computer oder einem Rechengerät lesbar und ausführbar sind bzw. ist, gesteuert werden. Die von dem Computer oder der Recheneinrichtung lesbaren und ausführbaren Befehle (oder Code) können beispielsweise in Datenspeichern vorhanden sein, etwa in einem flüchtigen Speicher, der von einem Computer oder einem Rechengerät nutzbar ist, in einem nicht-flüchtigen Speicher, der von einem Computer oder Rechengerät verwendbar ist, und/oder in einem Massenspeicher, der von einem Computer oder einem Rechengerät verwendbar ist. Jedoch können die von dem Computer oder einer Recheneinrichtung lesbaren und ausführbaren Befehle (oder Code) in einer beliebigen Art von Medium oder Speicher, die von einem Computer oder Rechengerät lesbar sind, enthalten sein. - In der Operation bzw. im Schritt
1102 aus11 kann eine Epitaxieschicht (beispielsweise 604) auf oder über einem Substrat (beispielsweise 602) gebildet werden. Zu beachten ist, dass der Schritt1102 auf viele Arten eingerichtet werden kann. Beispielsweise kann in einer Ausführungsform das Substrat im Schritt1102 ein erstes Dotiermittel enthalten, während die Epitaxieschicht eine geringere Konzentration des ersten Dotiermittels aufweisen kann. Der Schritt1102 kann in jeder beliebigen Weise eingerichtet werden ähnlich dazu, wie dies hierin beschrieben ist, wobei dies nicht darauf beschränkt ist. - In der Operation bzw. im Schritt
1104 kann ein Übergangserweiterungsgebiet (beispielsweise 704) für den Abschluss in einer oberen Fläche der Epitaxieschicht erzeugt werden. Zu beachten ist, dass der Schritt1104 auf viele Arten eingerichtet werden kann. Beispielsweise kann in einer Ausführungsform das Übergangserweiterungsgebiet für den Abschluss ein zweites Dotiermittel enthalten. Der Schritt1104 kann in beliebiger Weise ähnlich dazu eingerichtet werden, wie dies hierin beschrieben ist, ohne jedoch darauf eingeschränkt zu sein. - Im Schritt
1106 aus11 kann ein Felddielektrikum (beispielsweise 706) über oder oberhalb der oberen Fläche der Epitaxieschicht gebildet und strukturiert werden. Zu betonen ist, dass der Schritt1106 auf viele Arten eingerichtet werden kann. Beispielsweise kann der Schritt1106 in beliebiger Weise ähnlich dazu eingerichtet werden, wie dies hierin beschrieben ist, ohne jedoch darauf eingeschränkt zu sein. - Im Schritt
1108 kann ein Gate-Dielektrikum (beispielsweise 802) hergestellt und über oder oberhalb des Felddielektrikums und/oder der oberen Fläche der Epitaxieschicht gebildet und strukturiert werden. Zu beachten ist, dass der Schritt1108 auf viele Arten eingerichtet werden kann. Beispielsweise kann der Schritt1108 in ähnlicher Weise eingerichtet werden, wie dies hierin beschrieben ist, ohne darauf eingeschränkt zu sein. - Im Schritt
1110 aus11 kann ein leitendes Material (beispielsweise 804) über oder oberhalb eines Gate-Dielektrikums hergestellt und strukturiert werden. Zu beachten ist, dass der Schritt1110 auf viele Arten eingerichtet werden kann. Beispielsweise kann der Schritt1110 in einer beliebigen Weise eingerichtet werden, ähnlich dazu, wie dies hierin beschrieben ist, ohne jedoch darauf eingeschränkt zu sein. - Im Schritt
1112 kann eine dielektrische Schicht (beispielsweise 904) über und oberhalb des leitenden Materials, des Felddielektrikums und/oder der oberen Fläche der Epitaxieschicht gebildet werden. Es sei betont, dass der Schritt1112 auf viele Arten eingerichtet werden kann. Beispielsweise kann der Schritt1112 in beliebiger Weise ähnlich dazu eingerichtet werden, wie dies hierin beschrieben ist, ohne jedoch darauf eingeschränkt zu sein. - Im Schritt
1114 aus11 können eine oder mehrere Aussparungen oder ein oder mehrere Löcher (beispielsweise 1012) durch die dielektrische Schicht und/oder das Gate-Dielektrikum und/oder das Felddielektrikum hindurch und in das Übergangserweiterungsgebiet als Abschluss bzw. Mündung gebildet werden. Zu beachten ist, dass der Schritt1114 auf viele Arten eingerichtet werden kann. Beispielsweise kann der Schritt1114 in einer beliebigen Weise ähnlich dazu eingerichtet werden, wie dies hierin beschrieben ist, ohne jedoch darauf eingeschränkt zu sein. - Im Schritt
1116 kann ein Feldring (beispielsweise 1006) in dem Übergangserweiterungsgebiet für den Abschluss in der Unterseite der einen oder mehreren Aussparungen erzeugt werden. Zu beachten ist, dass der Schritt1116 auf viele Arten eingerichtet werden kann. Beispielsweise kann in einer Ausführungsform jedes Kontaktgebiet im Schritt1116 eine höhere Konzentration des zweiten Dotiermittels enthalten. Der Schritt1116 kann in beliebiger Weise ähnlich dazu eingerichtet werden, wie dies hierin beschrieben ist, ohne jedoch darauf eingeschränkt zu sein. - Im Schritt
1118 aus11 kann eine leitende Schicht (beispielsweise 1002) über oder oberhalb der einen oder mehreren Aussparungen, einer jeglichen dielektrischen Schicht, über jeglichem leitenden Material, über jeglichem Felddielektrikum und/oder der oberen Fläche der Epitaxieschicht gebildet werden. Zu betonen ist, dass der Schritt1118 auf viele Arten eingerichtet werden kann. Beispielsweise kann der Schritt1118 in beliebiger Weise ähnlich dazu eingerichtet werden, wie dies hierin beschrieben ist, ohne jedoch darauf eingeschränkt zu sein. - Im Schritt
1120 können ein oder mehrere Bereiche der leitenden Schicht entfernt werden, so dass die leitende Schicht in jeder der einen oder mehreren Aussparungen nicht in physikalischem Kontakt mit der leitenden Schicht in einer anderen Aussparung ist. Zu beachten ist, dass der Schritt1120 auf viele Arten eingerichtet werden kann. Beispielsweise kann der Schritt1120 in beliebiger Weise ähnlich dazu eingerichtet werden, wie dies hierin beschrieben ist, ohne jedoch darauf eingeschränkt zu sein. - Im Schritt
1122 aus11 kann eine Passivierungsschicht oder eine Schicht aus Polyimid über oder oberhalb jeglicher leitender Schicht und/oder der oberen Fläche der Epitaxieschicht hergestellt werden. Zu beachten ist, dass der Schritt1122 auf viele Arten eingerichtet werden kann. Beispielsweise kann der Schritt1122 in einer beliebigen Weise ähnlich dazu eingerichtet werden, wie dies hierin beschrieben ist, ohne jedoch darauf eingeschränkt zu sein. Auf diese Weise kann ein adaptiver ladungsausgeglichener Randabschluss eines Halbleiterbauelements gemäß diversen Ausführungsformen der Erfindung hergestellt werden. - KONZEPTE
- Diese Beschreibung offenbart zumindest die folgenden Konzepte:
- Konzept 1. Ein Halbleiterbauelement mit:
- einem Substrat mit einem Dotiermittel einer ersten Art;
- einer Epitaxieschicht, die über dem Substrat angeordnet ist und eine geringere Konzentration des Dotiermittels der ersten Art im Vergleich zu dem Substrat aufweist;
- einem Übergangserweiterungsgebiet, das in der Epitaxieschicht angeordnet ist und ein Dotiermittel einer zweiten Art aufweist;
- einer Gruppe aus Feldringen, die in physikalischem Kontakt mit dem Übergangserweiterungsgebiet sind und eine höhere Konzentration des Dotiermittels der zweiten Art im Vergleich zu dem Übergangserweiterungsgebiet aufweisen; und
- einer Randabschlussstruktur, die mit der Gruppe aus Feldringen in physikalischem Kontakt ist.
- Konzept 2. Das Halbleiterbauelement nach Konzept 1, wobei die Randabschlussstruktur eine Gruppe aus Metallfeldplatten aufweist.
- Konzept 3. Das Halbleiterbauelement nach Konzept 1, wobei die Randabschlussstruktur eine Gruppe aus Polysilizium-Feldplatten aufweist.
- Konzept 4. Das Halbleiterbauelement nach Konzept 1, wobei das Übergangserweiterungsgebiet eine lateral variierende Dotierung des Dotiermittels der zweiten Art aufweist.
- Konzept 5. Das Halbleiterbauelement nach Konzept 2, wobei ein Feldring aus der Gruppe aus Feldringen mit einer Metallfeldplatte der Gruppe aus Metallfeldplatten verbunden ist.
- Konzept 6. Das Halbleiterbauelement nach Konzept 1, wobei die Randabschlussstruktur eine Metall-und Polysilizium-Feldplatte aufweist.
- Konzept 7. Das Halbleiterbauelement nach Konzept 2, wobei die Gruppe aus Metallfeldplatten einen Spalt zwischen einer aus der Gruppe aus Metallfeldplatten bildet.
- Konzept 8. Ein Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET) Bauelement mit:
- einem Substrat mit einem Dotiermittel einer ersten Art;
- einer Epitaxieschicht, die über dem Substrat angeordnet ist und eine geringere Konzentration des Dotiermittels der ersten Art im Vergleich zu dem Substrat aufweist;
- einem Übergangserweiterungsgebiet, das in der Epitaxieschicht angeordnet ist und ein Dotiermittel einer zweiten Art aufweist;
- einer Gruppe aus Feldringen, die in physikalischem Kontakt mit dem Übergangserweiterungsgebiet sind und eine höhere Konzentration des Dotiermittels der zweiten Art im Vergleich zu dem Übergangserweiterungsgebiet aufweisen; und
- einer Randabschlussstruktur, die mit der Gruppe aus Feldringen in physikalischem Kontakt ist.
- Konzept 9. Das MOSFET-Bauelement nach Konzept 8, wobei die Randabschlussstruktur eine Gruppe aus Metallfeldplatten aufweist.
- Konzept 10. Das MOSFET-Bauelement nach Konzept 8, wobei die Randabschlussstruktur eine Gruppe aus Polysilizium-Feldplatten aufweist.
- Konzept 11. Das MOSFET-Bauelement nach Konzept 8, wobei das Übergangserweiterungsgebiet eine lateral variierende Dotierung des Dotiermittels der zweiten Art aufweist.
- Konzept 12. Das MOSFET-Bauelement nach Konzept 9, wobei ein Feldring aus der Gruppe aus Feldringen mit einer Metallfeldplatte aus der Gruppe aus Metallfeldplatten verbunden ist.
- Konzept 13. Das MOSFET-Bauelement nach Konzept 8, wobei die Randabschlussstruktur eine Metall-und Polysilizium-Feldplatte aufweist.
- Konzept 14. Das MOSFET-Bauelement nach Konzept 9, wobei die Gruppe aus Metallfeldplatten einen Spalt zwischen einer aus der Gruppe aus Metallfeldplatten bildet.
- Konzept 15. Ein Verfahren mit:
- Erzeugen eines Übergangserweiterungsgebiets mit einer oberen Fläche einer Epitaxieschicht eines Halbleiterbauelements, wobei die Epitaxieschicht ein Dotiermittel einer ersten Art und das Übergangserweiterungsgebiet ein Dotiermittel einer zweiten Art aufweist;
- Erzeugen einer Gruppe aus Feldringen, die in physikalischem Kontakt mit dem Übergangserweiterungsgebiet sind und eine höhere Konzentration des Dotiermittels der zweiten Art im Vergleich zu dem Übergangserweiterungsgebiet aufweisen; und
- Erzeugen einer Randabschlussstruktur, die mit der Gruppe aus Feldringen in physikalischem Kontakt ist.
- Konzept 16. Das Verfahren nach Konzept 15, wobei die Randabschlussstruktur eine Gruppe aus Metallfeldplatten aufweist.
- Konzept 17. Das Verfahren nach Konzept 15, wobei die Randabschlussstruktur eine Gruppe aus Polysilizium-Feldplatten aufweist.
- Konzept 18. Das Verfahren nach Konzept 15, wobei das Übergangserweiterungsgebiet eine lateral variierende Dotierung des Dotiermittels der zweiten Art aufweist.
- Konzept 19. Das Verfahren nach Konzept 16, wobei ein Feldring aus der Gruppe aus Feldringen mit einer Metallfeldplatte aus der Gruppe aus Metallfeldplatten verbunden wird.
- Konzept 20. Das Verfahren nach Konzept 15, wobei die Randabschlussstruktur eine Metall-und Polysilizium-Feldplatte aufweist.
Claims (20)
- Ein Halbleiterbauelement (1000) mit: einem Substrat (602) mit einem Dotiermittel einer ersten Art; einer Epitaxieschicht (604), die über dem Substrat angeordnet ist und eine geringere Konzentration des Dotiermittels der ersten Art im Vergleich zu dem Substrat aufweist; einer Randabschlussstruktur (1010), die aufweist: ein Übergangserweiterungsgebiet (704), das in der Epitaxieschicht angeordnet ist und ein Dotiermittel einer zweiten Art aufweist; einen Graben (1012), der in dem Übergangserweiterungsgebiet ausgebildet ist; einen Feldring (1006), der in dem Graben ausgebildet ist und eine höhere Konzentration des Dotiermittels der zweiten Art im Vergleich zu dem Übergangserweiterungsgebiet aufweist; und eine Feldplatte (1014), die über dem Feldring ausgebildet und mit diesem in physikalischem Kontakt ist, wobei die Feldplatte ein Metall und Polysilizium aufweist, die jeweils über dem Übergangserweiterungsgebiet angeordnet sind und sich über dieses hinaus erstrecken.
- Das Halbleiterbauelement (1000) nach
Anspruch 1 , wobei die Randabschlussstruktur (1010) eine Gruppe aus Metallfeldplatten (1008) aufweist. - Das Halbleiterbauelement (1000) nach
Anspruch 1 , wobei die Randabschlussstruktur (1010) eine Gruppe aus Polysilizium-Feldplatten (810) aufweist. - Das Halbleiterbauelement (1000) nach
Anspruch 1 , wobei das Übergangserweiterungsgebiet (704) eine lateral variierende Dotierung des Dotiermittels der zweiten Art aufweist. - Das Halbleiterbauelement (1000) nach
Anspruch 1 , wobei die Feldplatte (1014) in ohmschem Kontakt mit dem Übergangserweiterungsgebiet (704) ist. - Das Halbleiterbauelement (1000) nach
Anspruch 1 , wobei ein Bereich der Feldplatte (1014) in dem Graben (1012) angeordnet ist. - Das Halbleiterbauelement (1000) nach
Anspruch 1 , wobei die Randabschlussstruktur (1010) ferner ein Wannengebiet (702) aufweist, das in der Epitaxieschicht (604) angeordnet ist und das Dotiermittel der zweiten Art aufweist, wobei das Wannengebiet mit dem Übergangserweiterungsgebiet (704) in Kontakt ist und sich tiefer als das Übergangserweiterungsgebiet erstreckt. - Ein Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET-) Bauelement (1000) mit: einem Substrat (602) mit einem Dotiermittel einer ersten Art; einer Epitaxieschicht (604), die über dem Substrat angeordnet ist und eine geringere Konzentration des Dotiermittels der ersten Art im Vergleich zu dem Substrat aufweist; einer Randabschlussstruktur (1010), die aufweist: ein Übergangserweiterungsgebiet (704), das in der Epitaxieschicht angeordnet ist und ein Dotiermittel einer zweiten Art aufweist; mehrere Gräben (1012), die in dem Übergangserweiterungsgebiet ausgebildet sind; mehrere Feldringe (1006), wobei ein Feldring der mehreren Feldringe in einem Graben der mehreren Gräben ausgebildet ist, wobei der Feldring eine höhere Konzentration des Dotiermittels der zweiten Art im Vergleich zu dem Übergangserweiterungsgebiet aufweist; und mehrere Feldplatten (1014) , wobei eine Feldplatte der mehreren Feldplatten über einem Feldring der mehreren Feldringe ausgebildet und mit diesem in physikalischem Kontakt ist, wobei die Feldplatte ein Metall und Polysilizium aufweist, die jeweils über dem Übergangserweiterungsgebiet angeordnet sind und sich über dieses hinaus erstrecken.
- Das MOSFET-Bauelement (1000) nach
Anspruch 8 , wobei die mehreren Feldplatten (1014) Metall enthalten. - Das MOSFET-Bauelement (1000) nach
Anspruch 8 , wobei die mehreren Feldplatten Polysilizium enthalten. - Das MOSFET-Bauelement (1000) nach
Anspruch 8 , wobei das Übergangserweiterungsgebiet (704) eine lateral variierende Dotierung des Dotiermittels der zweiten Art aufweist. - Das MOSFET-Bauelement (1000) nach
Anspruch 8 , wobei die mehreren Feldringe mit dem Übergangserweiterungsgebiet (704) in ohmschem Kontakt sind. - Das MOSFET-Bauelement (1000) nach
Anspruch 8 , wobei jede der mehreren Feldplatten (1014) in einem Graben der mehreren Gräben angeordnet ist. - Das MOSFET-Bauelement (1000) nach
Anspruch 8 , wobei die Randabschlussstruktur (1010) ferner ein Wannengebiet (702) aufweist, das in der Epitaxieschicht (604) angeordnet ist und das Dotiermittel der zweiten Art aufweist, wobei das Wannengebiet mit dem Übergangserweiterungsgebiet (704) in Kontakt ist und sich tiefer als das Übergangserweiterungsgebiet erstreckt. - Ein Verfahren (1100) mit: Erzeugen (1104) eines Übergangserweiterungsgebiets (704) mit einer oberen Fläche einer Epitaxieschicht (604) einer Randabschlussstruktur (1010) eines Halbleiterbauelements (1000), wobei die Epitaxieschicht ein Dotiermittel einer ersten Art und das Übergangserweiterungsgebiet ein Dotiermittel einer zweiten Art aufweist; Bilden (1114) einer Aussparung (1012) in dem Übergangserweiterungsgebiet; Erzeugen (1116) eines Feldrings (1006) in der Aussparung, wobei der Feldring eine höhere Konzentration des Dotiermittels der zweiten Art im Vergleich zu dem Übergangserweiterungsgebiet aufweist; und Erzeugen (1118, 1120, 1122) einer Feldplatte (1014) über dem Feldring, die mit dem Feldring in physikalischem Kontakt ist, wobei die Feldplatte ein Metall und Polysilizium aufweist, die jeweils über dem Übergangserweiterungsgebiet angeordnet sind und sich über dieses hinaus erstrecken und wobei die Randabschlussstruktur den Feldring und die Feldplatte enthält.
- Das Verfahren (1100) nach
Anspruch 15 , wobei die Randabschlussstruktur (1010) eine Gruppe aus Metallfeldplatten (1008) aufweist. - Das Verfahren (1100) nach
Anspruch 15 , wobei die Randabschlussstruktur (1010) eine Gruppe aus Polysilizium-Feldplatten (810) aufweist. - Das Verfahren (1100) nach
Anspruch 15 , wobei das Übergangserweiterungsgebiet (704) eine lateral variierende Dotierung des Dotiermittels der zweiten Art aufweist. - Das Verfahren (1100) nach
Anspruch 15 , das ferner umfasst: Erzeugen eines Wannengebiets (702) in der Epitaxieschicht (604) der Randabschlussstruktur (1010), das das Dotiermittel der zweiten Art aufweist, wobei das Wannengebiet mit dem Übergangserweiterungsgebiet (704) in Kontakt ist und sich tiefer als das Übergangserweiterungsgebiet erstreckt . - Das Verfahren (1100) nach
Anspruch 15 , wobei ein Bereich der Feldplatte (1014) in der Aussparung (1012) angeordnet ist.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/484,114 | 2012-05-30 | ||
US13/484,114 US9842911B2 (en) | 2012-05-30 | 2012-05-30 | Adaptive charge balanced edge termination |
PCT/US2013/043477 WO2013181467A1 (en) | 2012-05-30 | 2013-05-30 | Adaptive charge balanced edge termination |
Publications (2)
Publication Number | Publication Date |
---|---|
DE112013002722T5 DE112013002722T5 (de) | 2015-02-26 |
DE112013002722B4 true DE112013002722B4 (de) | 2018-10-25 |
Family
ID=49669194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112013002722.4T Active DE112013002722B4 (de) | 2012-05-30 | 2013-05-30 | Halbleiterbauelement, MOSFET-Bauelement und Verfahren |
Country Status (6)
Country | Link |
---|---|
US (2) | US9842911B2 (de) |
JP (1) | JP6109930B2 (de) |
KR (1) | KR101710249B1 (de) |
CN (1) | CN104508826B (de) |
DE (1) | DE112013002722B4 (de) |
WO (1) | WO2013181467A1 (de) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9484451B2 (en) | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
US9431249B2 (en) | 2011-12-01 | 2016-08-30 | Vishay-Siliconix | Edge termination for super junction MOSFET devices |
US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
US9842911B2 (en) * | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
DE102014005879B4 (de) * | 2014-04-16 | 2021-12-16 | Infineon Technologies Ag | Vertikale Halbleitervorrichtung |
US9240444B2 (en) * | 2014-05-26 | 2016-01-19 | Nuvoton Technology Corporation | High-voltage semiconductor device with a termination structure |
US9508596B2 (en) * | 2014-06-20 | 2016-11-29 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
KR102098996B1 (ko) | 2014-08-19 | 2020-04-08 | 비쉐이-실리코닉스 | 초접합 금속 산화물 반도체 전계 효과 트랜지스터 |
CN106252384A (zh) * | 2015-06-15 | 2016-12-21 | 北大方正集团有限公司 | 结终端扩展结构及该结构的制造方法 |
DE102015110484B4 (de) | 2015-06-30 | 2023-09-28 | Infineon Technologies Austria Ag | Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements |
CN105609500B (zh) * | 2016-01-28 | 2018-10-12 | 嘉兴爱禾电子有限公司 | 一种共极集成二极管 |
DE102016120301A1 (de) * | 2016-10-25 | 2018-04-26 | Infineon Technologies Ag | Leistungshalbleitervorrichtungs-Abschlussstruktur |
EP3496153B1 (de) * | 2017-12-05 | 2021-05-19 | STMicroelectronics S.r.l. | Herstellungsverfahren eines halbleiterbauelements mit effizienter randstruktur |
DE102017130928A1 (de) * | 2017-12-21 | 2019-06-27 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelements mit einem Kanalstopper-Gebiet |
US10957759B2 (en) | 2018-12-21 | 2021-03-23 | General Electric Company | Systems and methods for termination in silicon carbide charge balance power devices |
US20220157951A1 (en) * | 2020-11-17 | 2022-05-19 | Hamza Yilmaz | High voltage edge termination structure for power semicondcutor devices and manufacturing method thereof |
US11955567B2 (en) | 2022-02-16 | 2024-04-09 | Leap Semiconductor Corp. | Wide-band gap semiconductor device and method of manufacturing the same |
CN114335154B (zh) * | 2022-03-10 | 2022-07-01 | 深圳市威兆半导体有限公司 | 一种半导体器件、终端结构及其制造方法 |
US20240145532A1 (en) * | 2022-10-28 | 2024-05-02 | Ideal Semiconductor Devices, Inc. | Combined charge balance and edge termination surface passivation for a semiconductor device and methods of fabricating the same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004057792A1 (de) | 2004-11-30 | 2006-06-01 | Infineon Technologies Austria Ag | Halbleiterbauteil |
JP2007042836A (ja) | 2005-08-03 | 2007-02-15 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
DE102008032711A1 (de) | 2007-07-12 | 2009-01-15 | Fuji Electric Device Technology Co. Ltd. | Halbleitervorrichtung |
DE102009036930A1 (de) | 2008-08-19 | 2010-03-11 | Infineon Technologies Austria Ag | Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements |
Family Cites Families (346)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4191603A (en) | 1978-05-01 | 1980-03-04 | International Business Machines Corporation | Making semiconductor structure with improved phosphosilicate glass isolation |
DK157272C (da) | 1978-10-13 | 1990-04-30 | Int Rectifier Corp | Mosfet med hoej effekt |
JPS5658267A (en) | 1979-10-17 | 1981-05-21 | Nippon Telegr & Teleph Corp <Ntt> | Insulated gate type field-effect transistor |
JPS56115525A (en) | 1980-02-18 | 1981-09-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
US4593302B1 (en) | 1980-08-18 | 1998-02-03 | Int Rectifier Corp | Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide |
US4680853A (en) | 1980-08-18 | 1987-07-21 | International Rectifier Corporation | Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide |
US4412242A (en) | 1980-11-17 | 1983-10-25 | International Rectifier Corporation | Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions |
US4399449A (en) | 1980-11-17 | 1983-08-16 | International Rectifier Corporation | Composite metal and polysilicon field plate structure for high voltage semiconductor devices |
US4532534A (en) | 1982-09-07 | 1985-07-30 | Rca Corporation | MOSFET with perimeter channel |
JPS5984474A (ja) | 1982-11-05 | 1984-05-16 | Nec Corp | 電力用縦型電界効果トランジスタ |
JPS5980823U (ja) | 1982-11-20 | 1984-05-31 | ソニー株式会社 | テープレコーダの切換操作機構 |
US4803532A (en) | 1982-11-27 | 1989-02-07 | Nissan Motor Co., Ltd. | Vertical MOSFET having a proof structure against puncture due to breakdown |
US4974059A (en) | 1982-12-21 | 1990-11-27 | International Rectifier Corporation | Semiconductor high-power mosfet device |
GB2134705B (en) | 1983-01-28 | 1985-12-24 | Philips Electronic Associated | Semiconductor devices |
US4789882A (en) | 1983-03-21 | 1988-12-06 | International Rectifier Corporation | High power MOSFET with direct connection from connection pads to underlying silicon |
JPH0612828B2 (ja) | 1983-06-30 | 1994-02-16 | 株式会社東芝 | 半導体装置 |
US4641174A (en) | 1983-08-08 | 1987-02-03 | General Electric Company | Pinch rectifier |
JPS6086946A (ja) | 1983-10-18 | 1985-05-16 | Yokogawa Hokushin Electric Corp | ル−プ形デ−タ通信システム |
JPS60117613A (ja) | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS60249367A (ja) | 1984-05-25 | 1985-12-10 | Hitachi Ltd | 絶縁ゲ−ト形トランジスタ |
US4672407A (en) | 1984-05-30 | 1987-06-09 | Kabushiki Kaisha Toshiba | Conductivity modulated MOSFET |
US4620211A (en) | 1984-08-13 | 1986-10-28 | General Electric Company | Method of reducing the current gain of an inherent bipolar transistor in an insulated-gate semiconductor device and resulting devices |
JPS6180860A (ja) | 1984-09-28 | 1986-04-24 | Hitachi Ltd | パワ−mosfet |
US4631564A (en) | 1984-10-23 | 1986-12-23 | Rca Corporation | Gate shield structure for power MOS device |
US4646117A (en) | 1984-12-05 | 1987-02-24 | General Electric Company | Power semiconductor devices with increased turn-off current ratings and limited current density in peripheral portions |
JPS61182264A (ja) | 1985-02-08 | 1986-08-14 | Nissan Motor Co Ltd | 縦型mosトランジスタ |
JPS6292361A (ja) | 1985-10-17 | 1987-04-27 | Toshiba Corp | 相補型半導体装置 |
JPH0648716B2 (ja) | 1985-11-30 | 1994-06-22 | ヤマハ株式会社 | 集積回路装置の製法 |
EP0227894A3 (de) | 1985-12-19 | 1988-07-13 | SILICONIX Incorporated | Vertikaler DMOS-Transistor von hoher Packungsdichte |
JPS62176168A (ja) | 1986-01-30 | 1987-08-01 | Nippon Denso Co Ltd | 縦型mosトランジスタ |
JPH0693512B2 (ja) | 1986-06-17 | 1994-11-16 | 日産自動車株式会社 | 縦形mosfet |
EP0256315B1 (de) | 1986-08-13 | 1992-01-29 | Siemens Aktiengesellschaft | Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung |
US5160491A (en) | 1986-10-21 | 1992-11-03 | Texas Instruments Incorporated | Method of making a vertical MOS transistor |
US4941026A (en) | 1986-12-05 | 1990-07-10 | General Electric Company | Semiconductor devices exhibiting minimum on-resistance |
US4819052A (en) | 1986-12-22 | 1989-04-04 | Texas Instruments Incorporated | Merged bipolar/CMOS technology using electrically active trench |
EP0279403A3 (de) | 1987-02-16 | 1988-12-07 | Nec Corporation | Vertikaler MOS-Feldeffekttransistor mit hoher Spannungsfestigkeit und hoher Schaltgeschwindigkeit |
US4799095A (en) | 1987-07-06 | 1989-01-17 | General Electric Company | Metal oxide semiconductor gated turn off thyristor |
JPS6442177A (en) | 1987-08-10 | 1989-02-14 | Hitachi Ltd | Insulated gate transistor |
US5021840A (en) | 1987-08-18 | 1991-06-04 | Texas Instruments Incorporated | Schottky or PN diode with composite sidewall |
JPS6489465A (en) | 1987-09-30 | 1989-04-03 | Toshiba Corp | Double-diffusion type mos field effect transistor |
US4827321A (en) | 1987-10-29 | 1989-05-02 | General Electric Company | Metal oxide semiconductor gated turn off thyristor including a schottky contact |
US4893160A (en) | 1987-11-13 | 1990-01-09 | Siliconix Incorporated | Method for increasing the performance of trenched devices and the resulting structure |
JPH01198076A (ja) | 1988-02-02 | 1989-08-09 | Mitsubishi Electric Corp | 半導体装置 |
JP2771172B2 (ja) | 1988-04-01 | 1998-07-02 | 日本電気株式会社 | 縦型電界効果トランジスタ |
US5283201A (en) | 1988-05-17 | 1994-02-01 | Advanced Power Technology, Inc. | High density power device fabrication process |
US20020074585A1 (en) | 1988-05-17 | 2002-06-20 | Advanced Power Technology, Inc., Delaware Corporation | Self-aligned power MOSFET with enhanced base region |
JPH0783118B2 (ja) | 1988-06-08 | 1995-09-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
KR910004318B1 (ko) | 1988-06-27 | 1991-06-25 | 현대전자산업 주식회사 | 수직형 d mos 트랜지스터의 셀 |
US4969027A (en) | 1988-07-18 | 1990-11-06 | General Electric Company | Power bipolar transistor device with integral antisaturation diode |
US4967243A (en) | 1988-07-19 | 1990-10-30 | General Electric Company | Power transistor structure with high speed integral antiparallel Schottky diode |
EP0354449A3 (de) | 1988-08-08 | 1991-01-02 | Seiko Epson Corporation | Einkristall-Halbleitersubstrat |
US5034346A (en) | 1988-08-25 | 1991-07-23 | Micrel Inc. | Method for forming shorting contact for semiconductor which allows for relaxed alignment tolerance |
DE58907758D1 (de) | 1988-09-20 | 1994-07-07 | Siemens Ag | Planarer pn-Übergang hoher Spannungsfestigkeit. |
US5019526A (en) | 1988-09-26 | 1991-05-28 | Nippondenso Co., Ltd. | Method of manufacturing a semiconductor device having a plurality of elements |
JPH0291976A (ja) | 1988-09-29 | 1990-03-30 | Oki Electric Ind Co Ltd | 縦型溝型mos fetの製造方法 |
JPH0294477A (ja) | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
US5072266A (en) | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
US4939557A (en) | 1989-02-15 | 1990-07-03 | Varian Associates, Inc. | (110) GaAs microwave FET |
US5111253A (en) | 1989-05-09 | 1992-05-05 | General Electric Company | Multicellular FET having a Schottky diode merged therewith |
US4954854A (en) | 1989-05-22 | 1990-09-04 | International Business Machines Corporation | Cross-point lightly-doped drain-source trench transistor and fabrication process therefor |
JP2689606B2 (ja) | 1989-05-24 | 1997-12-10 | 富士電機株式会社 | 絶縁ゲート電界効果型トランジスタの製造方法 |
EP0438700A1 (de) | 1990-01-25 | 1991-07-31 | Asea Brown Boveri Ag | Abschaltbares, MOS-gesteuertes Leistungshalbleiter-Bauelement sowie Verfahren zu dessen Herstellung |
JP2597412B2 (ja) | 1990-03-20 | 1997-04-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP2692350B2 (ja) | 1990-04-02 | 1997-12-17 | 富士電機株式会社 | Mos型半導体素子 |
EP0460251B1 (de) | 1990-06-05 | 1998-11-18 | Siemens Aktiengesellschaft | Herstellverfahren für einen Leistungs-MISFET |
US5156993A (en) | 1990-08-17 | 1992-10-20 | Industrial Technology Research Institute | Fabricating a memory cell with an improved capacitor |
JP2751612B2 (ja) | 1990-10-01 | 1998-05-18 | 株式会社デンソー | 縦型パワートランジスタ及びその製造方法 |
US5171699A (en) | 1990-10-03 | 1992-12-15 | Texas Instruments Incorporated | Vertical DMOS transistor structure built in an N-well CMOS-based BiCMOS process and method of fabrication |
FR2668465B1 (fr) | 1990-10-30 | 1993-04-16 | Inst Francais Du Petrole | Procede d'elimination de mercure ou d'arsenic dans un fluide en presence d'une masse de captation de mercure et/ou d'arsenic. |
US5404040A (en) | 1990-12-21 | 1995-04-04 | Siliconix Incorporated | Structure and fabrication of power MOSFETs, including termination structures |
US5304831A (en) | 1990-12-21 | 1994-04-19 | Siliconix Incorporated | Low on-resistance power MOS technology |
US5168331A (en) | 1991-01-31 | 1992-12-01 | Siliconix Incorporated | Power metal-oxide-semiconductor field effect transistor |
JPH04291767A (ja) | 1991-03-20 | 1992-10-15 | Fuji Electric Co Ltd | 伝導度変調型mosfet |
JP3131239B2 (ja) | 1991-04-25 | 2001-01-31 | キヤノン株式会社 | 半導体回路装置用配線および半導体回路装置 |
JP3156300B2 (ja) | 1991-10-07 | 2001-04-16 | 株式会社デンソー | 縦型半導体装置 |
JPH05304297A (ja) | 1992-01-29 | 1993-11-16 | Nec Corp | 電力用半導体装置およびその製造方法 |
US5268586A (en) | 1992-02-25 | 1993-12-07 | North American Philips Corporation | Vertical power MOS device with increased ruggedness and method of fabrication |
US5233215A (en) | 1992-06-08 | 1993-08-03 | North Carolina State University At Raleigh | Silicon carbide power MOSFET with floating field ring and floating field plate |
JP2837033B2 (ja) | 1992-07-21 | 1998-12-14 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
GB9215653D0 (en) | 1992-07-23 | 1992-09-09 | Philips Electronics Uk Ltd | A method of manufacturing a semiconductor device comprising an insulated gate field effect device |
US5430324A (en) | 1992-07-23 | 1995-07-04 | Siliconix, Incorporated | High voltage transistor having edge termination utilizing trench technology |
GB9216599D0 (en) | 1992-08-05 | 1992-09-16 | Philips Electronics Uk Ltd | A semiconductor device comprising a vertical insulated gate field effect device and a method of manufacturing such a device |
US5316959A (en) | 1992-08-12 | 1994-05-31 | Siliconix, Incorporated | Trenched DMOS transistor fabrication using six masks |
US5374569A (en) | 1992-09-21 | 1994-12-20 | Siliconix Incorporated | Method for forming a BiCDMOS |
US5341011A (en) | 1993-03-15 | 1994-08-23 | Siliconix Incorporated | Short channel trenched DMOS transistor |
GB9306895D0 (en) | 1993-04-01 | 1993-05-26 | Philips Electronics Uk Ltd | A method of manufacturing a semiconductor device comprising an insulated gate field effect device |
US5366932A (en) | 1993-04-26 | 1994-11-22 | Harris Corporation | Semi-conductor chip packaging method and semi-conductor chip having interdigitated gate runners with gate bonding pads |
US5430315A (en) | 1993-07-22 | 1995-07-04 | Rumennik; Vladimir | Bi-directional power trench MOS field effect transistor having low on-state resistance and low leakage current |
JP3383377B2 (ja) | 1993-10-28 | 2003-03-04 | 株式会社東芝 | トレンチ構造の縦型のノーマリーオン型のパワーmosfetおよびその製造方法 |
JP3334290B2 (ja) | 1993-11-12 | 2002-10-15 | 株式会社デンソー | 半導体装置 |
JPH07176745A (ja) | 1993-12-17 | 1995-07-14 | Semiconductor Energy Lab Co Ltd | 半導体素子 |
US5396085A (en) | 1993-12-28 | 1995-03-07 | North Carolina State University | Silicon carbide switching device with rectifying-gate |
US5362665A (en) | 1994-02-14 | 1994-11-08 | Industrial Technology Research Institute | Method of making vertical DRAM cross point memory cell |
JP3273180B2 (ja) | 1994-10-11 | 2002-04-08 | 未来工業株式会社 | 配線床における配線引出口の構造 |
US5597765A (en) | 1995-01-10 | 1997-01-28 | Siliconix Incorporated | Method for making termination structure for power MOSFET |
US5567634A (en) | 1995-05-01 | 1996-10-22 | National Semiconductor Corporation | Method of fabricating self-aligned contact trench DMOS transistors |
EP0746042B1 (de) | 1995-06-02 | 2004-03-31 | SILICONIX Incorporated | Bidirektional sperrender Graben-Leistungs-MOSFET |
US6049108A (en) | 1995-06-02 | 2000-04-11 | Siliconix Incorporated | Trench-gated MOSFET with bidirectional voltage clamping |
US6204533B1 (en) | 1995-06-02 | 2001-03-20 | Siliconix Incorporated | Vertical trench-gated power MOSFET having stripe geometry and high cell density |
US5998837A (en) | 1995-06-02 | 1999-12-07 | Siliconix Incorporated | Trench-gated power MOSFET with protective diode having adjustable breakdown voltage |
EP0746030B1 (de) | 1995-06-02 | 2001-11-21 | SILICONIX Incorporated | Grabengate-Leistungs-MOSFET mit Schutzdioden in periodischer Anordnung |
US6140678A (en) | 1995-06-02 | 2000-10-31 | Siliconix Incorporated | Trench-gated power MOSFET with protective diode |
US5689128A (en) | 1995-08-21 | 1997-11-18 | Siliconix Incorporated | High density trenched DMOS transistor |
US5814858A (en) | 1996-03-15 | 1998-09-29 | Siliconix Incorporated | Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer |
US5770878A (en) | 1996-04-10 | 1998-06-23 | Harris Corporation | Trench MOS gate device |
US5808340A (en) | 1996-09-18 | 1998-09-15 | Advanced Micro Devices, Inc. | Short channel self aligned VMOS field effect transistor |
US7269034B2 (en) | 1997-01-24 | 2007-09-11 | Synqor, Inc. | High efficiency power converter |
US5952695A (en) | 1997-03-05 | 1999-09-14 | International Business Machines Corporation | Silicon-on-insulator and CMOS-on-SOI double film structures |
JP3545590B2 (ja) | 1997-03-14 | 2004-07-21 | 株式会社東芝 | 半導体装置 |
US6180966B1 (en) | 1997-03-25 | 2001-01-30 | Hitachi, Ltd. | Trench gate type semiconductor device with current sensing cell |
US5937287A (en) | 1997-07-22 | 1999-08-10 | Micron Technology, Inc. | Fabrication of semiconductor structures by ion implantation |
US6172398B1 (en) | 1997-08-11 | 2001-01-09 | Magepower Semiconductor Corp. | Trenched DMOS device provided with body-dopant redistribution-compensation region for preventing punch through and adjusting threshold voltage |
JP3502531B2 (ja) | 1997-08-28 | 2004-03-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
US6268242B1 (en) | 1997-12-31 | 2001-07-31 | Richard K. Williams | Method of forming vertical mosfet device having voltage clamped gate and self-aligned contact |
JP3705919B2 (ja) | 1998-03-05 | 2005-10-12 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
DE19839970C2 (de) | 1998-09-02 | 2000-11-02 | Siemens Ag | Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung |
JP3413569B2 (ja) | 1998-09-16 | 2003-06-03 | 株式会社日立製作所 | 絶縁ゲート型半導体装置およびその製造方法 |
US6939776B2 (en) | 1998-09-29 | 2005-09-06 | Sanyo Electric Co., Ltd. | Semiconductor device and a method of fabricating the same |
US6621121B2 (en) | 1998-10-26 | 2003-09-16 | Silicon Semiconductor Corporation | Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes |
US7578923B2 (en) | 1998-12-01 | 2009-08-25 | Novellus Systems, Inc. | Electropolishing system and process |
JP3743189B2 (ja) | 1999-01-27 | 2006-02-08 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
US6351009B1 (en) | 1999-03-01 | 2002-02-26 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
DE19913375B4 (de) | 1999-03-24 | 2009-03-26 | Infineon Technologies Ag | Verfahren zur Herstellung einer MOS-Transistorstruktur |
US6277695B1 (en) | 1999-04-16 | 2001-08-21 | Siliconix Incorporated | Method of forming vertical planar DMOSFET with self-aligned contact |
US6413822B2 (en) | 1999-04-22 | 2002-07-02 | Advanced Analogic Technologies, Inc. | Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer |
US6238981B1 (en) | 1999-05-10 | 2001-05-29 | Intersil Corporation | Process for forming MOS-gated devices having self-aligned trenches |
JP4117977B2 (ja) | 1999-06-25 | 2008-07-16 | 富士通株式会社 | 半導体装置 |
GB9917099D0 (en) | 1999-07-22 | 1999-09-22 | Koninkl Philips Electronics Nv | Cellular trench-gate field-effect transistors |
US6380569B1 (en) | 1999-08-10 | 2002-04-30 | Rockwell Science Center, Llc | High power unipolar FET switch |
US6483171B1 (en) | 1999-08-13 | 2002-11-19 | Micron Technology, Inc. | Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same |
US6211018B1 (en) | 1999-08-14 | 2001-04-03 | Electronics And Telecommunications Research Institute | Method for fabricating high density trench gate type power device |
US6245615B1 (en) | 1999-08-31 | 2001-06-12 | Micron Technology, Inc. | Method and apparatus on (110) surfaces of silicon structures with conduction in the <110> direction |
US6228700B1 (en) | 1999-09-03 | 2001-05-08 | United Microelectronics Corp. | Method for manufacturing dynamic random access memory |
US6348712B1 (en) | 1999-10-27 | 2002-02-19 | Siliconix Incorporated | High density trench-gated power MOSFET |
GB9928285D0 (en) | 1999-11-30 | 2000-01-26 | Koninkl Philips Electronics Nv | Manufacture of trench-gate semiconductor devices |
JP3804375B2 (ja) | 1999-12-09 | 2006-08-02 | 株式会社日立製作所 | 半導体装置とそれを用いたパワースイッチング駆動システム |
US6285060B1 (en) | 1999-12-30 | 2001-09-04 | Siliconix Incorporated | Barrier accumulation-mode MOSFET |
US6580123B2 (en) | 2000-04-04 | 2003-06-17 | International Rectifier Corporation | Low voltage power MOSFET device and process for its manufacture |
JP4534303B2 (ja) | 2000-04-27 | 2010-09-01 | 富士電機システムズ株式会社 | 横型超接合半導体素子 |
JP4240752B2 (ja) | 2000-05-01 | 2009-03-18 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
EP1162664A1 (de) | 2000-06-09 | 2001-12-12 | Motorola, Inc. | Laterale Halbleiteranordnung mit niedrigem Einschaltwiderstand und Verfahren zu deren Herstellung |
TW523816B (en) | 2000-06-16 | 2003-03-11 | Gen Semiconductor Inc | Semiconductor trench device with enhanced gate oxide integrity structure |
US6784486B2 (en) | 2000-06-23 | 2004-08-31 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions therein |
JP4528460B2 (ja) | 2000-06-30 | 2010-08-18 | 株式会社東芝 | 半導体素子 |
US6700158B1 (en) | 2000-08-18 | 2004-03-02 | Fairchild Semiconductor Corporation | Trench corner protection for trench MOSFET |
JP2002110978A (ja) | 2000-10-02 | 2002-04-12 | Toshiba Corp | 電力用半導体素子 |
US6509233B2 (en) | 2000-10-13 | 2003-01-21 | Siliconix Incorporated | Method of making trench-gated MOSFET having cesium gate oxide layer |
JP2002127830A (ja) | 2000-10-27 | 2002-05-09 | Kenwood Corp | 車載用表示器取付スタンド |
US6710403B2 (en) | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
JP3531613B2 (ja) | 2001-02-06 | 2004-05-31 | 株式会社デンソー | トレンチゲート型半導体装置及びその製造方法 |
JP2002280553A (ja) | 2001-03-19 | 2002-09-27 | Toshiba Corp | 半導体装置及びその製造方法 |
KR100393201B1 (ko) | 2001-04-16 | 2003-07-31 | 페어차일드코리아반도체 주식회사 | 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터 |
EP1267415A3 (de) | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Leistungshalbleiterbauelement mit RESURF-Schicht |
US6621122B2 (en) | 2001-07-06 | 2003-09-16 | International Rectifier Corporation | Termination structure for superjunction device |
JP3708057B2 (ja) | 2001-07-17 | 2005-10-19 | 株式会社東芝 | 高耐圧半導体装置 |
GB0118000D0 (en) | 2001-07-24 | 2001-09-19 | Koninkl Philips Electronics Nv | Manufacture of semiconductor devices with schottky barriers |
US6882000B2 (en) | 2001-08-10 | 2005-04-19 | Siliconix Incorporated | Trench MIS device with reduced gate-to-drain capacitance |
US6489204B1 (en) | 2001-08-20 | 2002-12-03 | Episil Technologies, Inc. | Save MOS device |
US7045859B2 (en) | 2001-09-05 | 2006-05-16 | International Rectifier Corporation | Trench fet with self aligned source and contact |
WO2003028108A1 (fr) | 2001-09-19 | 2003-04-03 | Kabushiki Kaisha Toshiba | Semi-conducteur et procede de fabrication |
JP2003115587A (ja) | 2001-10-03 | 2003-04-18 | Tadahiro Omi | <110>方位のシリコン表面上に形成された半導体装置およびその製造方法 |
JP3973395B2 (ja) | 2001-10-16 | 2007-09-12 | 株式会社豊田中央研究所 | 半導体装置とその製造方法 |
JP2003179223A (ja) | 2001-12-12 | 2003-06-27 | Sony Corp | トレンチゲート型半導体装置およびその製造方法 |
KR100406180B1 (ko) | 2001-12-22 | 2003-11-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
US6838722B2 (en) | 2002-03-22 | 2005-01-04 | Siliconix Incorporated | Structures of and methods of fabricating trench-gated MIS devices |
JP4004843B2 (ja) | 2002-04-24 | 2007-11-07 | Necエレクトロニクス株式会社 | 縦型mosfetの製造方法 |
JP3652322B2 (ja) | 2002-04-30 | 2005-05-25 | Necエレクトロニクス株式会社 | 縦型mosfetとその製造方法 |
JP3979258B2 (ja) | 2002-05-21 | 2007-09-19 | 富士電機デバイステクノロジー株式会社 | Mis半導体装置およびその製造方法 |
JP2004047967A (ja) | 2002-05-22 | 2004-02-12 | Denso Corp | 半導体装置及びその製造方法 |
JP3640945B2 (ja) | 2002-09-02 | 2005-04-20 | 株式会社東芝 | トレンチゲート型半導体装置及びその製造方法 |
US8629019B2 (en) | 2002-09-24 | 2014-01-14 | Vishay-Siliconix | Method of forming self aligned contacts for a power MOSFET |
US8080459B2 (en) | 2002-09-24 | 2011-12-20 | Vishay-Siliconix | Self aligned contact in a semiconductor device and method of fabricating the same |
US6855985B2 (en) | 2002-09-29 | 2005-02-15 | Advanced Analogic Technologies, Inc. | Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology |
JP3931138B2 (ja) | 2002-12-25 | 2007-06-13 | 三菱電機株式会社 | 電力用半導体装置及び電力用半導体装置の製造方法 |
US6861701B2 (en) | 2003-03-05 | 2005-03-01 | Advanced Analogic Technologies, Inc. | Trench power MOSFET with planarized gate bus |
TW587338B (en) | 2003-05-06 | 2004-05-11 | Mosel Vitelic Inc | Stop structure of trench type DMOS device and its formation method |
US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
JP2004356114A (ja) | 2003-05-26 | 2004-12-16 | Tadahiro Omi | Pチャネルパワーmis電界効果トランジスタおよびスイッチング回路 |
US6987305B2 (en) | 2003-08-04 | 2006-01-17 | International Rectifier Corporation | Integrated FET and schottky device |
US7973381B2 (en) * | 2003-09-08 | 2011-07-05 | International Rectifier Corporation | Thick field oxide termination for trench schottky device |
DE10343084B4 (de) | 2003-09-17 | 2006-07-06 | Infineon Technologies Ag | Halbleiterwafer aus einer Vielzahl von durch Vereinzelungsrahmen voneinander zu trennenden Chips |
WO2005036650A2 (en) | 2003-10-08 | 2005-04-21 | Toyota Jidosha Kabushiki Kaisha | Insulated gate type semiconductor device and manufacturing method thereof |
US7022578B2 (en) | 2003-10-09 | 2006-04-04 | Chartered Semiconductor Manufacturing Ltd. | Heterojunction bipolar transistor using reverse emitter window |
US7166890B2 (en) | 2003-10-21 | 2007-01-23 | Srikant Sridevan | Superjunction device with improved ruggedness |
KR20080100265A (ko) | 2003-12-19 | 2008-11-14 | 써드 디멘존 세미컨덕터, 인코포레이티드 | 종래의 종단을 갖는 수퍼 접합 장치를 제조하는 방법 |
WO2005065385A2 (en) | 2003-12-30 | 2005-07-21 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
JP4731816B2 (ja) | 2004-01-26 | 2011-07-27 | 三菱電機株式会社 | 半導体装置 |
US7405452B2 (en) | 2004-02-02 | 2008-07-29 | Hamza Yilmaz | Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics |
JP4904673B2 (ja) | 2004-02-09 | 2012-03-28 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
TWI256676B (en) | 2004-03-26 | 2006-06-11 | Siliconix Inc | Termination for trench MIS device having implanted drain-drift region |
US6927451B1 (en) | 2004-03-26 | 2005-08-09 | Siliconix Incorporated | Termination for trench MIS device having implanted drain-drift region |
US7045857B2 (en) | 2004-03-26 | 2006-05-16 | Siliconix Incorporated | Termination for trench MIS device having implanted drain-drift region |
JP4773716B2 (ja) | 2004-03-31 | 2011-09-14 | 株式会社デンソー | 半導体基板の製造方法 |
JP2006005275A (ja) | 2004-06-21 | 2006-01-05 | Toshiba Corp | 電力用半導体素子 |
GB0419558D0 (en) | 2004-09-03 | 2004-10-06 | Koninkl Philips Electronics Nv | Vertical semiconductor devices and methods of manufacturing such devices |
GB0419867D0 (en) | 2004-09-08 | 2004-10-13 | Koninkl Philips Electronics Nv | Semiconductor devices and methods of manufacture thereof |
JP4913336B2 (ja) | 2004-09-28 | 2012-04-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7812441B2 (en) | 2004-10-21 | 2010-10-12 | Siliconix Technology C.V. | Schottky diode with improved surge capability |
JP4414863B2 (ja) | 2004-10-29 | 2010-02-10 | トヨタ自動車株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
JP4841829B2 (ja) | 2004-11-17 | 2011-12-21 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
US20060108635A1 (en) | 2004-11-23 | 2006-05-25 | Alpha Omega Semiconductor Limited | Trenched MOSFETS with part of the device formed on a (110) crystal plane |
DE102004057237B4 (de) | 2004-11-26 | 2007-02-08 | Infineon Technologies Ag | Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper sowie Transistor mit vertikalem Aufbau |
US20060113588A1 (en) | 2004-11-29 | 2006-06-01 | Sillicon-Based Technology Corp. | Self-aligned trench-type DMOS transistor structure and its manufacturing methods |
US7439583B2 (en) | 2004-12-27 | 2008-10-21 | Third Dimension (3D) Semiconductor, Inc. | Tungsten plug drain extension |
US7453119B2 (en) | 2005-02-11 | 2008-11-18 | Alphs & Omega Semiconductor, Ltd. | Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact |
US9419092B2 (en) | 2005-03-04 | 2016-08-16 | Vishay-Siliconix | Termination for SiC trench devices |
US7834376B2 (en) | 2005-03-04 | 2010-11-16 | Siliconix Technology C. V. | Power semiconductor switch |
EP1710843B1 (de) | 2005-04-04 | 2012-09-19 | STMicroelectronics Srl | Integriertes Leistungsbauelement |
AT504998A2 (de) | 2005-04-06 | 2008-09-15 | Fairchild Semiconductor | Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben |
JP2006310576A (ja) | 2005-04-28 | 2006-11-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
KR101047945B1 (ko) | 2005-05-24 | 2011-07-12 | 비쉐이-실리코닉스 | 트렌치 금속 산화막 반도체 전계 효과 트랜지스터 |
US20060273390A1 (en) | 2005-06-06 | 2006-12-07 | M-Mos Sdn. Bhd. | Gate contact and runners for high density trench MOSFET |
US7592650B2 (en) | 2005-06-06 | 2009-09-22 | M-Mos Semiconductor Sdn. Bhd. | High density hybrid MOSFET device |
TWI400757B (zh) | 2005-06-29 | 2013-07-01 | Fairchild Semiconductor | 形成遮蔽閘極場效應電晶體之方法 |
JP2007012977A (ja) | 2005-07-01 | 2007-01-18 | Toshiba Corp | 半導体装置 |
JP2007027193A (ja) | 2005-07-12 | 2007-02-01 | Renesas Technology Corp | 半導体装置およびその製造方法、ならびに非絶縁型dc/dcコンバータ |
JP2007035841A (ja) | 2005-07-26 | 2007-02-08 | Toshiba Corp | 半導体装置 |
JP5150048B2 (ja) | 2005-09-29 | 2013-02-20 | 株式会社デンソー | 半導体基板の製造方法 |
DE102006045912B4 (de) | 2005-09-29 | 2011-07-21 | Sumco Corp. | Verfahren zur Fertigung einer Halbleitervorrichtung und Epitaxialwachstumseinrichtung |
US8368165B2 (en) | 2005-10-20 | 2013-02-05 | Siliconix Technology C. V. | Silicon carbide Schottky diode |
JP2007157799A (ja) | 2005-11-30 | 2007-06-21 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
JP2007189192A (ja) | 2005-12-15 | 2007-07-26 | Toshiba Corp | 半導体装置 |
US7560787B2 (en) | 2005-12-22 | 2009-07-14 | Fairchild Semiconductor Corporation | Trench field plate termination for power devices |
TWI489557B (zh) | 2005-12-22 | 2015-06-21 | Vishay Siliconix | 高移動率p-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體 |
US7544545B2 (en) | 2005-12-28 | 2009-06-09 | Vishay-Siliconix | Trench polysilicon diode |
US7449354B2 (en) | 2006-01-05 | 2008-11-11 | Fairchild Semiconductor Corporation | Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch |
US7659588B2 (en) | 2006-01-26 | 2010-02-09 | Siliconix Technology C. V. | Termination for a superjunction device |
JP5052025B2 (ja) | 2006-03-29 | 2012-10-17 | 株式会社東芝 | 電力用半導体素子 |
US7521773B2 (en) | 2006-03-31 | 2009-04-21 | Fairchild Semiconductor Corporation | Power device with improved edge termination |
JP4182986B2 (ja) | 2006-04-19 | 2008-11-19 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
US7541660B2 (en) | 2006-04-20 | 2009-06-02 | Infineon Technologies Austria Ag | Power semiconductor device |
US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
DE102006036347B4 (de) | 2006-08-03 | 2012-01-12 | Infineon Technologies Austria Ag | Halbleiterbauelement mit einer platzsparenden Randstruktur |
JP5222466B2 (ja) | 2006-08-09 | 2013-06-26 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP5511124B2 (ja) * | 2006-09-28 | 2014-06-04 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
US7476591B2 (en) | 2006-10-13 | 2009-01-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lateral power MOSFET with high breakdown voltage and low on-resistance |
US9437729B2 (en) | 2007-01-08 | 2016-09-06 | Vishay-Siliconix | High-density power MOSFET with planarized metalization |
KR20090116702A (ko) | 2007-01-09 | 2009-11-11 | 맥스파워 세미컨덕터 인크. | 반도체 디바이스 |
JP5091487B2 (ja) | 2007-01-09 | 2012-12-05 | 株式会社東芝 | 半導体装置の製造方法 |
US7670908B2 (en) | 2007-01-22 | 2010-03-02 | Alpha & Omega Semiconductor, Ltd. | Configuration of high-voltage semiconductor power device to achieve three dimensional charge coupling |
JP2008182054A (ja) | 2007-01-25 | 2008-08-07 | Toshiba Corp | 半導体装置 |
US7948033B2 (en) | 2007-02-06 | 2011-05-24 | Semiconductor Components Industries, Llc | Semiconductor device having trench edge termination structure |
US9947770B2 (en) | 2007-04-03 | 2018-04-17 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
JP4620075B2 (ja) | 2007-04-03 | 2011-01-26 | 株式会社東芝 | 電力用半導体素子 |
JP4621708B2 (ja) | 2007-05-24 | 2011-01-26 | 株式会社東芝 | 半導体装置及びその製造方法 |
WO2008156071A1 (ja) | 2007-06-19 | 2008-12-24 | Rohm Co., Ltd. | 半導体装置 |
CN101868856B (zh) * | 2007-09-21 | 2014-03-12 | 飞兆半导体公司 | 用于功率器件的超结结构及制造方法 |
US20090085099A1 (en) | 2007-10-02 | 2009-04-02 | Shih Tzung Su | Trench mosfet and method of manufacture utilizing three masks |
US9484451B2 (en) | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
JP2009117715A (ja) | 2007-11-08 | 2009-05-28 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2009135360A (ja) | 2007-12-03 | 2009-06-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US20090159927A1 (en) | 2007-12-21 | 2009-06-25 | Infineon Technologies Austria Ag | Integrated circuit device and method for its production |
JP4748149B2 (ja) | 2007-12-24 | 2011-08-17 | 株式会社デンソー | 半導体装置 |
US7825431B2 (en) | 2007-12-31 | 2010-11-02 | Alpha & Omega Semicondictor, Ltd. | Reduced mask configuration for power MOSFETs with electrostatic discharge (ESD) circuit protection |
US7968936B2 (en) | 2007-12-31 | 2011-06-28 | Texas Instruments Incorporated | Quasi-vertical gated NPN-PNP ESD protection device |
JP2009289904A (ja) | 2008-05-28 | 2009-12-10 | Toshiba Corp | 半導体装置 |
US8224891B2 (en) | 2008-06-12 | 2012-07-17 | The Board Of Regents Of The University Of Oklahoma | Electronic game-based learning system |
US20090315104A1 (en) | 2008-06-20 | 2009-12-24 | Force Mos Technology Co. Ltd. | Trench MOSFET with shallow trench structures |
US7960786B2 (en) | 2008-07-09 | 2011-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Breakdown voltages of ultra-high voltage devices by forming tunnels |
JP2010040973A (ja) | 2008-08-08 | 2010-02-18 | Sony Corp | 半導体装置およびその製造方法 |
US7960783B2 (en) * | 2008-08-25 | 2011-06-14 | Maxpower Semiconductor Inc. | Devices containing permanent charge |
US8642459B2 (en) | 2008-08-28 | 2014-02-04 | Infineon Technologies Ag | Method for forming a semiconductor device with an isolation region on a gate electrode |
US8039877B2 (en) | 2008-09-09 | 2011-10-18 | Fairchild Semiconductor Corporation | (110)-oriented p-channel trench MOSFET having high-K gate dielectric |
US8716792B2 (en) | 2008-09-30 | 2014-05-06 | Infineon Technologies Austria Ag | Semiconductor device with a charge carrier compensation structure and method for the production of a semiconductor device |
JP2010147065A (ja) | 2008-12-16 | 2010-07-01 | Hitachi Ltd | 縦型半導体装置及びその製造方法 |
JP5378045B2 (ja) | 2009-04-13 | 2013-12-25 | 株式会社日立製作所 | 半導体装置 |
US8637386B2 (en) | 2009-05-12 | 2014-01-28 | Cree, Inc. | Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same |
US7910486B2 (en) | 2009-06-12 | 2011-03-22 | Alpha & Omega Semiconductor, Inc. | Method for forming nanotube semiconductor devices |
JP5439969B2 (ja) | 2009-06-18 | 2014-03-12 | 富士電機株式会社 | 半導体装置 |
US9443974B2 (en) | 2009-08-27 | 2016-09-13 | Vishay-Siliconix | Super junction trench power MOSFET device fabrication |
US9425306B2 (en) | 2009-08-27 | 2016-08-23 | Vishay-Siliconix | Super junction trench power MOSFET devices |
US9431530B2 (en) | 2009-10-20 | 2016-08-30 | Vishay-Siliconix | Super-high density trench MOSFET |
US9425305B2 (en) | 2009-10-20 | 2016-08-23 | Vishay-Siliconix | Structures of and methods of fabricating split gate MIS devices |
JP5543758B2 (ja) | 2009-11-19 | 2014-07-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8247296B2 (en) | 2009-12-09 | 2012-08-21 | Semiconductor Components Industries, Llc | Method of forming an insulated gate field effect transistor device having a shield electrode structure |
US8648413B2 (en) | 2009-12-28 | 2014-02-11 | Force Mos Technology Co., Ltd. | Super-junction trench MOSFET with multiple trenched source-body contacts |
US9577089B2 (en) | 2010-03-02 | 2017-02-21 | Vishay-Siliconix | Structures and methods of fabricating dual gate devices |
JP5985789B2 (ja) | 2010-03-15 | 2016-09-06 | 富士電機株式会社 | 超接合半導体装置の製造方法 |
JP5515922B2 (ja) | 2010-03-24 | 2014-06-11 | 富士電機株式会社 | 半導体装置 |
US8394702B2 (en) | 2010-03-24 | 2013-03-12 | Alpha And Omega Semiconductor Incorporated | Method for making dual gate oxide trench MOSFET with channel stop using three or four masks process |
JP5517688B2 (ja) | 2010-03-24 | 2014-06-11 | 三菱電機株式会社 | 半導体装置 |
TWI426568B (zh) | 2010-03-29 | 2014-02-11 | Sinopower Semiconductor Inc | 半導體功率元件與其製作方法 |
JP2011216587A (ja) | 2010-03-31 | 2011-10-27 | Renesas Electronics Corp | 半導体装置 |
JP5901003B2 (ja) | 2010-05-12 | 2016-04-06 | ルネサスエレクトロニクス株式会社 | パワー系半導体装置 |
CN102947928B (zh) | 2010-06-17 | 2015-04-01 | 富士电机株式会社 | 半导体器件及其制造方法 |
JP5235960B2 (ja) | 2010-09-10 | 2013-07-10 | 株式会社東芝 | 電力用半導体装置及びその製造方法 |
JP2012074441A (ja) | 2010-09-28 | 2012-04-12 | Toshiba Corp | 電力用半導体装置 |
CN101969074B (zh) | 2010-10-28 | 2012-07-04 | 电子科技大学 | 一种高压ldmos器件 |
JP5664142B2 (ja) | 2010-11-09 | 2015-02-04 | 富士電機株式会社 | 半導体装置 |
JP5719167B2 (ja) | 2010-12-28 | 2015-05-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8362550B2 (en) | 2011-01-20 | 2013-01-29 | Fairchild Semiconductor Corporation | Trench power MOSFET with reduced on-resistance |
JP5641995B2 (ja) | 2011-03-23 | 2014-12-17 | 株式会社東芝 | 半導体素子 |
JP2012204529A (ja) | 2011-03-24 | 2012-10-22 | Toshiba Corp | 半導体装置及びその製造方法 |
US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
CN102760662B (zh) | 2011-04-29 | 2014-12-31 | 茂达电子股份有限公司 | 半导体功率装置的制作方法 |
TWI441261B (zh) | 2011-05-13 | 2014-06-11 | Anpec Electronics Corp | 半導體功率元件的製作方法 |
TWI415173B (zh) | 2011-05-19 | 2013-11-11 | Anpec Electronics Corp | 低米勒電容之超級接面功率電晶體製造方法 |
US8748973B2 (en) | 2011-05-19 | 2014-06-10 | Anpec Electronics Corporation | Super junction transistor and fabrication method thereof |
TW201248854A (en) | 2011-05-20 | 2012-12-01 | Beyond Innovation Tech Co Ltd | Monolithic metal oxide semiconductor field effect transistors with schottky diode device |
KR101904991B1 (ko) | 2011-05-25 | 2018-10-08 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체 소자 및 그 제조방법 |
US8466513B2 (en) | 2011-06-13 | 2013-06-18 | Semiconductor Components Industries, Llc | Semiconductor device with enhanced mobility and method |
US8633539B2 (en) | 2011-06-27 | 2014-01-21 | Infineon Technologies Austria Ag | Trench transistor and manufacturing method of the trench transistor |
CN103493207B (zh) | 2011-07-14 | 2016-03-09 | 富士电机株式会社 | 高击穿电压半导体器件 |
JP5720788B2 (ja) | 2011-07-22 | 2015-05-20 | 富士電機株式会社 | 超接合半導体装置 |
JP5999748B2 (ja) | 2011-08-12 | 2016-09-28 | ルネサスエレクトロニクス株式会社 | パワーmosfet、igbtおよびパワーダイオード |
JP5530992B2 (ja) | 2011-09-16 | 2014-06-25 | 株式会社東芝 | 電力用半導体装置 |
JP5504235B2 (ja) | 2011-09-29 | 2014-05-28 | 株式会社東芝 | 半導体装置 |
TWI462295B (zh) | 2011-11-15 | 2014-11-21 | Anpec Electronics Corp | 溝渠型功率電晶體元件及其製作方法 |
US9431249B2 (en) | 2011-12-01 | 2016-08-30 | Vishay-Siliconix | Edge termination for super junction MOSFET devices |
EP2602829A1 (de) | 2011-12-07 | 2013-06-12 | Nxp B.V. | Trench-Gate-RESURF-Halbleitervorrichtung und Herstellungsverfahren |
TWI463571B (zh) | 2011-12-08 | 2014-12-01 | Vanguard Int Semiconduct Corp | 半導體裝置的製造方法 |
TWI487110B (zh) | 2012-01-05 | 2015-06-01 | Vanguard Int Semiconduct Corp | 半導體裝置及其製造方法 |
TWI587503B (zh) | 2012-01-11 | 2017-06-11 | 世界先進積體電路股份有限公司 | 半導體裝置及其製造方法 |
US10522675B2 (en) | 2012-01-25 | 2019-12-31 | Infineon Technologies Ag | Integrated circuit including field effect transistor structures with gate and field electrodes and methods for manufacturing and operating an integrated circuit |
US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
CN102569411B (zh) | 2012-03-02 | 2014-12-03 | 成都芯源系统有限公司 | 半导体器件及其制作方法 |
CN102593178B (zh) | 2012-03-07 | 2016-02-17 | 成都芯源系统有限公司 | 具有超结结构的半导体器件及其制作方法 |
JP5701802B2 (ja) | 2012-03-23 | 2015-04-15 | 株式会社東芝 | 電力用半導体装置 |
JP6107156B2 (ja) | 2012-05-21 | 2017-04-05 | 富士電機株式会社 | 半導体装置 |
US9842911B2 (en) * | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
JP5812029B2 (ja) | 2012-06-13 | 2015-11-11 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
JP2013258327A (ja) | 2012-06-13 | 2013-12-26 | Toshiba Corp | 半導体装置及びその製造方法 |
CN103035721B (zh) | 2012-09-05 | 2015-06-03 | 上海华虹宏力半导体制造有限公司 | 超级结器件及其制造方法 |
JP2014060361A (ja) | 2012-09-19 | 2014-04-03 | Toshiba Corp | 半導体装置 |
JP2014086569A (ja) | 2012-10-24 | 2014-05-12 | Renesas Electronics Corp | 縦型パワーmosfet |
JP6253885B2 (ja) | 2013-01-07 | 2017-12-27 | ルネサスエレクトロニクス株式会社 | 縦型パワーmosfet |
JP6161903B2 (ja) | 2013-01-21 | 2017-07-12 | ルネサスエレクトロニクス株式会社 | パワーmosfetの製造方法 |
JP6135178B2 (ja) | 2013-02-25 | 2017-05-31 | 富士電機株式会社 | 超接合半導体装置の製造方法 |
TW201438232A (zh) | 2013-03-26 | 2014-10-01 | Anpec Electronics Corp | 半導體功率元件及其製作方法 |
JP5992094B2 (ja) | 2013-04-03 | 2016-09-14 | 三菱電機株式会社 | 半導体装置 |
JP6291981B2 (ja) | 2013-04-08 | 2018-03-14 | 富士電機株式会社 | 半導体装置の製造方法 |
CN103413822B (zh) | 2013-08-22 | 2016-05-18 | 中国电子科技集团公司第二十四研究所 | 降低浮空埋层半导体器件漏电流的方法 |
KR101932776B1 (ko) | 2013-09-17 | 2018-12-27 | 매그나칩 반도체 유한회사 | 초접합 반도체 소자 |
CN203800053U (zh) | 2013-10-30 | 2014-08-27 | 英飞凌科技奥地利有限公司 | 半导体器件及包括该半导体器件的集成装置 |
CN203659877U (zh) | 2013-10-30 | 2014-06-18 | 英飞凌科技奥地利有限公司 | 超结器件和包括所述超结器件的半导体结构 |
CN203910808U (zh) | 2013-10-30 | 2014-10-29 | 英飞凌科技奥地利有限公司 | 半导体器件 |
TWI522012B (zh) | 2013-11-19 | 2016-02-11 | 碩頡科技股份有限公司 | 整合式光源驅動電路及應用其之光源模組 |
JP6228850B2 (ja) | 2014-01-10 | 2017-11-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6485034B2 (ja) | 2014-06-16 | 2019-03-20 | 富士電機株式会社 | 半導体装置の製造方法 |
US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
DE102014109926A1 (de) | 2014-07-15 | 2016-01-21 | Infineon Technologies Austria Ag | Halbleitervorrichtung mit einer Vielzahl von Transistorzellen und Herstellungsverfahren |
JP6379778B2 (ja) | 2014-07-15 | 2018-08-29 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
KR101982362B1 (ko) | 2014-07-18 | 2019-08-29 | 매그나칩 반도체 유한회사 | 초접합 반도체 소자 |
JP6375176B2 (ja) | 2014-08-13 | 2018-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
-
2012
- 2012-05-30 US US13/484,114 patent/US9842911B2/en active Active
-
2013
- 2013-05-30 DE DE112013002722.4T patent/DE112013002722B4/de active Active
- 2013-05-30 WO PCT/US2013/043477 patent/WO2013181467A1/en active Application Filing
- 2013-05-30 KR KR1020147033507A patent/KR101710249B1/ko active IP Right Grant
- 2013-05-30 CN CN201380028630.3A patent/CN104508826B/zh active Active
- 2013-05-30 JP JP2015515212A patent/JP6109930B2/ja active Active
-
2017
- 2017-12-11 US US15/838,165 patent/US10229988B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004057792A1 (de) | 2004-11-30 | 2006-06-01 | Infineon Technologies Austria Ag | Halbleiterbauteil |
JP2007042836A (ja) | 2005-08-03 | 2007-02-15 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
DE102008032711A1 (de) | 2007-07-12 | 2009-01-15 | Fuji Electric Device Technology Co. Ltd. | Halbleitervorrichtung |
DE102009036930A1 (de) | 2008-08-19 | 2010-03-11 | Infineon Technologies Austria Ag | Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements |
Also Published As
Publication number | Publication date |
---|---|
US9842911B2 (en) | 2017-12-12 |
JP6109930B2 (ja) | 2017-04-05 |
CN104508826A (zh) | 2015-04-08 |
US20130320462A1 (en) | 2013-12-05 |
KR20150023317A (ko) | 2015-03-05 |
WO2013181467A1 (en) | 2013-12-05 |
JP2015521387A (ja) | 2015-07-27 |
DE112013002722T5 (de) | 2015-02-26 |
KR101710249B1 (ko) | 2017-03-08 |
US20180114852A1 (en) | 2018-04-26 |
US10229988B2 (en) | 2019-03-12 |
CN104508826B (zh) | 2017-08-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE112013002722B4 (de) | Halbleiterbauelement, MOSFET-Bauelement und Verfahren | |
DE102007036147B4 (de) | Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone | |
DE102014110681B4 (de) | Rückwärts leitender igbt und herstellungsverfahren dafür | |
DE19701189B4 (de) | Halbleiterbauteil | |
DE102010036743B4 (de) | Bipolares Halbleiterbauelement, Speed-Diode und Herstellungsverfahren | |
DE112013007363B4 (de) | Halbleitervorrichtung | |
DE112012002823B4 (de) | Bipolartransistor mit isoliertem Gate und Verfahren zur Herstellung eines solchen Bipolartransistors | |
DE102009044474B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements | |
DE102009029692B4 (de) | Robustes Leistungshalbleiterbauelement | |
DE102012223663B4 (de) | Halbleiterbauelement mit einer platzsparenden Randstruktur | |
DE112014001838T5 (de) | Halbleitervorrichtung | |
DE102015102129A1 (de) | Halbleitervorrichtung und RC-IGBT mit direkt an eine Rückseitenelektrode angrenzenden Zonen | |
DE102013106795B4 (de) | Halbleitervorrichtung mit einem Randgebiet und Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE102016120300A1 (de) | Hochspannungsabschlussstruktur einer Leistungshalbleitervorrichtung | |
DE102019005973A1 (de) | Graben- mosfet-kontakte | |
DE102019005867A1 (de) | Siliciumcarbid-Gleichrichter mit niedriger Einschaltspannung | |
DE102016118543A1 (de) | Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements | |
DE102015112729A1 (de) | Halbleiterbauelement mit einem lateral variierenden Dotierprofil und ein Verfahren zu dessen Herstellung | |
DE102016104757B4 (de) | Halbleitertransistor und Verfahren zum Bilden des Halbleitertransistors | |
DE102016111844A1 (de) | Leistungshalbleitervorrichtung | |
DE112021002169T5 (de) | Halbleitervorrichtung | |
DE102015118550B4 (de) | Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE112006002377B4 (de) | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE102016108125B4 (de) | Halbleitervorrichtung und Herstellung davon | |
DE102018106689A1 (de) | Siliziumcarbid-Halbleitervorrichtung mit einer Graben-Gatestruktur und horizontal angeordneten Kanal- und Stromausbreitungsgebieten |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0029780000 Ipc: H01L0029060000 Effective date: 20150126 |
|
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |