JPH0394469A - 高降伏電圧半導体デバイスとその製造方法 - Google Patents

高降伏電圧半導体デバイスとその製造方法

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JPH0394469A JP2138677A JP13867790A JPH0394469A JP H0394469 A JPH0394469 A JP H0394469A JP 2138677 A JP2138677 A JP 2138677A JP 13867790 A JP13867790 A JP 13867790A JP H0394469 A JPH0394469 A JP H0394469A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は半導体デバイスとその製造方法に関するもので
あり、更に詳しくは接合終端延長（ＪＴＥ）領域を使用
してデバイスの降伏電圧を大きくした半導体デバイス、
ならびに接合終端延長領域を含む半導体デバイスの製造
方法に関するものである。
従来技術の説明 ＰＮ接合をそなえた半導体デバイスが耐え得る最大逆電
圧は逆阻止接合の降伏電圧によって制限される。通常、
接合の実際の降伏電圧は理想的に達成し得る降伏電圧に
達しない。このような阻止接合はたとえばサイリスタ、
バイポーラトランジスタ、絶縁ゲート型トランジスタの
ＰＮ接合、またはＭＯＳ−ＦＥＴ内の対応する接合を含
む。このようなデバイスでは、理想的な降伏電圧よりか
なり低い電圧でアバランシエ降伏が起る。逆バイアスさ
れているデバイス内のある位置、すなわち「高電界点」
に極めて高い電界が存在するからである。逆バイアスさ
れている阻止接合の高電界点は通常、湾曲領域たとえば
接合の端にある湾曲領域に沿った冶金上の接合の少し上
に生じる。
従来技術の半導体デバイスでは種々の構造および方法を
用いてＰＮ接合の降伏電圧を高くしようとしている。た
とえば、ＰＮ接合の終端部の近傍に接合終端延長（ＪＴ
Ｅ）領域が使用される。一般に、ＪＴＥ領域は低ドーピ
ング濃度の半導体領域に接して前記ＰＮ接合を形成する
高ドーピング濃度の半導体領域のより低い濃度にドーピ
ングされた領域と考えることができる。ＪＴＥ領域の主
要な機能はＰＮ接合の終端部の近傍、特に高電界点に存
在する高密度の電界を、阻止接合を横に延ばすことによ
って小さくすることである。
米国特許第４．６４８，１７４号には多区域ＪＴＥ領域
とその新規な製造方法が述べられている。
上記特許に述べられているように、単一のマスクを使っ
て多重ゾーンＪＴＥ領域を形成しており、マスクの異な
る部分には異なるパターンの開口が設けられている。述
べられている方法では、半導体デバイス上に単一の多重
ゾーンＪＴＥマスクを形成した後、このマスクを使って
デバイスの中にＪＴＥドーパントを注入（インプラント
）し拡散することによりＪＴＥ領域を作る。ＪＴＥの形
成に続いて、半導体デバイス上に阻止接合マスクを形成
した後、阻止接合材料を注入し拡散する。この手法は他
の従来技術のＪＴＥの製造方法より効率的ではあるが、
この手法および他のすべてのＪＴＥ形成方法の欠点は、
阻止接合を形成する、より高いドーピング濃度の領域内
の高電界点の近くで濃度の小さいＪＴＥ注入不純物を拡
散させることが本来難しいということである。通常、Ｊ
ＴＥ拡散を成功させるためには１１５０℃で３０−４０
時間を必要とする。ＪＴＥ製造ステップの前にデバイス
内に他の接合が作られている場合、それらもＪＴＥ形成
の間に拡散されて、悪影響を受けることがある。
ＰＮ接合の実際の降伏電圧を大きくするためのもう１つ
の手法は、阻止接合を形成する高ドーピング濃度の領域
の中に低傾斜接合を設けるものである。このような手法
については、アール・ステングル（Ｒ．Ｓｔｅｎｇｌｅ
　）およびユー・ゴセレ（Ｕ．Ｇｏｓｅｌｃ）による１
９８５年インターナショナル・エレクトロン・デバイセ
ズ・ミーティングの１５４−１５７頁に所載の論文ｒＶ
ａｒｌａｔｉｏｎ　ｏｆ’　ＬａｔｅｒａｌＤｏｐｉｎ
ｇ−＾Ｎｅｗ　Ｃｏｎｃｅｐｔ　ｔｏ　Ａｖｏｉｄ　Ｈ
ｉｇｈ　ＶｏｌｔａｇｅＢｒｅａｋｄｏｗｎ　ｏｒ　Ｐ
ｌａｎａｒ　Ｊｕｎｃｔ１ｏｎｓ　Ｊに詳細に述べられ
ている。この技術では、逆阻止接合の終端に非常に近く
の注入マスク中の孔の直径を横方向に小さくすることに
よって連続的な横方向のドーピング傾斜が達成される。
注入マスク中の直径が横方向に小さくなる孔は注入後の
駆動（ｄｒｉｖｅ−１ｎ）拡散のための拡散源としての
役目を果す。このプロセスでは、隣接する横方向の低傾
斜領域を含む、阻止接合を形成する高ドーピング濃度の
領域が同時にドーピングされ拡散される。単一の多区域
マスクＪＴＥ作成プロセスに比べて所要時間は若干短く
なるが、この低傾斜接合手法の著しい欠点は高ドーピン
グ濃度の阻止接合領域と同時にこのような傾斜接合を製
造することにより固有の設計上の柔軟性がないことであ
る。更に、この手法ではプロセスの具現が難しい性質が
あるため、一貫して理想的な降伏に近い電圧を達成する
ことは不可能なことが多い。たとえば、高ドーピング濃
度の領域に対する注入不純物濃度は低傾斜接合に対して
望ましい注入不純物濃度より通常、１桁または２桁大き
い。また、使用する注入プロセス、たとえば写真印刷、
によっては、低傾斜接合内で所望のドーパント濃度を達
成するのに十分な小さな開口をマスクに形成できないこ
とがある。
このように、公知の半導体デバイス製造方法には不利な
処理上の制約があったり、理想に近いデバイス降伏電圧
を一貫して得ることができなくなったりする。したがっ
て、阻止接合に必要とされるもの以外の付加的な拡散や
拡散時間を必要とせずに、阻止接合の高電界点に近接し
て拡散される接合終端延長領域を使用する半導体デバイ
スおよび製造方法が望ましいことは明らかである。
発明の要約 本発明の主要な目的は阻止接合の高電界点の近くに接合
終端延長領域が拡散されるようにした改良された半導体
デバイスおよび製造方法を提供することである。
本発明のもう１つの目的は高ドーピング濃度の阻止接合
形成用領域の拡散に必要とされる時間以外、接合終端延
長領域の拡散に本質的に付加的な時間を必要としない上
記のような半導体デバイスの製造方法を提供することで
ある。
本発明の更にもう１つの目的は従来知られていたものよ
り一層効率のよい半導体デバイス製造方広を提供するこ
とである。
本発明の更にもう１つの目的は従来知られていたものよ
り首尾一貫してかつ精密にデバイス両端間に理想的な逆
阻止接合電圧が得られる接合終端延長構造を有する半導
体デバイスを提供することである。
本発明の更にもう１つの目的は完成時に接合終端延長領
域が含まれ、また製造の際に従来知られている製造方法
に比べてデバイスの逆バイアス時の電圧特性についての
より大きな制御と柔軟性が設計者に与えられる半導体デ
バイスの製造方法を提供することである。
上記の目的および別の目的は本発明に従った新しい半導
体デバイス終端延長領域構造および新しい製造方法によ
って達成される。簡潔に言えば、上記構造は少なくとも
１つのＰＮ接合を持つ半導体デバイスを含む。所定の長
さの上表面と側面をそなえた選択された導電型の半導体
材料の第１の領域が設けられる。第１の領域とは逆の導
電型の半導体材料の第２の領域が第１の領域の上表面の
一部から下に伸びる。第２の領域は上側と下側の表面を
そなえている。ＰＮ接合が第１の領域と第２の領域との
間の界面に位置し、このＰＮ接合が第２の領域の上側表
面と交わるところに接合終端が位置する。逆バイアスさ
れたとき、デバイスは高電界点を有する。高電界点はＰ
Ｎ接合に関連していて、ＰＮ接合が第２の領域の上側表
面と交わるところのすぐ近くに位置している。新しいデ
バイス構造は、ＰＮ接合の終端に隣接して第２の領域内
に位置する傾斜領域と、接合終端に近接して配置された
接合延長領域との組合わせを含む。傾斜領域は第２の領
域の残りの部分中のドーパント濃度よりも低いドーパン
ト濃度の少なくとも１つのゾーンを有している。接合延
長領域は第２の領域と同じ導電型であり、横方向の長さ
が厚さよりも大きい。接合延長領域の厚さは第２の領域
の上側表面から高電界点までの距離に近い。デバイスの
アバランシェ降状電圧を大きくするため、接合延長領域
のかなりの部分が接合終端と第１の領域の側面表面との
間に配置される。好ましい型式では、接合延長領域は傾
斜した第２の領域とオーバラヅプし、かつドーパント濃
度の異なる複数の区域で構成される。
このような構造を作るための新しい方法では、（ａ）接
合終端延長領域を形成する際に使用するためのものとし
て、終端部に隣接した半導体デバイス上にそれ程一様で
ない厚さの第１のマスクを形成するステップであって、
逆阻止接合の終端部から異なる距離の所で半導体デバイ
スの面積の異なる小部分を露出する異なるパターンの開
口を有するように該第１のマスクを構成し、かつ隣り合
う開口の中心間隔を逆バイアスされた接合の理想的な空
乏幅の１／４よりも小さくしたステップ、（ｂ）第１の
マスクを介して半導体デバイスの第１の領域を形成する
ステップ、（ｃ）傾斜領域を含む第２の領域を形成する
際に使用するためのものとして、終端部に隣接し且つ接
合終端延長領域の残りの部分から離れた半導体デバイス
上にそれ程一様でない厚さの第２のマスクを形成するス
テップであって、逆阻止接合の終端部から異なる距離の
所で半導体デバイスの面積の異なる小部分を露出する異
なるパターンの開口を有するように第２のマスクを形成
するステップ、（ｄ）第２のマスクを通して第１の領域
の中に同じ濃度のドーパントをドーピングすることによ
り第２の領域およびその傾斜領域を形成するステップ、
および（ｅ）接合終端延長領域と第２の領域の注入ドー
パントを同時に拡散させるステップが含まれる。
発明と考えられる主題は請求の範囲に記載してあるが、
本発明の構成および実施方法、ならびに上記以外の目的
と利点は図面を参照した以下の説明により明らかとなる
。
発明の詳細な説明 第１図はＰ十領域１４とＮ領域１６との間の界面を構成
するＰＮ接合１２を含む従来技術の半導体デバイスの左
上部分を示している。Ｎ領域１６はデバイス１０が逆阻
止モードにあるときに電圧を支持する電圧支持領域を構
成する。半導体デバイス１０は上側の平らな表面１１を
有し、その上に保護酸化物層１３が成長されている。デ
バイス１０の代替構成には、米国特許第４，３７４．３
８９号の第１０−３２図に例示されているような平らで
ない上側表面が含まれる。デバイス１０の上側表面にあ
るＰＮ接合１２の終端部１２′の近傍に逆バイアス時に
生じる過大の高電界のため、半導体デバイス１０はＰＮ
接合１２の逆バイアス時でのその理想的な降伏電圧を達
成しなくなることがある。通常、過大な電界は例えば終
端部１２′に隣接した湾曲領域に沿って冶金上の接合１
２より少し上に位置する「高電界点」として発生される
。ドーパント濃度に応じて、高電界点の位置は破線１５
で示すように若干変ることがある。
従来技術では、半導体デバイス１０内に接合終端延長（
ＪＴＥ）領域を設けることによって高電圧を避けている
。例えば、ＪＴＥ領域は第１のゾーン２０、第２のゾー
ン２２、第３のゾーン２４および第４のゾーン２６を含
んでいる。通常、ゾーン２０−２６は第１のゾーン２０
から第４のゾーン２６に向ってドーパント濃度または単
位面積当りの電荷が小さくしてある。ＪＴＥ領域１８の
この構成によって接合終端部１２′を急激に終端させて
該接合終端部の近くに高電界を生じさせるよりも、むし
ろＰＮ接合１２を取り囲む空乏領域２８がＰＮ接合１２
の近傍からＪＴＥ領域１８の左までずっと伸びるように
する。ＪＴＥ領域１８では、第１図に示すように、種々
のゾーン２０−２６の最も低い範囲がほぼＰＮ接合１２
の最も低い範囲またはそれより低く位置することが望ま
しい。Ｐ十領域１４およびＪＴＥ領域１８ではド−バン
ド濃度の大きさの桁か異なっているため、この制約が必
要になる。この特徴は従来技術ではＰＮ接合１２に対す
る所望の降伏電圧を得る際に有用と考えられる。ＪＴＥ
領域１８がＰＮ接合１２の最も低い範囲より低く伸びて
いない場合には、ＰＮ接合１２の降伏電圧に著しい損失
が生じる。
ＪＴＥ領域１８を形成する１つの方法が米国特許第４．
６４８，１７４号に述べられている。半導体デバイス１
０のこの従来技術の製造方法では、それぞれのゾーンに
異なるパターンの開口を有するように構成された単一の
ＪＴＥ用マスクを電圧支持領域１６の上に形成するステ
ップ、ＪＴＥ領域を領域１６の中に拡散するステップ、
電圧支持領域１６の上にＰ十領域用マスクを形成するス
テップ、領域１４に対してＰ＋ドーパントを注入（打込
み）するステップ、および注入したＰ＋ドーパントを駆
動することにより領域１４および阻止接合１２を形成す
るステップが含まれる。ＪＴＥ用ドーピングは比較的小
さな電荷（たとえば２−５ｅｌ２電荷／ｃｊ）を必要と
し、阻止接合は深くすることがある（たとえば１０ミク
ロン）ので、ＰＮ接合１２の最も低い範囲またはそれよ
り低くＪＴＥ領域を駆動するのに必要な拡散時間は長く
なる（たとえば１１５０℃で３０−４０時間）。
この時間中、特にこのＪＴＥ領域製造ステップより前に
既に他の接合がデバイス内に作られていた場合には、半
導体デバイス１０に対する有害な影響が生じることがあ
る。
第１図の従来技術の構造と比較するため、全体を１００
で表わした本発明の構造の一実施例が第２図に示されて
いる。デバイス１００はＰＮ接合１１２を含み、ＰＮ接
合１１２は選択された導電型および濃度を有する半導体
材料の第１の領域、本例では低濃度にドーピングまたは
中位の濃度にドーピングされたＮ領域１１６と、この領
域１１６の導電型とは逆の導電型（Ｐ＋）の高濃度にド
ーピングされた第２の領域１１４との間の界面を構成す
る。Ｎ領域１１６はデバイス１００の電圧支持領域を構
成し、デバイス１００が逆阻止モードにあるとき電圧を
支持する。図示するようにデバイス１００は平らな上側
表面１１１を有し、その」二に酸化物層１１３が成長に
より形成されているが、前に述べた平らでない上側表面
を含む代替構造を使ってもよい。
本発明の重要な側面によれば、接合終端延長領域１１８
をＰＮ接合１１２と一様に合体することにより、延長合
体されたＰＮ接合１１５を形成する。この一様な合体は
ＰＮ接合１１２の終端部１１２′に隣接した領域１１７
についてＰ十領域１１４を傾斜させることにより達成さ
れる。Ｐ十傾斜領域１１７内の通常のＰＮ接合１１２の
深さ１０９が第２図の破線で示されている。図示のよう
に、接合終端延長（ＪＴＥ）領域１１８はＰ十領域１１
４の一部、すなわち、この実施例ではＰ＋傾斜領域１１
７と同一の広がりを持っオーバラップ領域１１９内の領
域１１４の部分とオーバラップするように形成すること
が好ましい。良好なオーバラップを保証するため、ＪＴ
Ｅ領域１１８は傾斜領域１１７から右向きに、充分にド
ーピングされたｐ＋９７４域１１４の一部にわたって数
ミクロン伸びると考えてもよい。ＪＴＥ領域１１８の形
成の間に、充分にドーピングされたＰ十領域１１４に導
入されるドーパントは、Ｐ十領域１１４のずっと高い背
景ドーピングのため重要でない。
図示したオーバラップ領域１１９は例を示すものと考え
られ、請求の範囲に記載されている本発明の範囲を限定
するものではない。実際はＪＴＥ領域と傾斜領域とのオ
ーバラップは本発明にとって不可欠なものではないが、
好ましいものではある。後で発明者の方法について説明
するように、図示の実施例ではＰ十領域１１４内に４個
のゾーンが形成されている。これらのゾーンは１００％
のゾ〜ン１２０，７５％のゾーン１２２、５０％のゾー
ン１２４、および２５％のゾーン１２６である。図示の
実施例では、ＪＴＥ領域１１８も同様に４個のゾーンを
含んでおり、この４個のゾーンは１００％のゾーン１３
０、７５％のゾーン１３２、５０％のゾーン１３４およ
び２５％のゾーン１３６である。当業者には明らかなよ
うに、ゾーンの数およびＰ十領域１１４およびＪＴＥ領
域１１８の各ゾーンのドーピング濃度の割合（パーセン
ト）は必要に応じて変えることができる。所望の特性に
基いて各デバイスに対して特定のゾーン数およびそれら
のパーセント濃度を決定しなければならない。しかし、
本発明にとって重要なことは発明者の構造はこの重要な
設計の柔軟性を考慮し、所望の理想に近い逆バイアス時
の降伏電圧を達成することが容易になるということであ
る。
本発明は設計の柔軟性および改良された逆阻止電圧が希
望されるＰＮ接合またはＮＰ接合を有する任意の半導体
デバイスに適用可能である。
デバイス１００では、合体された阻止接合１１５はＪＴ
Ｅ領域１１８全体にわたってほぼ一様に伸びた後、上側
表面１１１で終る。（実際にはドーパント濃度のレベル
によって、ゾーン相互の間で接合１１５内の傾斜は通常
、第２図に示したものほど顕著でない。） 傾斜領域１１７内のドーパント濃度をオーバラップ領域
１１９内のＪＴＥ領域１１８へ徐々に合体することによ
り、ＪＴＥ領域は阻止接合の高電界点に配置される。濃
度が拡散係数から独立していると仮定すると、限定され
た拡散源からの拡散の接合深さは次式で与えられること
が知られている。
１／２ 但し Ｎｂ一背景ドーピング濃度 Ｑ　−積分されたドーピング濃度 Ｄｔ一拡散係数一時間積 Ｘ，一接合深さ。
接合を傾斜させると、第２図に破線で示すように、ドー
パント濃度が低下するにつれ接合深さＸＪが小さくなる
。オーバラップ領域１１９内では、積分された総ドーパ
ント濃度Ｑは阻止接合のＱと区域１３０の１００％ＪＴ
Ｅドーパント濃度Ｑとの和となる。阻止接合の傾斜によ
って、領域１１９内の積分された総ドーピング濃度がＰ
十領域１１４の１００％ゾーン１２０から終端部分１１
２′の１００％ＪＴＥゾーン１３０へなめらかに単調に
小さくなる。したがって、阻止接合深さＸ，がＪＴＥ５
さとなめらかに合体し、ＪＴＥ領域は高電界点に近くな
る。オーバラップ領域１１９内では、ＪＴＥ領域のドー
パント濃度はＰ＋傾斜領域１１７のドーパント濃度と同
じオーダの大きさになっている。このように、一様な合
体のため、ＪＴＥ領域の低い方の範囲が阻止接合の垂直
な範囲より低くなければならないという従来技術の必要
条件が除去される。既に述べたように、高電界点の位置
は接合１１２の終端部１１２′近傍のＰ＋領域１１４の
中のドーパント濃度レベルによって左右される。Ｐ十領
域１１４は領域１１７内で傾斜しているので、接合終端
延長領域１１８のドーパント濃度はＰ十領域１１４のド
ーパント濃度より低くなることがあり、それでもなおＪ
ＴＥ領域は接合の高電界点またはその近くにある。この
場合も当業者には理解し得るように、傾斜領域１１７お
よびＪＴＥ領域１１８内の区域のパーセント濃度を所望
の、または賦課されたドーパント濃度レベルと組合わせ
て使うことにより容易にＪＴＥ領域を接合１１２の高電
界点のすぐ近くに配置することができる。
第２図のデバイスは新規な製造方法に従って製造するこ
とができる。この製造方法について第３図および第４図
を参照して説明する。
本発明によれば、第１のマスク１４０が半導体デバイス
１００の上に形成され、これはＪＴＥ領域１１８の形成
の際に使用される。マスク１４０には開口をそなえた４
つの区域が含まれている。
これらの開口はデバイス１００の半導体材料を種々の割
合（パーセント）で露出する。これらの区域は第１の部
分１４２、第２の部分１４４、第３の部分１４６、およ
び第４の部分１４８を構成し、その後のＪＴＥ領域の注
入および拡散によって、それぞれゾーン１３０−１３６
が得られる。この実施例では、部分１４２がその下にあ
る半導体材料の１００％を露出し、部分１４４、１４６
および１４８はそれぞれ約７５％、５０％および２５％
を露出する。マスク１４０の多段構成には単一のドーパ
ント導入ステップで多重ゾーンＪＴＥ領域１１８を形成
できるという利点がある。図示した実施例では、１００
％の第１マスク区域１４２がほぼオーバラップ領域１１
９の長さにわたって伸びる。前に述べたように、希望す
る場合には別の数のマスク区域と露出パーセントを用い
ることができる。たとえば、半導体表面の１００％、７
５％、６１．２％、４７．５％、２０％および６．２５
９６を露出するようにＪＴＥ用のマスク１４０のパター
ンを形成することができる。更にＪＴＥ領域１１８のオ
ーバラップ領域１１９内に傾斜の異なるゾーンを含める
ことができる。
ＪＴＥ領域１１８の動作性は幾分かはマスク部分１４４
、１４６および１４８中の互いに隣接した開口の中心間
隔によって左右される。このような間隔は約０．２５Ｗ
Ｄより小さくなければならない。ここでＷＣ）は、ＰＮ
接合１１２をその理想的な降伏電圧に逆バイアスしたと
きにＰＮ接合１１２の下のＮ領域１１６の中の空乏領域
１２８の幅である。このような中心から中心までの間隔
がほぼ０．１ＷＤより小さいことがより好ましい。
第２のマスク部分１４４では、互いに隣接する開口の中
心間隔は寸法１４５である。マスク部分１４６では、こ
のような間隔は寸法１４７である。
第４のマスク部分１４８では、このような間隔は寸法１
４９である。その結果、マスク１４０のパターン化され
た開口によって生じるＪＴＥ領域のゾーン１３２、１３
４および１３６のドーピングの非一様性（図示しない）
は前記間隔についての規準内にある限り、無視できる程
小さい。半導体材料のドーピングされていない区域はＪ
ＴＥ領域１１８の機能の損失なしにデバイスの上側表面
１１工までずっと伸びる。しかし、このようなドーピン
グされていない区域の高さをできる限り抑えることが好
ましい。もう１つの制限として、マスク部分１４４、１
４６および１４８中の隣接した開口相互の間隔は０．　
　５乃至１、Ｏドーパント拡散長さ以下でなければなら
ない。間隔がこれより大きいと、希望したようになめら
かに相互に物理的に接続されない電荷のアイランドが生
じる。
マスク１４０はホトレジストのような通常の写真印刷マ
スク材料で適宜構成される。そのかわりに酸化物または
金属もしくは他の適当なマスク材料で構成してもよい。
マスク部分１４４、１４６および１４８の図示したパタ
ーンは例示したものに過ぎず、当業者は多数の変形を考
え付くことができよう。その目的はマスク区域１　４　
２−１　４　８の各々にそれぞれの所望の小部分の開口
を維持することである。たとえば、第２の部分１４４で
は、図示のような材料の個別ブロックではなくてマスク
材料の並列のストリップとして構成してもよい。
ドーパントを注入して拡散した後、ＪＴＥ領域の低い方
の範囲は図の１３８のようになる。
もう１つの新規な側面によれば、マスク１４０を介して
のＪＴＥ領域１１８の注入の直後にドライブインは生じ
ない。Ｐ十領域１１４および阻止接合１１２を形成する
際に使用するための第２のマスクが半導体デバイス１０
０の上に形成される。
たとえば、このような第２のマスク１５０が第４図に示
されている。マスク１５０にはパターン化された４つの
区域、すなわち部分１５２−１５８が含まれている。部
分１５２−１５８はデバイス１００の異なるパーセント
の半導体材料を露出する開口をそなえている。マスク１
５０のこれらの部分、すなわち第１の部分１５２、第２
の部分１５４、第３の部分１５６および第４の部分１５
８はＰ＋ドーパントの注入と拡散の後、それぞれ傾斜ゾ
ーン１２０−１２６を形成する。便宜上、マスク１５０
の部分１５２−１５８はマスク１４０の第１、第２、第
３および第４のマスク区域と類似して描かれている。マ
スク１５０は第１の部分１５２に１００％の小部分開口
、第２の部分１５４に７５％、第３の部分１５６に５０
％、第４の部分１５８に２５％の小部分開口を有してい
る。
マスク１５０の構成には単一のドーパント導入ステップ
で傾斜領域１１７を含むＰ十領域１１４の形成が可能と
なる利点がある。拡散を行うと、注入されたＰ＋ドーパ
ントがほぼ破線１８９で示すような下側の範囲を生じる
。ＪＴＥ用マスク１４Ｏと同様、第２のマスク１５０の
マスク区域１５４、１５６および１５８の互いに隣接し
た開口の中心間隔は約０．２５ＷＤよりも小さくしなけ
ればならない。Ｔ４２の部分１５４では互いに隣接した
開口の中心間隔は寸法１５５であり、部分１５６ではこ
のような間隔は寸法１５７であり、部分１５８ではこの
ような間隔は寸法１５９である。
重なるＪＴＥゾーン１３０が存在するため、マスク１５
０のマスク部分の隣接した開口の間隔が０．５乃至１．
０ドーパント拡散長さ以下でなければならないという制
約は緩和される。重なるゾーン１３０は、これがない場
合に生じ得る電荷アイランドを電気的に接続する役目を
果す。　上記のように、本発明の重要な特徴は製造方法
に固有の設計上の柔軟さである。詳しく述べれば、Ｐ＋
傾斜領域１１７および傾斜ＪＴＥ領域１１１１１の両方
について、実際上任意の所望のドーパント分布を容易に
得ることができる。更に、領域ｌｌ４および１１ｇに対
して化学的に異なるドーパントを使用することができる
。
第２のマスク１５０を通してのＰ＋ドーパントの注入の
後、酸化物層１１３がデバイスの上に形成され、ＪＴＥ
領域および阻止接合の注入ドーパントが同時に拡散され
る。
要約すると、デバイス１００の１つの好ましい製造方法
は、デバイス１００の半導体材料上に酸化物層を形成す
るステップ、所望のＪＴＥ用注入のために酸化物層のパ
ターン形成を行なうステップ、ＪＴＥ用ドーパントを注
入すべき酸化物層内の孔をエッチングするステップ、Ｊ
ＴＥ用ドーパントを注入するステップ、デバイス１００
の半導体材料の上にホトレジストを形成し、Ｐ十傾斜領
域１１７を含むＰ十領域１１４を形成するためにホトレ
ジス１・のパターン形成を行なうステップ、領域１１４
および傾斜領域１１７用のＰ＋ドーパントを注入するス
テップ、ホトレジストを除去するステップ、半導体材料
の上に保護酸化物層を形成するステップ、およびＪＴＥ
用注入ドーパントとＰ十領域用注入ドーパントの両方を
同時に拡散するステップを含む。希望する場合には、Ｊ
ＴＥ用マスク形成および注入のステップをＰ十領域用マ
スク形成および注入のステップの後に行うこともできる
。この方法にはＪＴＥ領域の製造のために前に必要とさ
れる別個のドライブインがないので製造時間が短くなる
という利点がある。ここに述べた本発明の実施例に従っ
てほぼ整合したＪＴＥ用およびＰ十注入ドーパントのド
ライブインによって得られるＰＮ接合は第２図に示され
ている。
本発明を特定の実施例について説明してきたが、当業者
は多数の変形や置換えを考え付くことができよう。たと
えば、Ｐ導電型半導体材料のかわりにＮ導電型半導体材
料を使用し、Ｎ導電型半導体材料のかわりにＰ導電型半
導体材料を使用した相補形の半導体デバイスを製造する
こともできる。
ここで説明したマスクはＪＴＥ領域とＰＮ接合を形成す
るためのドーパントに対するマスクとして使用されてい
たが、たとえばエビタキャル層の半導体材料を選択的に
除去することによりＪＴＥ領域およびＰ十領域を形成す
るためのエッチャント用マスクとして使用することもで
きる。したがって、本発明の真の趣旨と範囲に入るこの
ような変形と置換をすべて包含するように請求の範囲は
記述されている。
【図面の簡単な説明】
第１図は逆阻止ＰＮ接合およびＪＴＥ領域を含む従来の
半導体デバイスの一部の斜視図である。 第２図は本発明による半導体デバイス構造の一部の斜視
図である。第３図は本発明の方法に従って形成されて使
用される第１の単一マスクを設けた半導体デバイスの一
部の斜視図であるる。第４図は本発明の方法に従って形
成されて使用される第２の単一マスクを設けた半導体デ
バイスの一部の斜視図である。 ［主な符号の説明］ １００・・・半導体デバイス、 １１１・・・上側表面、 １１２・・・ＰＮ接合、 １１２′・・・ＰＮ接合の終端部、 １１４・・・Ｐ十領域、 １１６・・・Ｎ領域、 １１７・・・Ｐ十傾斜領域、 １１８・・・接合終端延長領域、 １２０，１２２，１２４，１２６・・・Ｐ十領域のゾー
ン、 １２８・・・空乏領域、 １３０，１３２，１３４，１３６・・・接合終端延長領
域のゾーン、 １４０・・・第１のマスク、 １５０・・・第２のマスク。

Claims (1)

  1. 【特許請求の範囲】 １、少なくとも１つのＰＮ接合、所定の長さの上表面と
    側面表面を含む選定された導電型の半導体材料の第１の
    領域、および上記第１の領域の導電型とは逆の導電型の
    半導体材料で構成され、上記第１の領域の上表面の一部
    から下方に伸びる第２の領域を含み、上記第２の領域は
    上側と下側の表面を含み、上記ＰＮ接合は第１の領域と
    第２の領域との間の界面に位置しており、更に、逆バイ
    アスされたときに上記ＰＮ接合に隣接し且つ上記ＰＮ接
    合と上記第２の領域の上側表面とが交わるところの近く
    に位置する少なくとも１つの高電界点をそなえ、また更
    に上記ＰＮ接合が上記第２の領域の上側表面と交わると
    ころに形成された接合終端部をも含む半導体デバイスに
    於いて、 （ａ）上記ＰＮ接合の終端部に隣接した上 記第２の領域内の傾斜領域であって、上記第２の領域の
    残りの部分のドーパント濃度よりも低いドーパント濃度
    の少なくとも１つのゾーンを含む当該傾斜領域、および （ｂ）上記第２の領域と同じ導電型の半導 体材料で構成され、横方向の範囲が厚さより大きく、厚
    さが上記第２の領域の上側表面から上記高電界点までの
    距離に近い接合延長領域であって、当該接合延長領域は
    上記接合終端部の近くに配置され、かつほぼ上記ＰＮ接
    合の主平面の方向に配向されており、当該接合延長領域
    のかなりの部分がデバイスのアバランシェ降状電圧を大
    きくするように上記接合終端部と上記第１の領域の側面
    表面との間に配置されている当該接合延長領域、を含む
    ことを特徴とする半導体デバイス。 ２、上記傾斜領域と上記接合延長領域が部分的にオーバ
    ラップしている請求項１記載の半導体デバイス。 ３、上記接合延長領域が上記傾斜領域と完全にオーバラ
    ップしている請求項２記載の半導体デバイス。 ４、上記接合延長領域が１００％のドーパント濃度の第
    １のゾーンを含み、上記接合延長領域の第１のゾーンが
    上記傾斜領域に実質的にオーバラップしている請求項２
    記載の半導体デバイス。 ５、上記傾斜領域がドーパント濃度の異なる複数のゾー
    ンを含んでいる請求項４記載の半導体デバイス。 ６、上記接合延長領域がドーパント濃度の異なる複数の
    ゾーンを含んでいる請求項５記載の半導体デバイス。 ７、上記接合延長領域の第１のゾーンのドーパント濃度
    が、上記ＰＮ接合の終端部に隣接して配置された上記複
    数の傾斜領域のゾーンのうちの少なくとも１つのゾーン
    のドーパント濃度よりも大きい請求項５記載の半導体デ
    バイス。 ８、上記傾斜領域がドーパント濃度の異なる複数のゾー
    ンを含んでいる請求項１記載の半導体デバイス。 ９、上記接合延長領域がドーパント濃度の異なる複数の
    ゾーンを含んでいる請求項８記載の半導体デバイス。 １０、上記接合延長領域の横方向の範囲が上記傾斜領域
    の横方向の範囲よりも大きい請求項１記載の半導体デバ
    イス。 １１、完成したときに、少なくとも１つのＰＮ接合、上
    側表面を有する上記接合の片側を形成する一方の導電型
    の半導体材料の第１の領域、下側表面を有する上記接合
    の他方の側を形成する半導体材料の第２の領域を含み、
    上記第２の領域が上記第１の領域の導電型とは逆の導電
    型であって上記第１の領域の中に形成され、上記ＰＮ接
    合が上記第１の領域の上記上側表面に終端した部分を含
    み、上記第２の領域が上記ＰＮ接合の終端部に隣接した
    傾斜領域を含み、上記接合がその理想的な降伏電圧に逆
    バイアスされたときに上記ＰＮ接合の下にある上記第１
    の領域に生じる空乏領域が幅Ｗ＿Ｄを有するような半導
    体デバイスを製造する方法に於いて、 （ａ）接合終端延長領域を形成する際に使 用するためのマスクとして、上記終端部に隣接して上記
    半導体デバイスの上に厚さがそれ程一様でない第１のマ
    スクを形成するステップであって、上記終端部に隣接し
    た上記第１の領域の第１の部分のｘパーセントを露出す
    ると共に、上記ＰＮ接合の上記終端部から遠い方で上記
    第１の部分に隣接した上記第１の領域の第２の部分のｙ
    パーセントを露出するように当該第１のマスクを構成し
    、ここでｘはｙより大きく、また当該第１のマスクの互
    いに隣接した開口の中心間隔を０．２５Ｗ＿Ｄよりも小
    さくする当該第１のマスクを形成するステップ、 （ｂ）同じドーパント濃度で上記第１のマ スクを通して上記第１の領域の上記第１の部分および第
    ２の部分を同時にドーピングすることにより、上記第１
    の領域の中に上記終端部と接している第１のゾーンおよ
    び上記第１のゾーンと隣接した第２のゾーンを形成する
    ステップであって、該第１および第２のゾーンはほぼ同
    じ深さであって接合終端延長部を構成するステップ、 （ｃ）上記傾斜領域を含む上記第２の領域 を形成する際に使用するマスクとして、上記終端部に隣
    接して上記接合終端延長領域の残りの部分から離れた上
    記半導体デバイスの上にそれ程一様でない厚さの第２の
    マスクを形成するステップであって、ｎをｍより大きい
    として、上記終端部に隣接した上記第１の領域の第１の
    部分のｍパーセントを露出すると共に、上記ＰＮ接合の
    上記終端部から遠い方で上記第１の部分に隣接した上記
    第１の領域の第２の部分のｎパーセントを露出するよう
    に当該第２のマスクを形成するステップ、（ｄ）同じド
    ーパント濃度で上記第２のマ スクを通して上記第１の領域の上記第１の部分および第
    ２の部分を同時にドーピングすることにより、上記第２
    の領域が上記終端部と接した第１のゾーンおよび上記第
    １のゾーンに隣接した第２のゾーンを有するように上記
    第１の領域の中に上記第２の領域を形成するステップ、
    および （ｅ）上記接合終端延長領域および上記第 ２の領域のドーパントを同時に拡散することにより、Ｐ
    Ｎ接合の拡散のために必要な時間以外の付加的な拡散時
    間なしに接合終端延長領域を拡散するステップ、 を含むことを特徴とする半導体デバイスの製造方法。 １２、上記第１マスクを通して上記第１の領域の上記第
    １および第２の部分を同時にドーピングするステップ、
    ならびに上記第２マスクを通して上記第１の領域の上記
    第１および第２の部分を同時にドーピングするステップ
    が、それぞれ、上記マスクの開口を通して上記第１の領
    域に逆導電型のドーパントを導入するステップを含む請
    求項１１記載の半導体デバイスの製造方法。 １３、上記第１のマスクを形成するステップには、上記
    接合終端延長領域が上記終端部の上に重なるように上記
    終端部の上にそれ程一様でない厚さの上記第１のマスク
    を形成するステップが含まれる請求項１１記載の半導体
    デバイスの製造方法。 １４、上記第１のマスクを形成するステップ（ａ）が、
    該マスク中の互いに隣接した開口の中心間隔がステップ
    （ｂ）で上記第１の領域に導入されるドーパントの１拡
    散長より小さくなるように該マスクを形成するステップ
    を含む請求項１１記載の半導体デバイスの製造方法。 １５、上記第２のマスクを形成するステップ（ｃ）が、
    該第２のマスク中の互いに隣接した開口の中心間隔が０
    ．２５Ｗ＿Ｄより小さくなるように該第２のマスクを形
    成するステップを含む請求項１４記載の半導体デバイス
    の製造方法。 １６、上記第２のマスクを形成するステップ（ｃ）が、
    互いに隣接した開口の中心間隔がステップ（ｄ）で上記
    第１の領域に注入されるドーパントの１拡散長以下にな
    るように上記第２のマスクを形成するステップを含む請
    求項１５記載の半導体デバイスの製造方法。 １７、上記第１のマスクを形成するステップが、上記第
    １の領域の第３の部分のｚパーセントを露出し、上記第
    ３の部分が上記第２の部分に隣接していて上記延長部か
    ら更に離れており、ｘがｙより大きく、ｙがｚより大き
    くなるように上記第１のマスクを形成することを含む請
    求項１３記載の半導体デバイスの製造方法。 １８、上記第１のマスクを形成するステップが、上記第
    ３の部分に隣接した上記第１の領域の第４の部分のＡパ
    ーセントを露出するように上記第１のマスクを形成する
    ステップを含み、ここでｚはＡより大きく、上記第１の
    マスクによって露出されたそれぞれの部分の下にある上
    記第１の領域の上記第１、第２、第３および第４のゾー
    ンがそれぞれ上記第２の領域に一層近いどの隣接領域よ
    りも低い単位デバイス面積当りのドーパント線量を受け
    る請求項１７記載の半導体デバイスの製造方法。 １９、上記ｘパーセントが約１００％、上記ｙパーセン
    トが約７５％、上記ｚパーセントが約５０％、上記Ａパ
    ーセントが約２５％である請求項１８記載の半導体デバ
    イスの製造方法。 ２０、上記第２のマスクを形成するステップ（ｃ）が、
    上記終端部に隣接した上記第１の領域の複数の異なるパ
    ーセントを露出するように上記第２のマスクを形成する
    ステップを含み、上記第２のマスクを介して同時ドーピ
    ングを行なうことにより上記接合終端部に隣接する複数
    のゾーンを有する傾斜領域を形成する請求項１３記載の
    半導体デバイスの製造方法。 ２１、上記第１のマスクを形成するステップ（ａ）が、
    上記接合終端部および上記第２領域の上記傾斜部分の上
    に重なるように上記第１のマスクの上記第１のゾーンを
    形成するステップを含む請求項２０記載の半導体デバイ
    スの製造方法。 ２２、上記第１のマスクを形成するステップ（ａ）が、
    上記第１のゾーンを通しての上記第１の領域の露出パー
    セントｘが約１００％となるように上記第１のマスクを
    形成するステップを含む請求項２１記載の半導体デバイ
    スの製造方法。 ２３、上記第１のマスクを形成するステップ（ａ）およ
    び上記の同時にドーピングするステップ（ｂ）が、上記
    第２のマスクを形成するステップ（ｃ）および上記の同
    時にドーピングするステップ（ｄ）の後に行なわれる請
    求項１１記載の半導体デバイスの製造方法。
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