JP3398377B2 - 高降伏電圧半導体デバイスとその製造方法 - Google Patents

高降伏電圧半導体デバイスとその製造方法

Info

Publication number
JP3398377B2
JP3398377B2 JP13867790A JP13867790A JP3398377B2 JP 3398377 B2 JP3398377 B2 JP 3398377B2 JP 13867790 A JP13867790 A JP 13867790A JP 13867790 A JP13867790 A JP 13867790A JP 3398377 B2 JP3398377 B2 JP 3398377B2
Authority
JP
Japan
Prior art keywords
region
mask
junction
semiconductor device
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP13867790A
Other languages
English (en)
Other versions
JPH0394469A (ja
Inventor
ステファン・デイリー・アーサー
ビクター・アルバート・キース・テンプル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Electric Co filed Critical General Electric Co
Publication of JPH0394469A publication Critical patent/JPH0394469A/ja
Application granted granted Critical
Publication of JP3398377B2 publication Critical patent/JP3398377B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/965—Shaped junction formation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thyristors (AREA)
  • Bipolar Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は半導体デバイスとその製造方法に関するもの
であり、更に詳しくは接合終端延長（JTE）領域を使用
してデバイスの降伏電圧を大きくした半導体デバイス、
ならびに接合終端延長領域を含む半導体デバイスの製造
方法に関するものである。
従来技術の説明 PN接合をそなえた半導体デバイスが耐え得る最大逆電
圧は逆阻止接合の降伏電圧によって制限される。通常、
接合の実際の降伏電圧は理想的に達成し得る降伏電圧に
達しない。このような阻止接合はたとえばサイリスタ、
バイポーラトランジスタ、絶縁ゲート型トランジスタの
PN接合、またはMOS−FET内の対応する接合を含む。この
ようなデバイスでは、理想的な降伏電圧よりかなり低い
電圧でアバランシェ降伏が起る。逆バイアスされている
デバイス内のある位置、すなわち「高電界点」に極めて
高い電界が存在するからである。逆バイアスされている
阻止接合の高電界点は通常、湾曲領域たとえば接合の端
にある湾曲領域に沿った冶金上の接合の少し上に生じ
る。
従来技術の半導体デバイスでは種々の構造および方法
を用いてPN接合の降伏電圧を高くしようとしている。た
とえば、PN接合の終端部の近傍に接合終端延長（JTE）
領域が使用される。一般に、JTE領域は低ドーピング濃
度の半導体領域に接して前記PN接合を形成する高ドーピ
ング濃度の半導体領域のより低い濃度にドーピングされ
た領域と考えることができる。JTE領域の主要な機能はP
N接合の終端部の近傍、特に高電界点に存在する高密度
の電界を、阻止接合を横に延ばすことによって小さくす
ることである。
米国特許第4,648,174号に多区域JTE領域とその新規な
製造方法が述べられている。上記特許に述べられている
ように、単一のマスクを使って多重ゾーンJTE領域を形
成しており、マスクの異なる部分には異なるパターンの
開口が設けられている。述べられている方法では、半導
体デバイス上に単一の多重ゾーンJTEマスクを形成した
後、このマスクを使ってデバイスの中にJTEドーパント
を注入（インプラント）し拡散することによりJTE領域
を作る。JTEの形成に続いて、半導体デバイス上に阻止
接合マスクを形成した後、阻止接合材料を注入し拡散す
る。この手法は他の従来技術のJTEの製造方法より効率
的ではあるが、この手法および他のすべてのJTE形成方
法の欠点は、阻止接合を形成する、より高いドーピング
濃度の領域内の高電界点の近くで濃度の小さいJTE注入
不純物を拡散させることが本来難しいということであ
る。通常、JTE拡散を成功させるためには1150℃で30−4
0時間を必要とする。JTE製造ステップの前にデバイス内
に他の接合が作られている場合、それらもJTE形成の間
に拡散されて、悪影響を受けることがある。
PN接合の実際の降伏電圧を大きくするためのもう１つ
の手法は、阻止接合を形成する高ドーピング濃度の領域
の中に低傾斜接合を設けるものである。このような手法
については、アール・ステングル（R.Stengle）および
ユー・ゴゼレ（U.Gosele）による1985年インターナショ
ナル・エレクトロン・デバイセズ・ミーティングの154
−157頁に所載の論文「Varlation of Lateral Doping−
A New Concept to Avoid High Voltage Breakdown of P
lanar Junctions」に詳細に述べられている。この技術
では、逆阻止接合の終端に非常に近くの注入マスク中の
孔の直径を横方向に小さくすることによって連続的な横
方向のドーピング傾斜が達成される。注入マスク中の直
径が横方向に小さくなる孔は注入後の駆動（drive−i
n）拡散のための拡散源としての役目を果す。このプロ
セスでは、隣接する横方向の低傾斜領域を含む、阻止接
合を形成する高ドーピング濃度の領域が同時にドーピン
グされ拡散される。単一の多区域マスクJTE作成プロセ
スに比べて所要時間は若干短くなるが、この低傾斜接合
手法の著しい欠点は高ドーピング濃度の阻止接合領域と
同時にこのような傾斜接合を製造することにより固有の
設計上の柔軟性がないことである。更に、この手法では
プロセスの具現が難しい性質があるため、一貫して理想
的な降伏に近い電圧を達成することは不可能なことが多
い。たとえば、高ドーピング濃度の領域に対する注入不
純物濃度は低傾斜接合に対して望ましい注入不純物濃度
より通常、１桁または２桁大きい。また、使用する注入
プロセス、たとえば写真印刷、によっては、低傾斜接合
内で所望のドーパント濃度を達成するのに十分な小さな
開口をマスクに形成できないことがある。
このように、公知の半導体デバイス製造方法には不利
な処理上の制約があったり、理想に近いデバイス降伏電
圧を一貫して得ることができなくなったりする。したが
って、阻止接合に必要とされるもの以外の付加的な拡散
や拡散時間を必要とせずに、阻止接合の高電界点に近接
して拡散される接合終端延長領域を使用する半導体デバ
イスおよび製造方法が望ましいことは明らかである。
発明の要約 本発明の主要な目的は阻止接合の高電界点の近くに接
合終端延長領域が拡散されるようにした改良された半導
体デバイスおよび製造方法を提供することである。
本発明のもう１つの目的は高ドーピング濃度の阻止接
合形成用領域の拡散に必要とされる時間以外、接合終端
延長領域の拡散に本質的に付加的な時間を必要としない
上記のような半導体デバイスの製造方法を提供すること
である。
本発明の更にもう１つの目的は従来知られていたもの
より一層効率のよい半導体デバイス製造方法を提供する
ことである。
本発明の更にもう１つの目的は従来知られていたもの
より首尾一貫してかつ精密にデバイス両端間に理想的な
逆阻止接合電圧が得られる接合終端延長構造を有する半
導体デバイスを提供することである。
本発明の更にもう１つの目的は完成時に接合終端延長
領域が含まれ、また製造の際に従来知られている製造方
法に比べてデバイスの逆バイアス時の電圧特性について
のより大きな制御と柔軟性が設計者に与えられる半導体
デバイスの製造方法を提供することである。
上記の目的および別の目的は本発明に従った新しい半
導体デバイス終端延長領域構造および新しい製造方法に
よって達成される。簡潔に言えば、上記構造は少なくと
も１つのPN接合を持つ半導体デバイスを含む。所定の長
さの上表面と側面をそなえた選択された導電型の半導体
材料の第１の領域が設けられる。第１の領域とは逆の導
電型の半導体材料の第２の領域が第１の領域の上表面の
一部から下に伸びる。第２の領域は上側と下側の表面を
そなえている。PN接合が第１の領域と第２の領域との間
の界面に位置し、このPN接合が第２の領域の上側表面と
交わるところに接合終端が位置する。逆バイアスされた
とき、デバイスは高電界点を有する。高電界点はPN接合
に関連していて、PN接合が第２の領域の上側表面と交わ
るところのすぐ近くに位置している。新しいデバイス構
造は、PN接合の終端に隣接して第２の領域内に位置する
傾斜領域と、接合終端に近接して配置された接合延長領
域との組合わせを含む。傾斜領域は第２の領域の残りの
部分中のドーパント濃度よりも低いドーパント濃度の少
なくとも１つのゾーンを有している。接合延長領域は第
２の領域と同じ導電型であり、横方向の長さが厚さより
も大きい。接合延長領域の厚さは第２の領域の上側表面
から高電界点までの距離に近い。デバイスのアバランシ
ェ降伏電圧を大きくするため、接合延長領域のかなりの
部分が接合終端と第１の領域の側面表面との間に配置さ
れる。好ましい型式では、接合延長領域は傾斜した第２
の領域とオーバラップし、かつドーパント濃度の異なる
複数の区域で達成される。
このような構造を作るための新しい方法では、（ａ）
接合終端延長領域を形成する際に使用するためのものと
して、終端部に隣接した半導体デバイス上にそれ程一様
でない厚さの第１のマスクを形成するステップであっ
て、逆阻止接合の終端部から異なる距離の所で半導体デ
バイスの面積の異なる小部分を露出する異なるパターン
の開口を有するように該第１のマスクを構成し、かつ隣
り合う開口の中心間隔を逆バイアスされた接合の理想的
な空乏幅の1/4よりも小さくしたステップ、（ｂ）第１
のマスクを介して半導体デバイスの第１の領域を形成す
るステップ、（ｃ）傾斜領域を含む第２の領域を形成す
る際に使用するためのものとして、終端部に隣接し且つ
接合終端延長領域の残りの部分から離れた半導体デバイ
ス上にそれ程一様でない厚さの第２のマスクを形成する
ステップであって、逆阻止接合の終端部から異なる距離
の所で半導体デバイスの面積の異なる小部分を露出する
異なるパターンの開口を有するように第２のマスクを形
成するステップ、（ｄ）第２のマスクを通して第１の領
域の中に同じ濃度のドーパントをドーピングすることに
より第２の領域およびその傾斜領域を形成するステッ
プ、および（ｅ）接合終端延長領域と第２の領域の注入
ドーパントを同時に拡散させるステップが含まれる。
発明と考えられる主題は請求の範囲に記載してある
が、本発明の構成および実施方法、ならびに上記以外の
目的と利点は図面を参照した以下の説明により明らかと
なる。
発明の詳細な説明 第１図はＰ＋領域14とＮ領域16との間の界面を構成す
るPN接合12を含む従来技術の半導体デバイスの左上部分
を示している。Ｎ領域16はデバイス10が逆阻止モードに
あるときに電圧を支持する電圧支持領域を構成する。半
導体デバイス10は上側の平らな表面11を有し、その上に
保護酸化物層13が成長されている。デバイス10の代替構
成には、米国特許第4,374,389号の第10−32図に例示さ
れているような平らでない上側表面が含まれる。デバイ
ス10の上側表面にあるPN接合12の終端部12′の近傍に逆
バイアス時に生じる過大の高電界のため、半導体デバイ
ス10はPN接合12の逆バイアス時でのその理想的な降伏電
圧を達成しなくなることがある。通常、過大な電界は例
えば終端部12′に隣接した湾曲領域に沿って冶金上の接
合12より少し上に位置する「高電界点」として発生され
る。ドーパント濃度に応じて、高電界点の位置は破線15
で示すように若干変ることがある。
従来技術では、半導体デバイス10内に接合終端延長
（JTE）領域を設けることによって高電圧を避けてい
る。例えば、JTE領域は第１のゾーン20、第２のゾーン2
2、第３のゾーン24および第４のゾーン26を含んでい
る。通常、ゾーン20−26は第１のゾーン20から第４のゾ
ーン26に向ってドーパント濃度または単位面積当りの電
荷が小さくしてある。JTE領域18のこの構成によって接
合終端部12′を急激に終端させて該接合終端部の近くに
高電界を生じさせるよりも、むしろPN接合12を取り囲む
空乏領域28がPN接合12の近傍からJTE領域18の左までず
っと伸びるようにする。JTE領域18では、第１図に示す
ように、種々のゾーン20−26の最も低い範囲がほぼPN接
合12の最も低い範囲またはそれより低く位置することが
望ましい。Ｐ＋領域14およびJTE領域18ではドーパント
濃度の大きさの桁が異なっているため、この制約が必要
になる。この特徴は従来技術ではPN接合12に対する所望
の降伏電圧を得る際に有用と考えられる。JTE領域18がP
N接合12の最も低い範囲より低く伸びていない場合に
は、PN接合12の降伏電圧に著しい損失が生じる。
JTE領域18を形成する１つの方法が米国特許第4,648,1
74号に述べられている。半導体デバイス10のこの従来技
術の製造方法では、それぞれのゾーンに異なるパターン
の開口を有するように構成された単一のJTE用マスクを
電圧支持領域16の上に形成するステップ、JTE領域を領
域16の中に拡散するステップ、電圧支持領域16の上にＰ
＋領域用マスクを形成するステップ、領域14に対してＰ
＋ドーパントを注入（打込み）するステップ、および注
入したＰ＋ドーパントを駆動することにより領域14およ
び阻止接合12を形成するステップが含まれる。JTE用ド
ーピングは比較的小さな電荷（たとえば２−5e12電荷/c
m2）を必要とし、阻止接合は深くすることがある（たと
えば10ミクロン）ので、PN接合12の最も低い範囲または
それより低くJTE領域を駆動するのに必要な拡散時間は
長くなる（たとえば1150℃で30−40時間）。この時間
中、特にこのJTE領域製造ステップより前に既に他の接
合がデバイス内に作られていた場合には、半導体デバイ
ス10に対する有害な影響が生じることがある。
第１図の従来技術の構造と比較するため、全体を100
で表わした本発明の構造の一実施例が第２図に示されて
いる。デバイス100はPN接合112を含み、PN接合112は選
択された導電型および濃度を有する半導体材料の第１の
領域、本例では低濃度にドーピングまたは中位の濃度に
ドーピングされたＮ領域116と、この領域116の導電型と
は逆の導電型（Ｐ＋）の高濃度にドーピングされた第２
の領域114との間の界面を構成する。Ｎ領域116はデバイ
ス100の電圧支持領域を構成し、デバイス100が逆阻止モ
ードにあるとき電圧を支持する。図示するようにデバイ
ス100は平らな上側表面111を有し、その上に酸化物層11
3が成長により形成されているが、前に述べた平らでな
い上側表面を含む代替構造を使ってもよい。
本発明の重要な側面によれば、接合終端延長領域118
をPN接合112と一様に合体することにより、延長合体さ
れたPN接合115を形成する。この一様な合体はPN接合112
の終端部112′に隣接した領域117についてＰ＋領域114
を傾斜させることにより達成される。Ｐ＋傾斜領域117
内の通常のPN接合112の深さ109が第２図の破線で示され
ている。図示のように、接合終端延長（JTE）領域118は
Ｐ＋領域114の一部、すなわち、この実施例ではＰ＋傾
斜領域117と同一の広がりを持つオーバラップ領域119内
の領域114の部分とオーバラップするように形成するこ
とが好ましい。良好なオーバラップを保証するため、JT
E領域118は傾斜領域117から右向きに、充分にドーピン
グされたＰ＋領域114の一部にわたって数ミクロン伸び
ると考えてもよい。JTE領域118の形成の間に、充分にド
ーピングされたＰ＋領域114に導入されるドーパント
は、Ｐ＋領域114のずっと高い背景ドーピングのため重
要でない。
図示したオーバラップ領域119は例を示すものと考え
られ、請求の範囲に記載されている本発明の範囲を限定
するものではない。実際はJTE領域と傾斜領域とのオー
バラップは本発明にとって不可欠なものではないが、好
ましいものではある。後で発明者の方法について説明す
るように、図示の実施例ではＰ＋領域114内に４個のゾ
ーンが形成されている。これらのゾーンは100％のゾー
ン120、75％のゾーン122、50％のゾーン124、および25
％のゾーン126である。図示の実施例では、JTE領域186
も同様に４個のゾーンを含んでおり、この４個のゾーン
は100％のゾーン130、75％のゾーン132、50％のゾーン1
34および25％のゾーン136である。当業者には明らかな
ように、ゾーンの数およびＰ＋領域114およびJTE領域11
8の各ゾーンのドーピング濃度の割合（パーセント）は
必要に応じて変えることができる。所望の特性に基いて
各デバイスに対して特定のゾーン数およびそれらのパー
セント濃度を決定しなければならない。しかし、本発明
にとって重要なことは発明者の構造はこの重要な設計の
柔軟性を考慮し、所望の理想に近い逆バイアス時の降伏
電圧を達成することが容易になるということである。本
発明は設計の柔軟性および改良された逆阻止電圧が希望
されるPN接合またはNP接合を有する任意の半導体デバイ
スに適用可能である。
デバイス100では、合体された阻止接合115はJTE領域1
18全体にわたってほぼ一様に伸びた後、上側表面111で
終る。（実際にはドーパント濃度のレベルによって、ゾ
ーン相互の間で接合115内の傾斜は通常、第２図に示し
たものほど顕著でない。） 傾斜領域117内のドーパント濃度をオーバラップ領域1
19内のJTE領域118へ徐々に合体することにより、JTE領
域は阻止接合の高電界点に配置される。濃度が拡散係数
から独立していると仮定すると、限定された拡散源から
の拡散の接合深さは次式で与えられることが知られてい
る。
但し Nb＝背景ドーピング濃度 Q ＝積分されたドーピング濃度 Dt＝拡散係数−時間積 Xj＝接合深さ。
接合を傾斜させると、第２図に破線で示すように、ドー
パント濃度が低下するにつれ接合深さXjが小さくなる。
オーバラップ領域119内では、積分された総ドーパント
濃度Ｑは阻止接合のＱと区域130の100％JTEドーパント
濃度Ｑとの和となる。阻止接合の傾斜によって、領域11
9内の積分された総ドーピング濃度がＰ＋領域114の100
％ゾーン120から終端部分112′の100％JTEゾーン130へ
なめらかに単調に小さくなる。したがって、阻止接合深
さXjがJTE深さとなめらかに合体し、JTE領域は高電界点
に近くなる。オーバラップ領域119内では、JTE領域のド
ーパント濃度はＰ＋傾斜領域117のドーパント濃度と同
じオーダの大きさになっている。このように、一様な合
体のため、JTE領域の低い方の範囲が阻止接合の垂直な
範囲より低くなければならないという従来技術の必要条
件が除去される。既に述べたように、高電界点の位置は
接合112の終端部112′近傍のＰ＋領域114の中のドーパ
ント濃度レベルによって左右される。Ｐ＋領域114は領
域117内で傾斜しているので、接合終端延長領域118のド
ーパント濃度はＰ＋領域114のドーパント濃度より低く
なることがあり、それでもなおJTE領域は接合の高電界
点またはその近くにある。この場合も当業者には理解し
得るように、傾斜領域117およびJTE領域118内の区域の
パーセント濃度を所望の、または賦課されたドーパント
濃度レベルと組合わせて使うことにより容易にJTE領域
を接合112の高電界点のすぐ近くに配置することができ
る。
第２図のデバイスは新規な製造方法に従って製造する
ことができる。この製造方法について第３図および第４
図を参照して説明する。
本発明によれば、第１のマスク140が半導体デバイス1
00の上に形成され、これはJTE領域118の形成の際に使用
される。マスク140には開口をそなえた４つの区域が含
まれている。これらの開口はデバイス100の半導体材料
を種々の割合（パーセント）で露出する。これらの区域
は第１の部分142、第２の部分144、第３の部分146、お
よび第４の部分148を構成し、その後のJTE領域の注入お
よび拡散によって、それぞれゾーン130−136が得られ
る。この実施例では、部分142がその下にある半導体材
料の100％を露出し、部分144、146および148はそれぞれ
約75％、50％および25％を露出する。マスク140の多段
構成には単一のドーパント導入ステップで多重ゾーンJT
E領域118を形成できるという利点がある。図示した実施
例では、100％の第１マスク区域142がほぼオーバラップ
領域119の長さにわたって伸びる。前に述べたように、
希望する場合には別の数のマスク区域と露出パーセント
を用いることができる。たとえば、半導体表面の100
％、75％、61.2％、47.5％、20％および6.25％を露出す
るようにJTE用のマスク140のパターンを形成することが
できる。更にJTE領域118のオーバラップ領域119内に傾
斜の異なるゾーンを含めることができる。
JTE領域118の動作性は幾分かはマスク部分144、146お
よび148中の互いに隣接した開口の中心間隔によって左
右される。このような間隔は約0.25WDより小さくなけれ
ばならない。ここでWDは、PN接合112をその理想的な降
伏電圧に逆バイアスしたときにPN接合112の下のＮ領域1
16の中の空乏領域128の幅である。このような中心から
中心までの間隔がほぼ0.1WDより小さいことがより好ま
しい。第２のマスク部分144では、互いに隣接する開口
の中心間隔は寸法145である。マスク部分146では、この
ような間隔は寸法147である。第４のマスク部分148で
は、このような間隔は寸法149である。その結果、マス
ク140のパターン化された開口によって生じるJTE領域の
ゾーン132、134および136のドーピングの非一様性（図
示しない）は前記間隔についての規準内にある限り、無
視できる程小さい。半導体材料のドーピングされていな
い区域はJTE領域118の機能の損失なしにデバイスの上側
表面111までずっと伸びる。しかし、このようなドーピ
ングされていない区域の高さをできる限り抑えることが
好ましい。もう１つの制限として、マスク部分144、146
および148中の隣接した開口相互の間隔は0.5乃至1.0ド
ーパント拡散長さ以下でなければならない。間隔がこれ
より大きいと、希望したようになめらかに相互に物理的
に接続されない電荷のアイランドが生じる。
マスク140はホトレジストのような通常の写真印刷マ
スク材料で適宜構成される。そのかわりに酸化物または
金属もしくは他の適当なマスク材料で構成してもよい。
マスク部分144、146および148の図示したパターンは例
示したものに過ぎず、当業者は多数の変形を考え付くこ
とができよう。その目的はマスク区域142−148の各々に
それぞれの所望の小部分の開口を維持することである、
たとえば、第２の部分144では、図示のような材料の個
別ブロックではなくてマスク材料の並列のストリップと
して構成してもよい。ドーパントを注入して拡散した
後、JTE領域の低い方の範囲は図の138のようになる。
もう１つの新規な側面によれば、マスク140を介して
のJTE領域118の注入の直後にドライブインは生じない。
Ｐ＋領域114および阻止接合112を形成する際に使用する
ための第２のマスクが半導体デバイス100の上に形成さ
れる。たとえば、このような第２のマスク150が第４図
に示されている。マスク150にはパターン化された４つ
の区域、すなわち部分152−158が含まれている。部分15
2−158はデバイス100の異なるパーセントの半導体材料
を露出する開口をそなえている。マスク150のこれらの
部分、すなわち第１の部分152、第２の部分154、第３の
部分156および第４の部分158はＰ＋ドーパントの注入と
拡散の後、それぞれ傾斜ゾーン120−126を形成する。便
宜上、マスク150の部分152−158はマスク140の第１、第
２、第３および第４のマスク区域と類似して描かれてい
る。マスク150は第１の部分152に100％の小部分開口、
第２の部分154に75％、第３の部分156に50％、第４の部
分158に25％の小部分開口を有している。マスク150の構
成には単一のドーパント導入ステップで傾斜領域117を
含むＰ＋領域114の形成が可能となる利点がある。拡散
を行うと、注入されたＰ＋ドーパントがほぼ破線189で
示すような下側の範囲を生じる。JTE用マスク140と同
様、第２のマスク150のマスク区域154、156および158の
互いに隣接した開口の中心間隔は約0.25WDよりも小さく
しなければならない。第２の部分154では互いに隣接し
た開口の中心間隔は寸法155であり、部分156ではこのよ
うな間隔は寸法157であり、部分158ではこのような間隔
は寸法159である。重なるJTEゾーン130が存在するた
め、マスク150のマスク部分の隣接した開口の間隔が0.5
乃至1.0ドーパント拡散長さ以下でなければならないと
いう制約は緩和される。重なるゾーン130は、これがな
い場合に生じ得る電荷アイランドを電気的に接続する役
目を果す。上記のように、本発明の重要な特徴は製造方
法に固有の設計上の柔軟さである。詳しく述べれば、Ｐ
＋傾斜領域117および傾斜JTE領域118の両方について、
実際上任意の所望のドーパント分布を容易に得ることが
できる。更に、領域114および118に対して化学的に異な
るドーパントを使用することができる。
第２のマスク150を通してのＰ＋ドーパントの注入の
後、酸化物層133がデバイスの上に形成され、JTE領域お
よび阻止接合の注入ドーパントが同時に拡散される。
要約すると、デバイス100の１つの好ましい製造方法
は、デバイス100の半導体材料上に酸化物層を形成する
ステップ、所望のJTE用注入のために酸化物層のパター
ン形成を行なうステップ、JTE用ドーパントを注入すべ
き酸化物層内の孔をエッチングするステップ、JTE用ド
ーパントを注入するステップ、デバイス100の半導体材
料の上にホトレジストを形成し、Ｐ＋傾斜領域117を含
むＰ＋領域114を形成するためにホトレジストのパター
ン形成を行なうステップ、領域114および傾斜領域117用
のＰ＋ドーパントを注入するステップ、ホトレジストを
除去するステップ、半導体材料の上に保護酸化物層を形
成するステップ、およびJTE用注入ドーパントとＰ＋領
域用注入ドーパントの両方を同時に拡散するステップを
含む。希望する場合には、JTE用マスク形成および注入
のステップをＰ＋領域用マスク形成および注入のステッ
プの後に行うこともできる。この方法にはJTE領域の製
造のために前に必要とされる別個のドライブインがない
ので製造時間が短くなるという利点がある。ここに述べ
た本発明の実施例に従ってほぼ整合したJTE用およびＰ
＋注入ドーパントのドライブインによって得られるPN接
合は第２図に示されている。
本発明を特定の実施例について説明してきたが、当業
者は多数の変形や置換えを考え付くことができよう。た
とえば、Ｐ導電型半導体材料のかわりにＮ導電型半導体
材料を使用し、Ｎ導電型半導体材料のかわりにＰ導電型
半導体材料を使用した相補形の半導体デバイスを製造す
ることもできる。ここで説明したマスクはJTE領域とPN
接合を形成するためのドーパントに対するマスクとして
使用されていたが、たとえばエピタキャル層の半導体材
料を選択的に除去することによりJTE領域およびＰ＋領
域を形成するためのエッチャント用マスクとして使用す
ることもできる。したがって、本発明の真の趣旨と範囲
に入るこのような変形と置換をすべて包含するように請
求の範囲は記述されている。
【図面の簡単な説明】
第１図は逆阻止PN接合およびJTE領域を含む従来の半導
体デバイスの一部の斜視図である。第２図は本発明によ
る半導体デバイス構造の一部の斜視図である。第３図は
本発明の方法に従って形成されて使用される第１の単一
マスクを設けた半導体デバイスの一部の斜視図である
る。第４図は本発明の方法に従って形成されて使用され
る第２の単一マスクを設けた半導体デバイスの一部の斜
視図である。 ［主な符号の説明］ 100……半導体デバイス、 111……上側表面、 112……PN接合、 112′……PN接合の終端部、 114……Ｐ＋領域、 116……Ｎ領域、 117……Ｐ＋傾斜領域、 118……接合終端延長領域、 120,122,124,126……Ｐ＋領域のゾーン、 128……空乏領域、 130,132,134,136……接合終端延長領域のゾーン、 140……第１のマスク、 150……第２のマスク。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビクター・アルバート・キース・テンプ ル アメリカ合衆国、ニューヨーク州、ジョ ーンズビル、メイン・ストリート（番地 なし) (56)参考文献 特開 昭63−209161（ＪＰ，Ａ) 特開 昭60−154669（ＪＰ，Ａ) 米国特許4648174（ＵＳ，Ａ)

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項１】（ａ）第１の領域（116）内に第２の領域
    （114）を形成するステップと、 （ｂ）上記第１の領域（116）との横方向の接合部にお
    いて上記第２の領域（114）のドーパント濃度を傾斜さ
    せ、傾斜された接合終端延長領域（118）を形成するス
    テップを含むプロセスで製造される半導体デバイスであ
    って、 所定の長さの上側表面（111）と側面を含む選定された
    導電型の半導体材料の上記第１の領域（116）と、 上記第１の領域（116）の導電型とは逆の導電型の半導
    体材料で構成され、上記第１の領域（116）の上記上側
    表面（111）の一部から下方に伸び、上記上側表面（11
    1）と下側表面を含む上記第２の領域（114）と、 上記第１の領域（116）と上記第２の領域（114）との間
    の界面に位置し、上記下側表面を含む少なくとも１つの
    PN接合（112）とを含む当該半導体デバイスであって、
    ステップ（ａ）で上記第１の領域（116）内に上記第２
    の領域（114）が形成された段階で、 上記PN接合（112）が上記第２の領域（114）の上記上側
    表面（111）と交わるところに形成された終端部（11
    2'）、および 逆バイアスされたときに上記PN接合（112）に隣接して
    位置し、且つ上記PN接合（112）と上記第２の領域（11
    4）の上記上側表面（111）とが交わる上記終端部（11
    2'）の近くに位置する少なくとも１つの高電界点を有す
    る当該半導体デバイスに於いて、 上記PN接合（112）の上記終端部（112'）に隣接した上
    記第２の領域（114）の内部に形成された傾斜領域（11
    7）であって、ドーパント濃度が上記第２の領域（114）
    の残りの部分から上記終端部（112'）に向かって滑らか
    に単調減少するドーパント濃度の異なる複数のゾーンを
    含む当該傾斜領域（117）、および 上記第２の領域（114）と同じ導電型の半導体材料で構
    成され、横方向の範囲が厚さより大きく、厚さが上記第
    ２の領域（114）の上側表面（111）から上記高電界点ま
    での距離に近い上記接合終端延長領域（118）であっ
    て、当該接合終端延長領域（118）は上記終端部（11
    2'）の近くに配置され、且つほぼ上記PN接合（112）の
    主平面の方向に配向されており、当該接合終端延長領域
    （118）のかなりの部分がデバイスのアバランシェ降伏
    電圧を大きくするように延長されたPN接合（115）の終
    端部と上記第１の領域（116）の上記側面との間に配置
    されている当該接合終端延長領域（118）、を含むこと
    を特徴とする半導体デバイス。
  2. 【請求項２】上記傾斜領域と上記接合終端延長領域が部
    分的にオーバーラップしている請求項１記載の半導体デ
    バイス。
  3. 【請求項３】上記接合終端延長領域が上記傾斜領域と完
    全にオーバラップしている請求項２記載の半導体デバイ
    ス。
  4. 【請求項４】上記接合終端延長領域が所定のドーパント
    濃度の第１のゾーンを含み、上記接合終端延長領域の第
    １のゾーンが上記傾斜領域にオーバラップしている請求
    項２記載の半導体デバイス。
  5. 【請求項５】上記接合終端延長領域がドーパント濃度の
    異なる複数のゾーンを含んでいる請求項４記載の半導体
    デバイス。
  6. 【請求項６】上記接合終端延長領域の第１のゾーンのド
    ーパント濃度が、上記PN接合（112）の終端部（112'）
    に隣接して配置された上記複数の傾斜領域のゾーンのう
    ちの少なくとも１つのゾーンのドーパント濃度よりも大
    きい請求項４記載の半導体デバイス。
  7. 【請求項７】上記傾斜領域がドーパント濃度の異なる複
    数のゾーンを含んでいる請求項１記載の半導体デバイ
    ス。
  8. 【請求項８】上記接合終端延長領域がドーパント濃度の
    異なる複数のゾーンを含んでいる請求項７記載の半導体
    デバイス。
  9. 【請求項９】上記接合終端延長領域の横方向の範囲が上
    記傾斜領域の横方向の範囲よりも大きい請求項１記載の
    半導体デバイス。
  10. 【請求項１０】少なくとも１つのPN接合（112）と、上
    側表面（111）を有する上記PN接合（112）の片側を形成
    する一方の導電型の半導体材料の第１の領域（116）
    と、下側表面を有する上記PN接合（112）の他方の側を
    形成する半導体材料の第２の領域（114）とを含み、上
    記第２の領域（114）が上記第１の領域（116）の導電型
    とは逆の導電型であって上記第１の領域（116）の中に
    形成される半導体デバイス（100）において、上記第２
    の領域（114）の上記下側表面が上記第１の領域（116）
    の上記上側表面（111）に終端部となるべき位置（11
    2'）を含み、上記第２の領域（114）が上記第２の領域
    （114）の上記下側表面の上記終端部となるべき位置（1
    12'）に隣接した傾斜領域（117）を含み、且つ、上記PN
    接合（112）をその理想的な降伏電圧に逆バイアスする
    とき上記PN接合（112）の下にある上記第１の領域（11
    6）が空乏領域（128）の幅WDを含む上記半導体デバイス
    （100）を製造する方法に於いて、 （ａ）接合終端延長領域（118）を形成する際に使用す
    るためのマスクとして、上記終端部となるべき位置（11
    2'）に隣接して上記半導体デバイスの上に第１のマスク
    （140）を形成するステップであって、上記終端部とな
    るべき位置（112'）に隣接した上記第１の領域（116）
    の第１の部分のｘパーセントを露出すると共に、上記第
    ２の領域（114）の上記下側表面の上記終端部となるべ
    き位置（112'）から遠い方で上記第１の部分に隣接した
    上記第１の領域（116）の第２の部分のｙパーセントを
    露出するように当該第１のマスク（140）を構成し、こ
    こでｘはｙより大きく、また当該第１のマスク（140）
    の互いに隣接した開口の中心間隔（145）を0.2 5WDよ
    りも小さくする当該第１のマスク（140）を形成するス
    テップ、 （ｂ）同じドーパント濃度で上記第１のマスク（140）
    を通して上記第１の領域（116）の上記第１および第２
    の部分を同時にドーピングすることにより、上記第１の
    領域（116）の中に上記終端部となるべき位置（112'）
    と接している第１のゾーン（130）および上記第１のゾ
    ーン（130）と隣接した第２のゾーン（132）を形成する
    ステップであって、該第１および第２のゾーン（130、1
    32）はほぼ同じ深さであって接合終端延長領域（118）
    を構成するステップ、 （ｃ）上記傾斜領域（117）を含む上記第２の領域（11
    4）を形成する際に使用するマスクとして、上記終端部
    となるべき位置（112'）に隣接し、且つ上記第１の領域
    （116）の上記第２の部分から離れて上記第１のマスク
    （140）と部分的にオーバラップする第２のマスク（15
    0）を上記半導体デバイスの上に形成するステップであ
    って、ｎをｍより大きいとして、上記終端部となるべき
    位置（112'）に隣接した上記第１の領域（116）の第３
    の部分のｍパーセントを露出すると共に、上記第２の領
    域（114）の上記下側表面の上記終端部となるべき位置
    （112'）から遠い方で上記第３の部分に隣接した上記第
    １の領域（116）の第４の部分のｎパーセントを露出す
    るように当該第２のマスク（150）を形成するステッ
    プ、 （ｄ）同じドーパント濃度で上記第２のマスク（150）
    を通して上記第１の領域（116）の上記第３および第４
    の部分を同時にドーピングすることにより、上記第２の
    領域（114）が上記終端部となるべき位置（112'）と接
    した第１のゾーン（117）および上記第１のゾーン（11
    7）に隣接した第２のゾーン（120）を有するように上記
    第１の領域（116）の中に上記第２の領域（114）を形成
    するステップ、および （ｅ）ステップ（ｂ）および（ｄ）で導入したドーパン
    トを同時に拡散することにより、上記PN接合（112）の
    拡散のために必要な時間以外の付加的な拡散時間なしに
    上記接合終端延長領域（118）を拡散するステップ、を
    含むことを特徴とする半導体デバイス（100）の製造方
    法。
  11. 【請求項１１】上記第１のマスクを通して上記第１の領
    域の上記第１および第２の部分を同時にドーピングする
    ステップ、ならびに上記第２のマスクを通して上記第１
    の領域の上記第３および第４の部分を同時にドーピング
    するステップが、それぞれ、上記マスク（140、150）の
    開口を通して上記第１の領域に逆導電型のドーパントを
    導入するステップを含む請求項10記載の半導体デバイス
    の製造方法。
  12. 【請求項１２】上記第１のマスクを形成するステップに
    は、上記接合終端延長領域が上記終端部となるべき位置
    の上に重なるように上記終端部となるべき位置の上に上
    記第１のマスクを形成するステップが含まれる請求項10
    記載の半導体デバイスの製造方法。
  13. 【請求項１３】上記第１のマスクを形成するステップ
    （ａ）が、該マスク中の互いに隣接した開口の中心間隔
    がステップ（ｂ）で上記第１の領域に導入されるドーパ
    ントの１拡散長より小さくなるように該マスクを形成す
    るステップを含む請求項10記載の半導体デバイスの製造
    方法。
  14. 【請求項１４】上記第２のマスクを形成するステップ
    （ｃ）が、該第２のマスク中の互いに隣接した開口の中
    心間隔が0.25WDより小さくなるように該第２のマスクを
    形成するステップを含む請求項13記載の半導体デバイス
    の製造方法。
  15. 【請求項１５】上記第２のマスクを形成するステップ
    （ｃ）が、互いに隣接した開口の中心間隔がステップ
    （ｄ）で上記第１の領域に注入されるドーパントの１拡
    散長以下になるように上記第２のマスクを形成するステ
    ップを含む請求項14記載の半導体デバイスの製造方法。
  16. 【請求項１６】上記第１のマスクを形成するステップが
    上記第１の領域の第５の部分のｚパーセントを露出し、
    上記第５の部分が上記第２の部分に隣接していて上記終
    端部となるべき位置から更に離れており、ｘがｙより大
    きく、ｙがｚより大きくなるように上記第１のマスクを
    形成することを含む請求項12記載の半導体デバイスの製
    造方法。
  17. 【請求項１７】上記第１のマスクを形成するステップが
    上記第５の部分に隣接した上記第１の領域の第６の部分
    のＡパーセントを露出するように上記第１のマスクを形
    成するステップを含み、ここでｚはＡより大きく、上記
    第１のマスクによって露出されたそれぞれの部分の下に
    ある上記第１の領域の上記第１のゾーン（130）、上記
    第２のゾーン（132）、第５のゾーン（134）および第６
    のゾーン（136）がそれぞれ上記第２の領域に一層近い
    どの隣接領域よりも低い単位デバイス面積当りのドーパ
    ント線量を受ける請求項16記載の半導体デバイスの製造
    方法。
  18. 【請求項１８】上記ｘパーセントが約100％、上記ｙパ
    ーセントが約75％、上記ｚパーセントが約50％、上記Ａ
    パーセントが約25％である請求項17記載の半導体デバイ
    スの製造方法。
  19. 【請求項１９】上記第２のマスクを形成するステップ
    （ｃ）が、上記終端部となるべき位置に隣接した上記第
    １の領域の複数の異なるパーセントを露出するように上
    記第２のマスクを形成するステップを含み、上記第２の
    マスクを介して同時ドーピングを行なうことにより上記
    終端部となるべき位置に隣接する複数のゾーンを有する
    傾斜領域を形成する請求項12記載の半導体デバイスの製
    造方法。
  20. 【請求項２０】上記第１のマスクを形成するステップ
    （ａ）が、上記終端部となるべき位置および上記第２領
    域の上記傾斜部分の上に重なるように上記第１のマスク
    の上記第１のゾーンを形成するステップを含む請求項19
    記載の半導体デバイスの製造方法。
  21. 【請求項２１】上記第１のマスクを形成するステップ
    （ａ）が、上記第１のゾーンを通しての上記第１の領域
    の露出パーセントｘが約100％となるように上記第１の
    マスクを形成するステップを含む請求項20記載の半導体
    デバイスの製造方法。
  22. 【請求項２２】上記第１のマスクを形成するステップ
    （ａ）および上記の同時にドーピングするステップ
    （ｂ）が、上記第２のマスクを形成するステップ（ｃ）
    および上記の同時にドーピングするステップ（ｄ）の後
    に行なわれる請求項10記載の半導体デバイスの製造方
    法。
JP13867790A 1989-05-30 1990-05-30 高降伏電圧半導体デバイスとその製造方法 Expired - Fee Related JP3398377B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/358,057 US4927772A (en) 1989-05-30 1989-05-30 Method of making high breakdown voltage semiconductor device
US358,057 1989-05-30

Publications (2)

Publication Number Publication Date
JPH0394469A JPH0394469A (ja) 1991-04-19
JP3398377B2 true JP3398377B2 (ja) 2003-04-21

Family

ID=23408114

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13867790A Expired - Fee Related JP3398377B2 (ja) 1989-05-30 1990-05-30 高降伏電圧半導体デバイスとその製造方法

Country Status (5)

Country Link
US (1) US4927772A (ja)
EP (1) EP0400934B1 (ja)
JP (1) JP3398377B2 (ja)
KR (1) KR0148369B1 (ja)
DE (1) DE69027630T2 (ja)

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3942861A1 (de) * 1989-12-23 1991-06-27 Bosch Gmbh Robert Verfahren zur bestimmung der lage eines pn-uebergangs
JPH0468566A (ja) * 1990-07-09 1992-03-04 Fujitsu Ltd 半導体装置及びその製造方法
US5204273A (en) * 1990-08-20 1993-04-20 Siemens Aktiengesellschaft Method for the manufacturing of a thyristor with defined lateral resistor
US5246870A (en) * 1991-02-01 1993-09-21 North American Philips Corporation Method for making an improved high voltage thin film transistor having a linear doping profile
EP0519741B1 (en) * 1991-06-21 1997-05-02 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor element
KR100243961B1 (ko) * 1991-07-02 2000-02-01 요트.게.아. 롤페즈 반도체장치
US5150176A (en) * 1992-02-13 1992-09-22 Motorola, Inc. PN junction surge suppressor structure with moat
EP0584436A1 (en) * 1992-08-26 1994-03-02 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Process for forming buried regions, having different doping concentration, in monolitic semiconductor devices
US5426325A (en) * 1993-08-04 1995-06-20 Siliconix Incorporated Metal crossover in high voltage IC with graduated doping control
GB9326344D0 (en) * 1993-12-23 1994-02-23 Texas Instruments Ltd High voltage transistor for sub micron cmos processes
US5500377A (en) * 1994-09-06 1996-03-19 Motorola, Inc. Method of making surge suppressor switching device
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
US5967795A (en) * 1995-08-30 1999-10-19 Asea Brown Boveri Ab SiC semiconductor device comprising a pn junction with a voltage absorbing edge
DE19536753C1 (de) * 1995-10-02 1997-02-20 El Mos Elektronik In Mos Techn MOS-Transistor mit hoher Ausgangsspannungsfestigkeit
EP0768714B1 (en) * 1995-10-09 2003-09-17 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Construction method for power devices with deep edge ring
DE69533134T2 (de) * 1995-10-30 2005-07-07 Stmicroelectronics S.R.L., Agrate Brianza Leistungsbauteil hoher Dichte in MOS-Technologie
EP0772242B1 (en) * 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Single feature size MOS technology power device
EP0772244B1 (en) * 1995-11-06 2000-03-22 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno MOS technology power device with low output resistance and low capacity and related manufacturing process
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
DE69518653T2 (de) * 1995-12-28 2001-04-19 St Microelectronics Srl MOS-Technologie-Leistungsanordnung in integrierter Struktur
US5677562A (en) * 1996-05-14 1997-10-14 General Instrument Corporation Of Delaware Planar P-N junction semiconductor structure with multilayer passivation
US6002159A (en) * 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
GB9700923D0 (en) * 1997-01-17 1997-03-05 Philips Electronics Nv Semiconductor devices
SE9700156D0 (sv) * 1997-01-21 1997-01-21 Abb Research Ltd Junction termination for Si C Schottky diode
JP4167313B2 (ja) * 1997-03-18 2008-10-15 株式会社東芝 高耐圧電力用半導体装置
US6011278A (en) * 1997-10-28 2000-01-04 Philips Electronics North America Corporation Lateral silicon carbide semiconductor device having a drift region with a varying doping level
US6555894B2 (en) 1998-04-20 2003-04-29 Intersil Americas Inc. Device with patterned wells and method for forming same
EP0961325B1 (en) 1998-05-26 2008-05-07 STMicroelectronics S.r.l. High integration density MOS technology power device
EP1017092A1 (en) * 1998-12-29 2000-07-05 STMicroelectronics S.r.l. Process for manufacturing a resistive structure used in semiconductor integrated circuit
US6215168B1 (en) 1999-07-21 2001-04-10 Intersil Corporation Doubly graded junction termination extension for edge passivation of semiconductor devices
US6420757B1 (en) 1999-09-14 2002-07-16 Vram Technologies, Llc Semiconductor diodes having low forward conduction voltage drop, low reverse current leakage, and high avalanche energy capability
US6433370B1 (en) * 2000-02-10 2002-08-13 Vram Technologies, Llc Method and apparatus for cylindrical semiconductor diodes
US6642558B1 (en) * 2000-03-20 2003-11-04 Koninklijke Philips Electronics N.V. Method and apparatus of terminating a high voltage solid state device
DE10051909B4 (de) * 2000-10-19 2007-03-22 Infineon Technologies Ag Randabschluss für Hochvolt-Halbleiterbauelement und Verfahren zum Herstellen eines Isolationstrenches in einem Halbleiterkörper für solchen Randabschluss
US6580150B1 (en) 2000-11-13 2003-06-17 Vram Technologies, Llc Vertical junction field effect semiconductor diodes
US6537921B2 (en) 2001-05-23 2003-03-25 Vram Technologies, Llc Vertical metal oxide silicon field effect semiconductor diodes
US7692211B1 (en) * 2001-07-03 2010-04-06 Silicon Power Corporation Super GTO-based power blocks
US7033950B2 (en) * 2001-12-19 2006-04-25 Auburn University Graded junction termination extensions for electronic devices
US6958275B2 (en) * 2003-03-11 2005-10-25 Integrated Discrete Devices, Llc MOSFET power transistors and methods
US7037814B1 (en) * 2003-10-10 2006-05-02 National Semiconductor Corporation Single mask control of doping levels
US20050259368A1 (en) * 2003-11-12 2005-11-24 Ted Letavic Method and apparatus of terminating a high voltage solid state device
DE102004012884B4 (de) * 2004-03-16 2011-07-21 IXYS Semiconductor GmbH, 68623 Leistungs-Halbleiterbauelement in Planartechnik
US7144797B2 (en) * 2004-09-24 2006-12-05 Rensselaer Polytechnic Institute Semiconductor device having multiple-zone junction termination extension, and method for fabricating the same
US7304363B1 (en) 2004-11-26 2007-12-04 United States Of America As Represented By The Secretary Of The Army Interacting current spreader and junction extender to increase the voltage blocked in the off state of a high power semiconductor device
JP4186919B2 (ja) 2004-12-07 2008-11-26 三菱電機株式会社 半導体装置
DE102005031908B3 (de) * 2005-07-07 2006-10-19 Infineon Technologies Ag Halbleiterbauelement mit einer Kanalstoppzone
US8192905B2 (en) * 2006-04-20 2012-06-05 Ricoh Company, Ltd. Electrophotographic photoconductor, image forming apparatus, and process cartridge
US7541660B2 (en) * 2006-04-20 2009-06-02 Infineon Technologies Austria Ag Power semiconductor device
US7586156B2 (en) * 2006-07-26 2009-09-08 Fairchild Semiconductor Corporation Wide bandgap device in parallel with a device that has a lower avalanche breakdown voltage and a higher forward voltage drop than the wide bandgap device
US7728402B2 (en) * 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
JP5645404B2 (ja) 2006-08-17 2014-12-24 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 高電力絶縁ゲート・バイポーラ・トランジスタ
JP2008103529A (ja) * 2006-10-19 2008-05-01 Toyota Central R&D Labs Inc 半導体装置
US8835987B2 (en) * 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US7790589B2 (en) * 2007-04-30 2010-09-07 Nxp B.V. Method of providing enhanced breakdown by diluted doping profiles in high-voltage transistors
JP5372002B2 (ja) * 2007-11-09 2013-12-18 クリー インコーポレイテッド メサ構造とメサ段差を含むバッファ層とを備えた電力半導体デバイス
US9640609B2 (en) * 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US8097919B2 (en) * 2008-08-11 2012-01-17 Cree, Inc. Mesa termination structures for power semiconductor devices including mesa step buffers
US8497552B2 (en) * 2008-12-01 2013-07-30 Cree, Inc. Semiconductor devices with current shifting regions and related methods
US8106487B2 (en) 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8637386B2 (en) * 2009-05-12 2014-01-28 Cree, Inc. Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8629509B2 (en) * 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8541787B2 (en) * 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
US7964485B1 (en) * 2009-10-23 2011-06-21 National Semiconductor Corporation Method of forming a region of graded doping concentration in a semiconductor device and related apparatus
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
JP5072991B2 (ja) * 2010-03-10 2012-11-14 株式会社東芝 半導体装置
TWI405250B (zh) * 2010-04-13 2013-08-11 Richtek Technology Corp 半導體元件雜質濃度分布控制方法與相關半導體元件
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US8461620B2 (en) 2010-05-21 2013-06-11 Applied Pulsed Power, Inc. Laser pumping of thyristors for fast high current rise-times
US8803277B2 (en) 2011-02-10 2014-08-12 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
US9318623B2 (en) 2011-04-05 2016-04-19 Cree, Inc. Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
US9673283B2 (en) 2011-05-06 2017-06-06 Cree, Inc. Power module for supporting high current densities
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
FR2977072A1 (fr) * 2011-06-27 2012-12-28 St Microelectronics Crolles 2 Procede de dopage d'un substrat semi-conducteur
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
EP2845219B1 (de) 2012-05-02 2019-07-17 Elmos Semiconductor Aktiengesellschaft Verfahren zur herstellung eines pmos-transistors mit niedriger schwellspannung
US9899477B2 (en) 2014-07-18 2018-02-20 Infineon Technologies Americas Corp. Edge termination structure having a termination charge region below a recessed field oxide region
JPWO2021107037A1 (ja) 2019-11-28 2021-06-03
US11817478B2 (en) 2020-12-23 2023-11-14 Semiconductor Components Industries, Llc Termination structures with reduced dynamic output capacitance loss

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4374389A (en) * 1978-06-06 1983-02-15 General Electric Company High breakdown voltage semiconductor device
IT1214805B (it) * 1984-08-21 1990-01-18 Ates Componenti Elettron Spositivi a semiconduttore con giunprocesso per la fabbricazione di dizioni planari a concentrazione di carica variabile e ad altissima tensione di breakdown
DE3581348D1 (de) * 1984-09-28 1991-02-21 Siemens Ag Verfahren zum herstellen eines pn-uebergangs mit hoher durchbruchsspannung.
US4648174A (en) * 1985-02-05 1987-03-10 General Electric Company Method of making high breakdown voltage semiconductor device
GB2193596A (en) * 1986-08-08 1988-02-10 Philips Electronic Associated A semiconductor diode

Also Published As

Publication number Publication date
DE69027630D1 (de) 1996-08-08
KR0148369B1 (ko) 1998-12-01
EP0400934A3 (en) 1991-04-03
JPH0394469A (ja) 1991-04-19
KR900019147A (ko) 1990-12-24
EP0400934B1 (en) 1996-07-03
DE69027630T2 (de) 1997-02-13
US4927772A (en) 1990-05-22
EP0400934A2 (en) 1990-12-05

Similar Documents

Publication Publication Date Title
JP3398377B2 (ja) 高降伏電圧半導体デバイスとその製造方法
US4648174A (en) Method of making high breakdown voltage semiconductor device
US6686613B2 (en) Punch through type power device
EP0691034B1 (en) Bipolar transistor structure using ballast resistor
KR900008146B1 (ko) 반도체 정류기 및 그 제조방법
EP1058303A1 (en) Fabrication of VDMOS structure with reduced parasitic effects
US4639762A (en) MOSFET with reduced bipolar effects
JPH061838B2 (ja) 縦型ｍｏｓｆｅｔ装置の製造方法
EP0405045A1 (en) A mixed technology integrated circuit comprising CMOS structures and efficient lateral bipolar transistors with a high early voltage and fabrication thereof
KR19990045294A (ko) 전계 효과 트랜지스터 및 그 제조 방법
US6855614B2 (en) Sidewalls as semiconductor etch stop and diffusion barrier
US4823173A (en) High voltage lateral MOS structure with depleted top gate region
KR100749979B1 (ko) 전력 소자의 단락 회로 내구력을 개선하기 위한 강화된바디 효과가 있는 에미터 안정 저항기
JP2004510333A (ja) 高電圧ダイオードおよびその製造方法
EP0103138A2 (en) Semiconductor rectifier diode
EP0341461B1 (en) Process for making a bipolar integrated circuit
JP4764003B2 (ja) 半導体装置
EP0233202A1 (en) MANUFACTURE OF A SEMICONDUCTOR DEVICE WITH BURIAL OXIDE.
US6707131B2 (en) Semiconductor device and manufacturing method for the same
JP3302403B2 (ja) アバランシェダイオード
JPH0648691B2 (ja) 半導体デバイス及びその製造方法
US7332771B2 (en) Trench-gate semiconductor devices
JP3437967B2 (ja) 減少した閾値電圧を有する電力ｆｅｔ
JPH10233515A (ja) ショットキーバリア半導体装置とその製造方法
JPS62113471A (ja) バイポ−ラトランジスタに浅く、大量にド−プされた外因性ベ−ス領域を形成する方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090214

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090214

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100214

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees