JP2004510333A - 高電圧ダイオードおよびその製造方法 - Google Patents

Abstract

本発明は、高電圧ダイオードおよびその製造方法に関するものである。この高電圧ダイオードは、調節部（１６）およびＣ：ＨまたはＳｉからなる縁不動態化（１２）を備えたチッピングストッパを用いて、マスク工程を３回しか要しないものである。

Description

本発明は、請求項１の前提構成の節に基づいた高電圧ダイオードと、そのような高電圧ダイオードの製造方法に関するものである。
【０００１】
従来、特に約４００Ｖより高い高電圧用の高電圧ダイオードは、フィールド板、フィールド環、誘電性絶縁層、半絶縁性カバーおよび様々な不純物からなるエッジ終端部（縁終端部）を縁領域に有するプレーナー型構造に備えられている。これらの手段は、個々に、または組み合わせて用いられる。例えば、フィールド板、フィールド環および誘電性絶縁層も必ず（ｄｕｒｃｈａｕｓ）一緒に用いられる。
【０００２】
ダイオードを製造する際、エッジ終端部に対する要求を満たすために、ＯＮ状態およびスイッチング特性を望ましい状態に調節するよりもさらに多くの工程を要する。したがって、例えばフィールド板を基板にしたダイオードエッジの製造プロセスは、比較的コスト高になる。
【０００３】
とりわけ、Ｃ．Ｍｉｎｇｕｅｓ、Ｇ．Ｃｈａｒｉｔａｔ「接合終端技術の有効性および酸化膜捕獲電荷（Ｅｆｆｉｃｉｅｎｃｙ ｏｆ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ ｖｓ． Ｏｘｉｄｅ Ｔｒａｐｐｅｄ Ｃｈａｒｇｅｓ）」（『ＩＥＥＥ　パワー半導体デバイスおよびＩＣに関する国際シンポジウム』ワイマール、１３７〜１４０ページ）には、フィールド環、半絶縁層、または、ＪＴＥ（接合終端拡張（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ））を備えた各エッジ終端部が、特に、酸化膜電荷に対するエッジ終端部の感度に関して、互いに比較されている。ここでは、高電圧機器（Ｈｏｃｈｓｐａｎｎｕｎｇｓａｎｗｅｎｄｕｎｇｅｎ）用に、半絶縁層として（ａｌｓ）ＳＩＰＯＳ技術の使用が推奨される。
【０００４】
ＥＰ‐Ｂ１‐０　３４１　４５３から、厚さの異なる絶縁層の上にフィールド板を配置した高逆電圧用のＭＯＳ半導体素子が開示されている。これらのフィールド板のいくつかは、チャネルストッパとして用いられる。チャネルストッパとして用いられるダイオードのフィールド板は、縁領域に位置するｐ型伝導領域によってダイオードの裏面電位に連結される場合が多い。しかし本来は、ｎ型伝導領域を介して連結することが好ましい。なぜなら、そうすることによって、ｐ型伝導チャネルを確実に防止できるからである。しかしながら、このようなｎ型伝導領域を介した連結には、通常の製造プロセスでは、付加的なマスク工程が必要である。
【０００５】
いわゆるチッピングストッパは、ウェハを個々のチップに切断するとき、切り込みエッジから各チップの活性領域への結晶欠陥の拡大を防止するためのものである。このチッピングストッパを、通常、チップの機能的縁領域と切り込み線との間のフィールド酸化物によって実施する。
【０００６】
ブロッキング性の高いｐｎ接合部が誘電性不動態化層によってのみ覆われると、例えば湿度、アルカリ性汚染物、または、金属性汚染物等に起因する外部電荷の影響のもと、ｐｎ接合部にブロッキング負荷がかかる（Ｓｐｅｒｒｂｅｌａｓｔｕｎｇ）場合には、長期にわたるブロッキング安定性に対する変化を観察できる。この変化は、不動態化層の上、または、その中の逆バイアスのかかった（ｉｎ Ｓｐｅｒｒｒｉｃｈｔｕｎｇ ｇｅｐｏｌｔｅｎ）ｐｎ接合部の電気的領域にイオン電荷が移動することによって起こる。イオン電荷の符号しだいで、さらにエッジ終端部の構造しだいで、イオン電荷は、ｐｎ接合部のブロッキング性を高め、あるいは、それを低下させる。この場合、アノードがｐ型伝導性であるダイオードでは、ｎ型伝導性のベースの不純物が減少することによって（つまりダイオードのブロッキング性（Ｖｏｌｕｍｅｎｓｐｅｒｒｆａｅｈｉｇｋｅｉｔ）が増すことによって）影響力（Ｉｎｆｌｕｅｎｚｗｉｒｋｕｎｇ）が増し、そのような表面電荷の影響は、不動態化層中およびその上で増す。これによって、ブロッキング不安定性という危険が劇的に上昇する。この関連で、いわゆるヨシダ効果（Ｙｏｓｈｉｄａ−Ｅｆｆｅｋｔ）を以下に示す。つまり、不動態化するために絶縁層を用いると、ｐｎ接合部がブロッキング状態であるときに極性を変える際にＯＮ状態の負荷がかかる（Ｄｕｒｃｈｌａｓｓｂｅｌａｓｔｕｎｇ）間に、過熱された電子を注入することによって、逆電圧のドリフトが時々観察される。
【０００７】
半絶縁層をｐｎ接合部に直接使用すると、層パラメータおよび界面パラメータ（例えば半絶縁層の層厚および不純物）を適切に調節することによって、半絶縁層の表面負荷（Ｏｂｅｒｆｌａｅｃｈｅｎｌａｄｕｎｇｅｎ）の影響を抑制できる。現時点で、ｐｎ接合部の不動態化層に用いられる半絶縁層は、例えばアモルファスシリコン（ａ‐Ｓｉ）、または、水素がドーピングされたアモルファス炭素（ａ‐Ｃ：Ｈ）からなる。（これらについてはＥＰ‐Ｂ１‐０　４００　１７８およびＥＰ‐Ｂ１‐０　３８１　１１１に記載されている。）この半絶縁層によって、これらの層と電気的に活性のシリコン基板との間のアモルファス結晶からなるへテロ接合を適切に最適化する場合、寄生的な効果（逆電流の上昇、あるいは、反転層の形成）を防止できる。さらに、半絶縁性不動態化層が、その有限状態密度によって映像電荷を活発に形成でき、外部から侵入する外来電荷（Ｆｒｅｍｄｌａｄｕｎｇｅｎ）から保護し、その有限特殊導電率に注入された電荷キャリアを導出する。全体として、誘電性不動態化よりも半絶縁性不動態化によって、長期的安定性が根本的に改善される。
【０００８】
本発明の課題は、約４００Ｖおよび好ましくは約５００Ｖ以上の逆電圧に適した高電圧ダイオードを提示することにある。この高電圧ダイオードは、プロセスの複雑さをできる限り減らして、つまりフォト技術の数を減らして形成でき、縁領域では、漏れ電流を防止するためにチャネルストッパと、切り込み欠陥の拡大を制限するためのチッピングストッパとを用いて簡単に備えることができるものである。さらに本課題は、そのような高電圧ダイオードの製造方法を提示することにある。
【０００９】
本発明の課題を、請求項１の前提構成の節に記載の高電圧ダイオードの場合、その特徴部分に含まれる特徴によって解決する。
【００１０】
本発明の高電圧ダイオードの好ましい製造方法を、請求項１２に提示する。
【００１１】
本発明の他の好ましい形態を従属請求項に示す。
【００１２】
請求項１の特徴部分に提示した手段（ａ）および（ｂ）を用いることによって、
マスクおよび調整（Ｊｕｓｔａｇｅ）用のコストを低く製造でき、かつ、チャネルストッパやチッピングストッパ等を使用できる高電圧ダイオードを実現できる。また、この手段（ａ）および（ｂ）の両方を用いることが好ましい。もちろん、一方の手段だけを実施する高電圧ダイオードを形成することも可能である。
【００１３】
本発明の高電圧ダイオードは、高速スイッチング固定ダイオード（ｓｃｈｎｅｌｌｅ ｓｃｈａｌｔｆｅｓｔｅ Ｄｉｏｄｅ）、または様々な電圧類（Ｓｐａｎｎｕｎｇｓｋｌａｓｓｅｎ）、および電流類（Ｓｔｒｏｍｋｌａｓｓｅｎ）を有する整流器ダイオード、および普遍ダイオード（Ｕｎｉｖｅｒｓａｌ−Ｄｉｏｄｅ）であってもよい。高電圧ダイオードは、望ましい電圧類に応じてその縁領域において１つまたは複数のフィールド環を備えていてもよい。
【００１４】
本発明の高電圧ダイオードでは、半導体基板は、ｐ型伝導ウェル型領域が埋設されているｎ型伝導シリコンを含んでいることが好ましい。
【００１５】
ｎ型伝導シリコン基板に代わって、ｎ型伝導ウェル型領域を備えたｐ型伝導シリコン基板を配置してもよい。
【００１６】
半導体材料は、シリコンに限ったものではない。シリコンに代わって、例えばＳｉＣやＡ_ＩＩＩＢ_Ｖ半導体材料を使用してもよい。
【００１７】
次に、本発明を、添付図面に基づいて詳述する。図１〜５は、本発明の高電圧ダイオードの様々な製造工程を示す図である。
【００１８】
図１に、例えば湿気酸化（ｆｅｕｃｈｔｅｒ Ｏｘｉｄａｔｉｏｎ）を用いた燃焼（オーブン）プロセス（Ｏｆｅｎｐｒｏｚｅｓｓ）によって、厚さ約０．５μｍの二酸化珪素層２が表面に形成されたｎ型伝導シリコン基板１を示す。二酸化珪素の代わりに、この層２用に、例えば窒化珪素といった他の材料を選択してもよい。
【００１９】
次に、この二酸化珪素層２の、ダイオードのアノード用に、場合によってはフィールド環用に縁領域において、フォトリソグラフィーによって構造を埋設する。このために、二酸化珪素層２にフォトレジスト層が形成・露光・現像される。アノードと、場合によってはフィールド環とが後に形成されるフォトレジスト層の領域は、現像中に取り除かれる。こうして露出した二酸化珪素層２の上に、例えば湿気化学エッチング中に、エッチング液が作用することによって、この領域では二酸化珪素層が取り除かれる。
【００２０】
次に、さらなる工程では、露出したシリコン基板１の表面、つまり二酸化珪素層２に埋設された「窓」の領域において、例えば１０〜１０００ｎｍ、好ましくは５０〜２００ｎｍのシリコン除去が行われる。このシリコン除去を、なおも存在しているフォトレジスト、または、フォトレジストを除去した後に残った二酸化珪素層２を介して行うことができる。こうして、図２に示した構造、つまり、シリコン基板１の上に、二酸化珪素層２の残存している部分と、アノード（窓３）、フィールド環（窓４）、および、各半導体チップの縁（図２の右縁）（窓５）において削り線（Ｒｉｔｚｒａｈｍｅｎ）によって規定される調節部（Ｊｕｓｔａｇｅ−Ｓｔｒｕｋｔｕｒｅｎ）とが実現する。さらに、フィールド環は１つではなく複数存在してもよいし、場合によってはこれらのフィールド環を使用しなくてもよい。さらに、調整部（Ｊｕｓｔａｇｅ−Ｓｔｒｕｋｔｕｒｅｎ）に形成された残存している窓５のエッジまたは段６を調整する。
【００２１】
窓３〜５からシリコン基板１をエッチングする際、なおも存在しているレジストマスクを介して二酸化珪素層をさらに湿気化学エッチバックできる。これによって、後に窓３〜５に埋設されるｐ型不純物（Ｄｏｔｉｅｒｕｎｇｅｎ）と、調節部のエッジ６、または、後者（調節部）によってシリコン基板１に形成された段との間に、一定の間隔７をつくることができる。そして、遅くともこの付随的な（ｇｅｇｅｂｅｎｆａｌｌｓ）エッチバックが行われた後、残存しているフォトレジストは取り除かれる。こうして、図２（シリコン基板の付随的なエッチバックを行う前）または図３（シリコン基板の付随的なエッチバック後）に示した構造となる。
【００２２】
本実施例では、シリコン除去は窓３〜５から行われる。少なくとも、この除去が窓３から行われることにより、アノード接触部１３（下記参照）の外側に位置するウェル８の領域で、エッジまたは段が調節部として形成される。
【００２３】
図２の構造を形成するために、シリコン除去は、窓３〜５から、残存している二酸化珪素２（酸化マスク）またはこの二酸化珪素２の上になおも存在するフォトレジストを介して行われる。
【００２４】
次に、図３の構造が処理されるのだが、図２の構造を適切に処理することもできる。しかし、この場合、残存している二酸化珪素層２と調節部のエッジ６との間には、間隔７は存在せず、むしろ、調節部のエッジ６は窓３〜５のエッジに適宜（ｌａｇｅｍａｅｓｓｉｇ）直接隣接している。
【００２５】
次に、ｐ型ドーピングが例えばホウ素を用いて行われる。これによって、図４に示したように、ｐ型伝導ウェル型領域８と、ｐ型伝導フィールド環９と、チッピングストッパの領域に位置するｐ型伝導環１０とを形成できる。ウェル型領域８とフィールド環９と環１０とを、例えばイオン注入によって、１段に、あるいは多段に形成することもできる。そして、敏速な（ｓｃｈｎｅｌｌ）スイッチングダイオードの場合は特に、領域８用に、ねじ込み深さ（Ｅｉｎｄｒｉｎｇｔｉｅｆｅ）がわずかで、ドーパント量が１．３×１０^１２ドーパント原子ｃｍ^−２から５×１０^１３ドーパント原子ｃｍ^−２であるｐ^＋型導アノードエミッタを領域８に備えることができ、さらに、分量が約（１．３〜３）×１０^１２ドーパント原子ｃｍ^−２を領域８の残部にドーピングできる（比較参照：ＤＥ‐Ａ１‐１００　３１　４６１）。
【００２６】
図４の構造を処理するための様々な変型例がある。これらの変型例では、以下のようなプロセス工程が必要不可欠である。つまり、例えばイオン注入によってｎ^＋型伝導シリコン層１１を形成するために、裏面エミッタ用に、半導体基板１の裏面（ウェハ裏面）上にｎ型不純物（例えばリン）を埋設し、ウェハ表面上の残存している二酸化珪素層２（犠牲酸化物）をエッチングして除去し、特に水素がドーピングされたアモルファス炭素（ａ‐Ｃ：Ｈ）からなるチッピングストッパ１２ａを備えた縁不動態化層１２を、リソグラフィー工程を用いて塗布・パターン化し、例えばＡｌＳｉからなる表面金属被膜を蒸着・パターン化することによって、アノード接触部１３およびチャネルストッパ１４を形成し、例えばＡｌＳｉからなる裏面金属被膜を蒸着することによって、カソード接触部１５を形成し、任意のプロセス工程（シリコン基板１を裏面から最終的な厚さに薄く研磨、または、エッチングする）を行い、フィールドストップ層１６用に、ウェハ裏面にｎ伝導不純物を埋設して拡散させ、重金属原子を埋設することによって電荷キャリアの寿命を調節し、重金属を拡散し、照射することによって電荷キャリアの寿命を調節し、表面金属被膜を熱処理し、裏面金属を熱処理するプロセス工程である。このプロセス工程では、必要に応じて（ｓｏｗｅｉｔ ｅｒｆｏｒｄｅｒｌｉｃｈ）、エッジ６を調節部として使用する。この場合、領域８、フィールド環９、および、環１０用のｐ型伝導ドーピング、つまり、後に、表面ｐ型接触部またはｐ型伝導エミッタをイオン注入によって埋設することもできる。
【００２７】
この個々のプロセス変型例を次の表に編集した。プロセス変型例１は、帯域精製法（ＦＺ）によって実現するシリコン基板ウェハからなる一次材（Ｇｒｕｎｄｍａｔｅｒｉａｌ）に特に適している。一方、プロセス変型例２・３は、チョクラルスキー（ＣＺ）基板ウェハ、または、エピタキシー層が備えられたウェハ、または、拡散されたウェハに有効である。
【００２８】
縁不動態化層１２（およびチッピングストッパ１２ａ）は、アモルファスシリコン（ａ‐Ｓｉ）からなる場合もある。
【００２９】
【表１】

【００３０】
上述の様々なプロセス変型例では、「任意に照射することによって、電荷キャリアの寿命を調節する」というプロセス工程を何度も行う。なぜなら、イオン注入および照射（Ｓｔｒａｈｌｅｎａｒｔ）中に用いられる投与量に応じて、高い熱量が、ビームのダメージをアニーリングするために必要だからである
特に、水素がドーピングされたアモルファス炭素からなる縁不動態化層１２は、部分的にチッピングストッパ１２ａとして用いられ、シリコンウェハをチップに細分化、または、切断している間に、削り線から活性領域に結晶欠陥が拡大することを防止する。削り線自体には、不動態化層１２は、アノード接触部１３およびチャネルストッパ１４用に、接触ホールのように開口している。しかしここは、金属によって覆われていない。
【００３１】
チャネルストッパ１４は、フィールド板として用いられ、空間電荷領域が削り線の外へ（ｎａｃｈ ａｕｓｓｅｎ ｉｎ ｄｅｎ Ｒｉｔｚｒａｈｍｅｎ）さらに拡大することを防止する。したがって、シリコン基板１用の一次材の抵抗が高い場合、必要不可欠な縁幅を減少させることができる。
【００３２】
チャネルストッパ１４は、図５の点線１７に示すように、ｐ型伝導領域とも連結できる。このｐ型伝導領域は、シリコン基板の裏面と同じ電位でなければならず、したがって、カソード接触部１５と連結している必要がある。
【００３３】
特に有効であるのは、図５に示すように、チャネルストッパ１４がｎ型伝導領域と直接隣接している場合である。
【００３４】
活性領域（つまりウェル型領域８）と切り込み縁１８との間には、今あるフィールド環９に加えて、全体にまたは部分的に金属構造をさらに備えることのできるさらなるフィールド環９が備えられていてもよい。フィールド環９は、このような金属構造を有していてもよい。
【００３５】
本発明の高電圧ダイオードは、パターン化された二酸化珪素層２と、不動態化層１２と、アノード接触部１３およびチャネルストッパ１４からなる表面金属被膜とを形成するために、アノード接触部１３の外側に位置する調節部６と、不動態化層１２による縁領域へのチッピングストッパ１２ａの配置とのゆえに、マスク化工程を全部で３回だけ行うことによって製造される。例えばアノード接触部１３とチャネルストッパ１４との位置を正確に調節する調節部６を、使用できることが好ましい。
【図面の簡単な説明】
【図１】
本発明の高電圧ダイオードの様々な製造工程を示す図である。
【図２】
本発明の高電圧ダイオードの様々な製造工程を示す図である。
【図３】
本発明の高電圧ダイオードの様々な製造工程を示す図である。
【図４】
本発明の高電圧ダイオードの様々な製造工程を示す図である。
【図５】
本発明の高電圧ダイオードの様々な製造工程を示す図である。
【符号の説明】
１　　　　　シリコン基板
２　　　　　二酸化珪素層
３　　　　　ウェル用窓
４　　　　　フィールド環用窓
５　　　　　チッピングストッパ環用窓
６　　　　　エッジ
７　　　　　間隔
８　　　　　ウェル型領域
９　　　　　フィールド環
１０　　　　チッピングストッパ環
１１　　　　ｎ^＋型伝導シリコン層
１２　　　　不動態化層
１２ａ　　　チッピングストッパ
１３　　　　アノード接触部
１４　　　　チャネルストッパ
１５　　　　切り込み縁

Claims (26)

1. 第１伝導型と反対の第２伝導型半導体基板（１）の第１主表面に備えられている第１伝導型ウェル型領域（８）と、
   上記ウェル型領域（８）の上に備えられた金属接触部（１３）と、
   上記第１主表面と反対側に位置する半導体基板（１）の第２主表面に、金属接触部（１３）と向かい合って位置する裏面金属被膜（１５）と、
   チャネルストッパ（１４）を備えたエッジ終端部と、
   上記金属接触部（１３）とチャネルストッパ（１４）との間の領域の第１主表面上に備えられており、第１主表面に位置するｐｎ接合部を覆っている不動態化層（１２）とを備えた高電圧ダイオードにおいて、
   上記不動態化層（１２）は、水素をドーピングされたアモルファス炭素、またはアモルファスシリコンからなり、半導体基板（１）におけるチャネルストッパ（１４）の外側の領域では、チッピングストッパ（１２ａ）として機能し、
   第１主表面に位置するウェル型領域（８）には、少なくとも１つのエッジ（６）が、調整部として備えられていることを特徴とする高電圧ダイオード。
2. 上記エッジ終端部は、フィールド環（９）を１つまたは複数備えていることを特徴とする請求項１に記載の高電圧ダイオード。
3. 上記チャネルストッパ（１４）は、半導体基板（１）の上に備えられていることを特徴とする請求項１または２に記載の高電圧ダイオード。
4. 上記チャネルストッパ（１４）は、第１伝導型の領域の上に備えられていることを特徴とする請求項１〜３のいずれかに記載の高電圧ダイオード。
5. 上記半導体基板（１）とカソード金属被膜（１５）との間には、第２伝導型のフィールドストップ層（１６）と、高ドープされた第２伝導型のエミッタ層（１１）とが備えられていることを特徴とする請求項１〜４のいずれかに記載の高電圧ダイオード。
6. 上記調整部（６）は、第１主表面に位置する高さ約１０〜１０００ｎｍ、好ましくは５０〜２００ｎｍのシリコンからなる段であることを特徴とする請求項１〜５のいずれかに記載の高電圧ダイオード。
7. 上記調整部（６）は、アノード接触部（１３）の外側に位置していることを特徴とする請求項１〜６のいずれかに記載の高電圧ダイオード。
8. 上記不動態化層（１２）は、半導体基板の切り込み縁（１８）まで達していないことを特徴とする請求項１〜７のいずれかに記載の高電圧ダイオード。
9. 上記切り込み縁（１８）の領域において、第１伝導型をした環状領域（１０）が、第１主表面に露出できることを特徴とする請求項１〜８のいずれかに記載の高電圧ダイオード。
10. 上記第１伝導型のウェル型領域（８）は、高電圧ダイオードを高速フリーホイルダイオードとして用いるために、分量（１．３〜３）×１０^１２ドーパント原子ｃｍ^−２をドーピングされていることを特徴とする請求項１〜９のいずれかに記載の高電圧ダイオード。
11. 上記ウェル型領域（８）の表面領域が、分量１．３×１０^１２ドーパント原子ｃｍ^−２〜５×１０^１３ドーパント原子ｃｍ^−２をドーピングされていることを特徴とする請求項１０に記載の高電圧ダイオード。
12. 請求項１〜１１のいずれかに記載の高電圧ダイオードの製造方法において、
    （ａ）半導体基板（１）の上にマスク絶縁層（２）の形成工程と、
    （ｂ）少なくとも１つの窓（３・４・５）をウェル型領域（８）用に形成するための、上記マスク絶縁層（２）をパターン化する工程と、
    （ｃ）上記の窓（３・４・５）を介して、シリコン基板（１）に調整部（６）としての段を形成し、
    （ｄ）上記半導体基板（１）の伝導型とは反対の伝導型を有する窓（３・４・５）を介して、ウェル型領域（８）を形成する工程と、
    （ｅ）上記のパターン化されたマスク絶縁層（２）を除去する工程と、
    （ｆ）水素によってドーピングされたアモルファス炭素、またはアモルファスシリコンからなる不動態化層（１２）を塗布し、上記調整部（６）によって調整されたリソグラフィー工程によって、上記不動態化層（１２）をパターン化する工程と、
    （ｇ）上記ウェル型領域（８）または半導体基板（１）の表面において、パターン化された不動態化層（１２）の窓に、金属接触部（１３）とチャネルストッパ（１４）とを形成・パターン化する工程と、
    （ｈ）上記半導体基板（１）の裏面に金属被膜（１５）を形成する工程とを有することを特徴とする高電圧ダイオードの製造方法。
13. 上記方法の工程（ｂ）では、フィールド環（９）およびチッピングストッパ環（１０）用のパターン化が行われることを特徴とする請求項１２に記載の高電圧ダイオードの製造方法。
14. 上記方法の工程（ｄ）の前後に、以下の方法工程の少なくとも１つが行われ、その方法工程とは、
    （ｉ）半導体基板（１）を最終的な厚さに薄く研磨、および／またはエッチングする工程と、
    （ｊ）上記半導体基板（１）の裏面に、第２伝導型をした不純物をフィールドストップ層（１６）として埋設し、上記不純物を拡散させる工程と、
    （ｋ）上記半導体基板（１）の裏面に、特にイオン注入によって、ｎ型伝導不純物を裏面エミッタ（１１）として埋設する工程と、
    （ｌ）電荷キャリアの寿命を調節するために、重金属原子を埋設する工程と、
    （ｍ）上記重金属原子を拡散する工程であることを特徴とする請求項１２または１３に記載の高電圧ダイオードの製造方法。
15. 上記の方法工程（ｌ）および（ｍ）は、方法工程（ｄ）の前後に行われることを特徴とする請求項１２および１４に記載の高電圧ダイオードの製造方法。
16. 上記の方法工程（ｉ）〜（ｋ）は、方法工程（ｌ）および（ｍ）の後に行われることを特徴とする請求項１２および１４に記載の高電圧ダイオードの製造方法。
17. 上記の方法工程（ｅ）と方法工程（ｆ）との間で、以下の方法工程が行われ、その方法工程とは、
    （ｎ）電荷キャリアの寿命を調節するための、上記半導体基板（１）、および／または、その中に含まれる領域（８）および環（９・１０）を照射する工程であることを特徴とする請求項１２〜１６のいずれかに記載の高電圧ダイオードの製造方法。
18. 上記の方法工程（ｆ）と方法工程（ｇ）との間で、以下の方法工程が行われ、その方法工程とは、
    （ｏ）電荷キャリアの寿命を調節するための、上記半導体基板（１）、および／または、その中に含まれる領域（８）および環（９・１０）を照射する方法工程であることを特徴とする請求項１２〜１７のいずれかに記載の高電圧ダイオードの製造方法。
19. 上記の方法工程（ｇ）の後で、以下の方法工程の少なくとも１つが行われ、その方法工程とは、
    （ｐ）上記金属接触部（１３）およびチャネルストッパ（１４）からなる表面金属被膜を熱処理する工程と、
    （ｑ）電荷キャリアの寿命を調節するための、上記半導体基板（１）およびその中に含まれる領域（８）および環（９・１０）を照射する方法工程とであることを特徴とする請求項１２〜１８のいずれかに記載の高電圧ダイオードの製造方法。
20. 上記の方法工程（ｉ）および（ｋ）は、方法工程（ｑ）の後で行われることを特徴とする請求項１２〜１９のいずれかに記載の高電圧ダイオードの製造方法。
21. 上記の方法工程（ｈ）後に、以下の方法工程が行われ、その方法工程とは、
    （ｒ）上記半導体基板の裏面にある金属被膜（１５）を熱処理する方法工程であることを特徴とする請求項１２〜２０のいずれかに記載の高電圧ダイオードの製造方法。
22. 上記マスク絶縁層（２）は、厚さ約０．５μｍの層になるまで、湿気酸化を用いた燃焼プロセスを行われることを特徴とする請求項１２〜２１のいずれかに記載の高電圧ダイオードの製造方法。
23. エッチングによって深さ１０〜１０００ｎｍ、好ましくは５０〜２００ｎｍまで半導体基板（１）内に調節部（６）を埋設することを特徴とする請求項１２〜２２のいずれかに記載の高電圧ダイオードの製造方法。
24. 上記エッチング用に、等方性エッチングが行われることを特徴とする請求項２３に記載の高電圧ダイオードの製造方法。
25. 上記調節部（６）は、窓（３・４・５）から一定の距離（７）に設けられることを特徴とする請求項１２〜２４のいずれかに記載の高電圧ダイオードの製造方法。
26. 上記高電圧ダイオードを製造するために、フォト技術工程を３回のみ実行することを特徴とする請求項１２〜２５のいずれかに記載の高電圧ダイオードの製造方法。