DE10349908C5 - Verfahren zur Herstellung eines zweifach passivierten Leistungshalbleiterbauelements mit einer MESA Randstruktur - Google Patents
Verfahren zur Herstellung eines zweifach passivierten Leistungshalbleiterbauelements mit einer MESA Randstruktur Download PDFInfo
- Publication number
- DE10349908C5 DE10349908C5 DE2003149908 DE10349908A DE10349908C5 DE 10349908 C5 DE10349908 C5 DE 10349908C5 DE 2003149908 DE2003149908 DE 2003149908 DE 10349908 A DE10349908 A DE 10349908A DE 10349908 C5 DE10349908 C5 DE 10349908C5
- Authority
- DE
- Germany
- Prior art keywords
- power semiconductor
- main surface
- wafer
- trenches
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000002161 passivation Methods 0.000 claims abstract description 10
- 238000001465 metallisation Methods 0.000 claims abstract description 6
- 239000011248 coating agent Substances 0.000 claims abstract description 4
- 238000000576 coating method Methods 0.000 claims abstract description 4
- 239000002131 composite material Substances 0.000 claims abstract description 3
- 239000000126 substance Substances 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 19
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 18
- 230000000903 blocking effect Effects 0.000 description 7
- 229920002379 silicone rubber Polymers 0.000 description 4
- 239000004945 silicone rubber Substances 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000009396 hybridization Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
Verfahren
zur Herstellung eines Leistungshalbleiterbauelement in MESA Struktur
bestehend aus den wesentlichen Teilprozessen:
• Ausbilden eines Leistungshalbleiterbauelements mit zwei Zonen (10, 20) von unterschiedlichem Leitungstyp auf einem Wafer.
• Ausbilden der MESA Randstruktur der Leistungshalbleiterbauelemente durch Erzeugen von Stufengräben (40, 42, 50, 52).
• Beschichten der ersten Hauptfläche (12) sowie der Stufengräben (40, 42, 50, 52) mit einer a:C-H Schicht (60).
• Verfüllung der Stufengräben (40, 42, 50, 52) mit einer dielektrische Substanz (70).
• Entfernen der Passivierungsschichten von den späteren Kontaktflächen der ersten Hauptfläche (12).
• Metallisierung (14, 24) der Kontaktflächen der ersten Hauptfläche (12) sowie der zweiten Hauptfläche (22) des Wafers.
• Zerteilen des Waferverbundes in einzelne Leistungshalbleiterbauelemente.
• Ausbilden eines Leistungshalbleiterbauelements mit zwei Zonen (10, 20) von unterschiedlichem Leitungstyp auf einem Wafer.
• Ausbilden der MESA Randstruktur der Leistungshalbleiterbauelemente durch Erzeugen von Stufengräben (40, 42, 50, 52).
• Beschichten der ersten Hauptfläche (12) sowie der Stufengräben (40, 42, 50, 52) mit einer a:C-H Schicht (60).
• Verfüllung der Stufengräben (40, 42, 50, 52) mit einer dielektrische Substanz (70).
• Entfernen der Passivierungsschichten von den späteren Kontaktflächen der ersten Hauptfläche (12).
• Metallisierung (14, 24) der Kontaktflächen der ersten Hauptfläche (12) sowie der zweiten Hauptfläche (22) des Wafers.
• Zerteilen des Waferverbundes in einzelne Leistungshalbleiterbauelemente.
Description
- Die Erfindung beschreibt ein Herstellungsverfahren eines Leistungshalbleiterbauelements mit einer MESA Randstruktur, vorzugsweise eine Diode mit einer Sperrspannung von mehreren hundert bis über 2000 V.
- Diese Leistungshalbleiterbauelemente finden beispielhaft Anwendung in Wechselrichterschaltungsanordnungen als Dioden für den Eingangsgleichrichter zur Spannungsversorgung eines Zwischenkreises.
- Derartige Leistungshalbleiterbauelemente sind vielfach in der Literatur beschrieben. Die Ausgangspunkte dieser Erfindung bilden beispielhaft die Druckschriften
DE 40 13 435 A1 ,DE 27 27 487 C2 ,DE 198 51 461 A1 sowie dieDE 100 47 152 A1 . - Die
DE 40 13 435 A1 beschreibt Leistungshalbleiterbauelemente mit einer MESA Randstruktur sowie ein Passivierungsverfahren hierfür. Die hier vorgestellten Leistungshalbleiterbauelemente weisen eine MESA Randstruktur mit einem definierten von der gewünschten Sperrspannung abhängigen Winkel des Randbereiches auf. Es handelt sich bei der Passivierung um eine zweischichtige Ausgestaltung mit einem ersten dünneren Bereich bestehend aus amorphem Silizium und einem zweiten Bereich bestehend aus Silikonkautschuk. Aus derDE 27 27 487 C2 ist ebenfalls ein Leistungshalbleiterbauelement in MESA Struktur bekannt. Diese Randstruktur dieses Leistungshalbleiterbauelements ist als Doppelstufenprofil ausgebildet. Hierbei schließt sich in Richtung des Randes an einer ersten Hauptfläche eine erste Randfläche daran eine erste Hilfsfläche und hieran noch eine zweite Rand- und Hilfsfläche an. - Die
DE 198 51 461 A1 sowie dieDE 100 47 152 A1 offenbaren planare Leistungshalbleiterbauelemente mit einer a:C-H Passivierung (amorphe hydrierte Kohlenstoffschicht in sp2 und sp3 Hybridisierung) sowie zugehörige Herstellungsverfahren dieser Schichten. Diese Passivierungen sowie ihre hervorragenden Eigenschaften speziell für Leistungshalbleiterbauelemente mit Sperrspannungen im Bereich einiger hundert bis über 2000 V wurden hier umfassend und hinreichend beschrieben. Auch zeigen die vorgestellten Verfahren einfache Wege zur Herstellung der planaren Leistungshalbleiterbauelemente auf. - Nachteilig an den Leistungshalbleiterbauelementen nach der
DE 40 13 435 ist, dass diese auf Grund ihrer MESA Randstruktur, die eine geringe Ausdehnung des Randbereiches erlaubt, bisher einer automatisierten Fertigung nicht zugänglich waren. Vielmehr war hier ein erheblicher Aufwand zur Herstellung notwendig. - Die Nachteil der planaren Leistungshalbleiterbauelemente nach den
DE 198 51 461 A1 undDE 100 47 152 A1 ist ihre komplexe, wenn auch automatisierbare, Herstellung und ihr auf Grund der planaren Struktur größerer und nicht zur Stromtragfähigkeit beitragender Randbereich, der die Ausbeute an Leistungshalbleiterbauelementen pro Wafer reduziert. - Der vorliegenden Erfindung liegt daher die Aufgabe zu Grunde ein einfaches Herstellungsverfahren für ein Leistungshalbleiterbauelement, das für hohe Sperrspannungen bis über 2000 V geeignet ist vorzustellen, wobei der Randbereich des Leistungshalbleiterbauelements eine geringe Ausdehnung aufweisen soll.
- Diese Aufgabe wird gelöst durch ein Verfahren nach Anspruch 1 spezielle Ausgestaltungen finden sich in den Unteransprüchen.
- Das herzustellende Leistungshalbleiterbauelement weist eine MESA Randstruktur auf. Grundsätzlich besteht dieses Leistungshalbleiterbauelement aus einem Halbleiterkörper mit einer parallel zu den Hauptflächen verlaufenden ersten Zone vom ersten Leitungstyps sowie einer daran anschließenden ebenfalls parallel zu den Hauptflächen verlaufenden zweiten Zone vom zweiten Leitungstyp. Somit ergibt sich ein Leistungshalbleiterbauelement der einfachsten Form, eine Diode, wobei die hier beschriebene MESA Randstruktur für jegliche Leistungshalbleiterbauelemente geeignet ist. Beide Hauptflächen des Leistungshalbleiterbauelements sind durch jeweils eine Metallisierung zur Löt- und/oder Drahtbondverbindung bedeckt. Im Randbereich wird die MESA Struktur gebildet durch eine an die erste Hauptfläche anschließende erste Randfläche. An diese schießt sich eine annähernd parallel zur ersten Hauptfläche angeordnete erste Hilfsfläche an. Hieran ist eine zweite Randfläche und wiederum eine zweite Hilfsfläche angeordnet. Von besonderer Bedeutung ist hierbei, dass der Abstand der ersten Hilfsfläche zur ersten Hauptfläche kleiner ist als der Abstand des Übergangs der Zonen vom ersten zum zweiten Leitungstyp zur ersten Hauptfläche. Die Rand- und Hilfsflächen sind mit einer zweischichtigen Passivierungsschicht überdeckt, wobei die erste Passivierungsschicht aus einer a:C-H Schicht einer Dicke zwischen 150 nm und 300 nm nach dem Stand der Technik besteht, die wiederum durch eine weitere dielektrische Schicht, vorzugsweise aus einem Silikonkautschuk, überdeckt ist.
- Das erfindungsgemäße Verfahren zur Herstellung eines o. g. Leistungshalbleiterbauelements in MESA Struktur besteht aus den folgenden wesentlichen Teilprozessen, wobei Prozessschritte nach dem Stand der Technik stark vereinfacht angegeben werden. Unwesentliche, weil vollständig bekannte Prozessschritte sind aus Gründen der Übersichtlichkeit weggelassen:
- • Ausbilden eines Leistungshalbleiterbauelements mit zwei Zonen von unterschiedlichem Leitungstyp auf einem Wafer.
- • Ausbilden der MESA Randstruktur der Leistungshalbleiterbauelemente durch Erzeugen von Stufengräben mittels Säge- und/oder Ätzverfahren.
- • Beschichten der gesamten ersten Hauptfläche des Wafers mit einer a:C-H Schicht in einer PECVD Anlage.
- • Verfüllung der Gräben mit einer dielektrischen Substanz.
- • Entfernen der Passivierungsschichten von den späteren Kontaktflächen der ersten Hauptfläche.
- • Metallisierung der Kontaktflächen der ersten Hauptfläche sowie der gesamten zweiten Hauptfläche des Wafers.
- • Zerteilen des Waferverbundes in einzelne Leistungshalbleiterbauelemente.
- Die Erfindung wird anhand von Ausführungsbeispielen in Verbindung mit den
1 bis2 näher erläutert. -
1 zeigt die wesentlichen Teilprozesse des Herstellungsverfahrens eines erfinderischen Leistungshalbleiterbauelements. -
2 zeigt eine Simulation des Verlaufs von Äquipotentiallinien an einem erfindungsgemäß hergestellten Leistungshalbleiterbauelement. -
1 zeigt die wesentlichen Teilprozesse des erfindungsgemäßen Herstellungsverfahrens eines Leistungshalbleiterbauelements, hier einer Silizium-Leistungsdiode mit einer Sperrspannung von 1700 V.1a zeigt bereits die Diodenstruktur innerhalb eines Wafers mit einem pn-Übergang (30 ). Ausgehend von einem n– dotierten Siliziumwafer wurde hierzu auf der Vorderseite, der ersten Hauptfläche (12 ), eine p+ Zone (10 ) eindiffundiert. -
1a zeigt weiterhin den Wafer nach dem ersten Schritt zur Erzeugung des benötigten Stufengrabens. Dieser erste Graben (40 ,50 ) wurde mittels eines Sägeschnittes erzeugt. -
1b zeigt den Wafer nach einem zweiten Sägeschritt zur Erzeugung eines gegenüber dem ersten tiefer und schmäler ausgestalteten zweiten Grabens (42 ,52 ). Da Sägeschnitte in der Regel keine Halbleiteroberfläche erzeugen, die für einen an den Rand des Leistungshalbleiterbauelements tretenden pn-Übergang (30 ) geeignet sind, schließt sich an die beiden Sägeschnitte vorzugsweise eine nasschemische Ätzung zur Reduktion der Oberflächenrauigkeit an. Es ergeben sich somit Stufengräben (40 ,42 ,50 ,52 ) in einem Wafer mit folgenden Dimensionen, vgl. hierzu auch Beschreibung zu2 zur Bestimmung der Dimensionen, für eine Diode mit einer Sperrspannung von 1700 V:Abstand des pn-Übergangs von der Vorderseite 90 μm < Xpn < 110 μm Abstand des pn-Übergangs von der ersten Stufe 20 μm < ΔX < 50 μm Größte Breite der ersten Stufe eines Leistungshalbleiterbauelements 900 μm < B1/2 < 1200 μm Größte Breite der zweiten Stufe eines Leistungshalbleiterbauelements 250 μm < B2/2 < 300 μm - Hiermit ist die MESA Randstruktur vollständig ausgebildet. Der Stufengraben (
40 ,42 ,50 ,52 ) kann außer in der hier beschriebenen Weise noch auf zwei weitere ausgezeichnete Weisen hergestellt werden. In einem ersten alternativen Verfahren werden die beiden Sägeschnitte durch einen einzigen ersetzt, wobei ein geeignet ausgestaltetes Sägeblatt Verwendung findet. Dies ist vorteilhaft, da hier nur ein Sägeschritt notwendig ist und somit der Herstellungsaufwand des Stufengrabens halbiert wird. Dem gegenüber steht der Nachteil eines schwierig herzustellenden und sich ungleichmäßig abnutzenden Sägeblattes. - In einem zweiten alternativen Verfahren wird der Stufengraben durch zwei Nassätzprozesse nach dem Stand der Technik hergestellt. Hierzu sind dann allerdings zusätzliche Maskenschritte zum Schutz der nicht zu strukturierenden Oberfläche notwendig.
-
1c zeigt den Wafer nach einer flächigen Beschichtung in einer PECVD Anlage mit einer a:C-H Schicht (60 ), der ersten Passivierungsschicht, nach dem Stand der Technik, wobei hier auch die Randflächen (40 ,42 ) beschichtet sind. Die Dicke dieser Schicht liegt zwischen 150 nm und 300 nm. -
1d zeigt den Wafer nach Verfüllung des Stufengrabens (40 ,42 ,50 ,52 ) mit einem Silikonkautschuk (70 ), wobei hier nur die dielektrische Eigenschaft des Füllstoffes Bedeutung aufweist. Die relative Dielektrizitätskonstante muss deutlich über derjenigen von Luft liegen, um auf Grund der geringen Dicke der a:C-H Schicht (60 ) im Sperrbetrieb Überschläge durch diese Schicht in Luft zu vermeiden. Der Silikonkautschuk (70 ) wird mittels eines Dosierverfahrens nach dem Stand der Technik in die Stufengräben (40 ,42 ,50 ,52 ) verfüllt. - Weiterhin zeigt
1d den Wafer nach der Entfernung der a:C-H Schicht (60 ) von der ersten Hauptfläche (12 ). Dies erfolgt vorzugsweise mittels einer Reaktion in einem Sauerstoffplasma. - Anschließend wurde auf den späteren Kontaktflächen der Vorderseite (
12 ) des Wafers ein Aluminiumkontakt (14 ) aufgebracht. Diese Metallisierung ist für Drahtbondverbindungen besonders geeignet. Auf der Rückseite wurde eine flächige Metallisierung (24 ) vorzugsweise zur Lötkontaktierung aufgebracht - Zur Vereinzelung der Leistungshalbleiterbauelemente des Wafers wird in einem abschließenden Verfahrensschritt dieser in der Mitte (
80 ) der Stufengräben gesägt. -
2 zeigt eine Simulation des Verlaufs der Äquipotentiallinien (110 ) an einem erfindungsgemäß hergestellten Leistungshalbleiterbauelement. Derartige Simulationen dienen zum Auffinden der idealen Werte der Größe ΔX, also des Abstandes (Xpn) des pn-Übergangs (30 ) zur ersten Stufe (50 ). Dargestellt ist die MESA Randstruktur einer Diode, hergestellt nach dem unter1 beschriebenen Verfahren. Das Potential an der Rückseite wurde hier zu 2000 V, das auf der Vorderseite zu 0 V angenommen. Dies entspricht den Gegebenheiten einer in Sperrrichtung geschalteten Diode. Zur Vereinfachung der Potentialberechnungen wurde der weitere Feldverlauf ausgehend von der Oberfläche durch eine rechteckige Gestaltung eines von dieser Oberfläche ausgehenden Bonddrahtes (100 ), der selbstverständlich das Potential der Oberfläche aufweist, angenommen. Weiterhin wurde die Oberfläche der zweiten Isolierschicht (70 ) als plan angenommen, was die Ergebnisse nicht beeinflusst. - Die Linien zwischen dem Bonddraht (
100 ) und der Grundfläche auf Rückseitenpotential stellen die Äquipotentiallinien (110 ) dar, das elektrische Feld steht bekanntermaßen senkrecht auf diesen Äquipotentiallinien. Der Verlauf der Äquipotentiallinien ist dahingehend von Bedeutung, dass bei der Auslegung der Größenverhältnisse (siehe Beschreibung zu1b ) darauf geachtet werden muss, dass der geringste Abstand dieser Äquipotentiallinien und damit der größte Feldgradient innerhalb des Leistungshalbleiterbauelements und nicht an dessen Rand oder im Außenbereich liegt. Nur unter dieser Voraussetzung ist die Sperrfähigkeit für die gewünschte Spannung gegeben. Aus den gezeigten Simulationen ergeben sich die Zahlenwerte (siehe oben) für die Auslegung einer Diode mit einer gewünschten Sperrspannung von 1700 V. Die laterale Ausdehnung der Diode selbst ist maßgeblich für deren Stromtragfähigkeit, allerdings nicht für die Größenbestimmung der MESA Randstruktur.
Claims (5)
- Verfahren zur Herstellung eines Leistungshalbleiterbauelement in MESA Struktur bestehend aus den wesentlichen Teilprozessen: • Ausbilden eines Leistungshalbleiterbauelements mit zwei Zonen (
10 ,20 ) von unterschiedlichem Leitungstyp auf einem Wafer. • Ausbilden der MESA Randstruktur der Leistungshalbleiterbauelemente durch Erzeugen von Stufengräben (40 ,42 ,50 ,52 ). • Beschichten der ersten Hauptfläche (12 ) sowie der Stufengräben (40 ,42 ,50 ,52 ) mit einer a:C-H Schicht (60 ). • Verfüllung der Stufengräben (40 ,42 ,50 ,52 ) mit einer dielektrische Substanz (70 ). • Entfernen der Passivierungsschichten von den späteren Kontaktflächen der ersten Hauptfläche (12 ). • Metallisierung (14 ,24 ) der Kontaktflächen der ersten Hauptfläche (12 ) sowie der zweiten Hauptfläche (22 ) des Wafers. • Zerteilen des Waferverbundes in einzelne Leistungshalbleiterbauelemente. - Verfahren nach Anspruch 1, wobei die Stufengräben (
40 ,42 ,50 ,52 ) durch einen Sägeschritt mit einem geeignet konturierten Sägeblatt erzeugt sind. - Verfahren nach Anspruch 1, wobei die Stufengräben (
40 ,42 ,50 ,52 ) durch zwei aufeinander folgende Sägeschritte erzeugt sind, wobei der erste Sägenschnitt mit einem breiten, der zweite mit eine schmalen Sägeblatt erfolgt. - Verfahren nach Anspruch 1, wobei die Stufengräben (
40 ,42 ,50 ,52 ) durch zwei aufeinander folgende Ätzschritte mit geeigneten Maskierungsschritten erzeugt sind. - Verfahren nach Anspruch 1, wobei die a:C-H Schicht (
60 ) von der ersten Hauptfläche (12 ) mittels einer Sauerstoffplasmareaktion entfernt wird.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2003149908 DE10349908C5 (de) | 2003-10-25 | 2003-10-25 | Verfahren zur Herstellung eines zweifach passivierten Leistungshalbleiterbauelements mit einer MESA Randstruktur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2003149908 DE10349908C5 (de) | 2003-10-25 | 2003-10-25 | Verfahren zur Herstellung eines zweifach passivierten Leistungshalbleiterbauelements mit einer MESA Randstruktur |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE10349908A1 DE10349908A1 (de) | 2005-06-02 |
| DE10349908B4 DE10349908B4 (de) | 2007-08-16 |
| DE10349908C5 true DE10349908C5 (de) | 2009-02-12 |
Family
ID=34529791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2003149908 Expired - Fee Related DE10349908C5 (de) | 2003-10-25 | 2003-10-25 | Verfahren zur Herstellung eines zweifach passivierten Leistungshalbleiterbauelements mit einer MESA Randstruktur |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE10349908C5 (de) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2073274A1 (de) * | 2007-12-19 | 2009-06-24 | ABB Technology AG | Diode |
| DE102009017732A1 (de) | 2009-04-11 | 2010-10-21 | Semikron Elektronik Gmbh & Co. Kg | Leistungshalbleiterbauelement mit einer Randpassivierung und Verfahren zu dessen Herstellung |
| CN104952909A (zh) * | 2014-09-03 | 2015-09-30 | 安徽省祁门县黄山电器有限责任公司 | 一种二极管芯片的结终端结构 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2727487C2 (de) * | 1976-06-21 | 1985-05-15 | General Electric Co., Schenectady, N.Y. | Halbleiterbauelement mit hoher Durchbruchsspannung |
| DE4013435A1 (de) * | 1989-05-31 | 1990-12-06 | Siemens Ag | Halbleiterbauelement mit passivierungsschicht |
| DE19851461A1 (de) * | 1998-11-09 | 2000-05-18 | Semikron Elektronik Gmbh | Schnelle Leistungsdiode |
| DE10047152A1 (de) * | 2000-09-22 | 2002-04-25 | Eupec Gmbh & Co Kg | Hochvolt-Diode und Verfahren zu deren Herstellung |
-
2003
- 2003-10-25 DE DE2003149908 patent/DE10349908C5/de not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2727487C2 (de) * | 1976-06-21 | 1985-05-15 | General Electric Co., Schenectady, N.Y. | Halbleiterbauelement mit hoher Durchbruchsspannung |
| DE4013435A1 (de) * | 1989-05-31 | 1990-12-06 | Siemens Ag | Halbleiterbauelement mit passivierungsschicht |
| DE19851461A1 (de) * | 1998-11-09 | 2000-05-18 | Semikron Elektronik Gmbh | Schnelle Leistungsdiode |
| DE10047152A1 (de) * | 2000-09-22 | 2002-04-25 | Eupec Gmbh & Co Kg | Hochvolt-Diode und Verfahren zu deren Herstellung |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10349908A1 (de) | 2005-06-02 |
| DE10349908B4 (de) | 2007-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE102014200869B4 (de) | Integrierter Kondensator und Verfahren zum Herstellen desselben und dessen Verwendung | |
| DE19654738B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
| DE3587798T2 (de) | SoI-Halbleiteranordnung und Verfahren zu ihrer Herstellung. | |
| EP1592076A2 (de) | Optoelektronisches Bauelement mit mehreren Stromaufweitungsschichten und Verfahren zu dessen Herstellung | |
| DE19757269B4 (de) | Verfahren zur Herstellung eines Silicium-Auf-Isolator-Halbleitersubstrats | |
| DE19653615A1 (de) | Leistungshalbleiterbauteil mit überlappender Feldplattenstruktur und Verfahren zu dessen Herstellung | |
| DE4320780B4 (de) | Halbleiteranordnung und Verfahren zur Herstellung | |
| DE1959895A1 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
| EP0557318B1 (de) | Verfahren zur herstellung von halbleiterelementen, insbesondere von dioden | |
| WO2015104084A1 (de) | Trench-mosfet-transistorvorrichtung und entsprechendes herstellungsverfahren | |
| DE3819671A1 (de) | Solarzelle und verfahren zu ihrer herstellung | |
| DE4410354C2 (de) | Leistungshalbleiterbauelement | |
| DE10324751B4 (de) | Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur | |
| EP1003218A1 (de) | Halbleiteranordnungen mit einer Schottky-Diode und einer Diode mit einem hochdotierten Bereich und entsprechende Herstellungsverfahren | |
| DE10349908C5 (de) | Verfahren zur Herstellung eines zweifach passivierten Leistungshalbleiterbauelements mit einer MESA Randstruktur | |
| DE10124038A1 (de) | Verfahren zur Herstellung vergrabener Bereiche | |
| DE102015200809A1 (de) | Halbleiterbauelement mit Grabenstruktur | |
| DE112017002888T5 (de) | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung | |
| EP0164645A2 (de) | Silizium-Halbleiterbauelement mit ätztechnisch hergestellter Randkontur und Verfahren zur Herstellung dieses Bauelementes | |
| WO2019025110A1 (de) | Optoelektronisches halbleiterbauelement mit einer kontaktstruktur und verfahren zur herstellung einer kontaktstruktur für ein optoelektronisches halbleiterbauelement | |
| DE2136509A1 (de) | Halbleitervorrichtung | |
| DE19723330B4 (de) | Verfahren zur Herstellung von Dünnschichttransistoren und Dünnschichttransistor | |
| DE19710375C2 (de) | Verfahren zum Herstellen von räumlich strukturierten Bauteilen | |
| DE1489193B2 (de) | Verfahren zum herstellen einer halbleiteranordnung | |
| DE19836284A1 (de) | Verfahren zur Herstellung eines Leistungshalbleiterbauelementes mit einem halbisolierenden polykristallinen Silizium (SIPOS)-Film |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8127 | New person/name/address of the applicant |
Owner name: SEMIKRON ELEKTRONIK GMBH & CO. KG, 90431 NUERNBERG, |
|
| 8363 | Opposition against the patent | ||
| 8366 | Restricted maintained after opposition proceedings | ||
| 8392 | Publication of changed patent specification | ||
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |